JP2007090620A - 画像形成装置および画像形成装置の制御方法 - Google Patents

Abstract

【課題】スキュー補正用記憶手段のメモリ資源を有効利用することのできる画像形成装置および画像形成装置の制御方法を提供することを目的とする。
【解決手段】画像形成装置は、画像形成のための制御を行うＣＰＵ１と、スキュー補正を行うために画像データを格納するＹ（イエロ）用のデュアルポートＲＡＭ８−１〜８−３と、Ｙ（イエロ）用のデュアルポートＲＡＭ８−１〜Ｃ（シアン）用のデュアルポートＲＡＭ８−３の記憶領域（未使用領域）をＣＰＵ１のアドレス空間に割当てるＣＰＵアドレス変換部２２と、を備えている。ＣＰＵ１の制御プログラムの一部を、Ｙ（イエロ）用のデュアルポートＲＡＭＲＡＭ８−１〜Ｃ（シアン）用のデュアルポートＲＡＭ８−３に一時的に転送して記憶する。ＣＰＵ１は、これらのデュアルポートＲＡＭに記憶された制御プログラムを高速に実行する。
【選択図】図１

Description

本発明は、色ずれ補正用記憶手段の未使用領域を、制御手段のメモリ空間に割当て、色ずれ補正用記憶手段のメモリ資源を効率的に活用する画像形成装置および画像形成装置の制御方法に関するものである。

従来、画像形成装置、特にタンデム型カラー画像形成装置においては、画像形成ユニットやレーザスキャニングユニットの位置誤差やタイミングずれに起因して、画像形成ユニットによる画像形成により形成された各トナー像が、中間転写ベルト上に重ね合わせられる際に、位置ずれすることがある。そのため、結果的に画像に色ずれが発生し易くなる。

特に、各画像形成ユニットの感光体ドラムの回転軸のずれやレーザスキャニングユニットの取付け角度等のずれにより、副走査方向の画像の傾き（以下、スキューという）が各色毎に発生するため、各色を重ね合わせて得られる画像の品質は、大きく低下する。

そのため、スキューによる色ずれ（以下、スキュー色ずれという）を補正する手段が必要になるが、このスキュー色ずれの補正（以下、スキュー補正という）方法には、高速な画像メモリを用いて行う方法が提案されている。

例えば、スキュー検出手段によるスキュー検出の検出結果が所定値以下である場合には、画像メモリへの書込みアドレス、あるいは画像メモリからの読出しアドレスを操作することでスキューを補正し、一方、前記検出結果が所定値以上の場合は、前記画像メモリへの書込みアドレスの補正および画像メモリからの読出しアドレスの補正の両方を行うことで、スキュー補正量が画像メモリのライン数よりも大きい場合でも、スキュー補正を行う方法が提案されている（例えば、（特許文献１）参照）。

また、揮発性メモリの使用していない領域を有効に活用し、データの処理動作を効率的に行うインターフェイス切換可能なプリンタが提案されている（例えば、（特許文献２）参照）。
特開２００４−１４８７４２号公報 特開２００１−１９１６１９号公報

しかしながら、上記（特許文献１）に記載された方法では、スキュー補正量が、画像メモリのライン数よりも大きい場合でも、色ずれ補正を行うことができるものの、スキュー補正量が画像メモリのライン数よりも小さい場合には、画像メモリの残りのラインは、無駄な領域となってしまうという問題がある。また、上記（特許文献１）には、前記画像メモリの残りのライン（無駄な領域）の活用方法については、何ら記載されておらず、また示唆もされていない。

また、上記（特許文献２）に記載されたプリンタでは、不使用インターフェイスに設定されたインターフェイス制御回路に割当てられた受信バッファのメモリ領域を他のデータの記憶領域として割当てているものの、この受信バッファは、画像専用のメモリではないので、動作速度が要求される構成部には使用することができないという問題がある。

そこで、本発明は、スキュー補正用記憶手段のメモリ資源を有効利用することのできる画像形成装置および画像形成装置の制御方法を提供することを目的とする。

この課題を解決するために、本発明の画像形成装置は、画像形成のための制御を行う制御手段と、色ずれ検出パターンの検出制御を行う色ずれ検出制御手段と、前記色ずれ検出パターンの検出の結果に基づいて、スキュー色ずれ補正を行うために画像データを格納するスキュー補正用記憶手段と、スキュー色ずれ補正を行うために前記スキュー補正用記憶手段のアドレスを生成するスキュー補正アドレス生成手段と、前記制御手段によって算出される前記スキュー補正用記憶手段の未使用領域の記憶容量に基づいて、当該未使用領域を前記制御手段のアドレス空間に割当てるアドレス変換手段と、前記スキュー補正アドレス生成手段または前記アドレス変換手段から出力されるアドレス信号を基に、前記スキュー補正用記憶手段の記憶制御を行う記憶制御手段とを有する構成としたものである。

本発明の好ましい形態において、前記アドレス変換手段は、前記スキュー補正用記憶手段の未使用領域の記憶容量に基づく所定の値を保持する第１の保持手段と、前記第１の保持手段によって保持されている保持内容を基に、前記制御手段から出力されるアドレスが、前記スキュー補正用記憶手段の未使用領域のアドレスの範囲内に存在するか否かを判別する比較手段と、前記スキュー補正用記憶手段の未使用領域および使用領域の記憶容量に基づいた所定の値を保持する第２の保持手段と、前記第２の保持手段によって保持されている保持内容と前記制御手段から出力されるアドレスとを加算する加算手段とを備え、前記アドレス変換手段は、前記制御手段から出力されるアドレスを前記スキュー補正用記憶手段の実メモリアドレスに変換し、該変換した実メモリアドレスを出力する構成としたものである。

本発明のさらに好ましい形態において、前記制御手段は、モノクロ印刷モードのときは、当該制御手段の制御プログラムの一部を前記アドレス変換手段によって当該制御手段のアドレス空間に割当てられた前記スキュー補正用記憶手段へ転送するとともに、前記スキュー補正用記憶手段に転送された前記制御プログラムの一部を読み出し、動作する構成としたものである。

この課題を解決するために、本発明の画像形成装置の制御方法は、画像形成のための制御を行う制御手段と、スキュー色ずれ補正を行うために画像データを格納するスキュー補正用記憶手段と、前記スキュー補正用記憶手段の記憶領域を前記制御手段のアドレス空間に割当てるアドレス変換手段とを有する画像形成装置の制御方法であって、モノクロ印刷モードのときは、前記制御手段の制御プログラムの一部を、前記アドレス変換手段によって前記制御手段のアドレス空間に割当てられた前記スキュー補正用記憶手段へ転送するとともに、前記スキュー補正用記憶手段に転送された前記制御プログラムの一部を読み出し、動作させる構成としたものである。

本発明によれば、色ずれ検出の結果に応じて、スキュー補正用記憶手段に未使用領域がある場合にはスキュー補正用記憶領域を制御手段のメモリ空間に割当てることができるので、スキュー補正用記憶手段のメモリ資源を有効利用することができるという有効な効果が得られる。

また、本発明によれば、スキュー補正用記憶手段の未使用領域を制御手段がアクセス可能な高速メモリとして有効活用することができ、コストを上昇させることなく性能を向上させることができるという有効な効果が得られる。

さらに、本発明によれば、スキュー補正用記憶手段の未使用領域および使用領域の記憶容量に基づいて、制御手段の出力するアドレスを、スキュー補正用記憶手段の実メモリアドレスに変換することができるので、色ずれ検出の結果に応じて、スキュー補正用記憶手段に未使用領域がある場合にはスキュー補正用記憶手段を制御手段のメモリ空間に割当てることができ、スキュー補正用記憶手段のメモリ資源を有効利用することができるという有効な効果が得られる。

さらに、本発明によれば、スキュー補正用記憶手段として高速動作可能なメモリを使用した場合は、高速動作可能なスキュー補正用記憶手段に転送された特定の制御プログラムを高速に実行することができるので、モノクロ印刷（モノクロ印字）モードのときは、画像形成装置の性能を向上させることができるという有効な効果が得られる。

本願の主たる発明は、画像形成のための制御を行う制御手段と、色ずれ検出パターンの検出制御を行う色ずれ検出制御手段と、色ずれ検出パターンの検出の結果に基づいて、スキュー色ずれ補正を行うために画像データを格納するスキュー補正用記憶手段と、スキュー色ずれ補正を行うためにスキュー補正用記憶手段のアドレスを生成するスキュー補正アドレス生成手段と、制御手段によって算出されるスキュー補正用記憶手段の未使用領域の記憶容量に基づいて、当該未使用領域を制御手段のアドレス空間に割当てるアドレス変換手段と、スキュー補正アドレス生成手段またはアドレス変換手段から出力されるアドレス信号を基に、スキュー補正用記憶手段の記憶制御を行う記憶制御手段とを有する画像形成装置であり、色ずれ検出の結果に応じて、スキュー補正用記憶手段に未使用領域がある場合にはスキュー補正用記憶領域をＣＰＵなどの制御手段のメモリ空間に割当てることができるので、スキュー補正用記憶手段のメモリ資源を有効利用することができるという作用を有する。また、スキュー補正用記憶手段の未使用領域を制御手段がアクセス可能な高速メモリとして有効活用することができ、コストを上昇させることなく性能を向上させることができるという作用を有する。

以下、本発明を実施するための最良の形態を、図面を参照しつつさらに具体的に説明する。ここで、添付図面において同一の部材には同一の符号を付しており、また、重複した説明は省略されている。なお、ここでの説明は本発明が実施される最良の形態であることから、本発明は当該形態に限定されるものではない。

（実施の形態１）
図１は本発明の実施の形態１における画像形成装置のプリンタエンジン制御部の構成を示す構成図、図２は用紙サイズと主走査方向画像領域信号および副走査方向画像領域信号との関係を示す図、図３はスキュー補正制御時のデュアルポートＲＡＭへの画像データの格納の様子を説明する図、図４は副走査方向に４ライン相当の右下がりのスキューが生じている例を説明する図、図５は本発明の実施の形態１におけるＣＰＵアドレス変換部の構成を示す構成図、図６はＣＰＵのメモリ空間とスキュー補正制御部のメモリ空間におけるデュアルポートＲＡＭの未使用領域とを説明する図である。

最初に、本発明の実施の形態１における画像形成装置のプリンタエンジン制御部の構成について、図１を参照して説明する。

プリンタエンジン制御部は、当該プリンタエンジンの制御を行う中央処理装置としてのＣＰＵ（制御手段）１と、ＣＰＵ１の制御プログラムが格納された不揮発性メモリであるＲＯＭ２と、ＣＰＵ１が所定の処理を行うために使用するワークメモリであるＤＲＡＭ３とを備えている。

また、プリンタエンジン制御部は、中間転写ベルト（図示せず）上に形成される色ずれ検出用の色ずれ検出パターンの検出を行った後、この検出結果に基づいて、ＣＰＵ１が、基準とする色成分に対する各色のスキュー色ずれ量の検出等を行う色ずれ検出制御部（色ずれ検出制御手段）４を備えている。

さらに、プリンタエンジン制御部は、プリンタコントローラ（図示せず）からビデオインターフェイス（以下、ビデオＩ／Ｆという）５を介して転送される画像データを転送制御するビデオＩ／Ｆ制御部６と、ビデオＩ／Ｆ制御部６から転送される画像データを、それぞれＹ（イエロ）、Ｍ（マゼンタ）、Ｃ（シアン）の色成分に対応するスキュー補正用メモリ（スキュー補正用記憶手段）としてのＹ（イエロ）用のデュアルポートＲＡＭ８−１〜Ｃ（シアン）用のデュアルポートＲＡＭ８−３に一時記憶制御を行うスキュー補正制御部７と、スキュー補正制御部７で処理されたスキュー補正後の画像データを入力とし、その出力制御を行う画像出力制御部９と、当該プリンタエンジン制御部と図示しないレーザスキャニングユニット（以下、ＬＳＵという）を接続するためのＬＳＵＩ／Ｆ１０とを備えている。

さらに、プリンタエンジン制御部は、ＬＳＵＩ／Ｆ１０を介して入力される単一のビーム検出信号（以下、ＢＤ信号という）１１に基づいて、各色にそれぞれ独立な主走査方向画像領域信号１２と各色にそれぞれ独立な副走査方向画像領域信号１３とを生成する画像領域信号生成部１４と、画像データの処理の基準とする画素クロック１５を生成するクロック発振器１６と、を備えている。

なお、Ｙ（イエロ）用のデュアルポートＲＡＭ８−１はＹ（イエロ）用のメモリであり、Ｍ（マゼンタ）用のデュアルポートＲＡＭ８−２はＭ（マゼンタ）用のメモリであり、Ｃ（シアン）用のデュアルポートＲＡＭ８−３はＣ（シアン）用のメモリである。

また、スキュー補正用メモリとしてのＹ（イエロ）用のデュアルポートＲＡＭ８−１〜Ｃ（シアン）用のデュアルポートＲＡＭ８−３は、制御プログラム格納用の不揮発性メモリであるＲＯＭ２よりも高速動作が可能なメモリである。

スキュー補正制御部７は、スキュー補正のために画像データの一時記憶を行うＹ（イエロ）用のデュアルポートＲＡＭ８−１〜Ｃ（シアン）用のデュアルポートＲＡＭ８−３のアドレスを生成するスキュー補正アドレス生成部（スキュー補正アドレス生成手段）２１と、ＣＰＵ１がＹ（イエロ）用のデュアルポートＲＡＭ８−１〜Ｃ（シアン）用のデュアルポートＲＡＭ８−３の未使用領域の記憶容量を算出し、この算出結果に基づいて当該未使用領域をＣＰＵ１のメモリ空間に割当てるＣＰＵアドレス変換部（アドレス変換手段）２２と、スキュー補正アドレス生成部２１またはＣＰＵアドレス変換部２２から出力されるアドレス信号を基に、Ｙ（イエロ）用のデュアルポートＲＡＭ８−１〜Ｃ（シアン）用のデュアルポートＲＡＭ８−３の記憶制御を行うメモリ記憶制御部（記憶制御手段）２３とを備えている。

ここで、Ｙ（イエロ）用のデュアルポートＲＡＭ８−１〜Ｃ（シアン）用のデュアルポートＲＡＭ８−３の各メモリ容量は予めＲＯＭ２に記憶されており、当該各メモリ容量と、色ずれ検出制御部４が検出したスキュー色ずれ量に基づくスキュー補正量とから、ＣＰＵ１はＹ（イエロ）用のデュアルポートＲＡＭ８−１〜Ｃ（シアン）用のデュアルポートＲＡＭ８−３の未使用領域の記憶容量を算出する。

例えば、Ｙ（イエロ）用のデュアルポートＲＡＭ８−１のメモリ容量がＲビットの場合、Ｙ（イエロ）のスキュー補正量をＬライン、１ライン当りのスキュー補正に使用するメモリ容量をＱビットとすると、Ｙ（イエロ）用のデュアルポートＲＡＭ８−１の未使用領域の記憶容量は、（Ｒ−Ｑ×Ｌ）ビットとなる。

なお、上述した色ずれ検出制御部４、ビデオＩ／Ｆ制御部６、スキュー補正制御部７、画像出力制御部９および画像領域信号生成部１４の各構成要素とＣＰＵ１、ＲＯＭ２およびＤＲＡＭ３とはシステムバス１７で接続されている。

ビデオＩ／Ｆ５、ビデオＩ／Ｆ制御部６、スキュー補正制御部７、画像出力制御部９およびＬＳＵＩ／Ｆ１０の各構成要素は、それぞれビデオバス１８−１〜ビデオバス１８−４で接続されている。

スキュー補正制御部７とＹ（イエロ）用のデュアルポートＲＡＭ８−１〜Ｃ（シアン）用のデュアルポートＲＡＭ８−３とは、メモリアドレスバス１９およびメモリデータバス２０で接続されている。

次に、用紙サイズと、主走査方向画像領域信号１２および副走査方向画像領域信号１３との関係について、図２を参照して説明する。

プリンタエンジン制御部は、図２に示すように、用紙２４上の画像有効領域２５に印刷（印字）する左上の画像データから、順次主走査方向へ色ずれ補正制御および画像データの処理を行う。一回の印刷動作（印字動作）においては、副走査方向画像領域信号１３は一回アサートされ、主走査方向画像領域信号１２は副走査方向の有効画像に相当する分だけアサートされる。

次に、スキュー補正制御部７の動作原理について、図１、図３および図４を参照して説明する。

スキュー補正制御部７は、ＢＫ（ブラック）を基準色とした場合における基準色に対する、Ｙ（イエロ）、Ｍ（マゼンタ）、Ｃ（シアン）の各画像のスキュー補正を行う。

ここでは、スキュー補正量が４ラインとした場合におけるスキュー補正制御部７が、スキュー補正を行う場合に、Ｙ（イエロ）用のデュアルポートＲＡＭ８−１に画像データの書込む動作および読出す動作について説明する。

この場合、図４に示すように、副走査方向に４ライン相当の右下がりのスキューが生じているとした場合は、スキュー補正を当該スキュー方向と反対方向に行うことになる。

まず、スキュー補正制御部７は、図３に示すように主走査方向１ラインを４つのブロックに分割し、副走査方向画像領域信号１３の有効期間に、主走査方向画像領域信号１２に同期して、Ｙ（イエロ）用のデュアルポートＲＡＭ８−１に、書込みアドレスをシフトさせながら画像データを格納していく。

すなわち、図３において、画像データのＮライン目が、ビデオＩ／Ｆ制御部６からスキュー補正制御部７に転送された場合、スキュー補正アドレス生成部２１は、行アドレスＨ’（ここで、Ｈ’は１６進数とする。以下同じ）０３において、列アドレスをＨ’０００から１ずつ増加させていくことにより、順次ライトアドレスを生成し、Ｙ（イエロ）用のデュアルポートＲＡＭ８−１の所定のアドレスに画像データをライトしていく。

そして、列アドレスが所定の列アドレスＰ１まで到達すると、スキュー補正制御部７は、行アドレスを１減じ、行アドレスＨ'０２において、Ｙ（イエロ）用のデュアルポートＲＡＭ８−１のアドレスに画像データをライトしていく。

以下、列アドレスがＰ２、Ｐ３に到達すると、スキュー補正制御部７は、行アドレスを１減じ、Ｙ（イエロ）用のデュアルポートＲＡＭ８−１のアドレスに画像データをライトしていく。これによりＹ（イエロ）用のデュアルポートＲＡＭ８−１には、図３に示すようにスキュー補正された画像データが順次格納されていく。

すなわち、スキュー補正制御部７は、４ラインのスキュー量に対応して、４段階に行アドレスをシフトさせながら、Ｙ（イエロ）用のデュアルポートＲＡＭ８−１に画像データを順次書き込んでいく。

このようにしてＹ（イエロ）用のデュアルポートＲＡＭ８−１に蓄積された画像データを読み出す際には、主走査方向に同一ラインの画像データ、すなわち、同一行アドレスの画像データを順次読み出していくことで、スキュー補正が行われた画像とすることができる。

次に、各色のスキュー補正量が当該各色のＹ（イエロ）用のデュアルポートＲＡＭ８−１〜Ｃ（シアン）用のデュアルポートＲＡＭ８−３の備えるライン数よりも少ないとした場合における、スキュー補正制御部７内のＣＰＵアドレス変換部２２の動作について、図５および図６を参照して説明する。

図５において、ＣＰＵアドレス変換部２２は、Ｙ（イエロ）用のデュアルポートＲＡＭ８−１〜Ｃ（シアン）用のデュアルポートＲＡＭ８−３の各未使用領域の記憶容量に基づく所定の値を保持するアドレスレジスタ（第１の保持手段）３１−１〜アドレスレジスタ（第１の保持手段）３１−３と、Ｙ（イエロ）用のアドレスレジスタ３１−１〜Ｃ（シアン）用のアドレスレジスタ３１−３の内容を基に、ＣＰＵ１が出力するアドレスが、Ｙ（イエロ）用のデュアルポートＲＡＭ８−１〜Ｃ（シアン）用のデュアルポートＲＡＭ８−３の未使用領域のアドレス範囲にあるか否かを判別するアドレス比較器（比較手段）３３−１〜アドレス比較器（比較手段）３３−３と、Ｙ（イエロ）用のデュアルポートＲＡＭ８−１〜Ｃ（シアン）用のデュアルポートＲＡＭ８−３の未使用領域および使用領域の記憶容量に基づいた所定の値を保持するアドレス変換レジスタ（アドレス変換手段）３２−１〜アドレス変換レジスタ（アドレス変換手段）３２−３と、Ｙ（イエロ）用のアドレス変換レジスタ３２−１〜Ｃ（シアン）用のアドレス変換レジスタ３２−３の内容とＣＰＵ１がアドレスバス３８に出力するアドレスの下位１５ビットの値とを加算する加算器（加算手段）３４−１〜加算器（加算手段）３４−３と、を備えている。

なお、Ｙ（イエロ）用のアドレスレジスタ３１−１、Ｙ（イエロ）用のアドレス変換レジスタ３２−１、Ｙ（イエロ）用のアドレス比較器３３−１およびＹ（イエロ）用の加算器３４−１はそれぞれＹ（イエロ）用の構成要素であり、また、Ｍ（マゼンタ）用のアドレスレジスタ３１−２、Ｍ（マゼンタ）用のアドレス変換レジスタ３２−２、Ｍ（マゼンタ）用のアドレス比較器３３−２およびＭ（マゼンタ）用の加算器３４−２はそれぞれＭ（マゼンタ））用の構成要素であり、さらに、Ｃ（シアン）用のアドレスレジスタ３１−３、Ｃ（シアン）用のアドレス変換レジスタ３２−３、Ｃ（シアン）用のアドレス比較器３３−３およびＣ（シアン）用の加算器３４−３はそれぞれＣ（シアン）用の構成要素である。

ここでは、色ずれ検出制御部４によって検出されたスキュー量に基づいて、ＣＰＵ１が算出したＹ（イエロ）、Ｍ（マゼンタ）、Ｃ（シアン）のスキュー補正量が、それぞれ６ライン、５ライン、７ラインであるとする。

この場合、図６（ｂ）に示すように、スキュー補正制御部７の各色のメモリ空間、すなわち、Ｙ（イエロ）用のメモリ空間２１０としてのＹ（イエロ）用のデュアルポートＲＡＭ８−１、Ｍ（マゼンタ）用のメモリ空間２２０としてのＭ（マゼンタ）用のデュアルポートＲＡＭ８−２、およびＣ（シアン）用のメモリ空間２３０としてのＣ（シアン）用のデュアルポートＲＡＭ８−３に未使用領域が生じているので、当該各未使用領域に制御データの一部を記憶する。

ここでは、Ｙ（イエロ）用のデュアルポートＲＡＭ８−１〜Ｃ（シアン）用のデュアルポートＲＡＭ８−３は、それぞれ「１０２４０×８ビット」構成とし、ビデオＩ／Ｆ制御部６から転送されてくる画像データは６００ｄｐｉの解像度で１画素当たり「２ビット」構成とする。

スキュー補正を行う場合、主走査方向１ライン当たり５１２０画素の構成とすると、各色のデュアルポートＲＡＭには１アドレス当り主走査方向４画素分のデータを格納でき、主走査方向１ライン当たりのアドレス数は１２８０となる。

主走査方向１ライン当たりの画像データを記憶するのに必要な記憶容量は１０２４０ビットとなる。したがって、Ｙ（イエロ）用のデュアルポートＲＡＭ８−１〜Ｃ（シアン）用のデュアルポートＲＡＭ８−３は、スキュー補正を行うためにそれぞれ８ライン分の記憶容量を有している。

ところで、ＣＰＵ１のアドレス空間は、図６（ａ）に示すように、Ｈ’０００００００〜Ｈ’０ＦＦＦＦＦＦまでをＲＯＭ２領域に、またＨ’１００００００〜Ｈ’１ＦＦＦＦＦＦまでをＤＲＡＭ３領域に、それぞれ割当てられている。

また、Ｈ’２００００００〜２００７７ＦＦまでのアドレス空間は、Ｙ（イエロ）用のデュアルポートＲＡＭ８−１〜Ｃ（シアン）用のデュアルポートＲＡＭ８−３に未使用領域が生じた場合にのみ、使用可能なＹ（イエロ）用のデュアルポートＲＡＭ８−１〜Ｃ（シアン）用のデュアルポートＲＡＭ８−３領域として割当てられるようになっている。

アドレスデコーダ（図示せず）により、ＣＰＵ１がＨ’２００００００〜Ｈ’２００７７ＦＦまでのアドレスをアクセスする場合は、メモリ領域選択信号３７が有効になる（図５参照）。

主走査方向１ライン当りのアドレス数は、上述したように１２８０であるので、各色のスキュー補正量としての補正ライン数をそれぞれＮｙ、Ｎｍ、Ｎｃとすると、Ｙ（イエロ）用のデュアルポートＲＡＭ８−１の実メモリ空間における未使用領域の開始アドレスＹ＿ＡＡ０、Ｍ（マゼンタ）用のデュアルポートＲＡＭ８−２の実メモリ空間における未使用領域の開始アドレスＭ＿ＡＡ０、およびＣ（シアン）用のデュアルポートＲＡＭ８−３の実メモリ空間における未使用領域の開始アドレスＣ＿ＡＡ０は、それぞれ次の（数１）の式で与えられる。

上記数１の式より、Ｙ（イエロ）用のデュアルポートＲＡＭ８−１の実メモリ空間における未使用領域の開始アドレスはＨ’１Ｅ００、Ｍ（マゼンタ）用のデュアルポートＲＡＭ８−２の実メモリ空間における未使用領域の開始アドレスはＨ’１９００、およびＣ（シアン）用のデュアルポートＲＡＭ８−３の実メモリ空間における未使用領域の開始アドレスはＨ’２３００となる（図６（ｂ）参照）。

各色のＹ（イエロ）用のデュアルポートＲＡＭ８−１〜Ｃ（シアン）用のデュアルポートＲＡＭ８−３は８ライン分の記憶容量を有しているので、未使用領域の終了アドレスは、図６（ｂ）に示すように各色の場合ともＨ’２７ＦＦである。

また、Ｙ（イエロ）、Ｍ（マゼンタ）、Ｃ（シアン）のＹ（イエロ）用のデュアルポートＲＡＭ８−１〜Ｃ（シアン）用のデュアルポートＲＡＭ８−３の未使用領域のライン数をＥｙ、Ｅｍ、Ｅｃとし、ＣＰＵ１のアドレス空間にＹ（イエロ）、Ｍ（マゼンタ）、Ｃ（シアン）の順に、各色のＹ（イエロ）用のデュアルポートＲＡＭ８−１〜Ｃ（シアン）用のデュアルポートＲＡＭ８−３を割り当てた場合における各色のアドレス空間の開始アドレスをそれぞれＹＡ０、ＭＡ０、ＣＡ０とし、当該各色のアドレス空間の終了アドレスをＹＡ１、ＭＡ１、ＣＡ１とした場合、アドレス空間の終了アドレスＹＡ１、ＭＡ１、ＣＡ１は次の（数２）の式で与えられ、アドレス空間の開始アドレスＭＡ０、ＣＡ０は次の（数３）の式で与えられる。

したがって、ＣＰＵ１のアドレス空間に割当てるＹ（イエロ）のアドレス空間の開始アドレスを決めれば、上記（数２）の式および上記（数３）の式より求められるアドレス空間に、各色のＹ（イエロ）用のデュアルポートＲＡＭ８−１〜Ｃ（シアン）用のデュアルポートＲＡＭ８−３の未使用領域を割当てることができる。

そこで、本実施の形態１では、図６（ａ）、（ｂ）に示すように、ＣＰＵ１のＨ’２００００００〜２００７７ＦＦのアドレス空間を、Ｙ（イエロ）用のデュアルポートＲＡＭ８−１〜Ｃ（シアン）用のデュアルポートＲＡＭ８−３の未使用領域に割当てている。そして、当該未使用領域をＣＰＵ１がアクセスする場合は、メモリ領域選択信号３７が有効になるので、メモリ領域選択信号３７とＣＰＵ１の出力アドレス信号の下位１５ビットを判定して、Ｙ（イエロ）用のデュアルポートＲＡＭ８−１〜Ｃ（シアン）用のデュアルポートＲＡＭ８−３のＹ（イエロ）用のチップ選択信号３５−１〜Ｃ（シアン）用のチップ選択信号３５−３を生成するように構成している。

すなわち、Ｙ（イエロ）用のアドレス比較器３３−１〜Ｃ（シアン）用のアドレス比較器３３−３は、それぞれメモリ領域選択信号３７とＣＰＵ１の出力アドレス信号の下位１５ビットを判定して、Ｙ（イエロ）用のアドレス比較器３３−１はＹ（イエロ）用のデュアルポートＲＡＭ８−１のＹ（イエロ）用のチップ選択信号３５−１を生成し、Ｍ（マゼンタ）用のアドレス比較器３３−２はＭ（マゼンタ）用のデュアルポートＲＡＭ８−２のＭ（マゼンタ）用のチップ選択信号３５−２を生成し、Ｍ（マゼンタ）用のアドレス比較器３３−２はＣ（シアン）用のデュアルポートＲＡＭ８−３のＣ（シアン）用のチップ選択信号３５−３を生成するようになっている。

したがって、上述したように各色のＹ（イエロ）用のデュアルポートＲＡＭ８−１〜Ｃ（シアン）用のデュアルポートＲＡＭ８−３の未使用領域のライン数Ｅｙ、Ｅｍ、Ｅｃはそれぞれ２、３、１であるので、Ｙ（イエロ）用のアドレスレジスタ３１−１〜Ｃ（シアン）用のアドレスレジスタ３１−３には、それぞれ上記（数２）の式より求められる各色のアドレス空間の下位１５ビットの値であるＨ’０９ＦＦ、Ｈ’１８ＦＦ、Ｈ’１ＤＦＦが設定（保存）される。そして、アドレスレジスタに設定された値および上記（数３）の式より求められるＭ（マゼンタ）、Ｃ（シアン）の各領域の開始アドレスの下位１５ビットは、それぞれＨ’０Ａ００、Ｈ’１９００となる。

ここで、Ｙ（イエロ）の開始アドレスの下位１５ビットはＨ’００００であるので、メモリ領域選択信号３７が有効であり、かつ、ＣＰＵ１が出力するアドレスの下位１５ビットがＨ’００００〜Ｈ’０９ＦＦの範囲にある場合にのみ、Ｙ（イエロ）用のアドレス比較器３３−１が当該アドレスの範囲を判別、つまりＣＰＵ１が出力するアドレスの下位１５ビットはＨ’００００〜Ｈ’０９ＦＦの範囲内に存在していると判別して、Ｙ（イエロ）用のデュアルポートＲＡＭ８−１のＹ（イエロ）用のチップ選択信号３５−１を有効にする。

また、メモリ領域選択信号３７が有効であり、かつ、ＣＰＵ１が出力するアドレスの下位１５ビットがＨ’０Ａ００〜Ｈ’１８ＦＦの範囲にある場合は、Ｍ（マゼンタ）用のアドレス比較器３３−２が、ＣＰＵ１が出力するアドレスの下位１５ビットはＨ’０Ａ００〜Ｈ’１８ＦＦの範囲内に存在すると判別して、Ｍ（マゼンタ）用のデュアルポートＲＡＭ８−２のＭ（マゼンタ）用のチップ選択信号３５−２を有効にする。

さらに、メモリ領域選択信号３７が有効であり、かつ、ＣＰＵ１が出力するアドレスの下位１５ビットがＨ’１９００〜Ｈ’１ＤＦＦの範囲にある場合には、Ｃ（シアン）用のアドレス比較器３３−３が、ＣＰＵ１が出力するアドレスの下位１５ビットはＨ’１９００〜Ｈ’１ＤＦＦの範囲内に存在していると判別して、Ｃ（シアン）用のデュアルポートＲＡＭ８−３のＣ（シアン）用のチップ選択信号３５−３を有効にする。

以上のように、Ｙ（イエロ）、Ｍ（マゼンタ）、Ｃ（シアン）のＹ（イエロ）用のデュアルポートＲＡＭ８−１〜Ｃ（シアン）用のデュアルポートＲＡＭ８−３の未使用領域のライン数に基づいて、Ｙ（イエロ）用のアドレスレジスタ３１−１〜Ｃ（シアン）用のアドレスレジスタ３１−３に所定の値を設定し、Ｙ（イエロ）用のアドレス比較器３３−１〜Ｃ（シアン）用のアドレス比較器３３−３が、ＣＰＵ１が出力するアドレスを判別することにより、Ｙ（イエロ）用のデュアルポートＲＡＭ８−１〜Ｃ（シアン）用のデュアルポートＲＡＭ８−３のチップ選択信号を生成し、メモリ記憶制御部２３を介して所定のデュアルポートＲＡＭを選択する。

次に、ＣＰＵ１が出力する論理アドレスから各色のＹ（イエロ）用のデュアルポートＲＡＭ８−１〜Ｃ（シアン）用のデュアルポートＲＡＭ８−３の実メモリアドレスに変換する処理について説明する。

ＣＰＵ１が出力するアドレスのうち、上述したようにＣＰＵ１がＨ’２００００００〜Ｈ’２００７７ＦＦのアドレス空間をアクセスする場合は、メモリ領域選択信号３７が有効になり、また各色のＹ（イエロ）用のデュアルポートＲＡＭ８−１〜Ｃ（シアン）用のデュアルポートＲＡＭ８−３の未使用領域のライン数に基づいて、Ｙ（イエロ）用のチップ選択信号３５−１〜Ｃ（シアン）用のチップ選択信号３５−３が出力されるので、ここでは、ＣＰＵ１が出力するアドレスのうち下位１５ビットを使用して実メモリアドレスに変換する。

したがって、ＣＰＵ１が出力するアドレスのうち下位１５ビットをＡ［１４：０］とすると、Ｙ（イエロ）用のＹ（イエロ）用のデュアルポートＲＡＭ８−１の実メモリアドレスＹ＿ＡＡ、Ｍ（マゼンタ）用のデュアルポートＲＡＭ８−２の実メモリアドレスＭ＿ＡＡ、およびＣ（シアン）用のデュアルポートＲＡＭ８−３の実メモリアドレスＣ＿ＡＡは、次の（数４）の式で与えられる。

ただし、Ｎｙ、Ｎｍ、ＮｃはそれぞれＹ（イエロ）、Ｍ（マゼンタ）およびＣ（シアン）のスキュー量補正量としての補正ライン数を示し、Ｅｙ、ＥｍはそれぞれＹ（イエロ）およびＭ（マゼンタ）の各色のデュアルポートＲＡＭ未使用領域のライン数を示す。

例えば図５において、Ｙ（イエロ）の場合を例にとると、Ｙ（イエロ）用のアドレス変換レジスタ３２−１に１２８０×Ｎｙの値を設定し、Ｙ（イエロ）用の加算器３４−１が、当該設定値とＣＰＵ１が出力するアドレスの下位１５ビットとを加算することにより、Ｙ（イエロ）用のデュアルポートＲＡＭ８−１の実メモリアドレスを生成することができる。

以下、上記（数４）の式より、Ｍ（マゼンタ）用のアドレス変換レジスタ３２−２には、１２８０×（Ｎｍ−Ｅｙ）の値を設定し、Ｃ（シアン）用のアドレス変換レジスタ３２−３には、１２８０×（Ｎｃ−Ｅｙ−Ｅｍ）の値を設定する。

このように、（数４）の式より、Ｙ（イエロ）、Ｍ（マゼンタ）およびＣ（シアン）の各Ｙ（イエロ）用のデュアルポートＲＡＭ８−１〜Ｃ（シアン）用のデュアルポートＲＡＭ８−３の実メモリアドレスを生成することができる。

例えば、Ｃ（シアン）の場合を例にとると、ＣＰＵ１がＨ’２００１９ＦＦを出力した場合、Ａ［１４：０］＝Ｈ’１９ＦＦであり、上述したようにＮｃ＝７、Ｅｙ＝２、Ｅｍ＝３であるので、これらの値を上記（数４）の式（３行目の式）に代入して演算することにより、Ｃ（シアン）用のデュアルポートＲＡＭ８−３の実メモリアドレスＣ＿ＡＡはＨ’２３ＦＦとなる。この場合、上述したようにＣ（シアン）用のデュアルポートＲＡＭ８−３のＣ（シアン）用のチップ選択信号３５−３が有効になっている。

次に、メモリ記憶制御部２３は、上述したようにＣＰＵアドレス変換部２２によって生成されるＹ（イエロ）用のデュアルポートＲＡＭ８−１〜Ｃ（シアン）用のデュアルポートＲＡＭ８−３の実メモリアドレスに、システムバス１７上の制御データを、所定のタイミングで記憶するための制御を行う。

以上説明したように、本実施の形態１によれば、各色のスキュー補正量としての補正ライン数および各色のＹ（イエロ）用のデュアルポートＲＡＭ８−１〜Ｃ（シアン）用のデュアルポートＲＡＭ８−３の未使用領域のライン数に基づいて、ＣＰＵ１のアドレス空間にＹ（イエロ）、Ｍ（マゼンタ）、Ｃ（シアン）の順に、各色のＹ（イエロ）用のデュアルポートＲＡＭ８−１〜Ｃ（シアン）用のデュアルポートＲＡＭ８−３を割当てて、その未使用領域にＣＰＵ１の制御データの一部を一時的に記憶することができる。

なお、Ｙ（イエロ）用のデュアルポートＲＡＭ８−１〜Ｃ（シアン）用のデュアルポートＲＡＭ８−３の未使用領域にはＣＰＵ１の制御プログラムの一部を記憶し、ＣＰＵ１が、当該未使用領域に記憶された制御プログラムの一部を読み出して実行するようにしても良い。

上述したようなことから、各色のデュアルポートＲＡＭに未使用領域がある場合は、当該デュアルポートＲＡＭのメモリ資源を有効利用することができる。

また、本実施の形態１によれば、スキュー補正メモリとしてのＹ（イエロ）用のデュアルポートＲＡＭ８−１〜Ｃ（シアン）用のデュアルポートＲＡＭ８−３は、制御プログラム格納用の不揮発性メモリであるＲＯＭ２よりも高速動作が可能なものを用いるため、ＣＰＵ１の制御プログラムの一部をＹ（イエロ）用のデュアルポートＲＡＭ８−１〜Ｃ（シアン）用のデュアルポートＲＡＭ８−３に記憶させることで、高速な処理が可能となる。

特に、モノクロ印刷（モノクロ印字）モードのときは、ＢＫ（ブラック）のみの印字であるため、スキュー補正を行う必要がないので、Ｙ（イエロ）、Ｍ（マゼンタ）、Ｃ（シアン）の各色のＹ（イエロ）用のデュアルポートＲＡＭ８−１〜Ｃ（シアン）用のデュアルポートＲＡＭ８−３は全ての領域が未使用となり、これらの未使用領域をＣＰＵアドレス変換部２２によってＣＰＵ１のメモリ空間に割当てた場合に、各色のＹ（イエロ）用のデュアルポートＲＡＭ８−１〜Ｃ（シアン）用のデュアルポートＲＡＭ８−３の記憶領域を全て利用できるという効果を奏する。そのため、ＣＰＵ１の制御プログラムの一部を高速に実行する場合には、特に有用である。

上述したようなことから、色ずれ検出の結果に応じて、スキュー補正用メモリに未使用領域がある場合は当該スキュー補正用メモリをＣＰＵのメモリ空間に割当てて、高速なメモリとして有効活用することができ、コストを上昇させることなく性能を向上させることができる。

本発明は、スキュー補正を行う画像形成装置、特にタンデム型カラー画像形成装置として有用であり、高速なスキュー補正用メモリを利用して、制御プログラムや通信データを一時記憶することにより、専用のメモリ等を追加することなく、高速処理を可能としたカラー画像形成装置として有用である。

本発明の実施の形態１における画像形成装置のプリンタエンジン制御部の構成を示す構成図 用紙サイズと主走査方向画像領域信号および副走査方向画像領域信号との関係を示す図 スキュー補正制御時のデュアルポートＲＡＭへの画像データの格納の様子を説明する図 副走査方向に４ライン相当の右下がりのスキューが生じている例を説明する図 本発明の実施の形態１におけるＣＰＵアドレス変換部の構成を示す構成図 ＣＰＵのメモリ空間とスキュー補正制御部のメモリ空間におけるデュアルポートＲＡＭの未使用領域とを説明する図

符号の説明

１ ＣＰＵ（制御手段）
２ ＲＯＭ
３ ＤＲＡＭ
４ 色ずれ検出制御部（色ずれ検出制御手段）
５ ビデオＩ／Ｆ
６ ビデオＩ／Ｆ制御部
７ スキュー補正制御部
８−１ Ｙ（イエロ）用のデュアルポートＲＡＭ（スキュー補正用記憶手段）
８−２ Ｍ（マゼンタ）用のデュアルポートＲＡＭ（スキュー補正用記憶手段）
８−３ Ｃ（シアン）用のデュアルポートＲＡＭ（スキュー補正用記憶手段）
９ 画像出力制御部
１０ レーザスキャニングユニット（ＬＳＵ）Ｉ／Ｆ
１１ ビーム検出（ＢＤ）信号
１２ 主走査方向画像領域信号
１３ 副走査方向画像領域信号
１４ 画像領域信号生成部
１５ 画素クロック
１６ クロック発振器
１７ システムバス
１８−１〜１８−４ ビデオバス
１９ メモリアドレスバス
２０ メモリデータバス
２１ スキュー補正アドレス生成部（スキュー補正アドレス生成手段）
２２ ＣＰＵアドレス変換部（アドレス変換手段）
２３ メモリ記憶制御部（記憶制御手段）
２４ 用紙
２５ 画像有効領域
３１−１ Ｙ（イエロ）用のアドレスレジスタ（第１の保持手段）
３１−２ Ｍ（マゼンタ）用のアドレスレジスタ（第１の保持手段）
３１−３ Ｃ（シアン）用のアドレスレジスタ（第１の保持手段）
３２−１ Ｙ（イエロ）用のアドレス変換レジスタ（第２の保持手段）
３２−２ Ｍ（マゼンタ）用のアドレス変換レジスタ（第２の保持手段）
３２−３ Ｃ（シアン）用のアドレス変換レジスタ（第２の保持手段）
３３−１ Ｙ（イエロ）用のアドレス比較器（比較手段）
３３−２ Ｍ（マゼンタ）用のアドレス比較器（比較手段）
３３−３ Ｃ（シアン）用のアドレス比較器（比較手段）
３４−１ Ｙ（イエロ）用の加算器（加算手段）
３４−２ Ｍ（マゼンタ）用の加算器（加算手段）
３４−３ Ｃ（シアン）用の加算器（加算手段）
３５−１ Ｙ（イエロ）用のチップ選択信号
３５−２ Ｍ（マゼンタ）用のチップ選択信号
３５−３ Ｃ（シアン）用のチップ選択信号
３６−１ Ｙ（イエロ）用の変換後アドレスバス
３６−２ Ｍ（マゼンタ）用の変換後アドレスバス
３６−３ Ｃ（シアン）用の変換後アドレスバス
３７ メモリ領域選択信号
３８ ＣＰＵアドレスバス
１００ ＣＰＵのメモリ空間
２００ 各色のスキュー補正制御部のメモリ空間

Claims (4)

1. 画像形成のための制御を行う制御手段と、
   色ずれ検出パターンの検出制御を行う色ずれ検出制御手段と、
   前記色ずれ検出パターンの検出の結果に基づいて、スキュー色ずれ補正を行うために画像データを格納するスキュー補正用記憶手段と、
   スキュー色ずれ補正を行うために前記スキュー補正用記憶手段のアドレスを生成するスキュー補正アドレス生成手段と、
   前記制御手段によって算出される前記スキュー補正用記憶手段の未使用領域の記憶容量に基づいて、当該未使用領域を前記制御手段のアドレス空間に割当てるアドレス変換手段と、
   前記スキュー補正アドレス生成手段または前記アドレス変換手段から出力されるアドレス信号を基に、前記スキュー補正用記憶手段の記憶制御を行う記憶制御手段と、
   を有することを特徴とする画像形成装置。
2. 前記アドレス変換手段は、
   前記スキュー補正用記憶手段の未使用領域の記憶容量に基づく所定の値を保持する第１の保持手段と、
   前記第１の保持手段によって保持されている保持内容を基に、前記制御手段から出力されるアドレスが、前記スキュー補正用記憶手段の未使用領域のアドレスの範囲内に存在するか否かを判別する比較手段と、
   前記スキュー補正用記憶手段の未使用領域および使用領域の記憶容量に基づいた所定の値を保持する第２の保持手段と、
   前記第２の保持手段によって保持されている保持内容と前記制御手段から出力されるアドレスとを加算する加算手段と、
   を備え、
   前記アドレス変換手段は、
   前記制御手段から出力されるアドレスを前記スキュー補正用記憶手段の実メモリアドレスに変換し、該変換した実メモリアドレスを出力することを特徴とする請求項１記載の画像形成装置。
3. 前記制御手段は、
   モノクロ印刷モードのときは、当該制御手段の制御プログラムの一部を、前記アドレス変換手段によって当該制御手段のアドレス空間に割当てられた前記スキュー補正用記憶手段へ転送するとともに、前記スキュー補正用記憶手段に転送された前記制御プログラムの一部を読み出し、動作することを特徴とする請求項１または２記載の画像形成装置。
4. 画像形成のための制御を行う制御手段と、
   スキュー色ずれ補正を行うために画像データを格納するスキュー補正用記憶手段と、
   前記スキュー補正用記憶手段の記憶領域を前記制御手段のアドレス空間に割当てるアドレス変換手段と、
   を有する画像形成装置の制御方法であって、
   モノクロ印刷モードのときは、前記制御手段の制御プログラムの一部を、前記アドレス変換手段によって前記制御手段のアドレス空間に割当てられた前記スキュー補正用記憶手段へ転送するとともに、前記スキュー補正用記憶手段に転送された前記制御プログラムの一部を読み出し、動作させることを特徴とする画像形成装置の制御方法。

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