JP2007081603A

JP2007081603A - 差動増幅回路

Info

Publication number: JP2007081603A
Application number: JP2005264738A
Authority: JP
Inventors: Ryuhei Nemoto; 竜平根本
Original assignee: New Japan Radio Co Ltd
Current assignee: New Japan Radio Co Ltd
Priority date: 2005-09-13
Filing date: 2005-09-13
Publication date: 2007-03-29

Abstract

【課題】出力電圧の反転を防止するとともに、入力電圧範囲を広くすることができる差動増幅回路を提供する。
【解決手段】第１の入力信号をベースに入力する第１のトランジスタと、第２の入力信号をベースに入力する第２のトランジスタと、第１の電源電位に接続し、第１および第２のトランジスタに電流を供給する電流源とからなる差動回路と、第１のトランジスタのコレクタにエミッタを、第２電源電位にベースを接続した第３のトランジスタと、第３のトランジスタのコレクタと第２電源電位との間に接続した第１の負荷と、第２のトランジスタのコレクタと第２電源電位との間に接続した第２の負荷と、第３のトランジスタのコレクタに接続した第１の出力端子とで構成する。
【選択図】図１

Description

本発明は、過大な入力信号が入力したときに出力電圧が反転することを防止することができるとともに、最小入力電圧を低く、または最大入力電圧を高くとることができる差動増幅回路に関する。

従来、オペアンプなどの差動増幅回路には図６のような回路が用いられていた。図６において、１０は電流源、１１はＰＮＰトランジスタからなる第１のトランジスタ、１２はＰＮＰトランジスタからなる第２のトランジスタ、１４は第１の負荷、１５は第２の負荷、１７はバッファである。図６に示す差動増幅回路では、第１のトランジスタ１１のベースに接続する入力端子Ｖｉｎ１に入力信号が入力し、第２のトランジスタ１２のベースに接続する入力端子Ｖｉｎ２に基準電圧が入力する。図９は、図６の差動増幅回路において、入力端子Ｖｉｎ１に正弦波を入力したときの出力端子Ｖｏｕｔ３の出力電圧を示したものである。図９に示すように、第１のトランジスタ１１のコレクタ−ベース間ダイオードが順方向バイアス電圧以上となる電圧が入力端子Ｖｉｎ１に入力すると、第１の負荷１４を通して入力端子Ｖｉｎ１方向に電流が流れ、出力端子Ｖｏｕｔ３の電圧は急速に上昇し、出力電圧が反転してしまうという問題があった。

このような問題を解決するため、本願出願人は、図７に示す差動増幅回路を提案している（非特許文献１）。図７に示すように、図６の差動増幅回路の第１のトランジスタ１１のコレクタと第１の負荷１４との間にダイオード４３を付加している。図１０は、図７に示す差動増幅回路において、入力端子Ｖｉｎ１に正弦波を入力したときの出力端子Ｖｏｕｔ３の出力電圧を示したものである。図９でみられた出力電圧の急速な上昇はみられない。第１のトランジスタ１１のコレクタ−ベース間ダイオードが順方向で動作した場合でも、ダイオード４３が第１の負荷１４から入力端子Ｖｉｎ１方向に電流が流れることを防ぎ、出力端子Ｖｏｕｔ３の出力電圧の反転を防止しているからである。
"半導体データブックオペアンプＮＪＭ２１２３"、Ｐ．１等価回路図、[online]、２００３年３月１３日、新日本無線（株）、[２００５年９月７日検索]、インターネット＜URL：http://www.njr.co.jp/pdf/aj/aj04035.pdf＞

ところで、図７に示す差動増幅回路の最小入力電圧は、ダイオード４３と第１のトランジスタ１１のエミッタサイズが同じならば、次のように表される。
最小入力電圧＝（第１の負荷１４の両端電圧）＋（ダイオード４３の両端電圧）＋（第１のトランジスタ１１のコレクタ−エミッタ間電圧Ｖｃｅ）−（第１のトランジスタ１１のベース−エミッタ間電圧Ｖｂｅ）≒（第１の負荷１４の両端電圧）＋（第１のトランジスタ１１のコレクタ−エミッタ間電圧Ｖｃｅ）

同様に、図６に示す差動増幅回路の最小入力電圧は、次のように表される。
最小入力電圧＝（第１の負荷１４の両端電圧）＋（第１のトランジスタ１１のコレクタ−エミッタ間電圧Ｖｃｅ）−（第１のトランジスタ１１のベース−エミッタ間電圧Ｖｂｅ）

このように、出力電圧の反転を防止することができる図７に示す差動増幅回路は、図６の差動増幅回路に比べて、最小入力電圧が高くなり、入力電圧範囲が狭くなるという問題点があった。本発明はこのような問題点に鑑み、出力電圧の反転を防止するとともに、入力電圧範囲を広くすることができる差動増幅回路を提供することを目的とする。

上記課題を解決するために、本願請求項１に係る発明は、第１の入力信号をベースに入力する第１のトランジスタと、第２の入力信号をベースに入力する第２のトランジスタと、第１電源電位に接続し、前記第１および第２のトランジスタのエミッタに電流を供給する電流源とからなる差動回路と、前記第１のトランジスタのコレクタにエミッタを、第２電源電位にベースをそれぞれ接続した第３のトランジスタと、該第３のトランジスタのコレクタと前記第２電源電位との間に接続した第１の負荷と、前記第２のトランジスタのコレクタと前記第２電源電位との間に接続した第２の負荷と、前記第３のトランジスタのコレクタに接続した第１の出力端子と、で構成することを特徴とするものである。

本願請求項２に係る発明は、第１の入力信号をベースに入力する第１のトランジスタと、第２の入力信号をベースに入力する第２のトランジスタと、第１電源電位に接続し、前記第１および第２のトランジスタのエミッタに電流を供給する電流源とからなる差動回路と、前記第１のトランジスタのコレクタにエミッタを、第２電源電位にベースをそれぞれ接続した第３のトランジスタと、前記第２のトランジスタのコレクタにエミッタを、前記第２電源電位にベースをそれぞれ接続した第４のトランジスタと、前記第３のトランジスタのコレクタと前記第２電源電位との間に接続した第１の負荷と、前記第４のトランジスタのコレクタと前記第２電源電位との間に接続した第２の負荷と、前記第３のトランジスタのコレクタに接続した第１の出力端子と、前記第４のトランジスタのコレクタに接続した第２の出力端子と、で構成することを特徴とするものである。

本願請求項３に係る発明は、第１の入力信号をベースに入力する第１のトランジスタと、第２の入力信号をベースに入力する第２のトランジスタと、第１電源電位に接続し、前記第１および第２のトランジスタのエミッタに電流を供給する電流源とからなる差動回路と、前記第１のトランジスタのコレクタにソースを、第２電源電位にゲートをそれぞれ接続した第５のトランジスタと、該第５のトランジスタのドレインと前記第２電源電位との間に接続した第１の負荷と、前記第２のトランジスタのコレクタと前記第２電源電位との間に接続した第２の負荷と、前記第５のトランジスタのドレインに接続した第１の出力端子と、で構成することを特徴とするものである。

本願請求項４に係る発明は、第１の入力信号をベースに入力する第１のトランジスタと、第２の入力信号をベースに入力する第２のトランジスタと、第１電源電位に接続し、前記第１および第２のトランジスタのエミッタに電流を供給する電流源とからなる差動回路と、前記第１のトランジスタのコレクタにソースを、第２電源電位にゲートをそれぞれ接続した第５のトランジスタと、前記第２のトランジスタのコレクタにソースを、前記第２電源電位にゲートをそれぞれ接続した第６のトランジスタと、前記第５のトランジスタのドレインと前記第２電源電位との間に接続した第１の負荷と、前記第６のトランジスタのドレインと前記第２電源電位との間に接続した第２の負荷と、前記第５のトランジスタのドレインに接続した第１の出力端子と、前記第６のトランジスタのドレインに接続した第２の出力端子と、で構成することを特徴とするものである。

本発明は、出力電圧の反転を防止するため、従来用いられていたダイオード４３をトランジスタのエミッタ−コレクタ間電圧あるいはソース−ドレイン間電圧に置き換えることで、バイポーラトランジスタ差動対のままで出力反転を防止するとともに、最小入力電圧を低くすることができ、入力電圧範囲を広げることができる。あるいはトランジスタの導電型を反転させれば、最大入力電圧を高くすることができ、入力電圧範囲を広げることができるという利点がある。

またバイポーラトランジスタ差動対に、それぞれ別のトランジスタを接続する構成とすると、バイポーラトランジスタ差動対のコレクタ電圧のオフセットが生じず、好適となるという利点もある。

本発明は出力電圧の反転を防止するためのダイオードをトランジスタに置き換えることにより、出力電圧の反転を防止するとともに、最小入力電圧を低く、あるいは最大入力電圧を高くしている。以下、実施例に基づき詳しく説明する。

図１は本発明の第１の実施例の差動増幅回路を示す図である。１０は電流源、１１はＰＮＰトランジスタからなる第１のトランジスタ、１２はＰＮＰトランジスタからなる第２のトランジスタ、１３はＰＮＰトランジスタからなる第３のトランジスタ、１４は抵抗あるいは電流源からなる第１の負荷、１５は第２の負荷である。

図１に示すように、入力信号（第１の入力信号）をベースに入力する第１のトランジスタ１１と、基準電圧（第２の入力信号）をベースに入力する第２のトランジスタ１２と、第１のトランジスタ１１および第２のトランジスタ１２のエミッタに電流を供給する電流源１０とで差動回路を構成している。

本発明では、出力電圧の反転を防止するため、第３のトランジスタ１３が設けられている。第３のトランジスタ１３は、入力端子Ｖｉｎ１へ入力する入力信号が、第１のトランジスタ１１のコレクタ−ベース間を順方向バイアスする電圧以上となったとき、出力電圧反転防止の効果を発揮する。第３のトランジスタ１３の作用により、第１のトランジスタ１１のベース−コレクタ間ダイオードが順方向で動作しても、第３のトランジスタ１３のベースからエミッタ方向に、およびコレクタからエミッタ方向に電流は流れないので、出力端子Ｖｏｕｔ１の出力電圧が反転することを防ぐことができる。

図１１は、図７同様、出力端子Ｖｏｕｔ１および第２のトランジスタ１２のコレクタにバッファ１７を接続し、図８に示す回路構成とした時の出力端子Ｖｏｕｔ３の出力電圧を示したものである。図１１に示すように、入力端子Ｖｉｎ１に正弦波を入力したとき、出力端子Ｖｏｕｔ３の出力電圧は、出力反転が起きていないことがわかる。

また、図８に示す差動増幅回路では、第３のトランジスタ１３のベースを接地電位に接続しているため、第１のトランジスタ１１と第３のトランジスタ１３のエミッタサイズが同じならば、最小入力電圧は次のように表される。
最小入力電圧＝（第３のトランジスタ１３のベース−エミッタ間電圧Ｖｂｅ）＋（第１のトランジスタ１１のコレクタ−エミッタ間電圧Ｖｃｅ）−（第１のトランジスタ１１のベース−エミッタ間電圧Ｖｂｅ）≒（第１のトランジスタ１１のコレクタ−エミッタ間電圧Ｖｃｅ）

この最小入力電圧は、図７に示す差動増幅回路の最小入力電圧と比べて、第１の負荷１４の両端電圧分だけ低くなっている。図１２は、図８および図７の差動増幅回路の入力端子Ｖｉｎ１にそれぞれ正弦波を入力したときの出力端子Ｖｏｕｔ３の出力波形を比較するための拡大図である。図８の差動増幅回路の出力波形５１は、図７の差動増幅回路の出力波形５２よりも正弦波を維持できている。このように図８に示す本発明の差動増幅回路は、図７に示す従来の差動増幅回路と比べて最小入力電圧を低くとることができることがわかる。

図２は本発明の第２の実施例の差動増幅回路を示す図である。第１の実施例で説明した差動増幅回路の差動入力トランジスタである第２のトランジスタ１２側に、第４のトランジスタ１６を追加した構成となっている。これは、前述の第１の実施例において、第１のトランジスタ１１と第２のトランジスタ１２のコレクタ電圧のちがいにより、入力端子間にオフセットが発生するという問題が生じる場合に、コレクタ電圧を一致させることでオフセットの発生を抑える方法として効果が大きい。なお、本実施例においても、第１の実施例と同様の効果が得られることはいうまでもない。

図３は本発明の第３の実施例の差動増幅回路を示す図である。第１の実施例で説明した第３のトランジスタ１３をエンハンスメント型ＰチャネルＭＯＳＦＥＴまたはＪＦＥＴからなる第５のトランジスタ２３に置き換えたものである。なお、第５のトランジスタ２３のバックゲートは、電源電位と接続しておく必要がある。バックゲートをソース端子と接続した場合、バックゲートを通してドレイン端子から入力端子への電流経路ができてしまい、出力反転防止の効果が発揮されなくなるからである。このように構成しても第１の実施例と同様の効果が得られる。

さらに図４は本発明の第４の実施例の差動増幅回路を示す図である。第２の実施例で説明した第３のトランジスタ１３および第４のトランジスタ１６を、第３の実施例同様、エンハンスメント型ＰチャネルＭＯＳＦＥＴまたはＪＦＥＴからなる第５のトランジスタ２３および第６のトランジスタ２４に置き換えることができる。この場合でも実施例２と同様の効果が得られる。

図５は本発明の第５の実施例の差動増幅回路を示す図である。第１の実施例のＰＮＰトランジスタからなる第１のトランジスタ１１、第２のトランジスタ１２および第３のトランジスタ１３を、それぞれＮＰＮトランジスタからなる第１のトランジスタ３１、第２のトランジスタ３２および第３のトランジスタ３３に置き換えたもので、第１の実施例とは対称の構成となっている。このようにＮＰＮ差動対を使用した場合にも、出力反転することを防止することができ、さらに最大入力電圧を高くとることができる。従って、トランジスタの導電型を反転させた場合でも、入力電圧範囲を広げることができることになる。

また、第２の実施例の差動増幅回路において、ＰＮＰトランジスタからなる第１のトランジスタ１１、第２のトランジスタ１２、第３のトランジスタ１３および第４のトランジスタ１６を、第５の実施例同様、それぞれＮＰＮトランジスタに置き換えれば、同様の効果が得られる。

さらに、第３の実施例および第４の実施例の差動増幅回路において、ＰＮＰトランジスタからなる第１のトランジスタ１１および第２のトランジスタ１２を、第５の実施例同様にそれぞれＮＰＮトランジスタに置き換え、エンハンスメント型ＰチャネルＭＯＳＦＥＴまたはＪＦＥＴからなる第５のトランジスタ２３を、エンハンスメント型ＮチャネルＭＯＳＦＥＴまたはＪＦＥＴに置き換えても、同様の効果が得られる。

本発明の第１の実施例の説明図である。本発明の第２の実施例の説明図である。本発明の第３の実施例の説明図である。本発明の第４の実施例の説明図である。本発明の第５の実施例の説明図である。従来の差動増幅回路の一例である。従来の差動増幅回路の別の一例である。本発明に係る第１の実施例の応用回路例である。図６に示す差動増幅回路の出力電圧を示す図である。図７に示す差動増幅回路の出力電圧を示す図である。図８に示す差動増幅回路の出力電圧を示す図である。図７に示す差動増幅回路と図８に示す差動増幅回路の出力波形を比較するための拡大図である。

符号の説明

１０、３０：電流源、１１、３１：第１のトランジスタ、１２、３２：第２のトランジスタ、１３、３３：第３のトランジスタ、１４：第１の負荷、１５：第２の負荷、
１６：第４のトランジスタ、１７：バッファ、２３：第５のトランジスタ、
２４：第６のトランジスタ

Claims

第１の入力信号をベースに入力する第１のトランジスタと、第２の入力信号をベースに入力する第２のトランジスタと、第１電源電位に接続し、前記第１および第２のトランジスタのエミッタに電流を供給する電流源とからなる差動回路と、
前記第１のトランジスタのコレクタにエミッタを、第２電源電位にベースをそれぞれ接続した第３のトランジスタと、
該第３のトランジスタのコレクタと前記第２電源電位との間に接続した第１の負荷と、
前記第２のトランジスタのコレクタと前記第２電源電位との間に接続した第２の負荷と、
前記第３のトランジスタのコレクタに接続した第１の出力端子と、で構成することを特徴とする差動増幅回路。
第１の入力信号をベースに入力する第１のトランジスタと、第２の入力信号をベースに入力する第２のトランジスタと、第１電源電位に接続し、前記第１および第２のトランジスタのエミッタに電流を供給する電流源とからなる差動回路と、
前記第１のトランジスタのコレクタにエミッタを、第２電源電位にベースをそれぞれ接続した第３のトランジスタと、
前記第２のトランジスタのコレクタにエミッタを、前記第２電源電位にベースをそれぞれ接続した第４のトランジスタと、
前記第３のトランジスタのコレクタと前記第２電源電位との間に接続した第１の負荷と、
前記第４のトランジスタのコレクタと前記第２電源電位との間に接続した第２の負荷と、
前記第３のトランジスタのコレクタに接続した第１の出力端子と、
前記第４のトランジスタのコレクタに接続した第２の出力端子と、で構成することを特徴とする差動増幅回路。
第１の入力信号をベースに入力する第１のトランジスタと、第２の入力信号をベースに入力する第２のトランジスタと、第１電源電位に接続し、前記第１および第２のトランジスタのエミッタに電流を供給する電流源とからなる差動回路と、
前記第１のトランジスタのコレクタにソースを、第２電源電位にゲートをそれぞれ接続した第５のトランジスタと、
該第５のトランジスタのドレインと前記第２電源電位との間に接続した第１の負荷と、
前記第２のトランジスタのコレクタと前記第２電源電位との間に接続した第２の負荷と、
前記第５のトランジスタのドレインに接続した第１の出力端子と、で構成することを特徴とする差動増幅回路。
第１の入力信号をベースに入力する第１のトランジスタと、第２の入力信号をベースに入力する第２のトランジスタと、第１電源電位に接続し、前記第１および第２のトランジスタのエミッタに電流を供給する電流源とからなる差動回路と、
前記第１のトランジスタのコレクタにソースを、第２電源電位にゲートをそれぞれ接続した第５のトランジスタと、
前記第２のトランジスタのコレクタにソースを、前記第２電源電位にゲートをそれぞれ接続した第６のトランジスタと、
前記第５のトランジスタのドレインと前記第２電源電位との間に接続した第１の負荷と、
前記第６のトランジスタのドレインと前記第２電源電位との間に接続した第２の負荷と、
前記第５のトランジスタのドレインに接続した第１の出力端子と、
前記第６のトランジスタのドレインに接続した第２の出力端子と、で構成することを特徴とする差動増幅回路。