JP2007081603A - Differential amplification circuit - Google Patents

Differential amplification circuit Download PDF

Info

Publication number
JP2007081603A
JP2007081603A JP2005264738A JP2005264738A JP2007081603A JP 2007081603 A JP2007081603 A JP 2007081603A JP 2005264738 A JP2005264738 A JP 2005264738A JP 2005264738 A JP2005264738 A JP 2005264738A JP 2007081603 A JP2007081603 A JP 2007081603A
Authority
JP
Japan
Prior art keywords
transistor
collector
power supply
supply potential
base
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2005264738A
Other languages
Japanese (ja)
Inventor
Ryuhei Nemoto
竜平 根本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
New Japan Radio Co Ltd
Original Assignee
New Japan Radio Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by New Japan Radio Co Ltd filed Critical New Japan Radio Co Ltd
Priority to JP2005264738A priority Critical patent/JP2007081603A/en
Publication of JP2007081603A publication Critical patent/JP2007081603A/en
Pending legal-status Critical Current

Links

Images

Abstract

<P>PROBLEM TO BE SOLVED: To provide a differential amplification circuit that prevents an output voltage from being inverted, and can widen the range of an input voltage. <P>SOLUTION: The differential amplification circuit comprises a first transistor for inputting a first input signal to a base; a second transistor for inputting a second input signal to the base; a differential circuit that is connected to first power supply potential, and comprises a current source for supplying current to the first and second transistors; a third transistor, where the emitter and the base are connected to the collector of the first transistor and the second power supply potential, respectively; a first load connected between the collector of the third transistor and the second power supply potential; a second load connected between the collector of the second transistor and the second power supply potential; and a first output terminal connected to the collector of the third transistor. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、過大な入力信号が入力したときに出力電圧が反転することを防止することができるとともに、最小入力電圧を低く、または最大入力電圧を高くとることができる差動増幅回路に関する。   The present invention relates to a differential amplifier circuit that can prevent an output voltage from being inverted when an excessive input signal is input, and can reduce a minimum input voltage or a maximum input voltage.

従来、オペアンプなどの差動増幅回路には図６のような回路が用いられていた。図６において、１０は電流源、１１はＰＮＰトランジスタからなる第１のトランジスタ、１２はＰＮＰトランジスタからなる第２のトランジスタ、１４は第１の負荷、１５は第２の負荷、１７はバッファである。図６に示す差動増幅回路では、第１のトランジスタ１１のベースに接続する入力端子Ｖｉｎ１に入力信号が入力し、第２のトランジスタ１２のベースに接続する入力端子Ｖｉｎ２に基準電圧が入力する。図９は、図６の差動増幅回路において、入力端子Ｖｉｎ１に正弦波を入力したときの出力端子Ｖｏｕｔ３の出力電圧を示したものである。図９に示すように、第１のトランジスタ１１のコレクタ−ベース間ダイオードが順方向バイアス電圧以上となる電圧が入力端子Ｖｉｎ１に入力すると、第１の負荷１４を通して入力端子Ｖｉｎ１方向に電流が流れ、出力端子Ｖｏｕｔ３の電圧は急速に上昇し、出力電圧が反転してしまうという問題があった。   Conventionally, a circuit as shown in FIG. 6 has been used for a differential amplifier circuit such as an operational amplifier. In FIG. 6, 10 is a current source, 11 is a first transistor made of a PNP transistor, 12 is a second transistor made of a PNP transistor, 14 is a first load, 15 is a second load, and 17 is a buffer. . In the differential amplifier circuit illustrated in FIG. 6, an input signal is input to the input terminal Vin <b> 1 connected to the base of the first transistor 11, and a reference voltage is input to the input terminal Vin <b> 2 connected to the base of the second transistor 12. FIG. 9 shows the output voltage of the output terminal Vout3 when a sine wave is input to the input terminal Vin1 in the differential amplifier circuit of FIG. As shown in FIG. 9, when a voltage at which the collector-base diode of the first transistor 11 is equal to or higher than the forward bias voltage is input to the input terminal Vin1, a current flows in the direction of the input terminal Vin1 through the first load 14. There was a problem that the voltage of the output terminal Vout3 rapidly increased and the output voltage was inverted.

このような問題を解決するため、本願出願人は、図７に示す差動増幅回路を提案している（非特許文献１）。図７に示すように、図６の差動増幅回路の第１のトランジスタ１１のコレクタと第１の負荷１４との間にダイオード４３を付加している。図１０は、図７に示す差動増幅回路において、入力端子Ｖｉｎ１に正弦波を入力したときの出力端子Ｖｏｕｔ３の出力電圧を示したものである。図９でみられた出力電圧の急速な上昇はみられない。第１のトランジスタ１１のコレクタ−ベース間ダイオードが順方向で動作した場合でも、ダイオード４３が第１の負荷１４から入力端子Ｖｉｎ１方向に電流が流れることを防ぎ、出力端子Ｖｏｕｔ３の出力電圧の反転を防止しているからである。
“半導体データブック オペアンプ ＮＪＭ２１２３”、Ｐ．１ 等価回路図、[online]、２００３年３月１３日、新日本無線（株）、[２００５年９月７日検索]、インターネット＜URL：http://www.njr.co.jp/pdf/aj/aj04035.pdf＞ In order to solve such a problem, the applicant of the present application has proposed a differential amplifier circuit shown in FIG. 7 (Non-Patent Document 1). As shown in FIG. 7, a diode 43 is added between the collector of the first transistor 11 and the first load 14 in the differential amplifier circuit of FIG. 6. FIG. 10 shows the output voltage of the output terminal Vout3 when a sine wave is input to the input terminal Vin1 in the differential amplifier circuit shown in FIG. The rapid increase in output voltage seen in FIG. 9 is not observed. Even when the collector-base diode of the first transistor 11 operates in the forward direction, the diode 43 prevents the current from flowing from the first load 14 toward the input terminal Vin1, and the output voltage of the output terminal Vout3 is inverted. This is because it prevents it.
“Semiconductor Data Book Operational Amplifier NJM2123”, p. 1 Equivalent circuit diagram, [online], March 13, 2003, New Japan Radio Co., Ltd., [Search September 7, 2005], Internet <URL: http://www.njr.co.jp/pdf /aj/aj04035.pdf>

ところで、図７に示す差動増幅回路の最小入力電圧は、ダイオード４３と第１のトランジスタ１１のエミッタサイズが同じならば、次のように表される。
最小入力電圧＝（第１の負荷１４の両端電圧）＋（ダイオード４３の両端電圧）＋（第１のトランジスタ１１のコレクタ−エミッタ間電圧Ｖｃｅ）−（第１のトランジスタ１１のベース−エミッタ間電圧Ｖｂｅ）≒（第１の負荷１４の両端電圧）＋（第１のトランジスタ１１のコレクタ−エミッタ間電圧Ｖｃｅ） Incidentally, the minimum input voltage of the differential amplifier circuit shown in FIG. 7 is expressed as follows if the emitter sizes of the diode 43 and the first transistor 11 are the same.
Minimum input voltage = (voltage across the first load 14) + (voltage across the diode 43) + (collector-emitter voltage Vce of the first transistor 11) − (base-emitter voltage of the first transistor 11) Vbe) ≈ (the voltage across the first load 14) + (the collector-emitter voltage Vce of the first transistor 11)

同様に、図６に示す差動増幅回路の最小入力電圧は、次のように表される。
最小入力電圧＝（第１の負荷１４の両端電圧）＋（第１のトランジスタ１１のコレクタ−エミッタ間電圧Ｖｃｅ）−（第１のトランジスタ１１のベース−エミッタ間電圧Ｖｂｅ） Similarly, the minimum input voltage of the differential amplifier circuit shown in FIG. 6 is expressed as follows.
Minimum input voltage = (voltage across the first load 14) + (collector-emitter voltage Vce of the first transistor 11) − (base-emitter voltage Vbe of the first transistor 11)

このように、出力電圧の反転を防止することができる図７に示す差動増幅回路は、図６の差動増幅回路に比べて、最小入力電圧が高くなり、入力電圧範囲が狭くなるという問題点があった。本発明はこのような問題点に鑑み、出力電圧の反転を防止するとともに、入力電圧範囲を広くすることができる差動増幅回路を提供することを目的とする。   As described above, the differential amplifier circuit shown in FIG. 7 that can prevent the inversion of the output voltage has a problem that the minimum input voltage is higher and the input voltage range is narrower than the differential amplifier circuit of FIG. There was a point. In view of such problems, it is an object of the present invention to provide a differential amplifier circuit that can prevent inversion of an output voltage and can widen an input voltage range.

上記課題を解決するために、本願請求項１に係る発明は、第１の入力信号をベースに入力する第１のトランジスタと、第２の入力信号をベースに入力する第２のトランジスタと、第１電源電位に接続し、前記第１および第２のトランジスタのエミッタに電流を供給する電流源とからなる差動回路と、前記第１のトランジスタのコレクタにエミッタを、第２電源電位にベースをそれぞれ接続した第３のトランジスタと、該第３のトランジスタのコレクタと前記第２電源電位との間に接続した第１の負荷と、前記第２のトランジスタのコレクタと前記第２電源電位との間に接続した第２の負荷と、前記第３のトランジスタのコレクタに接続した第１の出力端子と、で構成することを特徴とするものである。   In order to solve the above-mentioned problem, the invention according to claim 1 of the present application includes a first transistor that inputs a first input signal as a base, a second transistor that inputs a second input signal as a base, A differential circuit comprising a current source connected to one power supply potential and supplying current to the emitters of the first and second transistors, an emitter at the collector of the first transistor, and a base at the second power supply potential A third transistor connected to each other, a first load connected between the collector of the third transistor and the second power supply potential, and between a collector of the second transistor and the second power supply potential. And a first output terminal connected to the collector of the third transistor.

本願請求項２に係る発明は、第１の入力信号をベースに入力する第１のトランジスタと、第２の入力信号をベースに入力する第２のトランジスタと、第１電源電位に接続し、前記第１および第２のトランジスタのエミッタに電流を供給する電流源とからなる差動回路と、前記第１のトランジスタのコレクタにエミッタを、第２電源電位にベースをそれぞれ接続した第３のトランジスタと、前記第２のトランジスタのコレクタにエミッタを、前記第２電源電位にベースをそれぞれ接続した第４のトランジスタと、前記第３のトランジスタのコレクタと前記第２電源電位との間に接続した第１の負荷と、前記第４のトランジスタのコレクタと前記第２電源電位との間に接続した第２の負荷と、前記第３のトランジスタのコレクタに接続した第１の出力端子と、前記第４のトランジスタのコレクタに接続した第２の出力端子と、で構成することを特徴とするものである。   The invention according to claim 2 of the present invention is connected to a first transistor that inputs a first input signal as a base, a second transistor that inputs a second input signal as a base, and a first power supply potential, A differential circuit comprising a current source for supplying current to the emitters of the first and second transistors; a third transistor having an emitter connected to the collector of the first transistor and a base connected to a second power supply potential; A fourth transistor having an emitter connected to the collector of the second transistor and a base connected to the second power supply potential, and a first transistor connected between the collector of the third transistor and the second power supply potential. , A second load connected between the collector of the fourth transistor and the second power supply potential, and a first load connected to the collector of the third transistor And power terminals, is characterized in that the second output terminal, in structure connected to the collector of the fourth transistor.

本願請求項３に係る発明は、第１の入力信号をベースに入力する第１のトランジスタと、第２の入力信号をベースに入力する第２のトランジスタと、第１電源電位に接続し、前記第１および第２のトランジスタのエミッタに電流を供給する電流源とからなる差動回路と、前記第１のトランジスタのコレクタにソースを、第２電源電位にゲートをそれぞれ接続した第５のトランジスタと、該第５のトランジスタのドレインと前記第２電源電位との間に接続した第１の負荷と、前記第２のトランジスタのコレクタと前記第２電源電位との間に接続した第２の負荷と、前記第５のトランジスタのドレインに接続した第１の出力端子と、で構成することを特徴とするものである。   The invention according to claim 3 of the present invention is connected to the first transistor that inputs the first input signal based on the first transistor, the second transistor that inputs the second input signal based on the first power supply potential, A differential circuit comprising a current source for supplying current to the emitters of the first and second transistors; a fifth transistor having a source connected to the collector of the first transistor and a gate connected to a second power supply potential; A first load connected between the drain of the fifth transistor and the second power supply potential; a second load connected between the collector of the second transistor and the second power supply potential; And a first output terminal connected to the drain of the fifth transistor.

本願請求項４に係る発明は、第１の入力信号をベースに入力する第１のトランジスタと、第２の入力信号をベースに入力する第２のトランジスタと、第１電源電位に接続し、前記第１および第２のトランジスタのエミッタに電流を供給する電流源とからなる差動回路と、前記第１のトランジスタのコレクタにソースを、第２電源電位にゲートをそれぞれ接続した第５のトランジスタと、前記第２のトランジスタのコレクタにソースを、前記第２電源電位にゲートをそれぞれ接続した第６のトランジスタと、前記第５のトランジスタのドレインと前記第２電源電位との間に接続した第１の負荷と、前記第６のトランジスタのドレインと前記第２電源電位との間に接続した第２の負荷と、前記第５のトランジスタのドレインに接続した第１の出力端子と、前記第６のトランジスタのドレインに接続した第２の出力端子と、で構成することを特徴とするものである。   The invention according to claim 4 of the present invention is connected to a first transistor that inputs a first input signal based on a first transistor, a second transistor that inputs a second input signal based on a first power supply potential, and A differential circuit comprising a current source for supplying current to the emitters of the first and second transistors; a fifth transistor having a source connected to the collector of the first transistor and a gate connected to a second power supply potential; , A sixth transistor having a source connected to the collector of the second transistor and a gate connected to the second power supply potential, and a first transistor connected between the drain of the fifth transistor and the second power supply potential. , A second load connected between the drain of the sixth transistor and the second power supply potential, and a first output connected to the drain of the fifth transistor And children, and a second output terminal connected to the drain of the sixth transistor, in which characterized in that configuration.

本発明は、出力電圧の反転を防止するため、従来用いられていたダイオード４３をトランジスタのエミッタ−コレクタ間電圧あるいはソース−ドレイン間電圧に置き換えることで、バイポーラトランジスタ差動対のままで出力反転を防止するとともに、最小入力電圧を低くすることができ、入力電圧範囲を広げることができる。あるいはトランジスタの導電型を反転させれば、最大入力電圧を高くすることができ、入力電圧範囲を広げることができるという利点がある。   In the present invention, in order to prevent inversion of the output voltage, the diode 43 which has been conventionally used is replaced with the voltage between the emitter and collector of the transistor or the voltage between the source and drain. While preventing, the minimum input voltage can be made low and the input voltage range can be expanded. Alternatively, if the conductivity type of the transistor is reversed, there is an advantage that the maximum input voltage can be increased and the input voltage range can be expanded.

またバイポーラトランジスタ差動対に、それぞれ別のトランジスタを接続する構成とすると、バイポーラトランジスタ差動対のコレクタ電圧のオフセットが生じず、好適となるという利点もある。   Further, if the bipolar transistor differential pair is connected to another transistor, there is an advantage that the collector voltage offset of the bipolar transistor differential pair does not occur, which is preferable.

本発明は出力電圧の反転を防止するためのダイオードをトランジスタに置き換えることにより、出力電圧の反転を防止するとともに、最小入力電圧を低く、あるいは最大入力電圧を高くしている。以下、実施例に基づき詳しく説明する。   In the present invention, the diode for preventing the inversion of the output voltage is replaced with a transistor, thereby preventing the inversion of the output voltage and reducing the minimum input voltage or increasing the maximum input voltage. Hereinafter, it demonstrates in detail based on an Example.

図１は本発明の第１の実施例の差動増幅回路を示す図である。１０は電流源、１１はＰＮＰトランジスタからなる第１のトランジスタ、１２はＰＮＰトランジスタからなる第２のトランジスタ、１３はＰＮＰトランジスタからなる第３のトランジスタ、１４は抵抗あるいは電流源からなる第１の負荷、１５は第２の負荷である。   FIG. 1 is a diagram showing a differential amplifier circuit according to a first embodiment of the present invention. 10 is a current source, 11 is a first transistor made of a PNP transistor, 12 is a second transistor made of a PNP transistor, 13 is a third transistor made of a PNP transistor, and 14 is a first load made of a resistor or a current source. , 15 is a second load.

図１に示すように、入力信号（第１の入力信号）をベースに入力する第１のトランジスタ１１と、基準電圧（第２の入力信号）をベースに入力する第２のトランジスタ１２と、第１のトランジスタ１１および第２のトランジスタ１２のエミッタに電流を供給する電流源１０とで差動回路を構成している。   As shown in FIG. 1, a first transistor 11 that inputs an input signal (first input signal) as a base, a second transistor 12 that inputs a reference voltage (second input signal) as a base, A differential circuit is configured by the current source 10 that supplies current to the emitters of the first transistor 11 and the second transistor 12.

本発明では、出力電圧の反転を防止するため、第３のトランジスタ１３が設けられている。第３のトランジスタ１３は、入力端子Ｖｉｎ１へ入力する入力信号が、第１のトランジスタ１１のコレクタ−ベース間を順方向バイアスする電圧以上となったとき、出力電圧反転防止の効果を発揮する。第３のトランジスタ１３の作用により、第１のトランジスタ１１のベース−コレクタ間ダイオードが順方向で動作しても、第３のトランジスタ１３のベースからエミッタ方向に、およびコレクタからエミッタ方向に電流は流れないので、出力端子Ｖｏｕｔ１の出力電圧が反転することを防ぐことができる。   In the present invention, the third transistor 13 is provided to prevent inversion of the output voltage. The third transistor 13 exhibits an effect of preventing output voltage reversal when the input signal input to the input terminal Vin1 becomes equal to or higher than a voltage for forward biasing between the collector and base of the first transistor 11. Due to the action of the third transistor 13, even if the base-collector diode of the first transistor 11 operates in the forward direction, current flows from the base of the third transistor 13 to the emitter and from the collector to the emitter. Therefore, it is possible to prevent the output voltage of the output terminal Vout1 from being inverted.

図１１は、図７同様、出力端子Ｖｏｕｔ１および第２のトランジスタ１２のコレクタにバッファ１７を接続し、図８に示す回路構成とした時の出力端子Ｖｏｕｔ３の出力電圧を示したものである。図１１に示すように、入力端子Ｖｉｎ１に正弦波を入力したとき、出力端子Ｖｏｕｔ３の出力電圧は、出力反転が起きていないことがわかる。   FIG. 11 shows the output voltage of the output terminal Vout3 when the buffer 17 is connected to the output terminal Vout1 and the collector of the second transistor 12 and the circuit configuration shown in FIG. As shown in FIG. 11, when a sine wave is input to the input terminal Vin1, it can be seen that the output voltage of the output terminal Vout3 is not inverted.

また、図８に示す差動増幅回路では、第３のトランジスタ１３のベースを接地電位に接続しているため、第１のトランジスタ１１と第３のトランジスタ１３のエミッタサイズが同じならば、最小入力電圧は次のように表される。
最小入力電圧＝（第３のトランジスタ１３のベース−エミッタ間電圧Ｖｂｅ）＋（第１のトランジスタ１１のコレクタ−エミッタ間電圧Ｖｃｅ）−（第１のトランジスタ１１のベース−エミッタ間電圧Ｖｂｅ）≒（第１のトランジスタ１１のコレクタ−エミッタ間電圧Ｖｃｅ） Further, in the differential amplifier circuit shown in FIG. 8, since the base of the third transistor 13 is connected to the ground potential, if the emitter sizes of the first transistor 11 and the third transistor 13 are the same, the minimum input The voltage is expressed as follows:
Minimum input voltage = (base-emitter voltage Vbe of the third transistor 13) + (collector-emitter voltage Vce of the first transistor 11) − (base-emitter voltage Vbe of the first transistor 11) ≈ ( The collector-emitter voltage Vce of the first transistor 11)

この最小入力電圧は、図７に示す差動増幅回路の最小入力電圧と比べて、第１の負荷１４の両端電圧分だけ低くなっている。図１２は、図８および図７の差動増幅回路の入力端子Ｖｉｎ１にそれぞれ正弦波を入力したときの出力端子Ｖｏｕｔ３の出力波形を比較するための拡大図である。図８の差動増幅回路の出力波形５１は、図７の差動増幅回路の出力波形５２よりも正弦波を維持できている。このように図８に示す本発明の差動増幅回路は、図７に示す従来の差動増幅回路と比べて最小入力電圧を低くとることができることがわかる。   This minimum input voltage is lower than the minimum input voltage of the differential amplifier circuit shown in FIG. 7 by the voltage across the first load 14. FIG. 12 is an enlarged view for comparing the output waveforms of the output terminal Vout3 when a sine wave is input to the input terminal Vin1 of the differential amplifier circuit of FIG. 8 and FIG. The output waveform 51 of the differential amplifier circuit of FIG. 8 can maintain a sine wave more than the output waveform 52 of the differential amplifier circuit of FIG. Thus, it can be seen that the differential amplifier circuit of the present invention shown in FIG. 8 can have a minimum input voltage lower than that of the conventional differential amplifier circuit shown in FIG.

図２は本発明の第２の実施例の差動増幅回路を示す図である。第１の実施例で説明した差動増幅回路の差動入力トランジスタである第２のトランジスタ１２側に、第４のトランジスタ１６を追加した構成となっている。これは、前述の第１の実施例において、第１のトランジスタ１１と第２のトランジスタ１２のコレクタ電圧のちがいにより、入力端子間にオフセットが発生するという問題が生じる場合に、コレクタ電圧を一致させることでオフセットの発生を抑える方法として効果が大きい。なお、本実施例においても、第１の実施例と同様の効果が得られることはいうまでもない。   FIG. 2 is a diagram showing a differential amplifier circuit according to a second embodiment of the present invention. The fourth transistor 16 is added to the second transistor 12 side which is the differential input transistor of the differential amplifier circuit described in the first embodiment. This is because, in the first embodiment described above, the collector voltages are made to coincide when there is a problem that an offset occurs between the input terminals due to the difference between the collector voltages of the first transistor 11 and the second transistor 12. As a result, the effect is great as a method of suppressing the occurrence of offset. It goes without saying that the same effects as those of the first embodiment can be obtained in this embodiment.

図３は本発明の第３の実施例の差動増幅回路を示す図である。第１の実施例で説明した第３のトランジスタ１３をエンハンスメント型ＰチャネルＭＯＳＦＥＴまたはＪＦＥＴからなる第５のトランジスタ２３に置き換えたものである。なお、第５のトランジスタ２３のバックゲートは、電源電位と接続しておく必要がある。バックゲートをソース端子と接続した場合、バックゲートを通してドレイン端子から入力端子への電流経路ができてしまい、出力反転防止の効果が発揮されなくなるからである。このように構成しても第１の実施例と同様の効果が得られる。   FIG. 3 is a diagram showing a differential amplifier circuit according to a third embodiment of the present invention. The third transistor 13 described in the first embodiment is replaced with a fifth transistor 23 made of an enhancement type P-channel MOSFET or JFET. Note that the back gate of the fifth transistor 23 needs to be connected to the power supply potential. This is because, when the back gate is connected to the source terminal, a current path is formed from the drain terminal to the input terminal through the back gate, and the effect of preventing the output inversion is not exhibited. Even if comprised in this way, the effect similar to the 1st Example is acquired.

さらに図４は本発明の第４の実施例の差動増幅回路を示す図である。第２の実施例で説明した第３のトランジスタ１３および第４のトランジスタ１６を、第３の実施例同様、エンハンスメント型ＰチャネルＭＯＳＦＥＴまたはＪＦＥＴからなる第５のトランジスタ２３および第６のトランジスタ２４に置き換えることができる。この場合でも実施例２と同様の効果が得られる。   FIG. 4 is a diagram showing a differential amplifier circuit according to a fourth embodiment of the present invention. Similar to the third embodiment, the third transistor 13 and the fourth transistor 16 described in the second embodiment are replaced with a fifth transistor 23 and a sixth transistor 24 made of enhancement type P-channel MOSFETs or JFETs. be able to. Even in this case, the same effect as in the second embodiment can be obtained.

図５は本発明の第５の実施例の差動増幅回路を示す図である。第１の実施例のＰＮＰトランジスタからなる第１のトランジスタ１１、第２のトランジスタ１２および第３のトランジスタ１３を、それぞれＮＰＮトランジスタからなる第１のトランジスタ３１、第２のトランジスタ３２および第３のトランジスタ３３に置き換えたもので、第１の実施例とは対称の構成となっている。このようにＮＰＮ差動対を使用した場合にも、出力反転することを防止することができ、さらに最大入力電圧を高くとることができる。従って、トランジスタの導電型を反転させた場合でも、入力電圧範囲を広げることができることになる。   FIG. 5 is a diagram showing a differential amplifier circuit according to a fifth embodiment of the present invention. The first transistor 11, the second transistor 12 and the third transistor 13 which are PNP transistors of the first embodiment are replaced with the first transistor 31, the second transistor 32 and the third transistor which are NPN transistors, respectively. 33, which is symmetrical to the first embodiment. Thus, even when the NPN differential pair is used, output inversion can be prevented, and the maximum input voltage can be increased. Therefore, even when the conductivity type of the transistor is inverted, the input voltage range can be expanded.

また、第２の実施例の差動増幅回路において、ＰＮＰトランジスタからなる第１のトランジスタ１１、第２のトランジスタ１２、第３のトランジスタ１３および第４のトランジスタ１６を、第５の実施例同様、それぞれＮＰＮトランジスタに置き換えれば、同様の効果が得られる。   In the differential amplifier circuit of the second embodiment, the first transistor 11, the second transistor 12, the third transistor 13, and the fourth transistor 16, which are PNP transistors, are similar to the fifth embodiment. If each is replaced with an NPN transistor, the same effect can be obtained.

さらに、第３の実施例および第４の実施例の差動増幅回路において、ＰＮＰトランジスタからなる第１のトランジスタ１１および第２のトランジスタ１２を、第５の実施例同様にそれぞれＮＰＮトランジスタに置き換え、エンハンスメント型ＰチャネルＭＯＳＦＥＴまたはＪＦＥＴからなる第５のトランジスタ２３を、エンハンスメント型ＮチャネルＭＯＳＦＥＴまたはＪＦＥＴに置き換えても、同様の効果が得られる。   Further, in the differential amplifier circuits of the third and fourth embodiments, the first transistor 11 and the second transistor 12 made of PNP transistors are respectively replaced with NPN transistors as in the fifth embodiment. A similar effect can be obtained by replacing the fifth transistor 23 made of an enhancement type P-channel MOSFET or JFET with an enhancement type N-channel MOSFET or JFET.

本発明の第１の実施例の説明図である。It is explanatory drawing of the 1st Example of this invention. 本発明の第２の実施例の説明図である。It is explanatory drawing of the 2nd Example of this invention. 本発明の第３の実施例の説明図である。It is explanatory drawing of the 3rd Example of this invention. 本発明の第４の実施例の説明図である。It is explanatory drawing of the 4th Example of this invention. 本発明の第５の実施例の説明図である。It is explanatory drawing of the 5th Example of this invention. 従来の差動増幅回路の一例である。It is an example of the conventional differential amplifier circuit. 従来の差動増幅回路の別の一例である。It is another example of the conventional differential amplifier circuit. 本発明に係る第１の実施例の応用回路例である。It is an example of an application circuit of the 1st example concerning the present invention. 図６に示す差動増幅回路の出力電圧を示す図である。It is a figure which shows the output voltage of the differential amplifier circuit shown in FIG. 図７に示す差動増幅回路の出力電圧を示す図である。It is a figure which shows the output voltage of the differential amplifier circuit shown in FIG. 図８に示す差動増幅回路の出力電圧を示す図である。It is a figure which shows the output voltage of the differential amplifier circuit shown in FIG. 図７に示す差動増幅回路と図８に示す差動増幅回路の出力波形を比較するための拡大図である。FIG. 9 is an enlarged view for comparing output waveforms of the differential amplifier circuit shown in FIG. 7 and the differential amplifier circuit shown in FIG. 8.

符号の説明Explanation of symbols

１０、３０：電流源、１１、３１：第１のトランジスタ、１２、３２：第２のトランジスタ、１３、３３：第３のトランジスタ、１４：第１の負荷、１５：第２の負荷、
１６：第４のトランジスタ、１７：バッファ、２３：第５のトランジスタ、
２４：第６のトランジスタ
10, 30: current source, 11, 31: first transistor, 12, 32: second transistor, 13, 33: third transistor, 14: first load, 15: second load,
16: fourth transistor, 17: buffer, 23: fifth transistor,
24: Sixth transistor

Claims (4)

第１の入力信号をベースに入力する第１のトランジスタと、第２の入力信号をベースに入力する第２のトランジスタと、第１電源電位に接続し、前記第１および第２のトランジスタのエミッタに電流を供給する電流源とからなる差動回路と、
前記第１のトランジスタのコレクタにエミッタを、第２電源電位にベースをそれぞれ接続した第３のトランジスタと、
該第３のトランジスタのコレクタと前記第２電源電位との間に接続した第１の負荷と、
前記第２のトランジスタのコレクタと前記第２電源電位との間に接続した第２の負荷と、
前記第３のトランジスタのコレクタに接続した第１の出力端子と、で構成することを特徴とする差動増幅回路。 A first transistor that inputs a first input signal to a base; a second transistor that inputs a second input signal to a base; and an emitter of the first and second transistors connected to a first power supply potential A differential circuit comprising a current source for supplying current to
A third transistor having an emitter connected to a collector of the first transistor and a base connected to a second power supply potential;
A first load connected between the collector of the third transistor and the second power supply potential;
A second load connected between the collector of the second transistor and the second power supply potential;
A differential amplifier circuit comprising: a first output terminal connected to a collector of the third transistor. 第１の入力信号をベースに入力する第１のトランジスタと、第２の入力信号をベースに入力する第２のトランジスタと、第１電源電位に接続し、前記第１および第２のトランジスタのエミッタに電流を供給する電流源とからなる差動回路と、
前記第１のトランジスタのコレクタにエミッタを、第２電源電位にベースをそれぞれ接続した第３のトランジスタと、
前記第２のトランジスタのコレクタにエミッタを、前記第２電源電位にベースをそれぞれ接続した第４のトランジスタと、
前記第３のトランジスタのコレクタと前記第２電源電位との間に接続した第１の負荷と、
前記第４のトランジスタのコレクタと前記第２電源電位との間に接続した第２の負荷と、
前記第３のトランジスタのコレクタに接続した第１の出力端子と、
前記第４のトランジスタのコレクタに接続した第２の出力端子と、で構成することを特徴とする差動増幅回路。 A first transistor that inputs a first input signal to a base; a second transistor that inputs a second input signal to a base; and an emitter of the first and second transistors connected to a first power supply potential A differential circuit comprising a current source for supplying current to
A third transistor having an emitter connected to a collector of the first transistor and a base connected to a second power supply potential;
A fourth transistor having an emitter connected to the collector of the second transistor and a base connected to the second power supply potential;
A first load connected between the collector of the third transistor and the second power supply potential;
A second load connected between the collector of the fourth transistor and the second power supply potential;
A first output terminal connected to the collector of the third transistor;
A differential amplifier circuit comprising: a second output terminal connected to a collector of the fourth transistor. 第１の入力信号をベースに入力する第１のトランジスタと、第２の入力信号をベースに入力する第２のトランジスタと、第１電源電位に接続し、前記第１および第２のトランジスタのエミッタに電流を供給する電流源とからなる差動回路と、
前記第１のトランジスタのコレクタにソースを、第２電源電位にゲートをそれぞれ接続した第５のトランジスタと、
該第５のトランジスタのドレインと前記第２電源電位との間に接続した第１の負荷と、
前記第２のトランジスタのコレクタと前記第２電源電位との間に接続した第２の負荷と、
前記第５のトランジスタのドレインに接続した第１の出力端子と、で構成することを特徴とする差動増幅回路。 A first transistor that inputs a first input signal to a base; a second transistor that inputs a second input signal to a base; and an emitter of the first and second transistors connected to a first power supply potential A differential circuit comprising a current source for supplying current to
A fifth transistor having a source connected to the collector of the first transistor and a gate connected to the second power supply potential;
A first load connected between the drain of the fifth transistor and the second power supply potential;
A second load connected between the collector of the second transistor and the second power supply potential;
A differential amplifier circuit comprising: a first output terminal connected to a drain of the fifth transistor; 第１の入力信号をベースに入力する第１のトランジスタと、第２の入力信号をベースに入力する第２のトランジスタと、第１電源電位に接続し、前記第１および第２のトランジスタのエミッタに電流を供給する電流源とからなる差動回路と、
前記第１のトランジスタのコレクタにソースを、第２電源電位にゲートをそれぞれ接続した第５のトランジスタと、
前記第２のトランジスタのコレクタにソースを、前記第２電源電位にゲートをそれぞれ接続した第６のトランジスタと、
前記第５のトランジスタのドレインと前記第２電源電位との間に接続した第１の負荷と、
前記第６のトランジスタのドレインと前記第２電源電位との間に接続した第２の負荷と、
前記第５のトランジスタのドレインに接続した第１の出力端子と、
前記第６のトランジスタのドレインに接続した第２の出力端子と、で構成することを特徴とする差動増幅回路。
A first transistor that inputs a first input signal to a base; a second transistor that inputs a second input signal to a base; and an emitter of the first and second transistors connected to a first power supply potential A differential circuit comprising a current source for supplying current to
A fifth transistor having a source connected to the collector of the first transistor and a gate connected to the second power supply potential;
A sixth transistor having a source connected to the collector of the second transistor and a gate connected to the second power supply potential;
A first load connected between the drain of the fifth transistor and the second power supply potential;
A second load connected between the drain of the sixth transistor and the second power supply potential;
A first output terminal connected to the drain of the fifth transistor;
A differential amplifier circuit comprising: a second output terminal connected to a drain of the sixth transistor.
JP2005264738A 2005-09-13 2005-09-13 Differential amplification circuit Pending JP2007081603A (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2005264738A JP2007081603A (en) 2005-09-13 2005-09-13 Differential amplification circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005264738A JP2007081603A (en) 2005-09-13 2005-09-13 Differential amplification circuit

Publications (1)

Publication Number Publication Date
JP2007081603A true JP2007081603A (en) 2007-03-29

Family

ID=37941462

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005264738A Pending JP2007081603A (en) 2005-09-13 2005-09-13 Differential amplification circuit

Country Status (1)

Country Link
JP (1) JP2007081603A (en)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04165801A (en) * 1990-10-30 1992-06-11 Nec Corp Differential amplifier circuit
JPH0722870A (en) * 1993-02-17 1995-01-24 Plessey Semiconductors Ltd Amplification device of integrated circuit
JPH0846456A (en) * 1994-06-30 1996-02-16 Sgs Thomson Microelettronica Spa Method for canceling common mode current signal and transconductor system using such methop
JP2000174568A (en) * 1998-12-02 2000-06-23 Fujitsu Ltd Differential amplifier
JP2001016051A (en) * 1999-06-29 2001-01-19 Nec Ic Microcomput Syst Ltd Differential amplifier

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04165801A (en) * 1990-10-30 1992-06-11 Nec Corp Differential amplifier circuit
JPH0722870A (en) * 1993-02-17 1995-01-24 Plessey Semiconductors Ltd Amplification device of integrated circuit
JPH0846456A (en) * 1994-06-30 1996-02-16 Sgs Thomson Microelettronica Spa Method for canceling common mode current signal and transconductor system using such methop
JP2000174568A (en) * 1998-12-02 2000-06-23 Fujitsu Ltd Differential amplifier
JP2001016051A (en) * 1999-06-29 2001-01-19 Nec Ic Microcomput Syst Ltd Differential amplifier

Similar Documents

Publication Publication Date Title
JP5522818B2 (en) Amplifier circuit
ATE534066T1 (en) PROPORTIONAL TO ABSOLUTE TEMPERATURE VOLTAGE CIRCUIT
KR950022053A (en) DIFFERENTIAL INPUT CIRCUIT
US20100214020A1 (en) High precision follower device with zero power, zero noise slew enhancement circuit
US7330056B1 (en) Low power CMOS LVDS driver
JP2008288900A (en) Differential amplifier
US7259626B2 (en) Apparatus and method for biasing cascode devices in a differential pair using the input, output, or other nodes in the circuit
US7956686B2 (en) Differential amplifier with symmetric circuit topology
US8742849B1 (en) Linear source follower amplifier
JP2008252029A (en) Semiconductor device
US6914485B1 (en) High voltage supply sensing high input resistance operational amplifier input stage
KR102304514B1 (en) Amplifier circuit
JP2017184122A (en) Differential amplifier
JP2008236515A (en) High-frequency amplifier
JP2007081603A (en) Differential amplification circuit
JP2004032619A (en) Operational amplifier circuit
JP6859168B2 (en) Differential amplifier circuit
KR101783490B1 (en) Outputting circuit
US7816989B2 (en) Differential amplifier
US20140253088A1 (en) Fixed voltage generating circuit
US6998907B1 (en) Apparatus and method for receiving high-common mode voltage range signals with low-voltage devices
JP5937302B2 (en) Operational amplifier
KR20180108496A (en) Differential amplifier circuit
US6366170B1 (en) PNP high-current, high-swing output stage and method
JP3583359B2 (en) Logic level conversion circuit

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20080522

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20100907

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100914

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20110201