JP2007067464A - 出力回路 - Google Patents
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Abstract
【課題】 入力信号に応じて3種類の電圧を切り替えて出力する出力回路のアンダーシュートやオーバーシュートを抑制する。
【解決手段】 キャンセル回路30のNMOS32のドレインを出力ノードNOに接続し、このNMOS32のソースをフローティング状態にする。更に、NMOS32のゲートには、信号SBをインバータ31で反転して与える。これにより、NMOS32はドライブ回路20のNMOS22と全く逆の動作を行い、このNMOS22によって引き起こされるアンダーシュートが、NMOS32によって生じるオーバーシュートによってキャンセルされる。従って、入力信号INが切り替わったときに出力ノードNOに生じるアンダーシュートやオーバーシュートが抑制される。
【選択図】 図1
【解決手段】 キャンセル回路30のNMOS32のドレインを出力ノードNOに接続し、このNMOS32のソースをフローティング状態にする。更に、NMOS32のゲートには、信号SBをインバータ31で反転して与える。これにより、NMOS32はドライブ回路20のNMOS22と全く逆の動作を行い、このNMOS22によって引き起こされるアンダーシュートが、NMOS32によって生じるオーバーシュートによってキャンセルされる。従って、入力信号INが切り替わったときに出力ノードNOに生じるアンダーシュートやオーバーシュートが抑制される。
【選択図】 図1
Description
本発明は、入力信号に応じて3つの電位を出力する出力回路に関するものである。
図2は、3種類の電位(例えば、VH=10V,VM=0V,VL=−5V)を出力する従来の出力回路の構成図である。
この出力回路は、例えばデジタルカメラ等で使用されるCCD駆動装置に用いられるもので、デコード回路10とドライブ回路20で構成されている。
ドライブ回路20は、電位VHと出力ノードNOの間に接続されたPチャネルMOSトランジスタ(以下、「PMOS」という)21、出力ノードNOと電位VMの間に接続されたNチャネルMOSトランジスタ(以下、「NMOS」という)22、及びこの出力ノードNOと電位VLの間に接続されたNMOS23で構成されている。PMOS21及びNMOS22,23のゲートには、デコード回路10から信号SA,SB,SCがそれぞれ与えられるようになっている。
デコード回路10は、2ビットの入力信号INの値に従ってドライブ回路20を制御するためのVHまたはVLのレベルを有する信号SA,SB,SCを生成するものである。例えば、入力信号INが“0”のときは、信号SAに電位VH、信号SB,SCに電位VLを出力し、ドライブ回路20内のトランジスタをすべてオフ状態にするようになっている。また、入力信号INが“1”のときは、信号SA,SCに電位VH、信号SBに電位VLを出力し、ドライブ回路20内のNMOS23のみをオン状態にするようになっている。また、入力信号INが“2”,“3”のときは、それぞれNMOS22,PMOS21のみをオン状態にするような信号SA,SB,SCを出力するようになっている。
更に、このデコード回路10は、入力信号INの値が変化したときには、一定時間だけドライブ回路20内のトランジスタをすべてオフ状態にするために、信号SAに電位VH、信号SB,SCに電位VLを出力し、その後、変化後の入力信号INの値に対応する信号SA,SB,SCを出力するようになっている。
次に動作を説明する。
例えば、入力信号INの値が“2”の場合、デコード回路10から出力される信号SA,SB,SCは、それぞれ電位VH,VH,VLである。これにより、ドライブ回路20のPMOS21とNMOS23はオフ状態となり、NMOS22がオン状態となる。従って、出力ノードNOはNMOS22によって電位VMに接続され、この出力ノードNOから0Vの出力電圧OUTが出力される。
例えば、入力信号INの値が“2”の場合、デコード回路10から出力される信号SA,SB,SCは、それぞれ電位VH,VH,VLである。これにより、ドライブ回路20のPMOS21とNMOS23はオフ状態となり、NMOS22がオン状態となる。従って、出力ノードNOはNMOS22によって電位VMに接続され、この出力ノードNOから0Vの出力電圧OUTが出力される。
この状態で入力信号INの値が“3”に変化すると、デコード回路10から出力される信号SA,SB,SCは、一定時間だけ、それぞれ電位VH,VL,VLとなる。これにより、ドライブ回路20のPMOS21とNMOS22,23はすべてオフ状態となり、出力ノードNOはフローティング状態となる。
そして、一定時間が経過した後、デコード回路10から出力される信号SAが電位VLに変化する。これにより、ドライブ回路20のPMOS21がオン状態となり、出力ノードNOは電位VHに接続され、この出力ノードNOから10Vの出力電圧OUTが出力される。
このように、デコード回路10では、入力信号INの値が変化したときに、直ちに変化後の値に対応する信号SA,SB,SCを出力せずに、一旦出力ノードNOをフローティング状態にした後で、対応する信号SA,SB,SCを出力するようにしている。これにより、入力信号INが変化したときに、ドライブ回路20内の2個以上のトランジスタが同時にオン状態になることがなくなり、電源電位間に貫通電流が流れることを防止することができる。
しかしながら、前記出力回路では、出力ノードNOがフローティング状態となったときに、出力用のトランジスタ21〜23のソースとゲートの電位が異なるため、ゲート回り込み容量(寄生容量)の影響を受けて出力電圧OUTにアンダーシュートやオーバーシュートが発生するという課題があった。
図3は、図2の問題点の説明図である。
例えば、入力信号INの値が“2”のとき、信号SBは電位VH(=10V)で、NMOS22がオン状態となり、出力電圧OUTは電位VM(=0V)となっている。
例えば、入力信号INの値が“2”のとき、信号SBは電位VH(=10V)で、NMOS22がオン状態となり、出力電圧OUTは電位VM(=0V)となっている。
ここで、入力信号INの値が“3”に変化すると、出力ノードNOをフローティング状態にするために、信号SBは電位VL(=−5V)に切り替えられ、NMOS22のゲート電位は10Vから−5Vまで所定の時定数で低下する。NMOS22のゲート電位が、このNMOS22の閾値電圧VTまで低下した時点で、NMOS22はオフ状態となる。これにより、出力ノードNOはフローティング状態となる。
一方、NMOS22のゲート電位は更に下がり続けるため、このNMOS22のゲート・ドレイン間の回り込み容量によってドレイン(即ち、出力ノードNO)の電位も下がり、アンダーシュートが発生する。
その後、入力信号INの値“3”に対応して、信号SAが電位VL(=−5V)になり、PMOS21のゲート電位が閾値電圧を越えると、このPMOS21がオン状態となる。これにより、出力ノードNOは電位VH(=10V)まで上昇するが、出力ノードNOの電位はアンダーシュートによって低下しているので、所定の電位VHに達するまでの時間が遅延するという問題があった。
これとは逆に、入力信号INの値が“3”から“2”に変化する場合には、信号SAが電位VHになってPMOS21がオフ状態となったときに、このPMOS21のゲート・ドレイン間の回り込み容量によってドレインの電位が更に上昇し、オーバーシュートが発生する。尚、この場合のオーバーシュート量は僅少である。
本発明は、出力ノードがフローティング状態となったときのアンダーシュートやオーバーシュートを抑制し、遅延時間の増加を防止することを目的としている。
本発明は、入力信号に応じて第1、第2及び第3の電位(但し、第1の電位>第2の電位>第3の電位)の内のいずれかを出力する出力回路において、前記第1、第2及び第3の電位と出力ノードとの間にそれぞれ接続され、それぞれ第1、第2及び第3の制御信号によってオン・オフ制御される第1、第2及び第3のスイッチ用のトランジスタを有するドライブ回路と、前記入力信号に応じて前記第1、第2及び第3のトランジスタの内のいずれか1つをオン状態にすると共に、該入力信号が変化したときには、これらのトランジスタを一定時間だけすべてオフ状態にした後、変化後の入力信号に応じて該第1、第2及び第3のトランジスタの内のいずれか1つをオン状態にするための前記第1、第2及び第3の制御信号を出力するデコード回路と、前記第2のトランジスタと同じディメンジョンを有し、ドレインが前記出力ノードに接続されソースが無接続状態にされた第4のトランジスタ、及び前記第2の制御信号を反転して該第4のトランジスタのゲートに与えるインバータを有するキャンセル回路とを備えたことを特徴としている。
本発明では、キャンセル回路の第4のトランジスタのドレインを出力ノードに接続し、この第4のトランジスタのソースをフローティング状態にすると共に、ゲートには第2の制御信号を反転して与えるようにしている。これにより、第4のトランジスタはドライブ回路の第2のトランジスタと全く逆の動作を行い、第2のトランジスタによって引き起こされるアンダーシュートが、第4のトランジスタによって生じるオーバーシュートによってキャンセルされる。従って、入力信号が切り替わったときに出力ノードにアンダーシュートやオーバーシュートが生じることが抑制され、遅延時間の増加が防止されるという効果がある。
出力ノードに接続するキャンセル回路として、出力ノードと第2の電位の間に接続されて第2のトランジスタよりも小さなディメンジョンを有する第4のトランジスタと、第2の制御信号を所定時間だけ遅延してこの第4のトランジスタをオン・オフ制御する遅延手段とで構成することができる。
この発明の前記並びにその他の目的と新規な特徴は、次の好ましい実施例の説明を添付図面と照らし合わせて読むと、より完全に明らかになるであろう。但し、図面は、もっぱら解説のためのものであって、この発明の範囲を限定するものではない。
図1は、本発明の実施例1を示す出力回路の構成図であり、図2中の要素と共通の要素には共通の符号が付されている。
この出力回路は、例えばデジタルカメラ等で使用されるCCD駆動装置に用いられるもので、入力信号INの値に応じて3種類の電位(例えば、VH=10V,VM=0V,VL=−5V)を出力するもので、図2と同様のデコード回路10とドライブ回路20に加えて、出力ノードNOのアンダーシュートやオーバーシュートをキャンセルするためのキャンセル回路30を備えている。
デコード回路10は、2ビットの入力信号INの値に従ってドライブ回路20のスイッチ用のトランジスタを制御するために、電位VHまたはVLのレベルを有する信号SA,SB,SCを生成するものである。このデコード回路10では、入力信号INが“0”のときは、信号SAに電位VH、信号SB,SCに電位VLを出力し、入力信号INが“1”のときは、信号SA,SCに電位VH、信号SBに電位VLを出力し、入力信号INが“2”のときは、信号SA,SBに電位VH、信号SCに電位VLを出力し、入力信号INが“3”のときは、信号SA〜SCに電位VLを出力するようになっている。
更に、このデコード回路10は、入力信号INの値が変化したときには、一定時間だけドライブ回路20内のスイッチ用のトランジスタをすべてオフ状態にするために、信号SAに電位VH、信号SB,SCに電位VLを出力し、その後、変化後の入力信号INの値に対応する信号SA,SB,SCを出力するようになっている。
ドライブ回路20は、出力ノードNOと電位VH,VM,VLとの間にそれぞれ接続されたPMOS21及びNMOS22,23で構成されている。PMOS21のゲートには、デコード回路10から信号SAが与えられ、NMOS22のゲートには信号SBが与えられ、NMOS23のゲートには信号SCが与えられるようになっている。
キャンセル回路30は、インバータ31を形成するPMOS31a及びNMOS31bと、NMOS32とで構成されている。即ち、PMOS31a及びNMOS31bのゲートには、デコード回路10からの信号SBが与えられ、これらのPMOS31a及びNMOS31bのソースは、それぞれ電位VM及び電位VLに接続されている。PMOS31a及びNMOS31bのドレインはノードN1に接続され、このノードN1にNMOS32のゲートが接続されている。
NMOS32のドレインは出力ノードNOに接続され、ソースはフローティング状態となっている。尚、このNMOS32のゲート幅及びゲート長のディメンジョンは、ドライブ回路20内のNMOS22のディメンジョンと同一に設定されている。
次に、動作を説明する。
例えば、入力信号INの値が“2”のとき、信号SBは電位VH(=10V)で、NMOS22がオン状態となり、出力電圧OUTは電位VM(=0V)となっている。
例えば、入力信号INの値が“2”のとき、信号SBは電位VH(=10V)で、NMOS22がオン状態となり、出力電圧OUTは電位VM(=0V)となっている。
ここで、入力信号INの値が“3”に変化すると、出力ノードNOをフローティング状態にするために、信号SBは電位VL(=−5V)に切り替えられ、NMOS22のゲート電位は10Vから−5Vまで所定の時定数で低下する。NMOS22のゲート電位が、このNMOS22の閾値電圧VTまで低下した時点で、NMOS22はオフ状態となる。これにより、出力ノードNOはフローティング状態となる。
このとき、NMOS22のゲート電位は更に下がり続けるため、このNMOS22のゲート・ドレイン間の回り込み容量によってドレイン(即ち、出力ノードNO)の電位も引き下げられようとする。
一方、信号SBが電位VHから電位VLに切り替えられると、キャンセル回路30内のノードN1は電位VLから電位VMに上昇する。これにより、NMOS32のドレイン(即ち、出力ノードNO)の電位は、このNMOS32のゲート・ドレイン間の回り込み容量によって引き上げられようとする。
フローティング状態において、NMOS22,32のゲートに印加される電位変化の絶対値はほぼ等しく、方向が逆である。更に、NMOS22,32のディメンジョンは同一に設定されている。このため、NMOS22,32のゲート・ドレイン間の回り込み容量による出力ノードNOの電位変化は打ち消され、アンダーシュートやオーバーシュートが抑制される。
その後、信号SAが電位VL(=−5V)になり、PMOS21のゲート電位が閾値電圧を越えると、このPMOS21がオン状態となる。これにより、出力ノードNOは電位VH(=10V)まで上昇する。
以上のように、この実施例1の出力回路は、フローティング状態におけるNMOS22のゲート・ドレイン間の回り込み容量による出力ノードNOの電位変化を打ち消すために、この出力ノードNOに逆方向の電位変化を与えるキャンセル回路30を設けている。これにより、フローティング状態における出力ノードNOの電位変化が打ち消されてアンダーシュートやオーバーシュートが抑制されるので、遅延時間の増加を防止することができるという利点がある。
なお、本発明は、上記実施例1に限定されず、種々の変形が可能である。この変形例としては、例えば、次のようなものがある。
(1) 3種類の出力電位は、10V,0V,−5Vに限定されず任意である。例えば、VH=15V,VM=7V,VL=0Vの3種類を使用しても良い。
(2) −5V等の負の出力電位を用いない場合は、キャンセル回路30のNMOS32に代えて、PMOSを使用する必要がある。
(1) 3種類の出力電位は、10V,0V,−5Vに限定されず任意である。例えば、VH=15V,VM=7V,VL=0Vの3種類を使用しても良い。
(2) −5V等の負の出力電位を用いない場合は、キャンセル回路30のNMOS32に代えて、PMOSを使用する必要がある。
図4は、本発明の実施例2を示す出力回路の構成図であり、図1中の要素と共通の要素には共通の符号が付されている。この出力回路は、図1中のキャンセル回路30に代えて、構成の異なるキャンセル回路30Aを設けたものである。
キャンセル回路30Aは、信号SBを遅延させるための縦続接続された2つのインバータ34,35と、このインバータ35から出力される信号S35がゲートに与えられるNMOS36で構成されている。インバータ34は、PMOS34aとNMOS34bで構成され、これらのPMOS34aとNMOS34bのソースは、それぞれ電位VH,VLに接続されている。インバータ35も同様で、PMOS35aとNMOS35bで構成され、これらのソースはそれぞれ電位VH,VLに接続されている。
NMOS36のドレインは出力ノードNOに接続され、ソースは電位VMに接続されている。尚、このNMOS36のディメンジョンは、ドライブ回路20内のNMOS22に比べて十分小さく設定されている。その他の構成は、図1と同様である。
図5は、図4の動作の一例を示す信号波形図である。以下、この図5を参照しつつ、図4の動作を説明する。
例えば、入力信号INの値が“2”のとき、信号SBは電位VHとなっており、ドライブ回路20内のNMOS22と、キャンセル回路30A内のNMOS36は共にオン状態である。
ここで、入力信号INの値が“2”から“3”に切り替わって、出力ノードNOの電位がVM(0V)からVH(10V)に変化する場合、先ず、信号SBがVHからVLに変化する。
信号SBの電位がドライブ回路20内のNMOS22の閾値電圧VTまで低下すると、このNMOS22がオフ状態となる。その後、NMOS22のゲート電位は更に下がり続けるため、このNMOS22のゲート・ドレイン間の回り込み容量によってドレインの電位も引き下げられるような状態となる。しかし、信号SBはキャンセル回路30A内のインバータ34,35で遅延されてNMOS36に与えられるので、この時点ではNMOS36はオン状態である。従って、出力ノードNOは電位VMに接続され、アンダーシュートは発生しない。
次に、インバータ35から出力される信号S35が、信号SBよりも所定時間だけ遅れてNMOS36の閾値電圧VTまで低下する。これにより、NMOS36はNMOS22よりも所定時間だけ遅れてオフ状態となり、出力ノードNOがフローティング状態となる。この時点で、NMOS36のゲート・ドレイン間の回り込み容量によって出力ノードNOにアンダーシュートが発生するが、このNMOS36のディメンジョンは十分小さく設定されているので、アンダーシュートの量は無視できるほど小さな値となる。
その後、信号SAが電位VL(=−5V)になり、PMOS21のゲート電位が閾値電圧を越えると、このPMOS21がオン状態となる。これにより、出力ノードNOは電位VH(=10V)まで上昇する。
以上のように、この実施例2の出力回路は、所定時間だけ遅延した後に出力ノードNOをフローティング状態にする小容量のNMOS36を有するキャンセル回路30Aを備えている。これにより、ドライブ回路20内の大容量のスイッチング用のNMOS22がオフ状態となっても出力ノードNOが直ちにフローティング状態にならず、このNMOS22によるアンダーシュートを防止することができる。これにより、アンダーシュートの量を無視できるほど小さな値に抑制することができ、遅延時間の増加を防止することができるという利点がある。
アンダーシュートは、NMOS22のゲート・ドレイン間の回り込み容量によって発生するのに対して、NMOS36がオン状態になると出力ノードNOから電位VMに直接電流を流してこの出力ノードNOを電位VMに引っ張るので、NMOS36のディメンジョンは、実施例1におけるNMOS32に比べ小さくすることができる。NMOS36のディメンジョンに関しては、動作条件やプロセルによって若干の違いはあるが、NMOS32の1/10程度であれば十分効果がある。従って、第1の実施例に比べて所要面積を小さくすることができるという利点がある。
なお、本発明は、上記実施例2に限定されず、実施例1と同様に種々の変形が可能である。
10 デコード回路
20 ドライブ回路
21 PMOS
22,23,32,36 NMOS
30,30A キャンセル回路
31,34,35 インバータ
20 ドライブ回路
21 PMOS
22,23,32,36 NMOS
30,30A キャンセル回路
31,34,35 インバータ
Claims (6)
- 入力信号に応じて第1、第2及び第3の電位(但し、第1の電位>第2の電位>第3の電位)の内のいずれかを出力する出力回路であって、
前記第1、第2及び第3の電位と出力ノードとの間にそれぞれ接続され、それぞれ第1、第2及び第3の制御信号によってオン・オフ制御される第1、第2及び第3のスイッチ用のトランジスタを有するドライブ回路と、
前記入力信号に応じて前記第1、第2及び第3のトランジスタの内のいずれか1つをオン状態にすると共に、該入力信号が変化したときには、これらのトランジスタを一定時間だけすべてオフ状態にした後、変化後の入力信号に応じて該第1、第2及び第3のトランジスタの内のいずれか1つをオン状態にするための前記第1、第2及び第3の制御信号を出力するデコード回路と、
前記第2のトランジスタと同じディメンジョンを有し、ドレインが前記出力ノードに接続されソースが無接続状態にされた第4のトランジスタ、及び前記第2の制御信号を反転して該第4のトランジスタのゲートに与えるインバータを有するキャンセル回路とを、
備えたことを特徴とする出力回路。 - 入力信号に応じて第1、第2及び第3の電位(但し、第1の電位>第2の電位>第3の電位)の内のいずれかを出力する出力回路であって、
前記第1、第2及び第3の電位と出力ノードとの間にそれぞれ接続され、それぞれ第1、第2及び第3の制御信号によってオン・オフ制御される第1、第2及び第3のスイッチ用のトランジスタを有するドライブ回路と、
前記入力信号に応じて前記第1、第2及び第3のトランジスタの内のいずれか1つをオン状態にすると共に、該入力信号が変化したときには、これらのトランジスタを一定時間だけすべてオフ状態にした後、変化後の入力信号に応じて該第1、第2及び第3のトランジスタの内のいずれか1つをオン状態にするための前記第1、第2及び第3の制御信号を出力するデコード回路と、
前記第2のトランジスタよりも小さなディメンジョンを有し、前記出力ノードと前記第2の電位の間に接続された第4のトランジスタ、及び前記第2の制御信号を前記一定時間よりも短い所定時間だけ遅延して該第4のトランジスタをオン・オフ制御する遅延手段を有するキャンセル回路とを、
備えたことを特徴とする出力回路。 - 入力信号に応答して第1の電位レベルあるいは該第1の電位レベルよりも低い第2の電位レベルの制御信号を出力するデコーダと、
出力端子と、
前記制御信号に基づいて前記第1の電位レベルを前記出力端子に与える第1のトランジスタと、
前記制御信号に基づいて前記第1の電位レベルと前記第2の電位レベルの間の第3の電位レベルを前記出力端子に与える第2のトランジスタと、
前記制御信号に基づいて前記第2の電位レベルを前記出力端子に与える第3のトランジスタと、
前記第2のトランジスタに与えられる前記制御信号の前記第1の電位レベルから前記第2の電位レベルへの変化に応答して前記出力端子に発生する出力電位レベルのアンダーシュートを補正する電位を、該第2のトランジスタに与えられる該制御信号に応答して該出力端子に与えるキャンセル回路とを、
含むことを特徴とする出力回路。 - 請求項3記載の出力回路において、前記キャンセル回路は、前記第2のトランジスタに与えられる制御信号の反転信号が与えられるゲートと、前記出力端子に接続された第2の端子と、第2の端子とを有する第4のトランジスタを含むことを特徴とする出力回路。
- 請求項4記載の出力回路において、前記第4のトランジスタの前記第2の端子はフローティング状態であることを特徴とする出力回路。
- 請求項2〜5のいずれか1項に記載の出力回路において、前記第4のトランジスタは前記第2のトランジスタと同じディメンジョンを有することを特徴とする出力回路。
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