JP2007065959A - 電子デバイス、及び電子デバイスの製造方法 - Google Patents
電子デバイス、及び電子デバイスの製造方法 Download PDFInfo
- Publication number
- JP2007065959A JP2007065959A JP2005250750A JP2005250750A JP2007065959A JP 2007065959 A JP2007065959 A JP 2007065959A JP 2005250750 A JP2005250750 A JP 2005250750A JP 2005250750 A JP2005250750 A JP 2005250750A JP 2007065959 A JP2007065959 A JP 2007065959A
- Authority
- JP
- Japan
- Prior art keywords
- terminal
- electronic device
- write
- writing
- rom
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 238000003860 storage Methods 0.000 claims abstract description 44
- 238000005520 cutting process Methods 0.000 claims description 35
- 230000006870 function Effects 0.000 description 7
- 239000000758 substrate Substances 0.000 description 6
- 229910052751 metal Inorganic materials 0.000 description 4
- 239000002184 metal Substances 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 239000000853 adhesive Substances 0.000 description 3
- 230000001070 adhesive effect Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 238000007789 sealing Methods 0.000 description 3
- XLOMVQKBTHCTTD-UHFFFAOYSA-N Zinc monoxide Chemical compound [Zn]=O XLOMVQKBTHCTTD-UHFFFAOYSA-N 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 239000010409 thin film Substances 0.000 description 2
- 238000003466 welding Methods 0.000 description 2
- WSMQKESQZFQMFW-UHFFFAOYSA-N 5-methyl-pyrazole-3-carboxylic acid Chemical compound CC1=CC(C(O)=O)=NN1 WSMQKESQZFQMFW-UHFFFAOYSA-N 0.000 description 1
- 229910013641 LiNbO 3 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 239000000919 ceramic Substances 0.000 description 1
- 239000000470 constituent Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 229910000833 kovar Inorganic materials 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- GQYHUHYESMUTHG-UHFFFAOYSA-N lithium niobate Chemical compound [Li+].[O-][Nb](=O)=O GQYHUHYESMUTHG-UHFFFAOYSA-N 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910052594 sapphire Inorganic materials 0.000 description 1
- 239000010980 sapphire Substances 0.000 description 1
- 239000011787 zinc oxide Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49171—Fan-out arrangements
Landscapes
- Storage Device Security (AREA)
- Oscillators With Electromechanical Resonators (AREA)
Abstract
【課題】 記憶手段に正規データを書込んだ後に、誤データが書込まれることを防止することができる電子デバイスを提供する。
【解決手段】 処理情報が書込まれるＲＯＭ１６と前記ＲＯＭ１６と電気的に接続されて前記ＲＯＭ１６に処理情報の書き込みを可能とした書込専用端子１２、あるいは前記ＲＯＭ１６と電気的に接続されて前記ＲＯＭ１６を情報の書き込みが可能な状態に切り替える信号を入力するための書込切替端子（不図示）とを有する電子デバイス１０ａであって、前記書込専用端子１２あるいは書込切替端子と前記ＲＯＭ１６との間に前記電気的接続を切断するヒューズ１４を設けたことを特徴とする。
【選択図】 図２
【解決手段】 処理情報が書込まれるＲＯＭ１６と前記ＲＯＭ１６と電気的に接続されて前記ＲＯＭ１６に処理情報の書き込みを可能とした書込専用端子１２、あるいは前記ＲＯＭ１６と電気的に接続されて前記ＲＯＭ１６を情報の書き込みが可能な状態に切り替える信号を入力するための書込切替端子（不図示）とを有する電子デバイス１０ａであって、前記書込専用端子１２あるいは書込切替端子と前記ＲＯＭ１６との間に前記電気的接続を切断するヒューズ１４を設けたことを特徴とする。
【選択図】 図２
Description
本発明は、電子デバイス及び当該電子デバイスを製造する方法に係り、特に、デバイスとしての処理情報を直接、あるいは間接的に内部メモリに書き込むことを可能とした外部端子を有する電子デバイス及び電子デバイスの製造方法に関する。
電子デバイスの中には、パッケージ等に実装され、製品としての体を成してから内部機器の動作情報を入力するものがある。このような電子デバイスの一例として、圧電発振器を挙げることができる。圧電発振器は、振動部である圧電振動片の振動特性が周囲の環境変化によって左右されるため、少なくとも集積回路（ＩＣ：Integrated Circuit）を実装したパッケージ内に圧電振動片を実装し、パッケージを封止した後に、前記ＩＣに対して温度補償データを書き込むような構成とされている。ところが、このような構成の電子デバイスでは近年、情報を書込むための記憶部としてのＲＯＭ（Read Only Memory）にＥＥＰ−ＲＯＭ（Electrically Erasable Programmable Read Only Memory）が採用されることが多い。ＥＥＰ−ＲＯＭは複数回に亙るデータの書き換えを可能とするため、電子デバイスが製品として出荷された後にも、出荷先においてデータの誤書き込み等が生じる虞があった。
このような電子デバイスの問題を解決するために提案されている技術として、特許文献１に開示されているものがある。特許文献１に開示されている技術は、電子デバイス用のパッケージの構造に関するものである。特許文献１に開示されているパッケージの構造は、パッケージ底面に凹部を形成し、当該凹部の底面にＩＣ内のメモリに対する書込専用端子を配設するということを特徴とするものである。特許文献１によれば、このような構成のパッケージに電子部品を実装すれば、出荷先での誤書き込みを防止することができるという。
特開平８−３０７１５３号公報
しかし、特許文献１に記載されているパッケージ構造、あるいはそれを有する電子デバイスでは、データの書き込み後においても書込専用端子自体はＩＣ内のメモリと電気的接続を保ったまま残存することとなり、電子デバイスを製品として出荷した後におけるデータの誤書き込みを完全に防止することはできない。また、書込専用端子を凹部に形成するようにしているため、一般的なパッケージ構造に比べて製造コストがかさむこととなる。
本発明では、電子デバイスの記憶手段に対する正規データが書込まれた後に、誤データが書込まれることを防止することができる電子デバイス及び電子デバイスの製造方法を提供することを目的とする。
上記目的を達成するためには、電子デバイス内の記憶手段に対して正規データを書込んだ後に、電子デバイスに設けられた書込専用端子を削除する、あるいはその機能を無効にすることができれば良いと考えることができる。そこで本発明に係る電子デバイスは、処理情報が書込まれる記憶手段と、前記記憶手段と電気的に接続されて前記記憶手段に処理情報を書込む際に使用する書込み用端子とを有する電子デバイスであって、前記書込み用端子と前記記憶手段との間に前記電気的接続を切断する切断部を設けたことを特徴とした。
このような構成の電子デバイスであれば、記憶手段に対する処理情報の書き込みは書込み用端子を用いて行うことができる。また、記憶手段に対する処理情報の書き込みが終了した後には、前記切断部を切断することにより書込み用端子と記憶手段との間の電気的接続を切断することができる。このため、電子デバイスに設けられた書込み用端子は、記憶手段に対して処理情報を入力した後に、その機能が無効となる。よって、記憶手段に対する誤書込みを防止することができる。また、例えば書込み用端子が記憶手段に対する情報の書き込みを許可するための信号を入力する端子、すなわち書込切替端子であった場合でも、処理情報を入力した後に切断部を切断することによりその機能が無効となり、記憶手段に対する誤書込みを防止することができる。
また、上記目的を達成するための本発明に係る電子デバイスとしては、記憶手段を備えた集積回路と、当該集積回路を実装し、前記記憶手段に処理情報を書込む際に使用する書込み用端子を外部に備えたパッケージとを有する電子デバイスであって、前記集積回路に備えられた書込み用端子と、前記パッケージ外部に備えられた書込み用端子とを電気的に接続する経路内に、前記電気的接続を切断する切断部を設けたことを特徴とするものであっても良い。
このような構成の電子デバイスであれば、記憶手段を備えた集積回路として汎用の製品を用いることができる。また、記憶手段に対する処理情報の書き込みは書込み用端子を用いて行うことができる。また、記憶手段に対する処理情報の書き込みが終了した後には、前記切断部を切断することにより書込み用端子と集積回路との間の電気的接続を切断することができる。このため、パッケージ外部に設けられた書込み用端子は、集積回路内の記憶手段に対して処理情報を入力した後に、その機能が無効となる。よって、集積回路に対する誤書込みを防止することができる。また、例えば書込み用端子が記憶手段に対する情報の書き込みを許可するための信号を入力する端子、すなわち書込切替端子であった場合でも、処理情報を入力した後に切断部を切断することによりその機能が無効となり、記憶手段に対する誤書込みを防止することができる。
上記のような構成の電子デバイスにおいて、前記パッケージは、内部空間に複数の実装端子を備え、前記複数の実装端子のうちの１の実装端子を前記集積回路に備えられた書込み用端子と電気的に接続し、前記複数の実装端子のうちの他の１の実装端子をパッケージ外部に備えた書込み用端子あるいは書込切替端子に接続し、前記１の実装端子と前記他の１の実装端子との間に前記切断部を設ける構成とすると良い。
このような構成とすることにより、パッケージの構成としてパッケージ外部に設けられた書込み用端子と、集積回路との接続状態を制御することが可能となる。
上記それぞれの電子デバイスにおいて、前記切断部は、前記記憶手段に対する書込みあるいは書込みモードの切替に必要とする電流値より高く、前記記憶手段又は前記集積回路の許容電流値より低い電流が付加されることにより電流経路が切断されるヒューズであることが望ましい。
このような構成の電子デバイスによれば、書込み用端子に対して付加する電流値の多寡により切断部の切断を制御することができる。このため、パッケージ内に集積回路を実装し、封止した状態であっても、外部から電流経路を切断することができる。また、ヒューズの容量を前記記憶手段に対する書込みあるいは書込みモードの切替に必要とする電流値より高く、前記記憶手段又は前記集積回路の許容電流値より低い電流値とすることにより、記憶手段に対する処理情報の書き込みを可能としつつ、記憶手段や集積回路に大電流が投入されることを防止することが可能となる。
また、上記構成の電子デバイスは、圧電素子を備えていても良い。このような構成とすることにより、電子デバイスは圧電発振器としての体を成し、記憶手段には圧電素子の温度補償データを入力することができる。
また、上記構成の電子デバイスを製造する方法として、記憶手段に対する情報の書き込みが終了した後に、前記切断部を切断することを取り入れると良い。電子デバイスをこのようにして製造することにより、製造後に記憶情報が書き換えられるという虞がなくなる。
以下、本発明の電子デバイス及び電子デバイスの製造方法に係る実施の形態について、図面を参照しつつ詳細に説明する。
本発明に係る圧電デバイスは、図１に示すように、処理データの書込みが成される記憶手段１６と、前記記憶手段１６と電気的に接続された書込み用の外部端子（書込専用端子）１２、及び前記記憶手段１６と前記書込専用端子１２との電気的接続を切断する切断部１４とを基本構成とする。
本発明に係る圧電デバイスは、図１に示すように、処理データの書込みが成される記憶手段１６と、前記記憶手段１６と電気的に接続された書込み用の外部端子（書込専用端子）１２、及び前記記憶手段１６と前記書込専用端子１２との電気的接続を切断する切断部１４とを基本構成とする。
このような構成を有する電子デバイス１０としては、ＩＣやＩＣをパッケージ内に実装したデバイス、パッケージ内に圧電振動片や圧電振動子及びＩＣ等を備えた圧電発振器等を挙げることができる。以下、それぞれについての実施形態を、図面を参照しつつ説明する。
まず、電子デバイスがＩＣである場合の実施形態について、図２を参照して説明する。本実施形態でいうＩＣ１０ａは少なくとも、ＲＯＭ１６と、当該ＲＯＭ１６に対してデータの書き込みを行うための書込専用端子１２と、電源端子（ＶＤＤ）２０、及び接地端子（ＧＮＤ）２２とを有する。
前記ＲＯＭ１６は、例えばＥＥＰ−ＲＯＭ等であれば良い。また、前記それぞれの端子１２，２０，２２に接続された複数の電気経路は、図２に示すように統合点Ｏにて単一の経路に統合された後、抵抗素子１８を介して前記ＲＯＭ１６に接続されている。前記抵抗素子１８とＶＤＤ２０、及びＧＮＤ２２との間にはそれぞれ整流素子（ダイオード）２４が設けられており、ＲＯＭ１２に対して所定の電流・電圧を供給可能な構成とされている。
また、本実施形態のＩＣは、前記抵抗素子１８と前記書込専用端子１２との間、詳細には各端子１２，２０，２２に接続された複数の電気経路の統合点Ｏと書込専用端子１２との間に、電気経路を電気的あるいは物理的に切断するための切断部が設けられている。前記切断部は、例えばヒューズ１４などであれば良い。この場合、ヒューズ１４の許容電流値は、ＲＯＭ１６に対する書き込み電流値より高く、ＲＯＭ１６の許容電流値より低い値とすれば良い。
このような構成のＩＣ１０ａでは、ＲＯＭ１６に対して所定の電圧を供給し、書込専用端子１２より処理データの入力（書き込み）が行われる。ＲＯＭ１６に対するデータの書き込みが終了した後、書込専用端子１２に対してヒューズ１４の許容電流値より高く、ＲＯＭ１６の許容電流値より低い値の電流を供給することで、ヒューズ１４を切断して電気経路を切断する。これにより、書込専用端子１２とＲＯＭ１６とは、電気的、物理的に切断されたこととなり、ＲＯＭ１６に対する誤書き込みを防止することが可能となる。
なお、Ｐ−ＲＯＭ（Programmable Read Only Memory）の一種としてヒューズＲＯＭ（バイポーラＰＲＯＭ）と呼ばれるヒューズを備えたＲＯＭは存在するが、このヒューズＲＯＭを備えたＩＣと本実施形態におけるＩＣ１０ａとは構成及び特性が異なる。すなわち、ヒューズＲＯＭは、ヒューズを焼き切ることでデータの書き込みを行うため、このＲＯＭを採用したＩＣでは、基本的に１度しかデータの書き込みができないのである。これに対し、本実施形態のＩＣ１０ａで採用したＥＥＰ−ＲＯＭはＲＡＭのように複数回の書き込みを可能としており、製造段階においては何度でもデータの書き換えを可能とするのである。そして、本実施形態のＩＣ１０ａでは、出荷後にＲＯＭ１６に対する誤書き込みが成されることを防止するために書込専用端子１２とＲＯＭ１６との間にヒューズ１４を介在させて、データの書き込み終了後にこれを切断するようにしたのである。このように、本実施形態のＩＣ１０ａでは、ＲＯＭ１６に対するデータの書き換え自体は複数回に亙って行うことが可能であり、必要に応じて外部からＲＯＭ１６に対して書き込みすることを不可能にすることができるのである。
上記実施形態で説明したＩＣは、書込専用端子１２にデータ（信号）を入力することのみでＲＯＭ１６に対するデータの書き込みができる旨を記載した。しかしながら、ＩＣ１０ａには、図示しないＰＥ（Programmable-Enable）端子を設けるようにしても良い。ＰＥ端子はＲＯＭに対するデータの書き込みの可否を選択するための信号を入力する端子であり、当該端子を備えるＩＣの場合には、データの書き込みを行う前に、ＰＥ端子に対して書き込みを可能とするための信号を入力する必要がある。このような構成のＩＣであっても上記と同様に、書込専用端子とＩＣとの間にヒューズを設けることで、ＲＯＭに対する誤書き込みを防止する効果を奏することができる。また、このような構成のＩＣでは、前記ＰＥ端子（不図示）を書込み用端子として設定し、ＰＥ端子とＩＣとの間にヒューズを設けるようにしても良い。このような構成であっても、ＲＯＭに対する誤書込みを防止する効果がある。
次に、本発明に係る電子デバイスが、ＩＣをパッケージ内に実装したデバイスである場合の実施形態について、図３を参照して説明する。なお、図３（Ａ）は同図（Ｂ）におけるＢ−Ｂ断面を示す図であり、図３（Ｂ）は同図（Ａ）におけるＡ−Ａ断面を示す図である。
本実施形態の電子デバイス１００は、制御データ（処理データ）を記憶するＲＯＭ（不図示）を有するＩＣ１２０と当該ＩＣ１２０を内部に実装するパッケージ１１６とを基本構成とする。
ＩＣ１２０は汎用のもので、少なくとも端子１２２（１２２ａ〜１２２ｇ）の１つに内部ＲＯＭに対してデータを書込むための専用端子（書込専用端子）１２２ｇを備えるものであれば良い。
パッケージ１１６は、升状に形成されたベース１１０と、前記ベース１１０の上部開口部を封止する蓋体であるリッド１１４とから成る。前記ベース１１０は、例えば図３に示すように、セラミックス等の絶縁素材によって形成された種々の形態を有する基板１１２（１１２ａ〜１１２ｄ）を複数積層して形成されるものを挙げることができる。ベース１１０を構成するそれぞれの基板１１２には金属薄膜によって形成された電極パターンが形成されており、ベース１１０内部に形成された電極パターンの一部は、前述したＩＣ１２０をベース１１０内部に実装する際の実装端子（内部実装端子）１３０（１３０ａ〜１３０ｈ）となる。また、パッケージ１１６外部に形成された金属パターンは、電子デバイス１００を電子機器の基板へ実装する際の外部実装端子１６０としたり、内部に実装したＩＣ１２０に対する書込専用端子としたりする。本実施形態のベース１１０は、ベース１１０の側壁にスルーホール（あるいはビアホール）１５０を設け、ベース１１０側壁の上端部へと導いた。前記側壁に設けたスルーホール１５０は、図３（Ｂ）に示すように、少なくとも１つの内部端子（図３では実装端子ｇ）と電気的に接続されている。本実施形態で採用するリッド１１４は金属の薄板で形成されたものである。リッド１１４は、コバール等の金属で形成されたシールリング１１８と呼ばれる枠体を介して前記ベース１１０と接続されることでベース１１０の開口部を封止し、パッケージ１１６を構成する。なお、ベース１１０やリッド１１４、及びシールリング１１８を構成する部材は上述したものに限定されることは無い。しかし、前記それぞれの構成部材の熱膨張率は、近似したものであることが望ましい。
前記ＩＣ１２０は前記パッケージ１１６の内部空間（キャビティ）に実装される。具体的には、基板１１２ａの上面に接着剤を介してＩＣ１２０を載置し、ＩＣ１２０の能動面に設けられた端子１２２（１２２ａ〜１２２ｇ）とパッケージ１１６内部に設けられた実装端子１３０とをワイヤ等により接続することで実装が成される。ここで、ＩＣ１２０に備えられた端子（書込専用端子）１２２ｇは、ベース１１０における内部実装端子１３０ｈと接続する。内部実装端子１３０ｈと内部実装端子１３０ｇとの間には、図３に示すように切断部であるヒューズ１４０が設けられている。ヒューズ１４０は上述したように、規定値以上の過電流を投入することにより電気的接続が遮断されるため、ＩＣ１２０の書込専用端子と電気的に接続された外部端子に規定値以上の電流・電圧をかけることでパッケージ１００の外部から電気的接続を遮断することができる。なお、本実施形態では、ＩＣ１００の実装に際してワイヤボンディングを採用しているが、フリップチップボンディングなどによっても良い。
このような構成の電子デバイス１００ではまず、ベース１１０に接着剤（不図示）を塗布してＩＣ１２０の非能動面を載置する。ＩＣ１２０の能動面に設けられた端子１２２は、ベース１１０内部に設けられた内部実装端子１３０のそれぞれとワイヤボンディングによって電気的に接続される。このとき、ＩＣ１２０における書込専用端子１２２ｇは、ベース１１０における内部実装端子１３０ｈに接続される。
ベース１１０内にＩＣ１２０を実装した後、ベース１１０の開口部上に、シールリング１１８を介してリッド１１４が載置される。リッド１１４が、シーム溶接によってベース１１０に取付けられることでベース１１０が封止される。図３に示すような構成の電子デバイス１００では、ＩＣ１２０の書込専用端子１２２ｇと電気的に接続するパッケージ１１６外部の端子（書込専用端子）はリッド１１４となる。このため、製造者は前記リッド１１４を介してＩＣ１２０にデータを書込む。ＩＣ１２０に対するデータの書き込みが終了した後、前記リッド１１４に対してヒューズ１４０の許容電流値以上、ＩＣ１２０の許容電流値未満の電流をかける。これにより、ベース１１０内部に設けられた実装端子１３０ｈと実装端子１３０ｇとの間に備えられたヒューズ１４０が切断される。
このため、製品として出荷された電子デバイス１００のデータが、出荷後に書き換えられるという虞が無くなる。また、ヒューズ１４０は規定値以上の過電流が作用することで切断されるため、リッド１１４をベース１１０に接合する際のシーム溶接によってヒューズ１４０に過負荷が生じた場合には、ＩＣ１２０に負荷がかかる前に電気的接続が遮断され、ＩＣ１２０の内部機構を傷めることが無い。
次に、本発明に係る電子デバイスが、圧電振動片、あるいは圧電振動子、及びＩＣをパッケージ内に実装したものである場合について図４を参照して説明する。
本実施形態の電子デバイス１００ａは、図３で示した電子デバイス１００の変形例であり、パッケージ１１６内部に圧電振動片１７０を実装したことが図３に示す電子デバイス１００と異なる。具体的には、本実施形態の電子デバイス１００ａは圧電発振器であり、ベース１１０底部に実装されたＩＣ１２０の上側に圧電振動片１７０が位置するように、基板１１２ｃの上面に設けられた内部実装端子１７４に対して導電性接着剤１７２等を介して圧電振動片１７０を実装している。圧電振動片１７０は、水晶（SiO2）、タンタル酸リチウム（LiTaO3）、及びニオブ酸リチウム（LiNbO3）等の圧電性を有する単結晶部材や、サファイア基板に酸化亜鉛薄膜を形成した部材等で構成すれば良い。
その他の構成、作用、効果については上述した電子デバイス１００（図３参照）と同様とするため、図面に同一符号を附して詳細な説明を省略する。
上述した電子デバイス１００（図３参照）、電子デバイス１００ａ（図４参照）ではいずれも、スルーホール１５０を用いて内部実装端子１３０とリッド１１４（シールリング１１８）を接続する構成とし、パッケージ１１６における書込専用端子をリッド１１４とする旨記載した。しかしながら当然に、パッケージ１１６における書込専用端子はリッド１１４以外であっても良い。一例としては、図５に示すように、スルーホール１５０を用いて内部実装端子１３０ｇと外部実装端子１６０とを接続し、外部実装端子１６０のうちの１つを書込専用端子としても良い。また、当然に、図示しない外部端子をパッケージ１１６に形成し、それを書込専用端子としても良い。このような構成であっても、ヒューズ等の切断部を切断することによってＲＯＭに対する誤書込みを防止することができることに変わりは無い。
また、図３、図４、図５を参照して説明した電子デバイス１００，１００ａ，１００ｂの実施形態では、切断手段としてヒューズ１４０を用いるため、パッケージ１１６を封止した後にパッケージ１１６内部に備えた切断部を切断して電気的接続を切り離すことができる旨を記載した。しかし、切断部は単に実装端子間を電気的に接続するラインであっても良い。このような場合は、パッケージ１１６を封止するリッド１１４をガラス等の透光性素材で構成することが望ましい。パッケージ１１６をこのような構成とすることにより、前記切断部をレーザ等によって焼き切ることが可能となる。
よって、上記のように切断部をヒューズ以外とした場合であっても上述したそれぞれの電子デバイス１００，１００ａ，１００ｂと同様に、内部メモリ（ＲＯＭ）に対する処理データの誤書込みを防止することが可能となる。
なお、書込専用端子やＰＥ端子は、処理データの書込みの他に機能を有しないため、ＲＯＭとの接続を切断したとしても電子デバイスの機能に悪影響を与えることは無い。
１０，１０ａ………電子デバイス、１２………書込専用端子、１４………切断部、１６………記憶手段（ＲＯＭ）、１８………抵抗素子、２０………電源端子（ＶＤＤ）、２２………接地端子（ＧＮＤ）、２４………整流素子（ダイオード）。
Claims (6)
- 処理情報が書込まれる記憶手段と、前記記憶手段と電気的に接続されて前記記憶手段に処理情報を書込む際に使用する書込み用端子とを有する電子デバイスであって、
前記書込み用端子と前記記憶手段との間に前記電気的接続を切断する切断部を設けたことを特徴とする電子デバイス。 - 記憶手段を備えた集積回路と、当該集積回路を実装し、前記記憶手段に処理情報を書込む際に使用する書込み用端子を外部に備えたパッケージとを有する電子デバイスであって、
前記集積回路に備えられた書込み用端子と、前記パッケージ外部に備えられた書込み用端子とを電気的に接続する経路内に、前記電気的接続を切断する切断部を設けたことを特徴とする電子デバイス。 - 前記パッケージは、内部空間に複数の実装端子を備え、前記複数の実装端子のうちの１の実装端子を前記集積回路に備えられた書込み用端子と電気的に接続し、前記複数の実装端子のうちの他の１の実装端子をパッケージ外部に備えた書込み用端子あるいは書込切替端子に接続し、
前記１の実装端子と前記他の１の実装端子との間に前記切断部を設けたことを特徴とする請求項２に記載の電子デバイス。 - 前記切断部は、前記記憶手段に対する書込みあるいは書込みモードの切替に必要とする電流値より高く、前記記憶手段又は前記集積回路の許容電流値より低い電流が付加されることにより電流経路が切断されるヒューズであることを特徴とする請求項１乃至請求項３のいずれかに記載の電子デバイス。
- 請求項２乃至請求項４のいずれかに記載の電子デバイスは、圧電素子を備えたことを特徴とする電子デバイス。
- 請求項２乃至請求項５のいずれかに記載の電子デバイスの製造方法であって、記憶手段に対する情報の書き込みが終了した後に、前記切断部を切断することを特徴とする電子デバイスの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005250750A JP2007065959A (ja) | 2005-08-31 | 2005-08-31 | 電子デバイス、及び電子デバイスの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2005250750A JP2007065959A (ja) | 2005-08-31 | 2005-08-31 | 電子デバイス、及び電子デバイスの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2007065959A true JP2007065959A (ja) | 2007-03-15 |
Family
ID=37928097
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005250750A Withdrawn JP2007065959A (ja) | 2005-08-31 | 2005-08-31 | 電子デバイス、及び電子デバイスの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2007065959A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009055545A (ja) * | 2007-08-29 | 2009-03-12 | Citizen Finetech Miyota Co Ltd | 圧電デバイスとこれの製造方法 |
| JP2011505607A (ja) * | 2007-10-23 | 2011-02-24 | ビアクリックス・インコーポレイテッド | マルチメディア管理、広告、コンテンツ及びサービス |
| JP2013030850A (ja) * | 2011-07-26 | 2013-02-07 | Seiko Epson Corp | 振動デバイスおよび電子機器 |
| US8754718B2 (en) | 2011-03-11 | 2014-06-17 | Seiko Epson Corporation | Piezoelectric device and electronic apparatus |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000068441A (ja) * | 1998-08-24 | 2000-03-03 | Hitachi Ltd | 半導体装置 |
| JP2004021777A (ja) * | 2002-06-19 | 2004-01-22 | Buffalo Inc | 不揮発性メモリ、不揮発性メモリのコネクタおよび不揮発性メモリの制御方法 |
-
2005
- 2005-08-31 JP JP2005250750A patent/JP2007065959A/ja not_active Withdrawn
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000068441A (ja) * | 1998-08-24 | 2000-03-03 | Hitachi Ltd | 半導体装置 |
| JP2004021777A (ja) * | 2002-06-19 | 2004-01-22 | Buffalo Inc | 不揮発性メモリ、不揮発性メモリのコネクタおよび不揮発性メモリの制御方法 |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009055545A (ja) * | 2007-08-29 | 2009-03-12 | Citizen Finetech Miyota Co Ltd | 圧電デバイスとこれの製造方法 |
| JP2011505607A (ja) * | 2007-10-23 | 2011-02-24 | ビアクリックス・インコーポレイテッド | マルチメディア管理、広告、コンテンツ及びサービス |
| US8754718B2 (en) | 2011-03-11 | 2014-06-17 | Seiko Epson Corporation | Piezoelectric device and electronic apparatus |
| US9054604B2 (en) | 2011-03-11 | 2015-06-09 | Seiko Epson Corporation | Piezoelectric device and electronic apparatus |
| US9160254B2 (en) | 2011-03-11 | 2015-10-13 | Seiko Epson Corporation | Piezoelectric device and electronic apparatus |
| US9685889B2 (en) | 2011-03-11 | 2017-06-20 | Seiko Epson Corporation | Piezoelectric device and electronic apparatus |
| US10715058B2 (en) | 2011-03-11 | 2020-07-14 | Seiko Epson Corporation | Piezoelectric device and electronic apparatus |
| JP2013030850A (ja) * | 2011-07-26 | 2013-02-07 | Seiko Epson Corp | 振動デバイスおよび電子機器 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4244865B2 (ja) | 圧電発振器および電子機器 | |
| WO2001058007A1 (fr) | Enceinte pour circuits oscillants utilisant un vibrateur piezo-electrique, son procede de fabrication et oscillateur | |
| JP2009164691A (ja) | 表面実装用の水晶発振器 | |
| JP2007065959A (ja) | 電子デバイス、及び電子デバイスの製造方法 | |
| US7317246B2 (en) | Package for electronic device and method for manufacturing electronic device | |
| JP4724519B2 (ja) | 圧電発振器 | |
| JP2005223640A (ja) | パッケージ、これを用いた表面実装型圧電発振器、及びその周波数調整方法 | |
| JP2008028860A (ja) | 圧電発振器 | |
| JP2007324933A (ja) | 圧電発振器とその製造方法 | |
| JP4585908B2 (ja) | 圧電デバイスの製造方法 | |
| JP2007103994A (ja) | 圧電発振器 | |
| US11811389B2 (en) | Real-time clock device | |
| JP2008283351A (ja) | 圧電振動子モジュール | |
| JP7306095B2 (ja) | 圧電デバイス及び圧電デバイスの製造方法 | |
| JP2024122062A (ja) | 発振器及び電子機器 | |
| US20240210469A1 (en) | Oscillator And Electronic Device | |
| JP5031481B2 (ja) | 温度補償型圧電発振器 | |
| JP2007189285A (ja) | 表面実装型圧電発振器用パッケージ、周波数調整方法、及び表面実装型圧電発振器 | |
| JP2024014277A (ja) | 回路装置及び振動デバイス | |
| JP2007300173A (ja) | 電子デバイス用パッケージ、及び電子デバイス | |
| JP2007036814A (ja) | 圧電発振器 | |
| JP2005109577A (ja) | 圧電発振器 | |
| JP2007036808A (ja) | 圧電発振器 | |
| JP2009038532A (ja) | 圧電発振器 | |
| JP2008011471A (ja) | 圧電発振器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20070405 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080819 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110215 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110222 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20110420 |