JP2007059860A - Semiconductor package and semiconductor module - Google Patents

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心平 吉岡
Yukihiro Iketani
之宏 池谷
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尚威 渡邉
Nobumitsu Tada
伸光 田多
Masakazu Niitome
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a semiconductor package which can be miniaturized by connecting to a semiconductor element without wire bonding; and also to provide a semiconductor module equipped with the semiconductor package. <P>SOLUTION: The package comprises: an IGBT element 20 which has an emitter electrode 22, a gate electrode 23 and an emitter sense electrode on a front surface 21a and has a collector electrode 26 on a rear surface 21b; a first electrode plate 30 which is provided while facing the front surface 21a of the IGBT element 20 and has a protruding part connected to the emitter electrode 22 by solder bonding; a second electrode plate 40 which is provided while facing the rear surface 21b of the IGBT element 20 and has a facing surface 41a connected to the collector electrode 26 by solder bonding; and an insulating substrate 50 which is provided between the first electrode plate 30 and the IGBT element 20 and has a connection pad connected to the gate electrode 23 and the emitter sense electrode by solder bonding. <P>COPYRIGHT: (C)2007,JPO&INPIT

Description

本発明は、半導体パッケージ及び半導体モジュールに関し、特に電力用半導体素子を備え、インバータやコンバータ等の電力制御機器を構築する半導体パッケージ及びこの半導体パッケージを複数個モジュール化した半導体モジュールに関する。   The present invention relates to a semiconductor package and a semiconductor module, and more particularly to a semiconductor package that includes a power semiconductor element and constructs a power control device such as an inverter and a converter, and a semiconductor module in which a plurality of the semiconductor packages are modularized.

電力用半導体素子としては、ＩＧＢＴ素子（スイッチング素子）、ＩＥＧＴ、ＭＯＳ−ＦＥＴ等が多用されている。これらの電力用半導体素子は、いずれも表面に表面側電力端子及び制御端子を具備しており、裏面に裏面側電力端子を具備している。なお、電力用半導体素子がＩＧＢＴ素子である場合には、表面側電力端子はエミッタ電極、裏面側電力端子はコレクタ電極、制御端子はゲート電極となっている。   As power semiconductor elements, IGBT elements (switching elements), IEGTs, MOS-FETs, and the like are frequently used. Each of these power semiconductor elements has a front surface side power terminal and a control terminal on the front surface, and a back surface side power terminal on the back surface. When the power semiconductor element is an IGBT element, the front-side power terminal is an emitter electrode, the back-side power terminal is a collector electrode, and the control terminal is a gate electrode.

このような電力用半導体素子を基板に実装しパッケージ化する場合、半導体素子の裏面側電力端子は、はんだ接合によりパッケージ側の電極に接続されるが、半導体素子の表面側電力端子及び制御端子はアルミニウムワイヤを用いワイヤボンディングによりパッケージ側の電極に接続される（例えば、特許文献１及び特許文献２参照）。   When such a power semiconductor element is mounted on a substrate and packaged, the power terminal on the back side of the semiconductor element is connected to the electrode on the package side by solder bonding, but the power terminal on the front side of the semiconductor element and the control terminal are It is connected to the electrode on the package side by wire bonding using an aluminum wire (see, for example, Patent Document 1 and Patent Document 2).

ところが、ワイヤボンディングは、ワイヤを１本ずつボンディングするためボンディング時間が長いこと、ワイヤがループ形状を描くためワイヤ長が長くなり配線インダクタンスが大きくなること、振動に弱く切断や隣接間ショートが生じる可能性が高いこと等、技術的な課題を残している。   However, in wire bonding, the wires are bonded one by one, so the bonding time is long, the wire is drawn in a loop shape, the wire length is long and the wiring inductance is increased, and it is susceptible to vibration, and cutting and short-circuiting between adjacent parts can occur. Technical issues such as high performance remain.

このため、半導体素子の表面側電力端子にワイヤに代えてアルミニウム薄板をボンディングする方法、平板やリードをはんだ接合し電極として引き出す方法が採用される傾向にある。特に、半導体素子の表面側電力端子にはんだ接合が可能な材質を選定し、表面側電極端子に平板やリードをはんだ接合により接続する方法は、最近注目されている技術である。ただし、制御端子からの引出配線には、ワイヤボンディングによりボンディングされたワイヤが使用されている。   For this reason, there is a tendency to employ a method of bonding an aluminum thin plate instead of a wire to the surface side power terminal of the semiconductor element, or a method of soldering a flat plate or a lead and pulling it out as an electrode. In particular, a method of selecting a material that can be solder-bonded to the surface-side power terminal of the semiconductor element, and connecting a flat plate or a lead to the surface-side electrode terminal by solder-bonding is a recently attracting attention. However, a wire bonded by wire bonding is used for the lead-out wiring from the control terminal.

図１９に示すように、このような半導体パッケージ１は、板状のＩＧＢＴ素子（半導体素子）２と、このＩＧＢＴ素子２を積層状態で挟持する第１電極板３及び第２電極板４とを備えている。   As shown in FIG. 19, such a semiconductor package 1 includes a plate-like IGBT element (semiconductor element) 2 and a first electrode plate 3 and a second electrode plate 4 that sandwich the IGBT element 2 in a stacked state. I have.

ＩＧＢＴ素子２の表面側には、エミッタ電極（電力端子）２ａ、ゲート電極（制御端子）２ｂ、及びエミッタセンス電極（制御端子）２ｃが設けられている。また、ＩＧＢＴ素子２の裏面側には、コレクタ電極（電力端子）２ｄが設けられている。エミッタ電極２ａは、はんだ接合により第１電極板３に接続されており、コレクタ電極２ｄも、はんだ接合により第２電極板４に接続されている。   On the surface side of the IGBT element 2, an emitter electrode (power terminal) 2a, a gate electrode (control terminal) 2b, and an emitter sense electrode (control terminal) 2c are provided. Further, a collector electrode (power terminal) 2 d is provided on the back side of the IGBT element 2. The emitter electrode 2a is connected to the first electrode plate 3 by solder bonding, and the collector electrode 2d is also connected to the second electrode plate 4 by solder bonding.

ＩＧＢＴ素子２の近傍には、絶縁基板５が配設されている。絶縁基板５は、その裏面に設けられた接続パット（図示せず）を用いて、第２電極板４とはんだ接合により接合されている。このはんだとしては、所定寸法に切断されたはんだシート、印刷法により印刷されたはんだペースト、めっき法により生成されたはんだ、又は蒸着により成膜されたはんだ等が使用される。第２電極板４は、金属張セラミック基板又はバスバー等の導電部材（図示せず）にコレクタ側配線及び放熱を兼ねて固定されている。また、第１電極板３から伸びるエミッタ側配線はアルミニウムリボン８により形成されている。   An insulating substrate 5 is disposed in the vicinity of the IGBT element 2. The insulating substrate 5 is bonded to the second electrode plate 4 by solder bonding using a connection pad (not shown) provided on the back surface thereof. As the solder, a solder sheet cut to a predetermined size, a solder paste printed by a printing method, a solder generated by a plating method, a solder formed by vapor deposition, or the like is used. The second electrode plate 4 is fixed to a conductive member (not shown) such as a metal-clad ceramic substrate or a bus bar so as to serve as collector-side wiring and heat dissipation. The emitter-side wiring extending from the first electrode plate 3 is formed by an aluminum ribbon 8.

ゲート電極２ｂと接続パット５ｂとの間はアルミニウム材によるボンディングワイヤ６ｂにより電気的に接続され、エミッタセンス電極２ｃと接続パット５ａとの間はアルミニウム材によるボンディングワイヤ６ａにより電気的に接続されている。さらに、接続パット５ａには制御配線７ａがはんだ付けされ、接続パット５ｂには制御配線７ｂがはんだ付けされている。
特開２００３−１１００６４号公報 特開２００２−１６４４８５号公報 The gate electrode 2b and the connection pad 5b are electrically connected by a bonding wire 6b made of an aluminum material, and the emitter sense electrode 2c and the connection pad 5a are electrically connected by a bonding wire 6a made of an aluminum material. . Further, the control wiring 7a is soldered to the connection pad 5a, and the control wiring 7b is soldered to the connection pad 5b.
JP 2003-110064 A JP 2002-164485 A

前述の構造を有する半導体パッケージ１においては、ワイヤボンディングのためにＩＧＢＴ素子２のゲート電極２ｂ及びエミッタセンス電極２ｃと、絶縁基板５上の接続パット５ａ及び接続パット５ｂとを同一平面上にレイアウトする必要がある。加えて、ボンディングスペースの確保、隣接するボンディングワイヤ６ａ、６ｂ間のショート防止のための離間距離の確保、ボンディングワイヤ６ａ、６ｂ及び制御配線７ａ、７ｂの間のショート防止のための離間距離の確保等が必要である。このため、第２電極板４の平面サイズが増大し、半導体パッケージ１が大型になる。また、半導体パッケージ１の製造プロセス中にワイヤボンディング工程を残すことは、設備投資上並びに工程管理上不利である。   In the semiconductor package 1 having the above-described structure, the gate electrode 2b and the emitter sense electrode 2c of the IGBT element 2, and the connection pad 5a and the connection pad 5b on the insulating substrate 5 are laid out on the same plane for wire bonding. There is a need. In addition, securing a bonding space, securing a separation distance for preventing a short circuit between adjacent bonding wires 6a and 6b, securing a separation distance for preventing a short circuit between the bonding wires 6a and 6b and the control wirings 7a and 7b. Etc. are necessary. For this reason, the planar size of the second electrode plate 4 increases, and the semiconductor package 1 becomes large. Also, leaving the wire bonding step in the manufacturing process of the semiconductor package 1 is disadvantageous in terms of equipment investment and process management.

本発明は上記課題を解決するためになされたものであり、本発明の目的は、ワイヤボンディングを用いずに半導体素子に対する接続を行うことにより小型にすることができる半導体パッケージ及びこの半導体パッケージを備えた半導体モジュールを提供することである。   The present invention has been made to solve the above problems, and an object of the present invention is to provide a semiconductor package that can be reduced in size by connecting to a semiconductor element without using wire bonding, and the semiconductor package. A semiconductor module is provided.

本発明の実施の形態に係る第１の特徴は、半導体パッケージにおいて、主面に第１電力端子及び制御端子を有し、主面に対向する裏面に第２電力端子を有する板状の半導体素子と、半導体素子の主面に対向させて設けられ、第１電力端子にはんだ接合により接続された第１電力電極を有する第１電極板と、半導体素子の裏面に対向させて設けられ、第２電力端子にはんだ接合により接続された第２電力電極を有する第２電極板と、半導体素子と第１電極板との間に設けられ、制御端子にはんだ接合により接続された制御電極を有する絶縁基板とを備えることである。   A first feature according to an embodiment of the present invention is that a semiconductor package has a first power terminal and a control terminal on a main surface, and a plate-like semiconductor element having a second power terminal on a back surface facing the main surface. A first electrode plate having a first power electrode that is provided facing the main surface of the semiconductor element and connected to the first power terminal by solder bonding; and a second electrode plate facing the back surface of the semiconductor element; An insulating substrate having a second electrode plate having a second power electrode connected to the power terminal by solder bonding, and a control electrode provided between the semiconductor element and the first electrode plate and connected to the control terminal by solder bonding It is to provide.

本発明の実施の形態に係る第２の特徴は、半導体モジュールにおいて、前述の第１の特徴に係る半導体パッケージと、導電性を有し、半導体パッケージを挟持するようにそれぞれ設けられた第１導電部材及び第２導電部材とを備えることである。   The second feature according to the embodiment of the present invention is that in the semiconductor module, the semiconductor package according to the first feature described above and the first conductive material that has conductivity and is provided so as to sandwich the semiconductor package. A member and a second conductive member.

本発明によれば、ワイヤボンディングを用いずに半導体素子に対する接続を行うことにより小型にすることができる半導体パッケージ及びこの半導体パッケージを備えた半導体モジュールを提供することができる。   ADVANTAGE OF THE INVENTION According to this invention, the semiconductor package which can be reduced in size by connecting with respect to a semiconductor element, without using wire bonding, and a semiconductor module provided with this semiconductor package can be provided.

（第１の実施の形態）
本発明の第１の実施の形態について図１ないし図６を参照して説明する。 (First embodiment)
A first embodiment of the present invention will be described with reference to FIGS.

図１及び図２に示すように、半導体パッケージ１０は、電力用半導体素子であるＩＧＢＴ素子（半導体素子）２０と、このＩＧＢＴ素子２０の表面（主面）２１ａ側に配置された第１電極板３０と、ＩＧＢＴ素子２０の表面と対向する裏面２１ｂ側に配置された第２電極板４０と、第１電極板３０とＩＧＢＴ素子２０との間に配置された絶縁基板５０とを積層することにより構成されている。ＩＧＢＴ素子２０の外周縁は、第１電極板３０、第２電極板４０及び絶縁基板５０の各外周縁より内側に設けられている。   As shown in FIGS. 1 and 2, the semiconductor package 10 includes an IGBT element (semiconductor element) 20 that is a power semiconductor element, and a first electrode plate disposed on the surface (main surface) 21 a side of the IGBT element 20. 30, the second electrode plate 40 disposed on the back surface 21 b side facing the front surface of the IGBT element 20, and the insulating substrate 50 disposed between the first electrode plate 30 and the IGBT element 20. It is configured. The outer peripheral edge of the IGBT element 20 is provided inside the outer peripheral edges of the first electrode plate 30, the second electrode plate 40, and the insulating substrate 50.

ＩＧＢＴ素子２０は、図２及び図３に示すように、板状小片のいわゆる半導体チップ２１にＩＧＢＴが搭載されたものである。半導体チップ２１の表面２１ａ上には、エミッタ電極（第１電力端子）２２、ゲート電極（制御端子）２３及びエミッタセンス電極（制御端子）２４が設けられている。ゲート電極２３及びエミッタセンス電極２４の周囲には、はんだ流れによるショートを防止するためのソルダーレジスト膜２５が印刷により形成されている。また、半導体チップ２１の裏面２１ｂ上には、コレクタ電極（第２電力端子）２６が設けられている。なお、ソルダーレジスト膜２５の開口形状は、はんだ接合に用いるはんだ量やはんだの種類（はんだボールの形状やはんだシートの形状）に応じて決定される。はんだ接合にはんだボールを用いる場合、開口形状は例えば円形に設定される。   As shown in FIGS. 2 and 3, the IGBT element 20 is obtained by mounting an IGBT on a so-called semiconductor chip 21 that is a plate-shaped piece. An emitter electrode (first power terminal) 22, a gate electrode (control terminal) 23, and an emitter sense electrode (control terminal) 24 are provided on the surface 21 a of the semiconductor chip 21. Around the gate electrode 23 and the emitter sense electrode 24, a solder resist film 25 for preventing a short circuit due to a solder flow is formed by printing. A collector electrode (second power terminal) 26 is provided on the back surface 21 b of the semiconductor chip 21. Note that the opening shape of the solder resist film 25 is determined according to the amount of solder and the type of solder (solder ball shape and solder sheet shape) used for solder bonding. When a solder ball is used for solder joining, the opening shape is set to, for example, a circle.

第１電極板３０は、図２及び図４に示すように、例えば銅材等の導電性材料により板状に形成された基板本体３１を備えている。銅材は価格、電気伝導性、熱伝導性の点から優れているため用いられるが、これに限るものではない（なお、他の導電性材料については後述する）。基板本体３１のＩＧＢＴ素子２０側の対向面３１ａには、ＩＧＢＴ素子２０側に向けて突起し、ＩＧＢＴ素子２０のエミッタ電極２２に接触して電気的に接続するための突起部（第１電力電極）３２が形成されている（図４参照）。   As shown in FIGS. 2 and 4, the first electrode plate 30 includes a substrate body 31 formed in a plate shape by a conductive material such as a copper material. A copper material is used because it is excellent in terms of price, electrical conductivity, and thermal conductivity, but is not limited to this (other conductive materials will be described later). A protruding portion (first power electrode) that protrudes toward the IGBT element 20 side on the opposing surface 31a of the substrate body 31 on the IGBT element 20 side and is in contact with and electrically connected to the emitter electrode 22 of the IGBT element 20 ) 32 is formed (see FIG. 4).

第２電極板４０は、図２に示すように、例えば銅材等の導電性材料により板状に形成された基板本体４１を備えている。この基板本体４１のＩＧＢＴ素子２０側の対向面（第２電力電極）４１ａがＩＧＢＴ素子２０のコレクタ電極２６と接触し、第２電極板４０はコレクタ電極２６と電気的に接続される。なお、基板本体４１の材料は基板本体３１と同一材料でも異なる材料であってもよい。   As shown in FIG. 2, the second electrode plate 40 includes a substrate body 41 formed in a plate shape from a conductive material such as a copper material. The opposing surface (second power electrode) 41 a on the IGBT element 20 side of the substrate body 41 is in contact with the collector electrode 26 of the IGBT element 20, and the second electrode plate 40 is electrically connected to the collector electrode 26. The material of the substrate body 41 may be the same material as the substrate body 31 or a different material.

絶縁基板５０は、図２、図３及び図４に示すように、ガラスエポキシ樹脂やポリイミド樹脂等により板状に形成された基板本体５１を備えている。基板本体５１には、第１電極板３０の突起部３２が通過し、突起部３２と同一平面形状かつ若干大きめの相似形状において形成された開口部（貫通開口）５２が設けられている。第１電極板３０の突起部３２は開口部５２に嵌合する。また、基板本体５１には、ＩＧＢＴ素子２０、第１電極板３０及び第２電極板４０の各外周縁よりも外側に突出する引出部（突出部）５１ａが形成されている（図３及び図４参照）。さらに、基板本体５１の第２電極板４０側（ＩＧＢＴ素子２０側）の面には、接続パット５１ｂが設けられている（図４参照）。加えて、基板本体５１の第１電極板３０側の面には、第１電極板３０を固定するための固定パット５１ｃが設けられている（図２及び図３参照）。この固定パット５１ｃはＩＧＢＴ素子２０の外周縁より外側に位置付けられている。   As shown in FIGS. 2, 3, and 4, the insulating substrate 50 includes a substrate body 51 that is formed in a plate shape using glass epoxy resin, polyimide resin, or the like. The substrate main body 51 is provided with an opening (through-opening) 52 through which the protrusion 32 of the first electrode plate 30 passes and is formed in the same planar shape as the protrusion 32 and slightly larger in shape. The protrusion 32 of the first electrode plate 30 is fitted in the opening 52. The substrate body 51 is formed with a lead-out part (projection part) 51a that projects outward from the outer peripheral edges of the IGBT element 20, the first electrode plate 30, and the second electrode plate 40 (FIGS. 3 and FIG. 3). 4). Further, a connection pad 51b is provided on the surface of the substrate body 51 on the second electrode plate 40 side (IGBT element 20 side) (see FIG. 4). In addition, a fixing pad 51c for fixing the first electrode plate 30 is provided on the surface of the substrate body 51 on the first electrode plate 30 side (see FIGS. 2 and 3). The fixed pad 51 c is positioned outside the outer peripheral edge of the IGBT element 20.

基板本体５１上には、図３及び図４に示すように、接続パット（制御電極）５３、５４がＩＧＢＴ素子２０のゲート電極２３及びエミッタセンス電極２４にそれぞれ対向させて設けられている。さらに、基板本体５１上には、各接続パット５３、５４にそれぞれ接続された配線５５、５６が設けられており、これらの配線５５、５６にそれぞれ接続された外部接続端子５７、５８が引出部５１ａに位置決めされて設けられている。   As shown in FIGS. 3 and 4, connection pads (control electrodes) 53 and 54 are provided on the substrate body 51 so as to face the gate electrode 23 and the emitter sense electrode 24 of the IGBT element 20, respectively. Further, wiring 55 and 56 connected to the respective connection pads 53 and 54 are provided on the substrate main body 51, and external connection terminals 57 and 58 connected to these wirings 55 and 56, respectively, are drawn portions. 51a is positioned and provided.

なお、接続パット５３、５４及び外部接続端子５７、５８の接続部以外は、はんだ流れを防止するためソルダーレジスト膜（図示せず）により被覆されている。レジストの材質や種類は特に限定されない。ソルダーレジスト膜の開口形状は、はんだ接合に用いるはんだ量やはんだの種類（はんだボールの形状やはんだシートの形状）に応じて決定される。はんだ接合にはんだボールを用いる場合、開口形状は例えば円形に設定される。   The portions other than the connection pads 53 and 54 and the connection portions of the external connection terminals 57 and 58 are covered with a solder resist film (not shown) to prevent solder flow. The material and type of the resist are not particularly limited. The opening shape of the solder resist film is determined according to the amount of solder used for solder bonding and the type of solder (the shape of a solder ball or the shape of a solder sheet). When a solder ball is used for solder joining, the opening shape is set to, for example, a circle.

次に、これらのＩＧＢＴ素子２０、第１電極板３０、第２電極板４０及び絶縁基板５０の相互間の電気的接続構造並びに接合構造について説明する。   Next, an electrical connection structure and a junction structure among the IGBT element 20, the first electrode plate 30, the second electrode plate 40, and the insulating substrate 50 will be described.

図３及び図４に示すように、ＩＧＢＴ素子２０のエミッタ電極２２と第１電極板３０の突起部３２とは、はんだ接合により接合されており、図６に示すように、ＩＧＢＴ素子２０と突起部３２との間には、はんだ層７０が形成されている。これにより、エミッタ電極２２と第１電極板３０の突起部３２とは電気的に接続されている。   As shown in FIGS. 3 and 4, the emitter electrode 22 of the IGBT element 20 and the protrusion 32 of the first electrode plate 30 are joined by solder bonding, and as shown in FIG. 6, the IGBT element 20 and the protrusion A solder layer 70 is formed between the portions 32. Thereby, the emitter electrode 22 and the protrusion 32 of the first electrode plate 30 are electrically connected.

また、図３に示すように、ＩＧＢＴ素子２０のゲート電極２３と絶縁基板５０上の接続パット５４とは、はんだボール６０によるはんだ接合により接合されており、ＩＧＢＴ素子２０と絶縁基板５０との間には、はんだ層が形成されている。これにより、ゲート電極２３と接続パット５４とは電気的に接続されている。同様に、図３に示すように、ＩＧＢＴ素子２０のエミッタセンス電極２４と絶縁基板５０上の接続パット５３とは、はんだボール６０によるはんだ接合により接合されており、図６に示すように、ＩＧＢＴ素子２０と絶縁基板５０との間には、はんだ層７１が形成されている。これにより、エミッタセンス電極２４と接続パット５３とは電気的に接続されている。   Further, as shown in FIG. 3, the gate electrode 23 of the IGBT element 20 and the connection pad 54 on the insulating substrate 50 are joined by solder bonding with a solder ball 60, and between the IGBT element 20 and the insulating substrate 50. A solder layer is formed. Thereby, the gate electrode 23 and the connection pad 54 are electrically connected. Similarly, as shown in FIG. 3, the emitter sense electrode 24 of the IGBT element 20 and the connection pad 53 on the insulating substrate 50 are joined by solder bonding using a solder ball 60. As shown in FIG. 6, the IGBT A solder layer 71 is formed between the element 20 and the insulating substrate 50. Thereby, the emitter sense electrode 24 and the connection pad 53 are electrically connected.

さらに、図２に示すように、ＩＧＢＴ素子２０のコレクタ電極２６と第２電極板４０の対向面４１ａとは、はんだ接合により結合されており、図６に示すように、ＩＧＢＴ素子２０と第２電極板４０との間には、はんだ層７２が形成されている。これにより、コレクタ電極２６と第２電極板４０とは電気的に接続されている。   Further, as shown in FIG. 2, the collector electrode 26 of the IGBT element 20 and the facing surface 41a of the second electrode plate 40 are joined by solder joint, and as shown in FIG. A solder layer 72 is formed between the electrode plate 40 and the electrode plate 40. Thereby, the collector electrode 26 and the second electrode plate 40 are electrically connected.

図５に示すように、第２電極板４０と絶縁基板５０の接続パット５１ｂとは、はんだ被覆ボール（スペーサ）６１によるはんだ接合により接合されている。はんだ被覆ボール６１は、第２電極板４０と絶縁基板５０との間を一定に保持するスペーサとして機能する。はんだ被覆ボール６１は、接続パット５１ｂ上に配置され、その表面を溶融させることにより第２電極板４０と絶縁基板５０とのはんだ接合を行う。なお、はんだ被覆ボール６１は、金属製の芯材の表面、又はプラスチック等の非金属材の芯材の表面に金属材を被覆した部材の表面にはんだをコーティングすることにより形成されている。   As shown in FIG. 5, the second electrode plate 40 and the connection pad 51 b of the insulating substrate 50 are joined by solder joining with a solder-coated ball (spacer) 61. The solder-coated ball 61 functions as a spacer that keeps the space between the second electrode plate 40 and the insulating substrate 50 constant. The solder-coated ball 61 is disposed on the connection pad 51b, and the second electrode plate 40 and the insulating substrate 50 are soldered together by melting the surface thereof. The solder-coated balls 61 are formed by coating solder on the surface of a metal core material or the surface of a non-metal core material such as plastic coated with a metal material.

図２に示すように、第１電極板３０と絶縁基板５０の固定パット５１ｃとは、はんだ接合により接合されており、第１電極板３０は絶縁基板５０に固定されている。なお、第１電極板３０と第２電極板４０とは絶縁基板５０により電気的に絶縁されている。また、固定パット５１ｃは、はんだとの間の濡れ性が高い材料により形成されており、絶縁基板５０の製作プロセスを増加しないために、接続パット５１ｂと同一材料により同一製作工程において製作されている。   As shown in FIG. 2, the first electrode plate 30 and the fixed pad 51 c of the insulating substrate 50 are joined by solder bonding, and the first electrode plate 30 is fixed to the insulating substrate 50. The first electrode plate 30 and the second electrode plate 40 are electrically insulated by the insulating substrate 50. The fixed pad 51c is formed of a material having high wettability with the solder, and is manufactured in the same manufacturing process using the same material as the connection pad 51b so as not to increase the manufacturing process of the insulating substrate 50. .

このように第１の実施の形態に係る半導体パッケージ１０によれば、ＩＧＢＴ素子２０のゲート電極２３及びエミッタセンス電極２４と、絶縁基板５０の各接続パット５３、５４とを対向する位置に設けることによって、それらをはんだ接合によって接続することが可能になり、ワイヤボンディングによる接合が不要となる。これにより、ワイヤボンディングのためのボンディングスペースを確保する必要がなくなり、さらに、ボンディングワイヤによるショート防止のための離間距離を確保する必要がなくなるので、半導体パッケージ１０の小型化を実現することができる。したがって、ワイヤボンディングを用いずにＩＧＢＴ素子２０に対する接続を行うことにより半導体パッケージ１０を小型にすることができる。また、ワイヤボンディングを行うためのワイヤボンダの設備が不要になるので、製造設備投資並びに生産設備のスペースを削減することができる。   As described above, according to the semiconductor package 10 according to the first embodiment, the gate electrode 23 and the emitter sense electrode 24 of the IGBT element 20 and the connection pads 53 and 54 of the insulating substrate 50 are provided at positions facing each other. Therefore, they can be connected by solder bonding, and bonding by wire bonding becomes unnecessary. As a result, it is not necessary to secure a bonding space for wire bonding, and further, it is not necessary to secure a separation distance for preventing a short circuit by the bonding wire, so that the semiconductor package 10 can be reduced in size. Therefore, the semiconductor package 10 can be reduced in size by making a connection to the IGBT element 20 without using wire bonding. In addition, since a wire bonder facility for performing wire bonding is not required, it is possible to reduce manufacturing facility investment and production facility space.

さらに、絶縁基板５０は、ＩＧＢＴ素子２０、第１電極板３０及び第２電極板４０の各外周縁よりも外側に突出する引出部５１ａを備え、この引出部５１ａ上に接続パット５３、５４に接続された外部接続端子５７、５８を具備していることから、ワイヤボンディングを用いることなく、制御配線をパッケージ外に引き出すことができる。   Furthermore, the insulating substrate 50 includes a lead portion 51a that protrudes outward from the outer peripheral edges of the IGBT element 20, the first electrode plate 30, and the second electrode plate 40, and connection pads 53 and 54 are provided on the lead portion 51a. Since the connected external connection terminals 57 and 58 are provided, the control wiring can be drawn out of the package without using wire bonding.

また、第１電極板３０は、第１電力電極としてＩＧＢＴ素子２０側に向けて突起する突起部３２を具備しており、絶縁基板５０は、突起部３２が通過する開口部５２を具備していることから、第１電極板３０とＩＧＢＴ素子２０のエミッタ電極２２との接続を容易に行うことができる。   The first electrode plate 30 includes a protrusion 32 that protrudes toward the IGBT element 20 as a first power electrode, and the insulating substrate 50 includes an opening 52 through which the protrusion 32 passes. Therefore, the connection between the first electrode plate 30 and the emitter electrode 22 of the IGBT element 20 can be easily performed.

また、絶縁基板５０は、第１電極板３０と対向する面に固定パット５１ｃを有しており、第１電極板３０と固定パット５１ｃとは、はんだ接合によりに接合されていることから、絶縁基板５０と第１電極板３０とを高い強度で固定することができる。   The insulating substrate 50 has a fixed pad 51c on the surface facing the first electrode plate 30, and since the first electrode plate 30 and the fixed pad 51c are bonded by solder bonding, the insulating substrate 50 is insulated. The substrate 50 and the first electrode plate 30 can be fixed with high strength.

また、第２電極板４０及び絶縁基板５０の各外周縁は、ＩＧＢＴ素子２０の外周縁よりも外側に設定されており、第２電極板４０と絶縁基板５０との間にＩＧＢＴ素子２０の外周縁よりも外側に位置付けられて設けられ、第２電極板４０と絶縁基板５０との間の離間距離を一定に保持するスペーサとして、例えばはんだ被覆ボール６１を備えることから、第２電極板４０と絶縁基板５０との間が一定に保持されるため、外部からの衝撃等によるＩＧＢＴ素子２０の破損を防止することができる。その結果として、半導体パッケージ１０の部品信頼性を向上させることができる。   The outer peripheral edges of the second electrode plate 40 and the insulating substrate 50 are set outside the outer peripheral edge of the IGBT element 20, and the outer periphery of the IGBT element 20 is between the second electrode plate 40 and the insulating substrate 50. For example, a solder-coated ball 61 is provided as a spacer that is provided on the outer side of the periphery and holds the separation distance between the second electrode plate 40 and the insulating substrate 50 constant. Since the space between the insulating substrate 50 and the insulating substrate 50 is kept constant, the IGBT element 20 can be prevented from being damaged by an external impact or the like. As a result, the component reliability of the semiconductor package 10 can be improved.

さらに、スペーサは、少なくとも表面に金属材を備えており、例えばはんだ被覆ボール６１であり、第２電極板４０及び絶縁基板５０の少なくとも一方にはんだ接合により接合されていることから、はんだ接合を行う装置により第２電極板４０及び絶縁基板５０の少なくとも一方にスペーサを接合することが可能になり、スペーサの接合用に新たに装置を設ける必要はないので、製造設備投資並びに生産設備のスペースを削減することができる。
なお、スペーサとしてはんだ被覆ボール６１を製造することが困難な場合には、市販されているセラミック封止や樹脂封止されている受動素子を用いることが出来る。たとえば、スペーサとして電気抵抗体やコンデンサやインダクタなどのチップ部品を利用できる。チップ部品は大きさが規格化されており、同一高さの部品を揃えやすいので、高い平行度で第２電極板４０と絶縁基板５０との貼り合わせを行うことが出来る。また、このような受動素子を内蔵するチップ部品は、両端部にはんだ鍍金された電極部を持っている。この電極部を用いて基板にはんだ付けを行うことが出来るので、組み立てやすい。このとき、スペーサとして利用された受動素子を内蔵するチップ部品は、本実施形態の半導体装置の電気回路の一部として利用されている必要はない。 Furthermore, the spacer is provided with a metal material at least on its surface, and is, for example, a solder-coated ball 61. Since the spacer is bonded to at least one of the second electrode plate 40 and the insulating substrate 50 by solder bonding, solder bonding is performed. The device makes it possible to bond a spacer to at least one of the second electrode plate 40 and the insulating substrate 50, and it is not necessary to install a new device for bonding the spacer. can do.
In addition, when it is difficult to manufacture the solder-coated ball 61 as the spacer, a commercially available ceramic-sealed or resin-sealed passive element can be used. For example, a chip component such as an electric resistor, a capacitor, or an inductor can be used as the spacer. Since the chip parts are standardized in size and easily arranged with the same height, the second electrode plate 40 and the insulating substrate 50 can be bonded with high parallelism. In addition, a chip component incorporating such a passive element has electrode portions solder-plated at both ends. Since this electrode part can be soldered to the substrate, it is easy to assemble. At this time, the chip component incorporating the passive element used as the spacer does not need to be used as a part of the electric circuit of the semiconductor device of this embodiment.

なお、本発明は前述の実施の形態に限定されるものではない。例えば、前述の実施の形態では、第１電極板３０及び第２電極板４０の材質は銅材としているが、これに限るものではなく、導電性材料であればよく、成形性、比重及び熱膨張率等の観点から、アルミニウム、モリブデン、銅モリブデン合金及び銅タングステン合金等であっても良い。さらに、第１電極板３０及び第２電極板４０の材質は各種材料のクラッド材であっても良く、はんだ接合の濡れ性を向上させるために表面を別材料でめっきしても良い。   The present invention is not limited to the embodiment described above. For example, in the above-described embodiment, the material of the first electrode plate 30 and the second electrode plate 40 is a copper material. However, the material is not limited to this, and any conductive material may be used, such as formability, specific gravity, and heat. From the viewpoint of expansion coefficient, aluminum, molybdenum, copper molybdenum alloy, copper tungsten alloy, and the like may be used. Furthermore, the material of the first electrode plate 30 and the second electrode plate 40 may be a clad material of various materials, and the surface may be plated with another material in order to improve the wettability of the solder joint.

また、第１電極板３０の突起部３２をプレスコイニング加工により形成しているが、これに限るものではなく、例えば、第１電極板３０の材料、すなわち突起部３２の材料として焼結材料を用いる場合には、焼結により形成するようにしても良い。   Moreover, although the projection part 32 of the 1st electrode plate 30 is formed by press coining process, it is not restricted to this, For example, a sintered material is used as the material of the 1st electrode plate 30, ie, the material of the projection part 32, If used, it may be formed by sintering.

また、はんだ接合に用いるはんだ材料は、通常のＳｎ−Ｐｂ共晶はんだ、鉛フリーはんだ、Ｐｂリッチ高温はんだ等、どのようなはんだ材料であっても良い。また、コレクタ電極２６及び第２電極板４０の間と、エミッタ電極２２及び第１電極板３０の間に供給されるはんだとしては、所定寸法に切断されたはんだシート、印刷法により印刷されたはんだペースト、めっき若しくは蒸着により成膜されたはんだ等を使用することができる。さらに、ゲート電極２３及びエミッタセンス電極２４と各接続パット５３、５４との間に供給されるはんだとしては、はんだボール、印刷法により印刷されたはんだペースト、ディスペンスにより供給されたはんだペースト等を使用することができるが、はんだボールの使用が最も簡便であり好適である。   The solder material used for solder joining may be any solder material such as ordinary Sn—Pb eutectic solder, lead-free solder, Pb-rich high-temperature solder. The solder supplied between the collector electrode 26 and the second electrode plate 40 and between the emitter electrode 22 and the first electrode plate 30 includes a solder sheet cut to a predetermined size and a solder printed by a printing method. Solder or the like formed by paste, plating or vapor deposition can be used. Further, as the solder supplied between the gate electrode 23 and the emitter sense electrode 24 and the connection pads 53 and 54, solder balls, solder paste printed by a printing method, solder paste supplied by dispensing, etc. are used. However, the use of solder balls is the simplest and preferred.

また、絶縁基板５０としては、第１電極板３０との固定をはんだ接合により行う場合、両面板を用いたが、第１電極板３０との固定を接着又は機械的な固定のみで行う場合には、片面板を用いることができる。さらに、絶縁基板５０としては、フレキシブル基板やベンダブル基板等が使用可能であり、特に、耐熱性が要求される場合には、ＢＴレジン・イミド基板等が使用可能である。   In addition, as the insulating substrate 50, when the fixing with the first electrode plate 30 is performed by soldering, a double-sided plate is used, but when the fixing with the first electrode plate 30 is performed only by adhesion or mechanical fixing. A single-sided plate can be used. Further, as the insulating substrate 50, a flexible substrate, a bendable substrate, or the like can be used. In particular, when heat resistance is required, a BT resin / imide substrate or the like can be used.

また、絶縁基板５０に、突起部３２が通過する開口部５２を設けているが、これに限るものではなく、例えば、突起部３２が通過する切欠部を設けるようにしてもよい。   Moreover, although the opening part 52 which the projection part 32 passes is provided in the insulating substrate 50, it is not restricted to this, For example, you may make it provide the notch part which the projection part 32 passes.

（第２の実施の形態）
本発明の第２の実施の形態について図７ないし図９を参照して説明する。 (Second Embodiment)
A second embodiment of the present invention will be described with reference to FIGS.

本発明の第２の実施の形態は、基本的に第１の実施の形態と同じであり、第２の実施の形態では、第１の実施の形態と異なる部分について説明する。なお、第２の実施の形態において、第１の実施の形態で説明した部分と同一部分は同一符号で示し、その説明は省略する（他の実施の形態も同様である）。   The second embodiment of the present invention is basically the same as the first embodiment, and in the second embodiment, only parts different from the first embodiment will be described. In the second embodiment, the same parts as those described in the first embodiment are denoted by the same reference numerals, and the description thereof is omitted (the same applies to other embodiments).

第２の実施の形態と第１の実施の形態との相違点は、図７に示すように、第１電極板３０のＩＧＢＴ素子２０側の対向面（第１電力電極）３１ａが平面になっており、ＩＧＢＴ素子２０と第１電極板３０とのはんだ接合、ＩＧＢＴ素子２０と絶縁基板５０とのはんだ接合及びＩＧＢＴ素子２０と第２電極板４０とのはんだ接合が拡散接合になっている点である。   As shown in FIG. 7, the difference between the second embodiment and the first embodiment is that the opposing surface (first power electrode) 31a on the IGBT element 20 side of the first electrode plate 30 is flat. The solder joint between the IGBT element 20 and the first electrode plate 30, the solder joint between the IGBT element 20 and the insulating substrate 50, and the solder joint between the IGBT element 20 and the second electrode plate 40 are diffusion joints. It is.

ここで、拡散接合は、材料同士を融点以下の温度に加熱して加圧密着させ、互いの原子の相互拡散により固相のまま接合する接合方法である。なお、第１電極板３０のＩＧＢＴ素子２０側の対向面３１ａは平面であるため、第１電極板３０は前述の図４に示す突起部３２を有していない構造になっている。   Here, diffusion bonding is a bonding method in which materials are heated to a temperature equal to or lower than the melting point to be pressed and adhered, and bonded in a solid phase by mutual diffusion of atoms. Since the opposing surface 31a of the first electrode plate 30 on the IGBT element 20 side is a flat surface, the first electrode plate 30 has a structure that does not have the protrusion 32 shown in FIG.

ＩＧＢＴ素子２０上のエミッタ電極２２と第１電極板３０の対向面３１ａとは、はんだによる拡散接合によって接合されており（図２参照）、図７に示すように、ＩＧＢＴ素子２０と第２電極板４０との間には、はんだ層７０が形成されている。これにより、エミッタ電極２２と第１電極板３０とは電気的に接続されている。   The emitter electrode 22 on the IGBT element 20 and the facing surface 31a of the first electrode plate 30 are joined by diffusion bonding using solder (see FIG. 2). As shown in FIG. 7, the IGBT element 20 and the second electrode are joined. A solder layer 70 is formed between the plate 40. Thereby, the emitter electrode 22 and the first electrode plate 30 are electrically connected.

また、ＩＧＢＴ素子２０上のゲート電極２３と絶縁基板５０上の接続パット５４とは、はんだによる拡散接合によって接合されており（図３参照）、ＩＧＢＴ素子２０と絶縁基板５０との間には、はんだ層が形成されている。これにより、ゲート電極２３と接続パット５４とは電気的に接続されている。同様に、ＩＧＢＴ素子２０上のエミッタセンス電極２４と絶縁基板５０上の接続パット５３とは、はんだによる拡散接合によって接合されており（図３参照）、図７に示すように、ＩＧＢＴ素子２０と絶縁基板５０との間には、はんだ層７１が形成されている。これにより、エミッタセンス電極２４と接続パット５３とは電気的に接続されている。   Further, the gate electrode 23 on the IGBT element 20 and the connection pad 54 on the insulating substrate 50 are joined by diffusion bonding with solder (see FIG. 3), and between the IGBT element 20 and the insulating substrate 50, A solder layer is formed. Thereby, the gate electrode 23 and the connection pad 54 are electrically connected. Similarly, the emitter sense electrode 24 on the IGBT element 20 and the connection pad 53 on the insulating substrate 50 are joined by diffusion bonding using solder (see FIG. 3), and as shown in FIG. A solder layer 71 is formed between the insulating substrate 50. Thereby, the emitter sense electrode 24 and the connection pad 53 are electrically connected.

さらに、ＩＧＢＴ素子２０のコレクタ電極２６と第２電極板４０の対向面４１ａとは、はんだによる拡散接合によって接合されており（図２参照）、図７に示すように、ＩＧＢＴ素子２０と第２電極板４０との間には、はんだ層７２が形成されている。これにより、コレクタ電極２６と第２電極板４０とは電気的に接続されている。   Furthermore, the collector electrode 26 of the IGBT element 20 and the facing surface 41a of the second electrode plate 40 are joined by diffusion bonding with solder (see FIG. 2), and as shown in FIG. A solder layer 72 is formed between the electrode plate 40 and the electrode plate 40. Thereby, the collector electrode 26 and the second electrode plate 40 are electrically connected.

次に、半導体パッケージ１０の組立プロセスについて説明する。   Next, an assembly process of the semiconductor package 10 will be described.

まず、図８に示すように、第２電極板４０上に、はんだシート７２ａを載置し、そのはんだシート７２ａ上にＩＧＢＴ素子２０を載置する。なお、はんだシート７２ａは、Ｓｎ系のはんだにより形成されており、第２電極板４０の対向面４１ａ上及びＩＧＢＴ素子２０の裏面２１ｂのコレクタ電極２６（図２参照）上には、はんだとの濡れ性を向上するためにＮｉ／Ａｕメッキが施されている。積層済みの第２電極板４０及びＩＧＢＴ素子２０を減圧プレス機内に設置し、所定の条件（例えば、プレス圧が４ＭＰａ、温度が２１０℃、減圧が１０Ｔｏｒｒ以下である）で減圧プレスを行う。この条件は、用いるはんだシート７２ａのはんだ組成等に応じて設定される。なお、第２の実施の形態では、例えば、プレス圧が０．５ＭＰａ〜１０Ｍｐａの範囲、温度が１５０℃〜３００℃の範囲、減圧が５０Ｔｏｒｒ以下の範囲で設定される。減圧プレスにより、第２電極板４０の対向面４１ａ上及びＩＧＢＴ素子２０のコレクタ電極２６上のＡｕが拡散するとともにＮｉとＳｎが拡散反応する。これにより、第２電極板４０の対向面４１ａはＩＧＢＴ素子２０のコレクタ電極２６に接合される（図２参照）。   First, as shown in FIG. 8, the solder sheet 72a is placed on the second electrode plate 40, and the IGBT element 20 is placed on the solder sheet 72a. The solder sheet 72a is made of Sn-based solder. The solder sheet 72a is formed on the opposing surface 41a of the second electrode plate 40 and the collector electrode 26 (see FIG. 2) on the back surface 21b of the IGBT element 20 with solder. Ni / Au plating is applied to improve wettability. The laminated second electrode plate 40 and the IGBT element 20 are installed in a vacuum press machine, and a vacuum press is performed under predetermined conditions (for example, the press pressure is 4 MPa, the temperature is 210 ° C., and the vacuum is 10 Torr or less). This condition is set according to the solder composition of the solder sheet 72a to be used. In the second embodiment, for example, the press pressure is set in a range of 0.5 MPa to 10 MPa, the temperature is set in a range of 150 ° C. to 300 ° C., and the reduced pressure is set in a range of 50 Torr or less. By the pressure reduction, Au on the opposing surface 41a of the second electrode plate 40 and the collector electrode 26 of the IGBT element 20 diffuses, and Ni and Sn undergo a diffusion reaction. Thereby, the opposing surface 41a of the 2nd electrode plate 40 is joined to the collector electrode 26 of the IGBT element 20 (refer FIG. 2).

次いで、図９に示すように、第１電極板３０上に絶縁基板５０を載置し、絶縁基板５０の開口部５２にはんだシート７０ａをはめ込むと共に、ＩＧＢＴ素子２０のゲート電極２３（図３参照）と同サイズのペレット状のはんだシート７１ａを絶縁基板５０の接続パット５４（図３参照）上に載置し、ＩＧＢＴ素子２０のエミッタセンス電極２４（図３参照）と同サイズのペレット状のはんだシート７１ａを絶縁基板５０の接続パット５３（図３参照）上に載置する。なお、はんだシート７０ａは絶縁基板５０の厚さより厚いシートであり、はんだシート７１ａは、はんだシート７０ａの厚さと絶縁基板５０の厚さとの差と同じ厚さを有するシートである。また、はんだシート７０ａ、７１ａは、Ｓｎ系のはんだにより形成されており、第１電極板３０の対向面３１ａ上、さらに、ＩＧＢＴ素子２０の表面２１ａのエミッタ電極２２、ゲート電極２３及びエミッタセンス電極２４の各電極上には、はんだとの濡れ性を向上するためにＮｉ／Ａｕメッキが施されている。   Next, as shown in FIG. 9, the insulating substrate 50 is placed on the first electrode plate 30, the solder sheet 70 a is fitted into the opening 52 of the insulating substrate 50, and the gate electrode 23 of the IGBT element 20 (see FIG. 3). ) Is placed on the connection pad 54 (see FIG. 3) of the insulating substrate 50, and the pellet-like solder sheet 71a of the same size as the emitter sense electrode 24 (see FIG. 3) of the IGBT element 20 is placed. The solder sheet 71a is placed on the connection pad 53 (see FIG. 3) of the insulating substrate 50. The solder sheet 70a is a sheet thicker than the thickness of the insulating substrate 50, and the solder sheet 71a is a sheet having the same thickness as the difference between the thickness of the solder sheet 70a and the thickness of the insulating substrate 50. Also, the solder sheets 70a and 71a are formed of Sn-based solder, and the emitter electrode 22, the gate electrode 23, and the emitter sense electrode on the opposing surface 31a of the first electrode plate 30 and further on the surface 21a of the IGBT element 20 are used. On each of the 24 electrodes, Ni / Au plating is applied in order to improve wettability with solder.

その後、絶縁基板５０上に、はんだシート７０ａ及びはんだシート７１ａを介して、ＩＧＢＴ素子２０が絶縁基板５０に対向するように接合済みのＩＧＢＴ素子２０及び第２電極板４０を載置する。このとき、位置決めは、はんだシート７０ａとＩＧＢＴ素子２０のエミッタ電極２２とを対向させ、はんだシート７１ａとＩＧＢＴ素子２０のゲート電極２３及びエミッタセンス電極２４とを対向させるように行われる（図３参照）。積層済みのＩＧＢＴ素子２０、第１電極板３０、第２電極板４０及び絶縁基板５０を減圧プレス機内に設置し、前述の条件と同じ条件で減圧プレスを行う。減圧プレスにより、第１電極板３０の対向面３１ａ上及びＩＧＢＴ素子２０の各電極上のＡｕが拡散するとともにＮｉとＳｎが拡散反応する。これにより、第１電極板３０の対向面３１ａはＩＧＢＴ素子２０のエミッタ電極２２に接合され、絶縁基板５０の各接続パット５３、５４はＩＧＢＴ素子２０のゲート電極２３及びエミッタセンス電極２４にそれぞれ接合される（図３参照）。このようにして、図７に示すような半導体パッケージ１０が完成する。   Thereafter, the bonded IGBT element 20 and the second electrode plate 40 are placed on the insulating substrate 50 via the solder sheet 70a and the solder sheet 71a so that the IGBT element 20 faces the insulating substrate 50. At this time, positioning is performed such that the solder sheet 70a and the emitter electrode 22 of the IGBT element 20 are opposed to each other, and the solder sheet 71a and the gate electrode 23 and the emitter sense electrode 24 of the IGBT element 20 are opposed to each other (see FIG. 3). ). The stacked IGBT element 20, the first electrode plate 30, the second electrode plate 40, and the insulating substrate 50 are placed in a vacuum press machine, and vacuum pressing is performed under the same conditions as described above. By the pressure reduction, Au on the opposing surface 31a of the first electrode plate 30 and each electrode of the IGBT element 20 diffuses, and Ni and Sn undergo a diffusion reaction. Thereby, the opposing surface 31a of the first electrode plate 30 is joined to the emitter electrode 22 of the IGBT element 20, and the connection pads 53 and 54 of the insulating substrate 50 are joined to the gate electrode 23 and the emitter sense electrode 24 of the IGBT element 20, respectively. (See FIG. 3). Thus, the semiconductor package 10 as shown in FIG. 7 is completed.

このように第２の実施の形態に係る半導体パッケージ１０によれば、各電極間を接続するはんだ接合を拡散接合にすることによって、はんだの溶融を防止し、はんだ層７０、７１、７２の厚さを制御することが可能になるので、半導体パッケージ１０が備える第１電極板３０と第２電極板４０との平行度を保つことができ、さらに、半導体パッケージ１０の厚さも一定にすることができる。その結果として、複数の半導体パッケージ１０を組み合わせてモジュール化する場合にも、各半導体パッケージ１０が備える第１電極板３０と第２電極板４０との平行度の不均一や各半導体パッケージ１０の厚さの不均一等に依存する不具合を生じさせずに半導体モジュールを製造することができる。   As described above, according to the semiconductor package 10 according to the second embodiment, the melting of the solder layers 70, 71, 72 is prevented by preventing the solder from melting by making the solder joints connecting the electrodes diffusion bonding. Therefore, the parallelism between the first electrode plate 30 and the second electrode plate 40 included in the semiconductor package 10 can be maintained, and the thickness of the semiconductor package 10 can be made constant. it can. As a result, even when a plurality of semiconductor packages 10 are combined to form a module, the parallelism between the first electrode plate 30 and the second electrode plate 40 included in each semiconductor package 10 and the thickness of each semiconductor package 10 are reduced. A semiconductor module can be manufactured without causing problems that depend on unevenness and the like.

（第３の実施の形態）
本発明の第３の実施の形態について図１０を参照して説明する。 (Third embodiment)
A third embodiment of the present invention will be described with reference to FIG.

本発明の第３の実施の形態は、基本的に第２の実施の形態と同じであり、第３の実施の形態では、第２の実施の形態と異なる部分について説明する。   The third embodiment of the present invention is basically the same as the second embodiment. In the third embodiment, parts different from the second embodiment will be described.

第３の実施の形態と第２の実施の形態との相違点は、図１０に示すように、半導体パッケージ１０において、第１電極板３０と第２電極板４０との間にＩＧＢＴ素子２０を囲むように設けられた樹脂部８０を備えている点である。   As shown in FIG. 10, the difference between the third embodiment and the second embodiment is that the IGBT element 20 is disposed between the first electrode plate 30 and the second electrode plate 40 in the semiconductor package 10. It is a point provided with the resin part 80 provided so that it might surround.

樹脂部８０は、第１電極板３０と第２電極板４０との間の空間に樹脂を充填することにより、ＩＧＢＴ素子２０の周囲に設けられている。これにより、第１電極板３０と第２電極板４０とは固着されており、ＩＧＢＴ素子２０の周囲は樹脂部８０により覆われている。   The resin portion 80 is provided around the IGBT element 20 by filling the space between the first electrode plate 30 and the second electrode plate 40 with resin. Accordingly, the first electrode plate 30 and the second electrode plate 40 are fixed, and the periphery of the IGBT element 20 is covered with the resin portion 80.

このように第３の実施の形態に係る半導体パッケージ１０によれば、第１電極板３０と第２電極板４０との間の空間に樹脂部８０を設けることによって、半導体パッケージ１０の機械的な強度が向上するので、外部からの衝撃等によるＩＧＢＴ素子２０の破損を防止することができる。その結果として、半導体パッケージ１０の部品信頼性を向上させることができる。   As described above, according to the semiconductor package 10 according to the third embodiment, by providing the resin portion 80 in the space between the first electrode plate 30 and the second electrode plate 40, Since the strength is improved, the IGBT element 20 can be prevented from being damaged by an external impact or the like. As a result, the component reliability of the semiconductor package 10 can be improved.

（第４の実施の形態）
本発明の第４の実施の形態について図１１を参照して説明する。 (Fourth embodiment)
A fourth embodiment of the present invention will be described with reference to FIG.

本発明の第４の実施の形態は、基本的に第１の実施の形態と同じであり、第４の実施の形態では、第１の実施の形態と異なる部分について説明する。   The fourth embodiment of the present invention is basically the same as the first embodiment. In the fourth embodiment, parts different from the first embodiment will be described.

第４の実施の形態と第１の実施の形態との相違点は、図１１に示すように、ＩＧＢＴ素子２０と第１電極板３０との間に応力緩和特性及び導電性を有する応力緩和層８５を備えており、第２電極板４０が応力緩和特性及び導電性を有する応力緩和層８６を具備している点である。   The difference between the fourth embodiment and the first embodiment is that, as shown in FIG. 11, a stress relaxation layer having stress relaxation characteristics and conductivity between the IGBT element 20 and the first electrode plate 30. 85, and the second electrode plate 40 includes a stress relaxation layer 86 having stress relaxation characteristics and conductivity.

応力緩和層８５は、第１電極板３０の基板本体３１上の突起部３２として基板本体３１上に設けられており、突起部本体３２ａ、３２ｂの中間層として突起部本体３２ａ、３２ｂにより挟まれている。突起部本体３２ａは基板本体３１にはんだ接合により接合されている。これにより、突起部本体３２ａと基板本体３１との間には、はんだ層７３が形成されている。また、応力緩和層８６は、第２電極板４０の基板本体４１中に中間層として設けられている。   The stress relaxation layer 85 is provided on the substrate body 31 as the protrusions 32 on the substrate body 31 of the first electrode plate 30, and is sandwiched between the protrusion bodies 32a and 32b as an intermediate layer of the protrusion bodies 32a and 32b. ing. The protrusion body 32a is joined to the substrate body 31 by solder joint. Thereby, a solder layer 73 is formed between the protrusion main body 32 a and the substrate main body 31. The stress relaxation layer 86 is provided as an intermediate layer in the substrate body 41 of the second electrode plate 40.

応力緩和層８５、８６は、銅等の導電性を有する導電性材料により形成されている。また、応力緩和層８５、８６は、網目状に線材を設けることにより断面網目形状に形成されているが、これに限るものではない。この応力緩和層８５、８６は、フレキシブル（柔軟）に応力を緩和する。   The stress relaxation layers 85 and 86 are formed of a conductive material having conductivity such as copper. Moreover, although the stress relaxation layers 85 and 86 are formed in a cross-sectional mesh shape by providing a wire material in a mesh shape, it is not limited to this. The stress relaxation layers 85 and 86 relieve stress flexibly.

このように第４の実施の形態に係る半導体パッケージ１０によれば、応力緩和層８５、８６を設けることによって、応力を緩和することが可能になるので、応力によるＩＧＢＴ素子２０の破損を防止することができる。その結果として、半導体パッケージ１０の部品信頼性を向上させることができる。   As described above, according to the semiconductor package 10 according to the fourth embodiment, since the stress can be relieved by providing the stress relieving layers 85 and 86, damage to the IGBT element 20 due to the stress is prevented. be able to. As a result, the component reliability of the semiconductor package 10 can be improved.

また、半導体パッケージ１０の製造工程において、図８及び図９に示すように、外力が加わる場合等でも、その外力によるＩＧＢＴ素子２０の破損を防止することができる。その結果として、半導体パッケージ１０を製造する際の製造上の歩留まりの低下を抑えることができる。   Further, in the manufacturing process of the semiconductor package 10, as shown in FIGS. 8 and 9, even when an external force is applied, the IGBT element 20 can be prevented from being damaged by the external force. As a result, a decrease in manufacturing yield when manufacturing the semiconductor package 10 can be suppressed.

さらに、複数の半導体パッケージ１０を組み合わせてモジュール化する場合にも、その半導体モジュールの製造工程において半導体パッケージ１０に加わる外力に起因する半導体パッケージ１０の破損、特にＩＧＢＴ素子２０の破損を防止することができる。その結果として、半導体モジュールを製造する際の製造上の歩留まりの低下を抑えることができる。   Furthermore, even when a plurality of semiconductor packages 10 are combined to form a module, damage to the semiconductor package 10 caused by external force applied to the semiconductor package 10 in the manufacturing process of the semiconductor module, particularly damage to the IGBT element 20 can be prevented. it can. As a result, it is possible to suppress a decrease in manufacturing yield when manufacturing the semiconductor module.

また、応力緩和層８５、８６は断面網目状に形成されていることから、簡単な構成でフレキシブルに応力を緩和することができる。   In addition, since the stress relaxation layers 85 and 86 are formed in a cross-sectional mesh shape, the stress can be flexibly relaxed with a simple configuration.

（第５の実施の形態）
本発明の第５の実施の形態について図１２を参照して説明する。 (Fifth embodiment)
A fifth embodiment of the present invention will be described with reference to FIG.

本発明の第５の実施の形態は、基本的に第１の実施の形態と同じであり、第５の実施の形態では、第１の実施の形態と異なる部分について説明する。   The fifth embodiment of the present invention is basically the same as the first embodiment. In the fifth embodiment, parts different from the first embodiment will be described.

第５の実施の形態と第１の実施の形態との相違点は、図１２に示すように、第１電極板３０が応力緩和特性及び導電性を有する応力緩和層８５を具備しており、第２電極板４０が応力緩和特性及び導電性を有する応力緩和層８６を具備している点である。   The difference between the fifth embodiment and the first embodiment is that, as shown in FIG. 12, the first electrode plate 30 includes a stress relaxation layer 85 having stress relaxation characteristics and conductivity. The second electrode plate 40 is provided with a stress relaxation layer 86 having stress relaxation characteristics and conductivity.

応力緩和層８５は、第１電極板３０の基板本体３１中に中間層として設けられており、基板本体３１上の突起部３２として機能する。また、応力緩和層８６は、第２電極板４０の基板本体４１中に中間層として設けられている。   The stress relaxation layer 85 is provided as an intermediate layer in the substrate body 31 of the first electrode plate 30 and functions as the protrusion 32 on the substrate body 31. The stress relaxation layer 86 is provided as an intermediate layer in the substrate body 41 of the second electrode plate 40.

応力緩和層８５、８６は、銅等の導電性を有する導電性材料により形成されている。また、応力緩和層８５、８６は、網目状に線材を設けることにより断面網目形状に形成されているが、これに限るものではない。この応力緩和層８５、８６は、フレキシブル（柔軟）に応力を緩和する。   The stress relaxation layers 85 and 86 are formed of a conductive material having conductivity such as copper. Moreover, although the stress relaxation layers 85 and 86 are formed in a cross-sectional mesh shape by providing a wire material in a mesh shape, it is not limited to this. The stress relaxation layers 85 and 86 relieve stress flexibly.

このように第５の実施の形態に係る半導体パッケージ１０によれば、応力緩和層８５、８６を設けることによって、応力を緩和することが可能になるので、応力によるＩＧＢＴ素子２０の破損を防止することができる。その結果として、半導体パッケージ１０の部品信頼性を向上させることができる。   As described above, according to the semiconductor package 10 according to the fifth embodiment, by providing the stress relaxation layers 85 and 86, the stress can be relaxed, and therefore the IGBT element 20 is prevented from being damaged by the stress. be able to. As a result, the component reliability of the semiconductor package 10 can be improved.

また、半導体パッケージ１０の製造工程において、図８及び図９に示すように、外力が加わる場合等でも、その外力によるＩＧＢＴ素子２０の破損を防止することができる。その結果として、半導体パッケージ１０を製造する際の製造上の歩留まりの低下を抑えることができる。   Further, in the manufacturing process of the semiconductor package 10, as shown in FIGS. 8 and 9, even when an external force is applied, the IGBT element 20 can be prevented from being damaged by the external force. As a result, a decrease in manufacturing yield when manufacturing the semiconductor package 10 can be suppressed.

さらに、複数の半導体パッケージ１０を組み合わせてモジュール化する場合にも、その半導体モジュールの製造工程において半導体パッケージ１０に加わる外力に起因する半導体パッケージ１０の破損、特にＩＧＢＴ素子２０の破損を防止することができる。その結果として、半導体モジュールを製造する際の製造上の歩留まりの低下を抑えることができる。   Furthermore, even when a plurality of semiconductor packages 10 are combined to form a module, damage to the semiconductor package 10 caused by external force applied to the semiconductor package 10 in the manufacturing process of the semiconductor module, particularly damage to the IGBT element 20 can be prevented. it can. As a result, it is possible to suppress a decrease in manufacturing yield when manufacturing the semiconductor module.

（第６の実施の形態）
本発明の第６の実施の形態について図１３を参照して説明する。 (Sixth embodiment)
A sixth embodiment of the present invention will be described with reference to FIG.

本発明の第６の実施の形態は、基本的に第１の実施の形態と同じであり、第６の実施の形態では、第１の実施の形態と異なる部分について説明する。   The sixth embodiment of the present invention is basically the same as the first embodiment, and in the sixth embodiment, parts different from the first embodiment will be described.

第６の実施の形態と第１の実施の形態との相違点は、図１３に示すように、ＩＧＢＴ素子２０と第１電極板３０との間に応力緩和特性及び導電性を有する応力緩和層８７を備えており、ＩＧＢＴ素子２０と第２電極板４０との間に応力緩和特性及び導電性を有する応力緩和層８８を備えている点である。   The difference between the sixth embodiment and the first embodiment is that, as shown in FIG. 13, a stress relaxation layer having stress relaxation characteristics and conductivity between the IGBT element 20 and the first electrode plate 30. 87, and a stress relaxation layer 88 having stress relaxation characteristics and conductivity is provided between the IGBT element 20 and the second electrode plate 40.

応力緩和層８７は、第１電極板３０の基板本体３１上の突起部３２として基板本体３１上に設けられており、突起部本体３２ａ、３２ｂの中間層として突起部本体３２ａ、３２ｂにより挟まれている。突起部本体３２ａは基板本体３１にはんだ接合により接合されている。これにより、突起部本体３２ａと基板本体３１との間には、はんだ層７３が形成されている。   The stress relaxation layer 87 is provided on the substrate body 31 as the protrusions 32 on the substrate body 31 of the first electrode plate 30, and is sandwiched between the protrusion bodies 32a and 32b as an intermediate layer of the protrusion bodies 32a and 32b. ing. The protrusion body 32a is joined to the substrate body 31 by solder joint. Thereby, a solder layer 73 is formed between the protrusion main body 32 a and the substrate main body 31.

また、応力緩和層８８は、応力緩和電極４１ｂ中に中間層として設けられている。応力緩和電極４１ｂはＩＧＢＴ素子２０と第２電極板４０との間にはんだ接合により接合されている。これにより、ＩＧＢＴ素子２０と応力緩和電極４１ｂとの間には、はんだ層７２が形成されており、第２電極板４０と応力緩和電極４１ｂとの間には、はんだ層７４が形成されている。   The stress relaxation layer 88 is provided as an intermediate layer in the stress relaxation electrode 41b. The stress relaxation electrode 41b is joined between the IGBT element 20 and the second electrode plate 40 by solder joint. Thus, a solder layer 72 is formed between the IGBT element 20 and the stress relaxation electrode 41b, and a solder layer 74 is formed between the second electrode plate 40 and the stress relaxation electrode 41b. .

応力緩和層８７、８８は、銅等の導電性を有する導電性材料により形成されている。また、応力緩和層８７、８８は、細い銅線を布のように織り込むことによって銅細線ストラップとして形成されているが、これに限るものではない。この応力緩和層８７、８８は、フレキシブル（柔軟）に応力、特にＩＧＢＴ素子２０、第１電極板３０及び第２電極板４０の熱膨張による応力を緩和する。   The stress relaxation layers 87 and 88 are formed of a conductive material having conductivity such as copper. Moreover, although the stress relaxation layers 87 and 88 are formed as a copper fine wire strap by weaving a thin copper wire like cloth, it is not limited to this. The stress relaxation layers 87 and 88 relieve stress flexibly, particularly stress due to thermal expansion of the IGBT element 20, the first electrode plate 30, and the second electrode plate 40.

このように第６の実施の形態に係る半導体パッケージ１０によれば、応力緩和層８７、８８を設けることによって、応力を緩和することが可能になるので、応力によるＩＧＢＴ素子２０の破損を防止することができる。その結果として、半導体パッケージ１０の部品信頼性を向上させることができる。   As described above, according to the semiconductor package 10 according to the sixth embodiment, by providing the stress relaxation layers 87 and 88, the stress can be relieved, so that the IGBT element 20 is prevented from being damaged by the stress. be able to. As a result, the component reliability of the semiconductor package 10 can be improved.

また、半導体パッケージ１０の製造工程において、図８及び図９に示すように、外力が加わる場合等でも、その外力によるＩＧＢＴ素子２０の破損を防止することができる。その結果として、半導体パッケージ１０を製造する際の製造上の歩留まりの低下を抑えることができる。   Further, in the manufacturing process of the semiconductor package 10, as shown in FIGS. 8 and 9, even when an external force is applied, the IGBT element 20 can be prevented from being damaged by the external force. As a result, a decrease in manufacturing yield when manufacturing the semiconductor package 10 can be suppressed.

さらに、複数の半導体パッケージ１０を組み合わせてモジュール化する場合にも、その半導体モジュールの製造工程において半導体パッケージ１０に加わる外力に起因する半導体パッケージ１０の破損、特にＩＧＢＴ素子２０の破損を防止することができる。その結果として、半導体モジュールを製造する際の製造上の歩留まりの低下を抑えることができる。   Furthermore, even when a plurality of semiconductor packages 10 are combined to form a module, damage to the semiconductor package 10 caused by external force applied to the semiconductor package 10 in the manufacturing process of the semiconductor module, particularly damage to the IGBT element 20 can be prevented. it can. As a result, it is possible to suppress a decrease in manufacturing yield when manufacturing the semiconductor module.

（第７の実施の形態）
本発明の第７の実施の形態について図１４及び図１５を参照して説明する。なお、第７の実施の形態では、前述の第１ないし第６のいずれかの実施の形態に係る半導体パッケージ１０を備える半導体モジュール１１の一例について説明する。 (Seventh embodiment)
A seventh embodiment of the present invention will be described with reference to FIGS. In the seventh embodiment, an example of a semiconductor module 11 including the semiconductor package 10 according to any of the first to sixth embodiments will be described.

図１４及び図１５に示すように、第７の実施の形態に係る半導体モジュール１１は、第１ないし第６のいずれかの実施の形態に係る複数の半導体パッケージ１０と、複数のＦＲＤ素子（高速用整流素子）１２と、導電性を有し各半導体パッケージ１０及び各ＦＲＤ素子１２を挟持するように設けられた第１導電部材９１及び第２導電部材９２と、その第１導電部材９１及び第２導電部材９２が絶縁シートや絶縁板等の絶縁体９３を介して設けられた放熱板９４とを備えている。   As shown in FIGS. 14 and 15, the semiconductor module 11 according to the seventh embodiment includes a plurality of semiconductor packages 10 according to any one of the first to sixth embodiments, and a plurality of FRD elements (high-speed). Rectifying element) 12, a first conductive member 91 and a second conductive member 92 which have conductivity and are provided so as to sandwich each semiconductor package 10 and each FRD element 12, and the first conductive member 91 and the first conductive member 91 The two conductive members 92 include a heat sink 94 provided via an insulator 93 such as an insulating sheet or an insulating plate.

半導体パッケージ１０と導電部材９１、９２とは、はんだ接合により接合されており、半導体パッケージ１０と導電部材９１、９２とは電気的に接続されている。また、ＦＲＤ素子１２と導電部材９１、９２とは、はんだ接合により接合されており、ＦＲＤ素子１２と導電部材９１、９２とは電気的に接続されている。これにより、半導体パッケージ１０と導電部材９１、９２との間には、はんだ層７５が形成されており、ＦＲＤ素子１２と導電部材９１、９２との間にも、はんだ層７５が形成されている。ここで、はんだ接合は溶融接合である。   The semiconductor package 10 and the conductive members 91 and 92 are joined by solder bonding, and the semiconductor package 10 and the conductive members 91 and 92 are electrically connected. Further, the FRD element 12 and the conductive members 91 and 92 are joined by solder bonding, and the FRD element 12 and the conductive members 91 and 92 are electrically connected. Thereby, a solder layer 75 is formed between the semiconductor package 10 and the conductive members 91 and 92, and a solder layer 75 is also formed between the FRD element 12 and the conductive members 91 and 92. . Here, the solder joint is a melt joint.

導電部材９１、９２は、導電性を有し各半導体パッケージ１０及び各ＦＲＤ素子１２の共通の電極部材として機能し、さらに、熱伝導性を有し放熱部材としても機能する。ここで、第１導電部材９１は半導体パッケージ１０の第１電極板３０（図１参照）と接続されており、エミッタ電極ブロックとして機能する。また、第２導電部材９２は半導体パッケージ１０の第２電極板４０（図１参照）と接続されており、コレクタ電極ブロックとして機能する。   The conductive members 91 and 92 have conductivity and function as a common electrode member for each semiconductor package 10 and each FRD element 12, and further have thermal conductivity and function as a heat dissipation member. Here, the first conductive member 91 is connected to the first electrode plate 30 (see FIG. 1) of the semiconductor package 10 and functions as an emitter electrode block. The second conductive member 92 is connected to the second electrode plate 40 (see FIG. 1) of the semiconductor package 10 and functions as a collector electrode block.

このように第７の実施の形態に係る半導体モジュール１１によれば、第１ないし第６のいずれかの実施の形態に係る半導体パッケージ１０により得られる効果と同様の効果を得ることができる。   As described above, according to the semiconductor module 11 according to the seventh embodiment, the same effect as that obtained by the semiconductor package 10 according to any one of the first to sixth embodiments can be obtained.

（第８の実施の形態）
本発明の第８の実施の形態について図１６及び図１７を参照して説明する。 (Eighth embodiment)
An eighth embodiment of the present invention will be described with reference to FIGS.

本発明の第８の実施の形態は、基本的に第７の実施の形態と同じであり、第８の実施の形態では、第７の実施の形態と異なる部分について説明する。   The eighth embodiment of the present invention is basically the same as the seventh embodiment, and in the eighth embodiment, parts different from the seventh embodiment will be described.

第８の実施の形態と第７の実施の形態との相違点は、半導体モジュール１１において、はんだ層７５を形成するはんだ接合が拡散接合である点である。   The difference between the eighth embodiment and the seventh embodiment is that, in the semiconductor module 11, the solder joint for forming the solder layer 75 is a diffusion joint.

ここで、半導体モジュール１１の組立プロセスについて説明する。   Here, an assembly process of the semiconductor module 11 will be described.

まず、図１６に示すように、第２導電部材９２上に、はんだシート７５ａを介して複数の半導体パッケージ１０及び複数のＦＲＤ素子１２を載置し、さらに、その各半導体パッケージ１０及び各ＦＲＤ素子１２上にはんだシート７５ａを介して第１導電部材９１を載置する。この積層済みの第１導電部材９１、半導体パッケージ１０、ＦＲＤ素子１２及び第２導電部材９２を減圧プレス機内に設置し、所定の条件（例えば、プレス圧が４ＭＰａ、温度が２１０℃、減圧が１０Ｔｏｒｒ以下である）で減圧プレスを行う。この条件は、用いるはんだシート７５ａのはんだ組成等に応じて設定される。なお、第６の実施の形態では、例えば、プレス圧が０．５ＭＰａ〜１０Ｍｐａの範囲、温度が１５０℃〜３００℃の範囲、減圧が５０Ｔｏｒｒ以下の範囲で設定される。減圧プレスによる拡散接合により、各半導体パッケージ１０及び各ＦＲＤ素子１２は導電部材９１、９２に接合される。   First, as shown in FIG. 16, the plurality of semiconductor packages 10 and the plurality of FRD elements 12 are placed on the second conductive member 92 via the solder sheet 75a, and each of the semiconductor packages 10 and each of the FRD elements is further mounted. The first conductive member 91 is placed on the solder sheet 75a. The laminated first conductive member 91, semiconductor package 10, FRD element 12, and second conductive member 92 are placed in a vacuum press machine, and predetermined conditions (for example, the press pressure is 4 MPa, the temperature is 210 ° C., and the reduced pressure is 10 Torr). The pressure reduction press is performed in the following. This condition is set according to the solder composition of the solder sheet 75a to be used. In the sixth embodiment, for example, the press pressure is set in a range of 0.5 MPa to 10 MPa, the temperature is set in a range of 150 ° C. to 300 ° C., and the reduced pressure is set in a range of 50 Torr or less. Each semiconductor package 10 and each FRD element 12 are bonded to the conductive members 91 and 92 by diffusion bonding using a vacuum press.

次いで、図１７に示すように、放熱板９４上に絶縁体９３を介して、半導体パッケージ１０及びＦＲＤ素子１２を挟持した各導電部材９１、９２を載置する。この積層状態の放熱板９４を加熱プレス機内に設置し、所定の条件で加熱プレスを行う。加熱プレスによる絶縁体９３の溶融により、各導電部材９１、９２と放熱板９４とは接合される。これにより、図１４及び図１５に示すような半導体モジュール１１が完成する。   Next, as shown in FIG. 17, the conductive members 91 and 92 sandwiching the semiconductor package 10 and the FRD element 12 are placed on the heat sink 94 via the insulator 93. The laminated heat sink 94 is installed in a heat press machine, and heat press is performed under predetermined conditions. The conductive members 91 and 92 and the heat radiating plate 94 are joined by melting the insulator 93 by the heating press. Thereby, the semiconductor module 11 as shown in FIGS. 14 and 15 is completed.

このように第８の実施の形態に係る半導体モジュール１１によれば、第１ないし第６のいずれかの実施の形態に係る半導体パッケージ１０により得られる効果と同様の効果を得ることができる。さらに、半導体パッケージ１０と導電部材９１、９２とをはんだによる拡散接合により接合することによって、はんだの溶融を防止し、半導体パッケージ１０と導電部材９１、９２とを溶融はんだ接合により接合した場合におけるはんだの凝固収縮に起因する半導体パッケージ１０の破損、特にＩＧＢＴ素子２０の破損を防止することができる。その結果として、半導体モジュール１１を製造する際の製造上の歩留まりの低下を抑えることができる。   As described above, according to the semiconductor module 11 according to the eighth embodiment, the same effect as that obtained by the semiconductor package 10 according to any one of the first to sixth embodiments can be obtained. Further, the semiconductor package 10 and the conductive members 91 and 92 are joined by diffusion bonding using solder to prevent melting of the solder, and the solder when the semiconductor package 10 and the conductive members 91 and 92 are joined by molten solder joining. It is possible to prevent damage to the semiconductor package 10 due to solidification shrinkage, particularly damage to the IGBT element 20. As a result, it is possible to suppress a decrease in manufacturing yield when the semiconductor module 11 is manufactured.

（第９の実施の形態）
本発明の第９の実施の形態について図１８を参照して説明する。 (Ninth embodiment)
A ninth embodiment of the present invention will be described with reference to FIG.

本発明の第９の実施の形態は、基本的に第７又は第８の実施の形態と同じであり、第９の実施の形態では、第７又は第８の実施の形態と異なる部分について説明する。   The ninth embodiment of the present invention is basically the same as the seventh or eighth embodiment. In the ninth embodiment, parts different from the seventh or eighth embodiment will be described. To do.

第９の実施の形態と第７又は第８の実施の形態との相違点は、図１８に示すように、半導体モジュール１１において、第１導電部材９１と第２導電部材９２との間に半導体モジュール１１を囲むように設けられた樹脂部８１を備えている点である。   The difference between the ninth embodiment and the seventh or eighth embodiment is that the semiconductor module 11 includes a semiconductor between the first conductive member 91 and the second conductive member 92, as shown in FIG. The resin portion 81 is provided so as to surround the module 11.

樹脂部８１は、第１導電部材９１と第２導電部材９２との間の空間に樹脂を充填することにより、各半導体パッケージ１０及び各ＦＲＤ素子１２（図１５参照）の周囲に設けられている。これにより、第１導電部材９１と第２導電部材９２とは固着されており、各半導体パッケージ１０及び各ＦＲＤ素子１２の周囲は樹脂部８１により覆われている。なお、樹脂は、半導体パッケージ１０と各導電部材９１、９２との接合（図１６参照）が行われた後であって加熱プレス（図１７参照）が行われる前に、第１導電部材９１と第２導電部材９２との間の空間に充填される。   The resin portion 81 is provided around each semiconductor package 10 and each FRD element 12 (see FIG. 15) by filling the space between the first conductive member 91 and the second conductive member 92 with resin. . Thereby, the first conductive member 91 and the second conductive member 92 are fixed, and the periphery of each semiconductor package 10 and each FRD element 12 is covered with the resin portion 81. The resin is bonded to the first conductive member 91 after the bonding of the semiconductor package 10 and each of the conductive members 91 and 92 (see FIG. 16) and before the heating press (see FIG. 17) is performed. The space between the second conductive member 92 is filled.

このように第９の実施の形態に係る半導体モジュール１１によれば、第１導電部材９１と第２導電部材９２との間の空間に樹脂部８１を設けることによって、半導体モジュール１１の機械的な強度が向上するので、外部からの衝撃等による半導体パッケージ１０の破損、特にＩＧＢＴ素子２０の破損を防止することができる。その結果として、半導体モジュール１１の部品信頼性を向上させることができる。   As described above, according to the semiconductor module 11 according to the ninth embodiment, by providing the resin portion 81 in the space between the first conductive member 91 and the second conductive member 92, the mechanical module of the semiconductor module 11 is provided. Since the strength is improved, it is possible to prevent the semiconductor package 10 from being damaged, particularly the IGBT element 20 from being damaged by an external impact or the like. As a result, the component reliability of the semiconductor module 11 can be improved.

特に、接合済みの半導体パッケージ１０及び各導電部材９１、９２を放熱板９４上に設けて加熱プレスを行う前に、第１導電部材９１と第２導電部材９２との間の空間に樹脂部８１が設けられているので、加熱プレスによる半導体パッケージ１０の破損、特にＩＧＢＴ素子２０の破損を防止することができる。その結果として、半導体モジュール１１を製造する製造上の歩留まりの低下を抑えることができる。   In particular, the resin portion 81 is provided in the space between the first conductive member 91 and the second conductive member 92 before the bonded semiconductor package 10 and the respective conductive members 91 and 92 are provided on the heat sink 94 and heat-pressed. Therefore, the semiconductor package 10 can be prevented from being damaged by the heating press, particularly the IGBT element 20 can be prevented from being damaged. As a result, a decrease in manufacturing yield for manufacturing the semiconductor module 11 can be suppressed.

最後に、本発明は、前述の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更し得ることは勿論である。また、前述の実施形態に示されている複数の構成要素の適宜な組み合わせにより、種々の発明を形成することができる。例えば、前述の実施形態に示されている全構成要素からいくつかの構成要素を削除してもよい。さらに、異なる実施形態に係る構成要素を適宜組み合わせてもよい。   Finally, the present invention is not limited to the above-described embodiment, and various changes can be made without departing from the scope of the invention. Further, various inventions can be formed by appropriately combining a plurality of components shown in the above-described embodiments. For example, you may delete some components from all the components shown by the above-mentioned embodiment. Furthermore, constituent elements according to different embodiments may be appropriately combined.

本発明の第１の実施の形態に係る半導体パッケージを示す斜視図である。1 is a perspective view showing a semiconductor package according to a first embodiment of the present invention. 図１に示す半導体パッケージを示す分解斜視図である。It is a disassembled perspective view which shows the semiconductor package shown in FIG. 図１に示す半導体パッケージが備える絶縁基板及びＩＧＢＴ素子を示す分解斜視図である。FIG. 2 is an exploded perspective view showing an insulating substrate and an IGBT element included in the semiconductor package shown in FIG. 1. 図１に示す半導体パッケージが備える絶縁基板及び第１電極板を示す分解斜視図である。FIG. 2 is an exploded perspective view showing an insulating substrate and a first electrode plate included in the semiconductor package shown in FIG. 1. 図１に示す半導体パッケージが備える絶縁基板及び第１電極板を示す斜視図である。FIG. 2 is a perspective view showing an insulating substrate and a first electrode plate included in the semiconductor package shown in FIG. 1. 図１に示す半導体パッケージを示すＡ−Ａ線断面図である。FIG. 2 is a cross-sectional view taken along line AA showing the semiconductor package shown in FIG. 1. 本発明の第２の実施の形態に係る半導体パッケージを示すＡ−Ａ線断面図である。It is the sectional view on the AA line which shows the semiconductor package which concerns on the 2nd Embodiment of this invention. 図７に示す半導体パッケージの製造工程を説明する第１の工程断面図である。FIG. 8 is a first process cross-sectional view illustrating a manufacturing process of the semiconductor package shown in FIG. 7. 図７に示す半導体パッケージの製造工程を説明する第２の工程断面図である。FIG. 8 is a second process cross-sectional view illustrating the manufacturing process of the semiconductor package shown in FIG. 7. 本発明の第３の実施の形態に係る半導体パッケージを示すＡ−Ａ線断面図である。It is an AA line sectional view showing a semiconductor package concerning a 3rd embodiment of the present invention. 本発明の第４の実施の形態に係る半導体パッケージを示すＡ−Ａ線断面図である。It is an AA line sectional view showing a semiconductor package concerning a 4th embodiment of the present invention. 本発明の第５の実施の形態に係る半導体パッケージを示すＡ−Ａ線断面図である。It is the sectional view on the AA line which shows the semiconductor package which concerns on the 5th Embodiment of this invention. 本発明の第６の実施の形態に係る半導体パッケージを示すＡ−Ａ線断面図である。It is an AA line sectional view showing a semiconductor package concerning a 6th embodiment of the present invention. 本発明の第７の実施の形態に係る半導体モジュールを示す側面図である。It is a side view which shows the semiconductor module which concerns on the 7th Embodiment of this invention. 図１４に示す半導体モジュールを示す平面図である。FIG. 15 is a plan view showing the semiconductor module shown in FIG. 14. 本発明の第８の実施の形態に係る半導体モジュールの製造工程を説明する第１の工程側面図である。It is a 1st process side view explaining the manufacturing process of the semiconductor module which concerns on the 8th Embodiment of this invention. 本発明の第８の実施の形態に係る半導体モジュールの製造工程を説明する第２の工程側面図である。It is a 2nd process side view explaining the manufacturing process of the semiconductor module which concerns on the 8th Embodiment of this invention. 本発明の第９の実施の形態に係る半導体モジュールを示す側面図である。It is a side view which shows the semiconductor module which concerns on the 9th Embodiment of this invention. 本発明の先行技術に係る半導体パッケージの一例を示す斜視図である。It is a perspective view which shows an example of the semiconductor package which concerns on the prior art of this invention.

符号の説明Explanation of symbols

１０…半導体パッケージ、１１…半導体モジュール、２０…半導体素子（ＩＧＢＴ素子）、２１ａ…第１主面（表面）、２１ｂ…第２主面（裏面）、２２…第１電力端子（エミッタ電極）、２３…制御端子（ゲート電極）、２４…制御端子（エミッタセンス電極）、２６…第２電力端子（コレクタ電極）、３０…第１電極板、３１ａ…第１電力電極（対向面）、３２…第１電力電極（突起部）、４０…第２電極板、４１ａ…第２電力電極（対向面）、５０…絶縁基板、５１ａ…突出部（引出部）、５１ｃ…固定パット、５２…開口部、５３，５４…制御電極（接続パット）、５７，５８…外部接続端子、６１…スペーサ（はんだ被覆ボール）、８０，８１…樹脂部、８５，８６，８７，８８…応力緩和層、９１…第１導電部材、９２…第２導電部材
DESCRIPTION OF SYMBOLS 10 ... Semiconductor package, 11 ... Semiconductor module, 20 ... Semiconductor element (IGBT element), 21a ... 1st main surface (front surface), 21b ... 2nd main surface (back surface), 22 ... 1st power terminal (emitter electrode), 23 ... Control terminal (gate electrode), 24 ... Control terminal (emitter sense electrode), 26 ... Second power terminal (collector electrode), 30 ... First electrode plate, 31a ... First power electrode (opposing surface), 32 ... First power electrode (projection), 40 ... second electrode plate, 41a ... second power electrode (opposing surface), 50 ... insulating substrate, 51a ... protrusion (leading portion), 51c ... fixed pad, 52 ... opening 53, 54 ... control electrodes (connection pads), 57, 58 ... external connection terminals, 61 ... spacers (solder coated balls), 80, 81 ... resin parts, 85, 86, 87, 88 ... stress relaxation layers, 91 ... First conductive member, 92 ... second conductor Member

Claims (16)

主面に第１電力端子及び制御端子を有し、前記主面に対向する裏面に第２電力端子を有する板状の半導体素子と、
前記半導体素子の前記主面に対向させて設けられ、前記第１電力端子にはんだ接合により接続された第１電力電極を有する第１電極板と、
前記半導体素子の前記裏面に対向させて設けられ、前記第２電力端子にはんだ接合により接続された第２電力電極を有する第２電極板と、
前記半導体素子と前記第１電極板との間に設けられ、前記制御端子にはんだ接合により接続された制御電極を有する絶縁基板と、
を備えることを特徴とする半導体パッケージ。 A plate-like semiconductor element having a first power terminal and a control terminal on the main surface, and having a second power terminal on the back surface facing the main surface;
A first electrode plate having a first power electrode provided facing the main surface of the semiconductor element and connected to the first power terminal by soldering;
A second electrode plate having a second power electrode provided facing the back surface of the semiconductor element and connected to the second power terminal by soldering;
An insulating substrate provided between the semiconductor element and the first electrode plate and having a control electrode connected to the control terminal by soldering;
A semiconductor package comprising: 前記絶縁基板は、前記半導体素子、前記第１電極板及び前記第２電極板の各外周縁よりも外側に突出する突出部を備え、この突出部上に前記制御端子に接続された外部接続端子を具備していることを特徴とする請求項１に記載の半導体パッケージ。   The insulating substrate includes a protruding portion that protrudes outward from outer peripheral edges of the semiconductor element, the first electrode plate, and the second electrode plate, and an external connection terminal connected to the control terminal on the protruding portion. The semiconductor package according to claim 1, further comprising: 前記第１電力電極は、前記半導体素子側に向けて突起する突起部であり、
前記絶縁基板は、前記突起部が通過する開口部又は切欠部を具備していることを特徴とする請求項１に記載の半導体パッケージ。 The first power electrode is a protrusion that protrudes toward the semiconductor element side,
The semiconductor package according to claim 1, wherein the insulating substrate includes an opening or a notch through which the protrusion passes. 前記絶縁基板は、前記第１電極板と対向する面に固定パットを有しており、
前記第１電極板と前記固定パットとは、はんだ接合により接合されていることを特徴とする請求項１に記載の半導体パッケージ。 The insulating substrate has a fixed pad on a surface facing the first electrode plate,
The semiconductor package according to claim 1, wherein the first electrode plate and the fixed pad are joined by solder joint. 前記第２電極板及び前記絶縁基板の各外周縁は前記半導体素子の外周縁よりも外側に設定されており、
前記第２電極板と前記絶縁基板との間に前記半導体素子の外周縁よりも外側に位置付けられて設けられ、前記第２電極板と前記絶縁基板との間の離間距離を一定に保持するスペーサを備えることを特徴とする請求項１に記載の半導体パッケージ。 Each outer peripheral edge of the second electrode plate and the insulating substrate is set outside the outer peripheral edge of the semiconductor element,
A spacer provided between the second electrode plate and the insulating substrate and positioned outside the outer peripheral edge of the semiconductor element, and maintains a constant distance between the second electrode plate and the insulating substrate. The semiconductor package according to claim 1, further comprising: 前記スペーサは、表面に金属材を備え、前記第２電極板及び前記絶縁基板の少なくとも一方にはんだ接合により接合されていることを特徴とする請求項５に記載の半導体パッケージ。   The semiconductor package according to claim 5, wherein the spacer includes a metal material on a surface thereof and is bonded to at least one of the second electrode plate and the insulating substrate by solder bonding. 前記スペーサは電気的受動素子を内蔵するチップ部品であることを特徴とする請求項５記載の半導体装置。 6. The semiconductor device according to claim 5, wherein the spacer is a chip component having a built-in electrical passive element. 前記はんだ接合は拡散接合であることを特徴とする請求項１に記載の半導体パッケージ。   The semiconductor package according to claim 1, wherein the solder bonding is diffusion bonding. 前記第１電極板と前記第２電極板との間に前記半導体素子を囲むように設けられた樹脂部を更に備えることを特徴とする請求項１に記載の半導体パッケージ。   The semiconductor package according to claim 1, further comprising a resin portion provided so as to surround the semiconductor element between the first electrode plate and the second electrode plate. 応力緩和特性及び導電性を有する応力緩和層を更に備えることを特徴とする請求項１に記載の半導体パッケージ。   The semiconductor package according to claim 1, further comprising a stress relaxation layer having stress relaxation characteristics and conductivity. 前記第１電極板は、応力緩和特性及び導電性を有する応力緩和層を具備していることを特徴とする請求項１に記載の半導体パッケージ。   The semiconductor package according to claim 1, wherein the first electrode plate includes a stress relaxation layer having stress relaxation characteristics and conductivity. 前記第２電極板は、応力緩和特性及び導電性を有する応力緩和層を具備していることを特徴とする請求項１に記載の半導体パッケージ。   The semiconductor package according to claim 1, wherein the second electrode plate includes a stress relaxation layer having stress relaxation characteristics and conductivity. 前記応力緩和層は、断面網目状に形成されていることを特徴とする請求項１０ないし１２のいずれか一に記載の半導体パッケージ。   The semiconductor package according to claim 10, wherein the stress relaxation layer is formed in a cross-sectional mesh shape. 請求項１乃至１３のいずれかに記載の半導体パッケージと、
導電性を有し、前記半導体パッケージを挟持するようにそれぞれ設けられた第１導電部材及び第２導電部材と、
を備えることを特徴とする半導体モジュール。 A semiconductor package according to any one of claims 1 to 13,
A first conductive member and a second conductive member each having electrical conductivity and provided so as to sandwich the semiconductor package;
A semiconductor module comprising: 前記半導体パッケージと前記第１導電部材とは、はんだ接合により接続されており、
前記半導体パッケージと前記第２導電部材とは、はんだ接合により接続されており、
前記はんだ接合は拡散接合であることを特徴とする請求項１４に記載の半導体モジュール。 The semiconductor package and the first conductive member are connected by solder bonding,
The semiconductor package and the second conductive member are connected by solder bonding,
The semiconductor module according to claim 14, wherein the solder joint is a diffusion joint. 前記第１導電部材と前記第２導電部材との間に前記半導体パッケージを囲むように設けられた樹脂部を更に備えることを特徴とする請求項１４に記載の半導体モジュール。   The semiconductor module according to claim 14, further comprising a resin portion provided so as to surround the semiconductor package between the first conductive member and the second conductive member.
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