JP2007049217A - ネットワークシステム - Google Patents

Abstract

【課題】携帯機器のコントローラとカメラやＬＣＤなどの周辺デバイスを接続する信号線の本数を削減し、データを効率良く転送するための手段を提供する。
【解決手段】コントローラ７のインタフェース回路１の送信ポートとＬＣＤ８のインタフェース回路２の受信ポートとを接続し、ＬＣＤ８のインタフェース回路２の送信ポートとＬＣＤ９のインタフェース回路３の受信ポートとを接続し、以後同様にインタフェース回路を縦続接続し、最終のカメラ１２のインタフェース回路６の送信ポートとコントローラ７のインタフェース回路１の受信ポートを接続することでリングネットワークを構成する。
【選択図】 図１

Description

本発明は携帯機器におけるＣＰＵなどのコントローラと表示パネルやカメラなどの周辺デバイスとの接続技術に関する。

一般の携帯機器において、ＣＰＵなどのコントローラと表示パネルやカメラなどの周辺デバイスとの間は数本の制御信号と数本のデータ信号とで接続されている。パネル部を折りたたむ形式の筐体では、通常は本体側にコントローラが、パネル部に表示パネルやカメラなどを実装することが多い。このような実装形式においては、二つの筐体を繋ぎ止めるヒンジ部に表示パネルやカメラとコントローラを接続する信号線を通さなければならない。

一般にカメラや液晶パネルとコントローラとの間には、同期信号とデータ線と制御信号線を合わせて２０本以上の信号線が存在する。これらが狭いヒンジ部を通るために、実装上の問題となっている。また、数ＭＨｚ以上の信号を通すため、これらの信号線から発生する雑音が問題となる。加えて多数の線を同じ場所に集中させて通すため、信号同士が干渉して信号が劣化することが問題となる。これらの問題を避けるためにシールド線を使うこともあるが、狭い場所を通すために極細線とする必要があり、コストアップの要因となっていた。このようなことから従来、携帯機器と周辺デバイスのインタフェースとして、低振幅差動信号や電流モードで伝送するシリアルインタフェースが使用されている（例えば、非特許文献１参照）。

図２５は従来の差動信号を用いたシリアルインタフェースの構成例を示す図である。図２５において、コントローラ５００はＬＣＤ５０１とカメラ５０２用にそれぞれ別個のインタフェース回路５０３と５０５を持つ。インタフェース回路５０３は送信機能だけで、クロックに同期してシリアル化された表示データをＬＣＤ５０１に送出する。ＬＣＤ５０１のインタフェース回路５０４は受信機能だけで、インタフェース回路５０３から送出された表示データを受け取る。インタフェース回路５０５は送受信機能を持つ。送受信データは共に同じクロック信号に同期している。送信側は主としてカメラ５０２に制御データを送るために用いられる。受信側は主としてカメラ５０２から画像データを受け取るためのものである。インタフェース回路５０６の送信側はインタフェース回路５０５からのクロックに同期させて上記画像データを出力する。

図２６は、この差動信号によるシリアルインタフェースを用いて、送受信を全て独立した系で構成した場合を示す図である。図２６において、コントローラ５１０の送信用インタフェース回路５１３の出力がＬＣＤ５１１の受信用インタフェース回路５１６に接続されている。同じく送信用インタフェース回路５１４はカメラ５１２の受信用インタフェース回路５１７に接続される。また、カメラ５１２からのデータをコントローラ５１０に送るための系が送信用インタフェース回路５１５と受信用インタフェース回路５１８となる。
携帯電話向け高速シリアル伝送の実力を実デバイスで評価、ＣＱ出版社、デザインウェーブマガジン、２００５年２月号

上記従来技術において、表示パネルの場合はコントローラから制御データと画像データを受け取り表示するため、データの流れは片方向である。一方カメラは本体側から制御データを受け取って画像データを送出するため、データの流れは双方向になる。すなわち、表示パネルでは片方向のデータ線が、カメラでは双方向のデータ線がそれぞれ必要となり、１０本程度の信号線が必要となる。パネル部にスピーカや操作スイッチを実装するような場合には、さらに信号線が増える。

また、コントローラにおけるカメラからのデータ受信部については、信号を取り込むタイミングは送信系と同じクロックを使うことになる。ところが、カメラからのデータ出力はコントローラ出力クロックに対して遅延したものにならざるを得ない。従って、この遅延を無視できる程度のクロック周波数までしか用いることができない。これを避けるための構成が図２６であるが、カメラからコントローラに送信する系統にもクロック線が余計に必要になる。

本発明は、携帯機器と周辺デバイスをリングネットワークで接続する形態を提案するものであり、それによりヒンジ部を通る信号線の本数を削減することを目的とする。

本発明は、送信ポート及び受信ポートを有する制御デバイスと、送信ポート及び受信ポートを有し、縦続接続された複数の被制御デバイスとを備え、前記制御デバイスの送信ポートと縦続接続された始端の被制御デバイスの受信ポートとが接続され、縦続接続された終端の被制御デバイスの送信ポートと前記制御デバイスの受信ポートとが接続されたものである。この構成によれば、制御デバイスと被制御デバイスがリングネットワーク状に接続されるため、多くの被制御デバイスが接続される場合にも、信号線の本数を増やさずに全体を最小限の信号線で接続することができる。

本発明において、前記制御デバイスから送出されるデータの受信量が最も多い被制御デバイスが縦続接続構成の始端に配置され、前記制御デバイスへ送出するデータの送信量が最も多い被制御デバイスが縦続接続構成の終端に配置されるものである。この構成によれば、例えば制御デバイスであるコントローラに被制御デバイスであるカメラと表示パネルが接続されている場合に、表示パネルはコントローラから大量のデータを受け取り、カメラはコントローラに大量のデータを送出するので、表示パネルを始端の被制御デバイスとして接続し、カメラを終端の被制御デバイスとして接続することにより、全体のビットレートを低く抑えることができる。

本発明において、前記被制御デバイスは、自己宛データを加工せずに次段へ送出する。また、前記被制御デバイスは、自己宛データを無効データに置き換え又は新たなデータを付加して次段へ送出する。また、前記被制御デバイスは、無効データを新たなデータに置き換えて次段に送出する。

本発明において、前記制御デバイスは、前記被制御デバイスに対する差動出力の双方を規定の閾値以下あるいは規定の閾値以上に固定して前記被制御デバイスに対して休止状態を通知する機能を備え、前記被制御デバイスは、差動入力の双方が規定の閾値以下あるいは規定の閾値以上の固定値であることを検出して休止状態に移行する機能と、次段への差動出力の双方を規定の閾値以下あるいは規定の閾値以上に固定する機能とを備える。この構成によれば、送信ポートと受信ポート間の差動信号のレベルにより休止状態への出入りを容易に制御することができるため、特別なインタフェースを設けずにスムーズに休止状態へ遷移することができる。

本発明において、前記送信ポートと前記受信ポートとの間のインターフェースに搭載される電流モード伝送手段及び電圧モード伝送手段と、高速クロックで動作する場合は前記電流モード伝送を選択し、低速クロックで動作する場合は前記電圧モード伝送を選択する選択手段とを備える。例えば、カメラや液晶パネルを有する携帯機器において、発生するデータ量は少ない状態では低速モードに切り換えてビットレートを下げることが望ましい。このとき、低速モードで使うクロックは極めて低い周波数で十分であり、高速モード時のＰＬＬで対応させるのは現実的でない。上記構成によれば、低速クロックで動作する場合には通常のＣＭＯＳドライバによる電圧伝送に切り換えることができるため、高速モードと低速モードを備える場合においてクロック回路のコスト低減を図ることができる。

本発明において、前記制御デバイスは前記電流モード伝送と前記電圧モード伝送とを切り替える情報を前記被制御デバイスに対して送信する。

本発明によれば、制御デバイスと被制御デバイスがリングネットワーク状に接続されるため、多くの被制御デバイスが接続される場合にも、信号線の本数を増やさずに全体を最小限の信号線で接続することができる。

（実施形態１）
図１は本発明の第１の実施形態に係るネットワークの構成を示す図である。図１において、全体を制御する制御デバイスであるコントローラ７は送信系（送信ポート）と受信系（受信ポート）とが独立しているインタフェース回路１を持っている。また、被制御デバイスとして、表示パネルであるＬＣＤ８とＬＣＤ９、音声入出力回路１０、操作スイッチ１１、カメラ１２は、それぞれが同様のインタフェース回路２、３、４、５、６を内蔵している。被制御デバイスは縦続接続されており、コントローラ７の送信ポートと縦続接続された始端のＬＣＤ８の受信ポートとが接続され、縦続接続された終端のカメラ６の送信ポートとコントローラ７の受信ポートとが接続されている。ＬＣＤ８はコントローラ７から送出されるデータを最も多く受信する被制御デバイスであり、カメラ６はコントローラ７へ最も多くデータを送信する被制御デバイスである。

図２は本発明の実施形態におけるフレームフォーマットを示す図である。フレームは最初の同期パターン、次のデバイスＩＤ、それに続くデータ領域、最後の誤り制御符号で構成される。デバイスＩＤ（以下、ＩＤ）はそのフレームの有効データの有無や宛先デバイスを示す。誤り制御符号については系全体の誤り率に応じて、符号自体の有無または誤り訂正能力を決定する。当然、受信データの誤り率が系全体の動作に影響しない程度に抑えられる場合は誤り制御符号を含む必要はない。

図３は本発明の実施形態におけるフレームフォーマットに従って各デバイスから送出されるデータ並びの例を示した図である。図３において、（１）はコントローラ７から送出されるデータである。先頭にカメラを制御するデータ、次に音声系を制御するデータと音声出力データ、その後にＬＣＤ９への表示データ、次にＬＣＤ８への表示データが並ぶ。合計でＭ＋Ｎ＋２フレームを周期として構成されている。

ＬＣＤ８は（１）のデータを受けてＩＤを参照し、１番目からＭ＋２番目まではＬＣＤ８へのデータではないので加工せずにそのまま後段のデバイスに送出する。そしてＭ＋２番目からＭ＋Ｎ＋２番目までをＬＣＤ８へのデータと判定してデータを受け取るとともに、空きフレームであることを示すＩＤに置き換えて後段のデバイスに送出する。その結果、ＬＣＤ９が受信するデータ並びは（２）のようになる。ＬＣＤ９もＬＣＤ８と同様にＩＤを参照してデータを処理する。その結果、ＬＣＤ９から送出されて音声入出力回路１０が受信するデータ並びは（３）のようになる。音声入出力回路１０の動作も上記と同様である。ただし、マイク１３からの音声をデータとしてコントローラ７に返すために、２番目のフレームのデータをマイク１３の音声データに入れ替えて後段に送出する。その結果、送出されるデータは（４）のようなデータ並びとなる。

次に、操作スイッチ１１は（４）のデータを受けて、３番目の空きフレームをスイッチ操作検知データを含むフレームに置き換えて次段に送出する。その結果、送出されるデータは（５）のようなデータとなる。最後にカメラ１２は（５）のデータを受けて、４番目以降の空きフレームを撮影した画像データを含むフレームに置き換えてコントローラ７に戻す。そのデータ並びが（６）である。以上のようなコントローラと周辺デバイスの接続形態を採用することで、全体として送受信に要する信号線を大幅に減らすことができる。

次に、コントローラ７のインタフェース回路１について説明する。図４はインタフェース回路１の構成を示すブロック図である。図４において、内部バスインタフェース回路３１はＣＰＵやＤＭＡＣとのインタフェースを受け持つ。この回路を介して、コントローラのメモリから送信バッファ２７へ、または受信バッファ２５からコントローラのメモリへのデータ転送が行われる。

送信系は基準信号発生回路２６の出力を基準として動作する。内部バスインタフェース回路３１を介して送信バッファ２７に蓄えられたデータは、順次パラレル／シリアル変換回路２８によりシリアルデータに変換される。次に誤り制御符号付加回路２９を通して誤り制御符号が付加され、同期パターン付加回路３０を通って同期パターンが付加されて送信データとして送出される。併せて基準信号発生回路２６から送信クロックが出力される。受信系は受信クロックを基準として動作する。ただし、受信クロックは入力回路２０のＰＬＬを通して受信クロックの乱れを抑圧したものを受信系のクロック信号として用いる。

まず、同期パターン検出回路２２は受信したシリアルデータから同期パターンを抽出してフレームの同期を確立する。これを元にして、基準信号発生回路２１は各種の基準信号を発生する。そして誤り制御回路２３は、入力されるデータ列と誤り制御符号を使ってデータ誤りを訂正する。訂正処理がなされたシリアルデータはシリアル／パラレル変換回路２４でパラレルデータ列に変換されて受信バッファ２５に蓄えられる。なお、受信系の同期パターン検出回路２２は、コントローラの送信端から各被制御デバイスを通ってコントローラの受信端までの遅延がクロック周期に対して無視できる範囲であれば省略可能である。

次に、被制御側の各インタフェース回路２、３、４、５、６について説明する。図５はこのインタフェース回路の構成を示すブロック図である。図５において、インタフェース回路で受信されたクロックは入出力回路４１のＰＬＬを通してクロックの乱れを抑圧され、基準信号発生回路４６に入力される。

ＩＤ判定・同期パターン検出回路４３は受信データから同期パターンを抽出してフレームの同期を確立する。これを元にして基準信号発生回路４６は各種の基準信号を発生する。また、ＩＤ判定・同期パターン検出回路４３は同期パターンに続くＩＤを解釈して自分に送信されているフレームかどうかを判定する機能も受け持つ。同期が確立されて、かつ自分宛てに送信されているフレームであった場合は、受信データは誤り制御回路４４を通してデータ誤りが訂正された後、シリアル／パラレル変換回路４５によりパラレルデータに変換されてメモリ・レジスタ４０に格納される。

パラレル／シリアル変換回路４７はメモリ・レジスタ４０からデータを取り出してシリアルデータ列に変換する。このシリアルデータは誤り制御符号付加回路４８を通って誤り制御符号が付加され、ＩＤ・同期パターン付加回路４９を通って送信データとして送出される。

受信したフレームが自分宛てに送信されているものでない場合は、受信したデータをそのまま送信データとして送出する。そのためのセレクタが５０である。またシフトレジスタ４２は、ＩＤ判定・同期パターン検出回路４３において判定が完了するまでの時間を補償するためのものである。

なお、先に記述した通り、受信データの誤り率が系全体の動作に影響しない程度に抑えられる場合は誤り制御符号を含む必要はない。その場合は各インタフェース回路に設けられている誤り制御関連の回路は不要である。また、この例ではクロック系の誤動作を回避するために受信したクロックの乱れを入出力回路のＰＬＬにより抑圧している。クロックの乱れが系全体に対して無視し得る場合にはＰＬＬも不要である。

（実施形態２）
第２の実施形態はコントローラに接続されている各ブロックを休止する状態を想定したものである。通常動作状態では受信回路が非飽和動作しているために、各信号はある程度のオフセット電圧を持っている。本実施形態では、休止状態に遷移させる場合に強制的に信号振幅を電源電圧まで広げる。これにより受信系は休止状態に入ることを判定することができる。

このときの信号波形を図６に示す。図６において、（１）は強制的に０Ｖレベルに落とした場合の波形であり、（２）は強制的に電源電圧レベルまで上げた場合の波形である。いずれの場合も被制御デバイスはＶＴを検知レベルとすることで、休止状態か動作状態かを判定する。制御デバイスと被制御デバイスの基本的な接続形態は図１と同じであるが、図６（２）の場合は、コントローラは図７に示すような送信回路を持つ。休止状態に移行させる場合は、コントローラは差動ドライバ６０と６１の動作を停止するとともに、短絡用トランジスタ６４から６７をオンにして信号を電源電圧に引き上げる。

次に、本実施形態での被制御デバイス側の送受信回路を図８に示す。クロックの乱れを除去するＰＬＬ９０と、データを受信する差動コンパレータ８９、差動ドライバ６２と６３が、通常動作状態で使われる回路となる。そして、各信号の雑音除去のためのＣＲ積分回路８０から８３がＶＴを基準としたコンパレータ８４から８７に接続され、コンパレータ８４から８７の出力が休止状態を判定するＡＮＤゲート８８に接続される。ＡＮＤゲート８８の出力がスタンバイ信号となり、ＰＬＬ９０、差動コンパレータ８９、差動ドライバ６２と６３を制御する。また、この信号は短絡用トランジスタ６８から７１にも接続される。

クロックおよびデータ線の全てのレベルがＶＴを超えると、コンパレータ８４から８７出力全てが真になり、ＡＮＤゲート８８出力が真になる。その結果、スタンバイ信号が接続されている各回路の動作が遮断される。また、短絡用トランジスタ６８から７１がオン状態となり、出力信号レベルを電源電圧近傍まで引き上げて固定する。これが次段の被制御デバイスに伝達される。

（実施形態３）
カメラや液晶パネルを有する携帯機器において、カメラ撮影、ＬＣＤ表示、音声出力といった状態でなければ、発生するのはスイッチ操作の検知程度であるため情報量は少ない。第３の実施形態は、このようなときにビットレートを下げる低速モードを加えたものである。ただし低速モードで使うクロック周波数は、例えば時計用に一般的に用いられる３２ｋＨｚ程度で十分である。一方、高速モードの場合は数十ＭＨｚを超える。これを一つのＰＬＬで対応させるのは現実的でない。そこで本実施形態では、高速モードの場合は差動電流モードで伝送し、低速モードの場合は通常のＣＭＯＳドライバによる電圧伝送に切り換える。

図９は本実施形態におけるネットワークの構成を示す図である。図９において、コントローラ１００は出力インタフェース回路１０３と入力インタフェース回路１０４を内蔵し、被制御デバイスであるＬＣＤ１０１とカメラ１０２は、それぞれ入出力インタフェース回路１０５および１０６を内蔵している。

これらは実施形態１と同様に、コントローラ１００の送信クロックとデータがＬＣＤ１０１に送られ、それがＬＣＤ１０１からカメラ１０２を通ってコントローラ１００の受信クロックとデータとして戻ってくる形で接続される。また、コントローラ１００は高速モードか低速モードかを示す信号ＴＸＭＯＤＥを出力し、これがＬＣＤ１０１のＲＸＭＯＤＥに入り、ＬＣＤ１０１からＴＸＭＯＤＥとして出力され、カメラ１０２のＲＸＭＯＤＥとして入力され、それがカメラ１０２からＴＸＭＯＤＥとして出力され、コントローラ１００のＲＸＭＯＤＥに戻ってくる。

図１０はコントローラ１００の出力回路を示す図である。ここで、動作モード信号がＬＯＷレベルのときは低速モードで、ＨＩＧＨレベルのときは高速モードである。また、ＣＲ積分回路１１７とヒステリシスコンパレータ１１８とＯＲゲート１１９を通して動作モード信号のＨＩＧＨ期間を延長させたドライバ制御信号がある。ここで、ドライバ制御信号のＨＩＧＨ期間を延長させているのは、低速モードから高速モードに、または高速モードから低速モードに切り換える際に、終端抵抗を接続するタイミングと開放するタイミングを調整するためである。この点については後述する。

送信クロックＴＸＣＬＫ＋には３ステートバッファ１１０と差動ドライバ１１４の＋側出力が接続され、ＴＸＣＬＫ−には３ステートインバータ１１２と差動ドライバ１１４の−側出力が接続される。送信データＴＸＤ＋とＴＸＤ−にも同様に３ステートバッファ１１１、３ステートインバータ１１３、差動ドライバ１１５の出力が接続される。そして３ステートバッファ１１０と１１１、３ステートインバータ１１２と１１３は、出力制御端子がＬＯＷレベルのとき能動状態で、出力制御端子がＨＩＧＨレベルのときは出力端子が高インピーダンス状態になる。一方、差動ドライバ１１４と１１５は、出力制御端子がＬＯＷレベルのときは出力端子が高インピーダンス状態に、出力制御端子がＨＩＧＨレベルのときは能動状態となる。

これらの出力制御端子は前述したドライバ制御信号に接続されているため、ドライバ制御信号がＬＯＷのときは３ステートバッファ１１０と１１１、３ステートインバータ１１２と１１３が動作し、かつ差動ドライバ１１４と１１５の出力は高インピーダンス状態になる。その結果、ＴＸＣＬＫ＋とＴＸＣＬＫ−、ＴＸＤ＋とＴＸＤ−は３ステートバッファ１１０と１１１、３ステートインバータ１１２と１１３により駆動される。逆に動作モード信号がＨＩＧＨのときは。ＴＸＣＬＫ＋、ＴＸＣＬＫ−、ＴＸＤ＋、ＴＸＤ−は差動ドライバ１１４と１１５により駆動される。

次に、図１１にコントローラ１００の入力回路を示す。図１１においても動作モード信号はＬＯＷレベルのときに低速モードを、ＨＩＧＨレベルのときに高速モードを示している。受信される動作モード信号ＲＸＭＯＤＥは、ＣＲ積分回路１３６を通って雑音分を除去され、ヒステリシスコンパレータ１３７にて受信系動作モード信号となる。この信号は終端抵抗制御信号としても用いられる。

クロックＲＸＣＬＫ＋とＲＸＣＬＫ−には、スイッチ１２２を介して終端抵抗１２０が、スイッチ１２４を介してＣＲ積分回路１２６と１２７が接続されている。加えてミキサ１３２が接続される。このＣＲ積分回路１２６と１２７は雑音除去を目的とするものである。さらに、ＣＲ積分回路１２６と１２７の出力は差動ヒステリシスコンパレータ１３０に接続される。

データＲＸＤ＋とＲＸＤ−には、スイッチ１２３を介して終端抵抗１２１が、スイッチ１２５を介してＣＲ積分回路１２８と１２９が接続されている。加えて差動コンパレータ１３５が接続される。このＣＲ積分回路１２８と１２９も雑音除去を目的とするものである。さらに、ＣＲ積分回路１２８と１２９の出力は差動ヒステリシスコンパレータ１３１に接続される。

スイッチ１２２と１２３は、動作モード信号がＬＯＷのときオフ、動作モード信号がＨＩＧＨのときオン状態である。そしてスイッチ１２４と１２５は、動作モード信号がＨＩＧＨのときオフ状態、ＬＯＷのときオン状態になる。また、動作モード信号がＬＯＷのときは、ＰＬＬ１３２と差動コンパレータ１３５は停止状態になり、差動ヒステリシスコンパレータ１３０と１３１は動作状態になる。ＨＩＧＨのときは逆にＰＬＬ１３２と差動コンパレータ１３５が動作し、差動ヒステリシスコンパレータ１３０と１３１は停止状態になる。

動作モード信号がＬＯＷすなわち低速モードのときは、スイッチ１２２と１２３がオフなので終端抵抗１２０と１２１は信号線から切り離される。そしてスイッチ１２４と１２５がオン状態なので差動ヒステリシスコンパレータ１３０がクロックを受信し、差動ヒステリシスコンパレータ１３１がデータを受信する。これらが低速モードのときのクロックとデータとなる。動作モード信号がＨＩＧＨすなわち高速モードのときは、スイッチ１２２と１２３がオンになって信号線は終端抵抗１２０と１２１により終端される。スイッチ１２４と１２５はオフ状態でＣＲ積分回路１２６から１２９は信号から切り離される。そしてＰＬＬ１３２と差動コンパレータ１３５が動作状態になり、クロックはＰＬＬ１３２により再生され、データは差動コンパレータ１３５で受信される。

図１２はＬＣＤ１０１およびカメラ１０２の入出力回路を示すブロック図である。ここでも動作モード信号がＬＯＷレベルのときに低速モードを、ＨＩＧＨレベルのときに高速モードを示す。図１２に示す入出力回路の各部の動作は、次に説明する動作モード信号の入出力回路を除くと、図１０で示したコントローラの出力回路および図１１で示したコントローラの入力回路と同様である。

動作モード信号ＲＸＭＯＤＥは、受信されるとＣＲ積分回路１８０を通って雑音分を除去されてヒステリシスコンパレータ１８２に入るとともに、さらにＣＲ積分回路１８１を通ってヒステリシスコンパレータ１８３に入る。ＣＲ積分回路１８１は、低速モードから高速モードまたは高速モードから低速モードに切り換える際に、終端抵抗を接続するタイミングと開放するタイミングを調整するためである。この点については後述する。

ヒステリシスコンパレータ１８２とヒステリシスコンパレータ１８３の出力はＯＲゲート１８４に入り、ＨＩＧＨ期間が延長されて送信ドライバ制御信号となる。また、ヒステリシスコンパレータ１８２の出力は終端抵抗制御信号および再生した動作モード信号となる。この動作モード信号はバッファ１８５を通ってＴＸＭＯＤＥとして次段の被制御デバイスに送出される。

以上の動作モードに関して、低速モードから高速モードに切り換える際は、送信側の３ステートバッファおよび３ステートインバータが能動状態の間に受信側の終端抵抗が接続されると過大な電流が流れる。これを防止するために、送信側の出力が３ステートバッファおよび３ステートインバータから差動ドライバに切り換わってから、受信側の終端抵抗が接続されるよう制御する必要がある。逆に高速モードから低速モードに切り換わる際は、送信側の出力が差動ドライバから３ステートバッファおよび３ステートインバータに切り換わる前に、受信側の終端抵抗が開放されるよう制御されなければならない。

このようなモード遷移時の信号波形を示したものが図１３と図１４である。図１３は低速モードから高速モードに遷移するときの、図１４は高速モードから低速モードに遷移するときの、それぞれコントローラ１００からＬＣＤ１０１およびカメラ１０２を経由してコントローラ１００に戻ってくるまでの各信号の変化を示したものである。

図１３において、（１）はコントローラ１００の出力回路、（２）はＬＣＤ１０１の入出力回路、（３）はカメラ１０２の入出力回路、（４）はコントローラ１００の入力回路の信号である。図１４においても同様に、（１）はコントローラ１００の出力回路、（２）はＬＣＤ１０１の入出力回路、（３）はカメラ１０２の入出力回路、（４）はコントローラ１００の入力回路の信号である。

ここで、図１１のＣＲ積分回路１３６と図１２のＣＲ積分回路１８０による遅延時間が図１３および図１４のｔ１に該当する。また、図１０のＣＲ積分回路１１７と図１２のＣＲ積分回路１８１による遅延時間が図１３および図１４のｔ２に該当する。図１０のＣＲ積分回路１１７と図１２のＣＲ積分回路１８１の時定数は、モード信号に混入する雑音を積分回路で十分に除去できる値として、ｔ２＞ｔ１×２を目安として選択する。

低速モードから高速モードに切り換える場合は、図１３（１）のように、コントローラ１０１はＴＸＭＯＤＥをＨＩＧＨにして出力を差動ドライバに切り換えて電流伝送モードに移行させるとともに、有効データを含まない空きフレームを送出する。ＬＣＤ１０１においては、図１３（２）のように、受け取ったＲＸＭＯＤＥからｔ１だけ遅延した動作モードおよび終端抵抗制御信号と送信ドライバ制御信号が生成される。同様にカメラ１０２でも、図１３（３）のように、遅延した制御信号が生成される。そしてコントローラ１００には、図１３（４）のように、ＲＸＭＯＤＥがカメラから戻ってきて、これがｔ１だけ遅延した受信系動作モード信号と終端抵抗制御信号となる。ここでカメラ１０２から送信されてくる空きフレームに対して同期が確立すると、全経路のモードが切り換わったことになるので、コントローラはここから所望のデータの送信を開始する。また、動作モードが電流モード伝送に切り換わってから各入力回路の終端抵抗が接続されるので、終端抵抗に過大な電流が流れるという状態は発生しない。

高速モードから低速モードに切り換える場合は、図１４（１）のように、コントローラ１０１はＴＸＭＯＤＥをＬＯＷにし、まず有効データを含まない空きフレームを送出する。そしてｔ２経過してから出力を３ステートバッファおよび３ステートインバータに切り換えて電圧モードに移行させる。ＬＣＤ１０１においては、図１４（２）のように、受け取ったＲＸＭＯＤＥからｔ１だけ遅延した動作モードおよび終端抵抗制御信号と、さらにｔ２だけ延長された送信ドライバ制御信号が生成される。同様にカメラ１０２でも、図１４（３）のように、遅延した制御信号が生成される。

コントローラ１００には、図１３（４）のように、ＲＸＭＯＤＥがカメラから戻ってきて、これがｔ１だけ遅延した受信系動作モード信号と終端抵抗制御信号となる。ここでカメラ１０２から送信されてくる空きフレームに対して同期が確立すると、全経路のモードが切り換わったことになるので、コントローラはここから所望のデータの送信を開始する。また、各入力回路の終端抵抗が開放されてから動作モードが電圧伝送モードに切り換わるので、終端抵抗に過大な電流が流れるという状態は発生しない。以上の構成により、簡単な付加回路で高速モードと低速モードに対応する経路を構築することができる。

なお、クロック系の信号乱れが問題とならない場合には、図１５および図１６に示すように、クロックもＰＬＬの代わりに差動コンパレータで受けるように簡略化してもよい。この場合の全体の接続は図９と同じである。

（実施形態４）
モード切り換え指示をデータとして送信して各被制御デバイスに伝えることもできる。この場合は専用の動作モード制御信号は不要となる。図１７は本発明の第４の実施形態に係るネットワークの構成を示す図であり、コントローラ２７０が被制御デバイスのＬＣＤ２７１とカメラ２７２にモード切り換え指示をデータとして送信する構成である。

コントローラのインタフェース回路は図１８のようになる。設定された動作モードに従って、動作モード信号、モード切り換えが発生したことを示すモード切り換え信号、終端抵抗の制御信号、送信系のドライバ制御信号を送出する動作モード制御回路２９３があり、これにより各部が制御される。モード切り換え信号はフレーム同期回路２８２を一旦初期化するために用いられる。

図１９はコントローラの出力回路の、図２０はコントローラの入力回路の構成である。モード制御に関わる信号がインタフェース回路の動作モード制御回路２９３によって生成されることが、実施の形態３において図１０で示したコントローラの出力回路および図１１で示したコントローラの入力回路との差異になる。

被制御デバイスのインタフェース回路は図２１のようになる。受信データに動作モードが含まれるので、これを受けて動作モード信号、モード切り換えが発生したことを示すモード切り換え信号、終端抵抗の制御信号、送信系のドライバ制御信号を生成する動作モード制御回路３１１がある。コントローラと同様に、モード切り換え信号はフレーム同期回路３０３を初期化するために用いられる。

入出力回路の詳細は図２２の通りである。モード制御に関わる信号がインタフェース回路の動作モード制御回路３１１によって生成されることが、実施の形態３において図１２で示した被制御デバイスの入出力回路との差異になる。

図２３は低速モードから高速モードに遷移するときの各信号を示したものである。終端抵抗制御信号とドライバ制御信号の変化をｔ１だけずらして、出力が差動ドライバに切り換わってからｔ１後に終端抵抗が接続されるようにしている。これにより、動作モードが電流モード伝送に切り換わってから各入力回路の終端抵抗が接続されるので、終端抵抗に過大な電流が流れるという状態は発生しない。

図２４は高速モードから低速モードに切り換わるときの制御信号波形である。図２３と同様に終端抵抗制御信号とドライバ制御信号の変化をｔ１だけずらして、終端抵抗が切り離されてからｔ１後に、出力がバッファおよびインバータに切り換わるようにしている。これにより、各入力回路の終端抵抗が開放されてから動作モードが電圧伝送モードに切り換わるので、終端抵抗に過大な電流が流れるという状態は発生しない。

本発明のネットワークシステムは、制御デバイスと被制御デバイスがリングネットワーク状に接続されるため、多くの被制御デバイスが接続される場合にも、信号線の本数を増やさずに全体を最小限の信号線で接続することができるという効果を有し、携帯機器におけるＣＰＵなどのコントローラと表示パネルやカメラなどの周辺デバイスとの接続技術等として有用である。

本発明の第１の実施形態に係るネットワークの構成を示す図。 本発明の実施形態におけるフレームフォーマットを示す図。 本発明の実施形態におけるフレームフォーマットに従って各デバイスから送出されるデータ並びの例を示す図。 本発明の第１の実施形態における制御デバイス側のインタフェース回路の構成を示すブロック図。 本発明の第１の実施形態における被制御デバイス側のインタフェース回路の構成を示すブロック図。 本発明の第２の実施形態に係るネットワークにおける休止状態に遷移させる場合の波形図。 本発明の第２の実施形態における制御デバイス側の送信回路図。 本発明の第２の実施形態における被制御デバイス側の送受信回路図。 本発明の第３の実施形態に係るネットワークの構成を示す図。 本発明の第３の実施形態における制御デバイス側の出力回路図。 本発明の第３の実施形態における制御デバイス側の入力回路図。 本発明の第３の実施形態における被制御デバイス側の入出力回路図。 本発明の第３の実施形態における低速モードから高速モードに遷移するときの信号波形図。 本発明の第３の実施形態における高速モードから低速モードに遷移するときの信号波形図。 本発明の第３の実施形態において、クロック系の信号乱れが問題とならない場合の制御デバイス側の入力回路図。 本発明の第３の実施形態において、クロック系の信号乱れが問題とならない場合の被制御デバイス側の入出力回路図。 本発明の第４の実施形態に係るネットワークの構成を示す図。 本発明の第４の実施形態における制御デバイス側のインタフェース回路の構成を示すブロック図。 本発明の第４の実施形態における制御デバイス側の出力回路図。 本発明の第４の実施形態における制御デバイス側の入力回路図。 本発明の第４の実施形態における被制御デバイス側のインタフェース回路の構成を示すブロック図。 本発明の第４の実施形態における被制御デバイス側の入出力回路図。 本発明の第４の実施形態における低速モードから高速モードに遷移するときの信号波形図。 本発明の第４の実施形態における高速モードから低速モードに遷移するときの信号波形図。 従来のシリアルインタフェースの構成例を示すブロック図。 従来のシリアルインタフェースの構成例を示すブロック図。

符号の説明

１ コントローラのインタフェース回路
２〜６ 被制御デバイス側のインタフェース回路
７、１００ コントローラ
８、１０１ ＬＣＤ
１０ 音声入出力回路
１１ スイッチ
１２、１０２ カメラ
１３ マイク
１４〜１６ スピーカ
２０ コントローラの入力回路
２１ 受信系基準信号発生回路
２２ 同期パターン検出回路
２３、４４ 誤り制御回路
２４、４５ シリアル／パラレル変換回路
２５ 受信バッファ
２６ 送信系基準信号発生回路
２７ 送信バッファ
２８、４７ パラレル／シリアル変換回路
２９、４８ 誤り制御符号発生・付加回路
３０、４９ 同期パターン発生・付加回路
３１ 内部バスインタフェース回路
３２ クロック源
４０ メモリ・レジスタ
４１ 被制御デバイス側の入出力回路
４２ シフトレジスタ
４３ 同期パターン検出・ＩＤ判定回路
４６ 基準信号発生回路
５０ セレクタ
６０〜６３ 差動ドライバ
６４〜７１ 短絡用トランジスタ
８０〜８３ ＣＲ積分回路
８４〜８７ レベル検出回路
８８ ＡＮＤゲート
８９ 差動コンパレータ
９０ ＰＬＬ
１０３ コントローラの出力インタフェース回路
１０４ コントローラの入力インタフェース回路
１０５、１０６ 被制御デバイス側の入出力インタフェース回路
１１０、１１１、１７０、１７１ スリーステートバッファ
１１２、１１３、１７２、１７３ スリーステートインバータ
１１４、１１５、１７４、１７５ 差動ドライバ
１１６、１８５ バッファ
１１７、１２６〜１２９、１３６、１５６〜１５９、１８０、１８１ ＣＲ積分回路
１１８、１３７、１８２、１８３ ヒステリシスコンパレータ
１１９、１８４ ＯＲゲート
１２０、１２１、１５０、１５１ 終端抵抗
１２２〜１２５、１５２〜１５５ スイッチ
１３０、１３１、１６０、１６１ ヒステリシス差動コンパレータ
１３５、１６５、２００〜２０３ 差動コンパレータ
１３２、１６２ ＰＬＬ
１３８、１３９、１８６、１８７ セレクタ
２７０ コントローラ
２７１ ＬＣＤ
２７２ カメラ
２７３ コントローラの出力インタフェース回路
２７４ コントローラの入力インタフェース回路
２７５、２７６ 被制御デバイスの入出力インタフェース回路
２８０ コントローラの入力回路
２８１ 受信系基準信号発生回路
２８２ 同期パターン検出回路
２８３、３０４ 誤り制御回路
２８４、３０５ シリアル／パラレル変換回路
２８５ 受信バッファ
２８６ 送信系基準信号発生回路
２８７ 送信バッファ
２８８、３０７ パラレル／シリアル変換回路
２８９、３０８ 誤り制御符号発生・付加回路
２９０、３０９ 同期パターン発生・付加回路
２９１ 内部バスインタフェース回路
２９２ クロック源
２９３、３１１ 動作モード制御回路
３００ メモリ・レジスタ
３０１ 被制御デバイス側の入出力回路
３０２ シフトレジスタ
３０３ 同期パターン検出・ＩＤ判定回路
３０６ 基準信号発生回路
３１０ セレクタ
３２０、３２１、３７０、３７１ スリーステートバッファ
３２２、３２３、３７２、３７３ スリーステートインバータ
３２４、３２５、３７４、３７５ 差動ドライバ
３３０、３３１、３５０、３５１ 終端抵抗
３３２〜３３５、３５２〜３５５ スイッチ
３３６〜３３９、３５６〜３５９ ＣＲ積分回路
３４０、３４１、３６０、３６１ ヒステリシス差動コンパレータ
３４２、３６２ ＰＬＬ
３４３、３６５ 差動コンパレータ
３４５、３４６、３６３、３６４ セレクタ
５００、５１０ コントローラ
５０１、５１１ ＬＣＤ
５０２、５１２ カメラ
５０３、５１３〜５１５ インタフェース回路（送信用）
５０４、５１６〜５１８ インタフェース回路（受信用）
５０５、５０６ インタフェース回路（送受信用）

Claims (8)

1. 送信ポート及び受信ポートを有する制御デバイスと、
   送信ポート及び受信ポートを有し、縦続接続された複数の被制御デバイスとを備え、
   前記制御デバイスの送信ポートと縦続接続された始端の被制御デバイスの受信ポートとが接続され、縦続接続された終端の被制御デバイスの送信ポートと前記制御デバイスの受信ポートとが接続されたネットワークシステム。
2. 前記制御デバイスから送出されるデータの受信量が最も多い被制御デバイスが縦続接続構成の始端に配置され、前記制御デバイスへ送出するデータの送信量が最も多い被制御デバイスが縦続接続構成の終端に配置される請求項１記載のネットワークシステム。
3. 前記被制御デバイスは、自己宛データを加工せずに次段へ送出する請求項１記載のネットワークシステム。
4. 前記被制御デバイスは、自己宛データを無効データに置き換え又は新たなデータを付加して次段へ送出する請求項１記載のネットワークシステム。
5. 前記被制御デバイスは、無効データを新たなデータに置き換えて次段に送出する請求項１記載のネットワークシステム。
6. 前記制御デバイスは、前記被制御デバイスに対する差動出力の双方を規定の閾値以下あるいは規定の閾値以上に固定して前記被制御デバイスに対して休止状態を通知する機能を備え、
   前記被制御デバイスは、差動入力の双方が規定の閾値以下あるいは規定の閾値以上の固定値であることを検出して休止状態に移行する機能と、次段への差動出力の双方を規定の閾値以下あるいは規定の閾値以上に固定する機能とを備える請求項１記載のネットワークシステム。
7. 前記送信ポートと前記受信ポートとの間のインターフェースに搭載される電流モード伝送手段及び電圧モード伝送手段と、高速クロックで動作する場合は前記電流モード伝送を選択し、低速クロックで動作する場合は前記電圧モード伝送を選択する選択手段とを備える請求項１記載のネットワークシステム。
8. 前記制御デバイスは前記電流モード伝送と前記電圧モード伝送とを切り替える情報を前記被制御デバイスに対して送信する請求項７記載のネットワークシステム。

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