JP2007027730A - イメージセンサ及びその製造方法 - Google Patents
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Abstract
【課題】高集積、高濃度で浅いピン止め層を有し、表面における欠陥を低減し、単位面積当りの量子効率効果にも優れたフォトダイオード及びその製造方法を提供すること。
【解決手段】所定領域にトレンチが形成された第１導電型の半導体基板と、前記トレンチの底面下部の前記基板内に形成されたフォトダイオード用第２導電型の不純物領域と、前記トレンチに埋め込まれたフォトダイオード用第２導電型の第１のエピタキシャル層と、該第１のエピタキシャル層上に形成された第１導電型の第２のエピタキシャル層とを備えるイメージセンサが提供される。また、第１導電型の半導体基板を形成するステップと、トレンチを形成するステップと、前記トレンチに第２導電型の第１のエピタキシャル層を成長させて埋め込むステップと、前記第１のエピタキシャル層上に第２のエピタキシャル層を形成するステップとを含むことを特徴とするイメージセンサの製造方法が提供される。
【選択図】なし
【解決手段】所定領域にトレンチが形成された第１導電型の半導体基板と、前記トレンチの底面下部の前記基板内に形成されたフォトダイオード用第２導電型の不純物領域と、前記トレンチに埋め込まれたフォトダイオード用第２導電型の第１のエピタキシャル層と、該第１のエピタキシャル層上に形成された第１導電型の第２のエピタキシャル層とを備えるイメージセンサが提供される。また、第１導電型の半導体基板を形成するステップと、トレンチを形成するステップと、前記トレンチに第２導電型の第１のエピタキシャル層を成長させて埋め込むステップと、前記第１のエピタキシャル層上に第２のエピタキシャル層を形成するステップとを含むことを特徴とするイメージセンサの製造方法が提供される。
【選択図】なし
Description
本発明は、半導体製造技術に関し、特に、半導体素子の製造工程のうち、イメージセンサの製造工程に関する。
イメージセンサは、１次元又は２次元以上の光学情報を電気信号に変換する装置である。イメージセンサの種類は大別して、撮像管と固体撮像素子とに分類される。撮像管は、テレビを中心として画像処理技術を駆使した計測、制御、認識などで広く常用され、これにより、応用技術が発展し続けてきた。固体イメージセンサは大きく、ＭＯＳ（metal-oxide-semiconductor）型とＣＣＤ（charge coupled device）型とに分類される。
一方、イメージセンサは、光感知素子としてピンド（Pinned）フォトダイオードを使用しており、ピンドフォトダイオードは、フォトダイオード領域のシリコン−シリコン酸化膜インターフェースの近傍に配置される浅いＰ型ドーピング領域（すなわち、ピン止め層）を使用してインターフェース状態を消滅することによって低い暗電流を維持するためのものである。
図1は、従来の技術に係るイメージセンサの製造工程を示した断面図である。
同図に示すように、Ｐ＋型基板１０１にＰエピタキシャル層１０２が形成された半導体基板１０３に、活性領域と素子分離領域とを分離する素子分離膜１０４を形成する。
次に、前記素子分離膜１０４が形成された半導体基板１０３上にゲート絶縁膜１０５とゲート導電膜１０６を順次蒸着した後、選択的にエッチングしてゲート電極１０７を形成する。
次に、ゲート電極１０７のエッジとセルフアラインメントされるようにＮ型不純物を注入して、フォトダイオードが形成される所定領域に第１の不純物領域１０８を形成する。
次いで、前記ゲート電極１０７の両壁にスペーサ１０９を形成する。
続いて、前記第１の不純物領域１０８と前記ゲート電極１０７の上部の一部を含むイオン注入防止膜を形成させ、高濃度のＰ型不純物を注入させて、前記半導体基板１０３にフローティング拡散領域１１０を形成する。
次いで、前記ゲート電極１０７の両壁に形成された前記スペーサ１０９の一側エッジとセルフアラインメントされるようにＰ型不純物を注入し、第１の不純物領域１０８が形成された前記半導体基板１０３内にピン止め層としての第２の不純物領域１１１を形成する。
この時、前記第２の不純物領域１１１は、ピンドフォトダイオードのピン止め層であって、従来は、イオン注入及びアニリング工程を介して形成されていた。すなわち、非常に低いエネルギーで基板表面にイオン注入を行った後、基板に注入されたドーパントの活性化のためのアニリング工程が行われる。
一方、Ｐ型ドーピング領域（ピン止め層）は、Ｎ型ドーピング領域より相対的にドーピング濃度が高く、シリコン基板の表面で非常に浅く形成されなければならない。ピン止め層のドーピング濃度が高くなければならない理由は、Ｎ型ドーピング領域を完全に空乏（fully depletion）させて光生成効率を極大化しなければならないためである。また、ピン止め層が浅く形成されなければならない理由は、短波長のシリコン層の透過率が非常に低いため、短波長（特に、ブルー系の波長）に対する光感度（sensitivity）を高めるためである。
しかしながら、イオン注入及びアニリング工程によりピン止め層を形成する従来の技術は、イメージセンサが高集積化されるにつれて、高濃度で浅いピン止め層を形成することが難しくなっている。
すなわち、低いエネルギーでイオン注入を行っても、ピン止め層は相対的に高濃度なため、アニリング時にドーパントなどの拡散によってピン止め層の深さ（厚さ）が深くなる。また、一層高集積化された素子においては、最小限のイオン注入エネルギーを使用しても、所望のデザインルールに従うピン止め層の深さが得られず、装備を追加購入又は開発しなければならないという困難さがある。
合わせて、イオン注入法は、工程の特性上、基板の表面に欠陥を発生させるため、このような欠陥がシリコン表面でダングリングボンドとして作用し、ノイズを誘発する原因となる。
本発明は、上記した従来の技術の問題を解決するために提案されたものであって、その第１の目的は、高集積、高濃度及び浅いピン止め層を有するフォトダイオード及びその製造方法を提供することにある。
本発明の第２の目的は、フォトダイオード領域のシリコン基板表面における欠陥を最小化又は除去し、ノイズの少ないフォトダイオード及びその製造方法を提供することにある。
本発明の第３の目的は、単位面積当りの光吸収率が高く、吸収された光量を光電流に変換する量子効果（Quantum Efficiency）にも優れたフォトダイオード及びその製造方法を提供することにある。
そこで、上記の目的を達成するための本発明の一側面によれば、所定領域にトレンチが形成された第１導電型の半導体基板と、前記トレンチの底面下部の前記基板内に形成されたフォトダイオード用第２導電型の不純物領域と、前記トレンチに埋め込まれたフォトダイオード用第２導電型の第１のエピタキシャル層と、該第１のエピタキシャル層上に形成された第１導電型の第２のエピタキシャル層とを備えるイメージセンサが提供される。
また、本発明は、第１導電型の半導体基板を形成するステップと、該半導体基板の所定領域に第２導電型の不純物領域を形成するステップと、前記所定領域を開放するマスクパターンを形成するステップと、該マスクパターンをエッチングバリアとして、前記所定領域の前記基板をエッチングしてトレンチを形成するステップと、前記トレンチに第２導電型の第１のエピタキシャル層を成長させて埋め込むステップと、前記第１のエピタキシャル層上に第２のエピタキシャル層を形成するステップとを含むイメージセンサの製造方法が提供される。
本発明は、Ｐ／Ｎ／Ｐ接合からなるフォトダイオードの上部のＰ型不純物領域である第２のエピタキシャル層を、インシチュー状態でドーピングされたシリコン又はシリコンゲルマニウムエピタキシャル層で形成し、薄く、ドーピングレベルが均一なＰ型不純物領域を確保する。
上記のように、薄く、ドーピングレベルが均一なＰ型不純物領域は、可視光線のうち、ブルー系の短波長から生じるキャリア（Carrier）を確保してセンサ感度を増加させるという効果を奏する。
また、前記Ｐ／Ｎ／Ｐ接合のうち、Ｎ型不純物領域の一部である第１のエピタキシャル層をインシチュー状態でドーピングされたシリコン又はシリコンゲルマニウムエピタキシャル層で形成して、単位面積当りの光吸収率が従来のフォトダイオードと比べて一層高く、吸収された光量を光電流に変換可能な量子効果も高い新しい形態のフォトダイオードを製造する。
特に、可視光領域において問題となっているブルー領域の光電変換効率を設計変更して、レイアウト（Layout）の追加変更無しに実現可能なことから、実現容易性に優れている。
そして、前記第１のエピタキシャル層をゲート電極の下部と一部接触するように形成することにより電荷伝送効率を増大させ、前記第１のエピタキシャル層及び前記第２のエピタキシャル層の成長の際、インシチューでドーピングされるため、イオン注入工程によるダングリングボンドの欠陥を解決してノイズを除去する。
以下、添付された図面を参照して本発明の好ましい実施形態をさらに詳細に説明する。
図２は、本発明に係るイメージセンサを示した断面図である。
同図に示すように、Ｐ＋型基板３０１にＰエピタキシャル層３０２が積層された半導体基板３０３に、活性領域と素子分離領域とを画定する素子分離膜３０４が形成されており、前記半導体基板３０３の活性領域にゲート電極３０７が形成されている。
ここで、前記半導体基板３０３は、シリコン基板であることが好ましい。
この時、前記ゲート電極３０７は、ゲート絶縁膜３０５とゲート導電膜３０６が積層された構造であり、ゲート電極３０７の両壁にゲート電極用スペーサ３０９が形成される。
続いて、前記ゲート電極３０７の一側の前記半導体基板３０３のうち、フォトダイオードが形成される所定領域にＮ型不純物がドーピングされた不純物領域３０８と、該不純物領域３０８上にＮ型不純物がインシチューでドーピングされた第１のエピタキシャル層３１１が形成されている。この時、前記第１のエピタキシャル層３１１は、前記半導体基板を一定領域エッチングしたトレンチに埋め込まれて形成されることが好ましい。
この時、前記第１のエピタキシャル層３１１は、シリコン又はシリコンゲルマニウムであることが好ましく、電荷伝送効率を上げるために、前記ゲート電極３０７の下部と一部が重なることが好ましい。
そして、前記トレンチは、深さが１８００Å〜２２００Åの範囲であることが好ましい。
続いて、前記第１のエピタキシャル層３１１上に、Ｐ型不純物がインシチューでドーピングされる第２のエピタキシャル層３１２を形成する。
この時、前記第２のエピタキシャル層３１２は、ピン止め層であって、シリコン又はシリコンゲルマニウムであることが好ましく、前記半導体基板と一部が接触されることが好ましい。
そして、前記第２のエピタキシャル層３１２は、厚さが２０Å〜１０００Åであることが好ましい。
続いて、前記ゲート電極３０７の他側の前記半導体基板３０３にフローティング拡散領域３１０が形成されている。
図３Ａ〜図３Ｄは、本発明に係るイメージセンサの製造工程を示した断面図である。
本発明に係るイメージセンサの製造工程は、まず、図３Ａに示すように、Ｐ＋型基板２０１にＰエピタキシャル層２０２が形成された半導体基板２０３に、活性領域と素子分離領域とを分離する素子分離膜２０４を形成する。
この時、前記半導体基板２０３は、シリコン基板であることが好ましい。
そして、高濃度のＰ＋型基板２０１上に低濃度のＰエピタキシャル層２０２を使用する理由は、第１に、低濃度のＰエピタキシャル層２０２が存在するため、フォトダイオードの空乏領域を大きく、かつ、深く増加させることにより、光電荷を集めるためのフォトダイオードの能力を増加させることができ、第２に、Ｐ型エピタキシャル層２０２の下部に高濃度のＰ＋型基板２０１を有するようになると、隣接する単位画素に電荷が拡散する前に、この電荷が素早く再結合（Recombination）されるため、光電荷の不規則拡散（Random Diffusion）を減少させて、光電荷の伝達機能の変化を減少させることができるためである。
また、前記素子分離膜２０４は、バーズビーク（Bird's Beak）がほとんどなく、素子の高集積化につれて、素子間に電気的に分離させる領域を縮小させることが可能なＳＴＩ工程によって形成される。
次に、前記素子分離膜２０４が形成された半導体基板２０３上にゲート絶縁膜２０５とゲート導電膜２０６とを順次蒸着した後、選択的にエッチングしてゲート電極２０７を形成する。
次いで、ゲート電極２０７のエッジとセルフアラインメントされるように、Ｎ型不純物を注入してフォトダイオードが形成される所定領域に不純物領域２０８を形成する。
続いて、前記ゲート電極２０７の両壁にスペーサ２０９を形成する。
前記スペーサ２０９は、バッファ酸化膜とスペーサ用窒化膜を、前記ゲート電極２０７を含む前記半導体基板２０３上に順次蒸着した後、ドライエッチングによって形成することが好ましい。
次に、前記不純物領域２０８と前記ゲート電極２０７の上部の一部を含むイオン注入防止膜を形成させ、高濃度のＰ型不純物を注入し、前記半導体基板２０３にフローティング拡散領域２１０を形成する。その後、イオン注入防止膜を除去する。
次いで、前記フローティング拡散領域２１０が形成された基板の全体構造上にマスク層２１１を蒸着する。
この時、前記マスク層２１１は、ＣＶＤ法による酸化膜であることが好ましい。
次に、図３Ｂに示すように、前記フォトダイオードが形成される所定領域上に形成された前記マスク層２１１を除去してパターニングされたマスク層２１１Ａを形成し、前記パターニングされたマスク層２１１Ａをエッチングバリアとして、前記半導体基板２０３をエッチングしてトレンチを形成する。
この時、前記パターニングされたマスク層２１１Ａは、ＨＣｌエッチング工程によって形成され、前記ＨＣｌエッチング工程は、５００℃〜５０００℃の範囲の工程温度、０．１Ｔｏｒｒ〜７６０Ｔｏｒｒの範囲の工程圧力で行うことが好ましい。
また、前記トレンチの底部に前記不純物領域２０８が位置し、前記トレンチの深さは、１８００Å〜２２００Åであることが好ましい。
次に、前記トレンチに第１のエピタキシャル層２１２を形成する。
この時、前記第１のエピタキシャル層２１２は、シリコン（Ｓｉ）又はシリコンゲルマニウム（ＳｉＧｅ）であり、電荷伝送効率を上げるために、前記ゲート電極２０７の下部の一部と重なることが好ましい。
また、前記第１のエピタキシャル層は、成長の際、Ｎ型不純物がインシチューでドーピングされ、ドーピングガスとしては、ＰＨ３を使用することが好ましい。
なお、第１のエピタキシャル層２１２として、前記シリコンゲルマニウム（ＳｉＧｅ）を使用したとき、ＧｅＨ４のＧｅソース、５％〜１００％の範囲のＧｅ濃度で形成されることが好ましい。
図３Ｃに示すように、前記第１のエピタキシャル層２１２の幅より広く、後続の第２のエピタキシャル層を形成するために、前記パターニングされたマスク層２１１Ａのうち、一部Ａを選択的にエッチングしてマスクパターン２１１Ｂを形成する。
次に、図３Ｄに示すように、前記第１のエピタキシャル層２１２上に第２のエピタキシャル層２１３を成長させる。
この時、前記第２のエピタキシャル層２１３は、ピン止め層であって、シリコン（Ｓｉ）又はシリコンゲルマニウム（ＳｉＧｅ）であり、成長の際、Ｐ型不純物がインシチューでドーピングされることが好ましい。
また、前記第２のエピタキシャル層２１３のドーピングガスはＢ２Ｈ６であり、ドーピング濃度は、１×１０１７ｃｍ-3〜１×１０２２ｃｍ-3 の範囲であることが好ましい。
上述したように、本発明では、Ｐ／Ｎ／Ｐ接合からなるフォトダイオードの上部Ｐ型不純物領域である第２のエピタキシャル層２１３をインシチュー状態でドーピングされたシリコン又はシリコンゲルマニウムエピタキシャル層として形成し、薄く、ドーピングレベルが均一なＰ型不純物領域を確保する。
また、前記Ｐ／Ｎ／Ｐ接合のうち、Ｎ型不純物領域の一部である第１のエピタキシャル層２１２をインシチュー状態でドーピングされたシリコン又はシリコンゲルマニウムエピタキシャル層として形成して、単位面積当りの光吸収率が従来のフォトダイオードと比較して一層高く、吸収された光量を光電流に変換する量子効果にも優れた、新しい形態のフォトダイオードを製造する。
特に、可視光領域において問題となっているブルー領域の光電変換効率を設計変更して、レイアウトの追加変更無しに実現可能なことから、実現容易性に優れている。
本発明は、上記の実施形態に限定されるものではなく、本発明に係る技術的思想から逸脱しない範囲内で様々な変更が可能であり、それらも本発明の技術的範囲に属する。
３０１ Ｐ＋型基板
３０２ Ｐエピタキシャル層
３０３ 半導体基板
３０４ 素子分離膜
３０５ ゲート絶縁膜
３０６ ゲート導電膜
３０７ ゲート電極
３０８ 不純物領域
３０９ スペーサ
３１０ フローティング拡散領域
３１１ 第１のエピタキシャル層
３１２ 第２のエピタキシャル層
３０２ Ｐエピタキシャル層
３０３ 半導体基板
３０４ 素子分離膜
３０５ ゲート絶縁膜
３０６ ゲート導電膜
３０７ ゲート電極
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３１１ 第１のエピタキシャル層
３１２ 第２のエピタキシャル層
Claims (28)
- 所定領域にトレンチが形成された第１導電型の半導体基板と、
前記トレンチの底面下部の前記基板内に形成されたフォトダイオード用第２導電型の不純物領域と、
前記トレンチに埋め込まれたフォトダイオード用第２導電型の第１のエピタキシャル層と、
該第１のエピタキシャル層上に形成された第１導電型の第２のエピタキシャル層と
を備えることを特徴とするイメージセンサ。 - 前記フォトダイオード領域の一側基板上に形成されたゲート電極をさらに備えることを特徴とする請求項１に記載のイメージセンサ。
- 前記第２のエピタキシャル層が、ピン止め層であることを特徴とする請求項１に記載のイメージセンサ。
- 前記第１のエピタキシャル層が、シリコン（Ｓｉ）又はシリコンゲルマニウム（ＳｉＧｅ）であることを特徴とする請求項１に記載のイメージセンサ。
- 前記第２のエピタキシャル層が、シリコン（Ｓｉ）又はシリコンゲルマニウム（ＳｉＧｅ）であることを特徴とする請求項１に記載のイメージセンサ。
- 前記第１のエピタキシャル層が、電荷伝送効率を上げるために、前記ゲート電極の下部の一部と重なることを特徴とする請求項１に記載のイメージセンサ。
- 前記第２のエピタキシャル層が、第１導電型の前記半導体基板と接触されたことを特徴とする請求項１に記載のイメージセンサ。
- 前記トレンチが、下部から上部までの高さが１８００Å〜２２００Åの範囲であることを特徴とする請求項１に記載のイメージセンサ。
- 前記第１のエピタキシャル層が、成長の際、第２導電型の不純物がインシチューでドーピングされることを特徴とする請求項１に記載のイメージセンサ。
- 前記第２のエピタキシャル層が、成長の際、第１導電型の不純物がインシチューでドーピングされることを特徴とする請求項１に記載のイメージセンサ。
- 前記第２のエピタキシャル層が、厚さが２０Å 〜１０００Åの範囲であることを特徴とする請求項１に記載のイメージセンサ。
- 前記半導体基板が、シリコン基板であることを特徴とする請求項１に記載のイメージセンサ。
- 第１導電型の半導体基板を形成するステップと、
該基板の所定領域に第２導電型の不純物領域を形成するステップと、
前記所定領域を開放するマスクパターンを形成するステップと、
該マスクパターンをエッチングバリアとして、前記所定領域の前記基板をエッチングしてトレンチを形成するステップと、
前記トレンチに第２導電型の第１のエピタキシャル層を成長させて埋め込むステップと、
前記第１のエピタキシャル層上に第２のエピタキシャル層を形成するステップと
を含むことを特徴とするイメージセンサの製造方法。 - 前記所定領域の一側基板上にゲート電極を形成するステップをさらに含むことを特徴とする請求項１３に記載のイメージセンサの製造方法。
- 前記第２のエピタキシャル層が、ピン止め層であることを特徴とする請求項１３に記載のイメージセンサの製造方法。
- 前記第１のエピタキシャル層が、電荷伝送効率を上げるために、前記ゲート電極の下部と一部重なることを特徴とする請求項１３に記載のイメージセンサの製造方法。
- 前記第２のエピタキシャル層が、第１導電型の前記半導体基板と接触されたことを特徴とする請求項１３に記載のイメージセンサの製造方法。
- 前記第１のエピタキシャル層が、シリコン（Ｓｉ）又はシリコンゲルマニウム（ＳｉＧｅ）であることを特徴とする請求項１３に記載のイメージセンサ。
- 前記第２のエピタキシャル層が、シリコン（Ｓｉ）又はシリコンゲルマニウム（ＳｉＧｅ）であることを特徴とする請求項１３に記載のイメージセンサ。
- 前記トレンチが、下部から上部までの高さが１８００Å〜２２００Åの範囲であることを特徴とする請求項１３に記載のイメージセンサの製造方法。
- 前記第１のエピタキシャル層が、成長の際、第２導電型の不純物がインシチューでドーピングされることを特徴とする請求項１３に記載のイメージセンサの製造方法。
- 前記第２のエピタキシャル層が、成長の際、第１導電型の不純物がインシチューでドーピングされることを特徴とする請求項１３に記載のイメージセンサの製造方法。
- 前記マスクパターンが、ＣＶＤ法の酸化膜であり、ＨＣｌエッチング工程によって前記所定領域を開放することを特徴とする請求項１３に記載のイメージセンサの製造方法。
- 前記ＨＣｌエッチング工程が、５００℃〜５０００℃の範囲の工程温度、０．１ Ｔｏｒｒ〜７６０Ｔｏｒｒの範囲の工程圧力で行われることを特徴とする請求項２３に記載のイメージセンサの製造方法。
- 前記第１のエピタキシャル層が、ＧｅＨ４のＧｅソース、５％〜１００％の範囲のＧｅ濃度で形成されたことを特徴とする請求項１３又は１８に記載のイメージセンサの製造方法。
- 前記第１のエピタキシャル層のドーピングガスが、ＰＨ３であることを特徴とする請求項１３又は１８に記載のイメージセンサの製造方法。
- 前記第２のエピタキシャル層が、ドーピングガスが、Ｂ２Ｈ６であり、ドーピング濃度が、１×１０１７ｃｍ-3〜１×１０２２ｃｍ-3の範囲で形成されることを特徴とする請求項１３に記載のイメージセンサの製造方法。
- 前記半導体基板が、シリコン基板であることを特徴とする請求項１３に記載のイメージセンサの製造方法。
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