JP2006510340A - 一体化された電力スイッチ及びブースト変換器を有する一サイクル制御連続導通モードｐｆｃブースト変換器集積回路 - Google Patents

Abstract

連続導通モード（ＣＣＭ）力率修正ブースト変換器回路のための集積回路において、該ブースト変換器回路は、ａｃ入力に接続可能でｄｃバスを横切って提供される整流されたｄｃ出力を有する整流器；ｄｃバスの一方の脚に接続される第１及び第２の端子を有するインダクタであって、該インダクタの第１の端子は、前記整流器の出力に結合される前記インダクタ；該インダクタの第２の端子に結合される第１の端子を有し、かつ第２の端子を有するブースト整流器ダイオード；及び該ダイオードの前記第２の端子に接続される蓄積コンデンサ；を含む集積回路であって、制御回路、及び該制御回路によって制御されるスイッチを備え、そして該制御回路及び該スイッチを収容するハウジングを備え、かつ電力端子、接地端子、前記変換器回路の出力に結合される第１の制御入力端子、及び前記ｄｃバスにおける電流を感知するためのセンサに結合される第２の制御入力端子を有し、さらに、前記スイッチに接続され、かつ前記インダクタの前記第２の端子に結合するために前記スイッチに接続される出力端子を有し、ここに、前記制御回路は、クロック信号の各サイクルごとにクロック信号によってリセットされる積分器を有する一サイクル制御回路を備え、前記積分器は、前記第１の制御入力端子に与えられる信号を入力として受ける集積回路。

Description

スイッチング回路を制御するための一サイクル制御（ＯＣＣ）は、今や知られている。一般的な技術は、米国特許第５，２７８，４９０号に記載されている。該技術は、米国特許第５，８８６，５８６号におけるＰＦＣ（Power Factor Correction: 力率修正）ブースト変換器に適応される。ＯＣＣ技術において、ＰＦＣブースト変換器回路に適応されるように、該変換器の出力電圧は、感知され、基準電圧と比較され、そしてシステム・クロックによってセットされる各制御サイクルごとにリセットされる積分器段に供給される。積分器出力は、次に、比較器において、変換器において感知された入力電流と比較され、そして比較器の出力は、パルス幅変調器を制御するように与えられ、該変調器の出力は、ブースト変換器スイッチを制御する。該スイッチは、負荷に供給される電流を制御し、それにより、入力ａｃライン電流は、入力ａｃライン電圧と同相であり、すなわち、装着された負荷を有する変換器は、実質的に単位もしくは一の力率を有し、従って純粋な抵抗性として現れ、その結果、最適な電力効率並びに少ない高調波をもたらす。

ＯＣＣ技術に先立って、乗算器技術が、ブースト変換器回路におけるＰＦＣとして知られていた。図１は、固定周波数の連続導通モード（ＣＣＭ）ブースト変換器技術において動作する代表的な従来技術の能動力率修正システムのシステム・レベル・ブロック図を示す。該システムは、個別ゲート・ドライブ回路３及び個別電力スイッチ５を有する、乗算器方法に基づく、連続導通モード制御集積回路１から成る。電流モード制御に基づくこの制御方法は、乗算器回路、入力電流感知、入力電圧感知、及び出力電圧感知の使用を用いる。アナログ乗算器は、整流されたライン電圧に電圧誤差増幅器の出力を乗算することにより、電流プログラミング信号を創成し、それにより、電流プログラミング信号は、入力電圧の形状を有し、そして、ブースト変換器の出力電圧を最終的に制御する平均振幅を有する。電流ループは、変換器の入力が抵抗性を現すように、整流されたライン電圧によってプログラミングされる。出力電圧は、電流プログラミング信号の平均振幅を変化させることによって制御される。結果は、入力電圧と同相でかつ比例している正弦波入力電流及び調整された出力電圧である。

乗算器方法を用いた上述の従来技術は、個別の成分の数が高く、かつ高性能の連続導通モード力率修正変換器を履行するために必要とされる設計及び開発努力が複雑であるという欠点を有する。さらに、構成要素の数が多くピンが制限されるのでスイッチを制御回路と共にパッケージングした“単一パッケージ”の設計を履行することが一層困難である。

乗算器技術を用いた従来技術のＰＦＣブースト変換器の例が、米国特許第６，４４５，６００号に示されている。一体化されたスイッチ及びＯＣＣコントローラを有し、かつ乗算器技術を用いたＰＦＣブースト変換器に固有の複雑さを減少したＰＦＣ、ＣＣＭブースト変換器のための集積回路を提供することが望ましいであろう。

ＯＣＣ技術は、従来技術のＵｎｉｔｒｏｄｅ／ＴＩＵＣ３８５４のような通常の“乗算器”をベースにしたＣＣＭ ＰＦＣコントローラと比較して、連続導通モード（ＣＣＭ）ＰＦＣ制御機能を劇的に単純化する。パッケージ・ピンの数は、劇的に減少され、その理由は、ＯＣＣ技術がライン電圧感知を必要とせず、かつその関連の外部要素の全てを有する複雑な乗算器回路を必要としないからである。従って、この制御方法の単純化は、一層高レベルの一体化を許容しつつ、１つのパッケージに、電力スイッチング要素と共にＣＣＭブーストＰＦＣコントローラをすべて完全一体化するために実際上の予め存在する電力パッケージ方法の使用を許容する。用いられ得るパッケージ方法の例が、２００１年５月３１日に公開された国際公開ＷＯ ０１／３９２６６に示されている。

従って、本発明は、連続導通モード（ＣＣＭ）で動作する単相の能動力率修正ブースト変換器に関する。本発明は、連続導通モードのために履行されるのが好ましく、その理由は、これが、コントローラに対し、代表的には多くの外部要素及びパッケージ・ピンを必要とする最も複雑なＰＦＣ回路であるからである。本発明は、ＯＣＣ技術に基づく能動力率コントローラを含むＩＣと、一体化されたゲート・ドライブ回路と、好ましくは、多数のピンの電力ＴＯ−２２０またはＴＯ−２４７パッケージに封入された一体化された電力スイッチング・デバイスとを備える。該ＩＣは、好ましくは、上述のＷＯ ０１／３９２６６におけるパッケージング方法を用いてＭＯＳＦＥＴまたはＩＧＢＴ Ｄｉｅと共にパッケージングされる。

本発明によれば、連続導通モード（ＣＣＭ）力率修正ブースト変換器回路であって、
ａｃ入力に接続可能でｄｃバスを横切って提供される整流されたｄｃ出力を有する整流器と、
ｄｃバスの一方の脚に接続される第１及び第２の端子を有するインダクタであって、該インダクタの第１の端子は、前記整流器の出力に結合される前記インダクタと、
制御回路、及び該制御回路によって制御されるスイッチを有する集積回路であって、該制御回路及び該スイッチを収容するハウジングを備え、かつ電力端子、接地端子、前記変換器回路の出力に結合される第１の制御入力端子、及びｄｃバスにおける電流を感知するためのセンサに結合される第２の入力端子を有し、さらに、前記スイッチに接続され、かつ前記インダクタの前記第２の端子に結合される出力端子を有する集積回路と、
前記出力端子に結合される第１の端子を有し、かつ第２の端子を有するブースト整流器ダイオードと、
該ダイオードの前記第２の端子に接続される蓄積コンデンサと、
を備え、前記制御回路は、クロック信号の各サイクルごとにクロック信号によってリセットされる積分器を有する一サイクル制御回路を備え、前記積分器は、前記第１の制御入力端子に与えられる信号を入力として受ける変換器回路が提供される。

本発明は、また、ＣＣＭ ＰＦＣブースト変換器のための集積回路コントローラもしくは制御器にも関する。

本発明の他の特徴及び長所は、添付図面に言及した本発明の以下の説明から明瞭となるであろう。

図２は、固定周波数の連続導通モード・ブースト変換器トポロジで動作するＯＣＣ能動力率修正技術に基づく本発明のシステム・レベル・ブロック図の表示を示す。ＣＣＭにおいて、インダクタＬにおける電流は、ゼロになることを決して許容されない。本発明によれば、基板上の電力スイッチ・ドライバ３０と共に、電力スイッチ１０と、ＯＣＣをベースにしたＰＦＣ制御回路２０とが、デバイスからヒート・シンクに適切な熱を消散することができる単一のパッケージ４０に一体化される。種々の電力パッケージがこの技術を用いて使用されることができ、その理由は、全ＣＣＭ ＰＦＣブースト変換器を履行するために必要とされるピンの数が、ＯＣＣ技術の使用で減少されるからである。

制御回路２０は、従来技術において言及された乗算器及び入力電圧感知が必要とされないＯＣＣ法に基づいている。このことは、ＩＣ４０のパッケージ・ピン及び外部の構成要素が減らされるのを許容する。ＯＣＣの概念は、積分リセット制御を組み込んだ単純線形回路で実現され、それにおいて、スイッチ１０のデューティ・サイクルは、各サイクルにおける切換え変数の平均値が制御基準に等しいまたはそれに比例するように、リアルタイムで制御される。特に、変換器の出力電圧は、誤差増幅器によって制御基準と比較される。この誤差信号は、一体化される。誤差の大きさは、積分器出力の勾配を制御し、該勾配は、次に、感知された入力電流と比較されて、スイッチのデューティ・サイクルを制御する。この制御方法は、変換器の入力が抵抗性と現れるように仕向け、従って、正弦波入力電流を、入力電圧と同相でかつ比例するように仕向け、そして調整されたＤＣ出力電圧を提供する。１つのパッケージ内に電力スイッチと一緒にコントローラを一体化することは、従来の個別の乗算器をベースにしたＣＣＭ ＰＦＣコントローラと比較して、連続導通モードＰＦＣ回路を設計する複雑な仕事を単純化する。

再度、図２を参照すると、整流器ブロックＲは、ｄｃバスに整流されたｄｃ電圧を提供する。入力コンデンサＣｉｎは、高周波成分をフィルタリングする。スイッチ１０がオンのとき、電磁エネルギがインダクタＬに蓄えられる。スイッチ１０がターン・オフしたとき、インダクタＬに蓄えられたエネルギは、高周波整流器ダイオードＤを介して蓄積コンデンサＣｏｕｔに運ばれ、負荷に電力を供給する。スイッチ１０が再度オンすると、ダイオードＤは逆バイアスされ、蓄積コンデンサＣｏｕｔは、負荷に電力を供給する。スイッチ１０のデューティ・サイクルは、ａｃ入力電流がａｃライン電圧と同相であるように、ＯＣＣ回路２０によって制御される。従って、変換器及び負荷は、一もしくは単位近辺の力率を有し、純粋な抵抗性であるように現れ、最大電力効率をもたらす。感知抵抗ＲＳは、入力電流を感知するために設けられる。

図３は、ＰＦＣ ＣＣＭブースト変換器に適用される集積回路４０の１つの履行の詳細を示し、図４は、ＩＣ４０のブロック図を示す。ＩＣ４０には、ＤＣバスからの電力を受ける電源ＰＳによって、電力を供給されるのが好ましい。内部的には、ＩＣ４０内には、抵抗ＲＸ及びツェナー・ダイオードＤＺ１を含む電圧調整回路が、内部電力（ＶＣＣ５Ｖ）を提供するために用いられる。図４Ａを参照されたし。誤差増幅器のための基準電圧Ｖｒｅｆも、図４Ａに示される抵抗ＲＹ及びツェナー・ダイオードＤＺ２を含む同様の回路によって与えられ得る。

図４も参照すると、出力電圧は、抵抗分圧器Ｒ_１、Ｒ_２によって感知されて、誤差増幅器５０への一入力であるＩＣ４０の入力ＶＦＢに与えられる。誤差増幅器５０の他方の入力は、基準電圧Ｖｒｅｆである。誤差増幅器５０は、誤差信号Ｖｅを発生する。増幅された誤差信号Ｖｅは、積分器段７０の入力に与えられる。積分器の出力は、比較器７５の一入力に与えられ、そこで、それは、電流感知増幅器７９によって供給される電流バッファ７８の出力によって与えられる、感知された入力電流と比較される。入力電流は、抵抗Ｒｓによって電圧に変換されて、入力ＩＳＮＳに与えられる。ピーク電流制限器８１は、予め限定されたピーク電流に感知された電流を制限するように動作する。ピーク電流制限器８１の出力は、比較器７５の出力に与えられる。比較器７５の出力は、ドライバ段、例えば、クロックされるＳＲフリップ・フロップ８０に与えられ、その出力は、スイッチ１０の導通時間を制御するように与えられる。システム・クロック８５は、システム周波数を制御する。フリップ・フロップ８０の出力は、このように、パルス幅変調された信号であり、そのパルス幅は、スイッチ１０のオン時間を決定する。所望の基準Ｖｒｅｆからの出力電圧の変動の平均値に応答する積分器７０の出力は、比較器７５によって（Ｒｓを横切る電圧降下によって決定される）入力電流波形と比較され、積分器出力が感知された入力電流を超えたときに、フリップ・フロップ８０をリセットする。このことは、スイッチ１０のオン時間を変調し、入力電流が入力電圧を同相で追随するように仕向け、誤差信号Ｖｅを最小とするように出力電圧を調整する。クロックは、システム周波数をセットし、各クロック期間において、積分器がリセットされるのを確実にする。積分器のリセットは、フリップ・フロップ８０の出力がリセットされたときに、リセット・コントローラ７２を介して達成される。

本発明の利点は、（ａ）構成要素の数が一層少ないこと；（ｂ）一層少ない部品数に起因する一層高い信頼性；（ｃ）一層簡単なＰＣＢの履行；（ｄ）制御及び電力スイッチング要素の限界的な要素の困難なパッケージングに起因するレイアウトの問題が最小化されること；及び（ｅ）一層複雑な乗算器をベースにしたＰＦＣコントローラとは反対に一層簡単なＯＣＣ法に基づき設計及び開発努力が簡単化されること；である。

さらに、ＩＣ４０は、下電圧／低電圧（ＵＶＬＯ）検出回路１０１、ソフト・スタート回路１０２、必要なバイアス及び基準電圧発生器１０３、熱保護１０４、自動再スタートを有する回路保護ロジック１０５（過電流保護及び出力過電圧保護１０７のような機能のための）のような他の標準の機能を含んでいる。さらに、一体化されたドライブ制御３０、レベル・シフト回路３５及びピーク電流制限ゲート・ドライブ回路３７も設けられている。

本発明をその特定の実施形態に関連して説明してきたけれども、当業者には他の多くの変形及び変更並びに他の用途が明瞭になるであろう。従って、本発明は、ここでの特定の開示によって制限されるべきではなく、特許請求の範囲によってのみ制限されるべきである。

従来技術によるＣＣＭ ＰＦＣブースト変換器回路を示すブロック図である。 スイッチ及びコントローラが単一のモジュール内に収容された、ＯＣＣ技術を用いた、本発明によるＣＣＭ ＰＦＣブースト変換器回路を示すブロック図である。 本発明による集積回路の１つの履行を示す図である。 本発明による集積回路を示すブロック図である。 集積回路に対して電力及び基準電圧がいかに発生されるかを示す図である。

符号の説明

Ｌ インダクタ
１０ 電力スイッチ
２０ ＯＣＣをベースにしたＰＦＣ制御回路２０
３０ 電力スイッチ・ドライバ
３５ レベル・シフト回路
３７ ピーク電流制限ゲート・ドライブ回路
４０ 単一のパッケージ（集積回路）
Ｒ 整流器ブロック
Ｃｉｎ 入力コンデンサ
Ｄ 高周波整流器ダイオード
Ｃｏｕｔ 蓄積コンデンサ
ＰＳ 電源
ＲＸ 抵抗
ＤＺ１ ツェナー・ダイオード
ＲＹ 抵抗
ＤＺ２ ツェナー・ダイオード
Ｒ_１、Ｒ_２ 抵抗分圧器
５０ 誤差増幅器
７０ 積分器段
７２ リセット・コントローラ
７５ 比較器
７９ 電流感知増幅器
７８ 電流バッファ
８１ ピーク電流制限器
８０ ＳＲフリップ・フロップ
８５ システム・クロック
１０１ 下電圧／低電圧（ＵＶＬＯ）検出回路
１０２ ソフト・スタート回路
１０３ 必要なバイアス及び基準電圧発生器
１０４ 熱保護
１０５ 自動再スタートを有する回路保護ロジック
１０７ 過電流保護及び出力過電圧保護

Claims (12)

1. 連続導通モード（ＣＣＭ）力率修正ブースト変換器回路であって、
   ａｃ入力に接続可能でｄｃバスを横切って提供される整流されたｄｃ出力を有する整流器と、
   ｄｃバスの一方の脚に接続される第１及び第２の端子を有するインダクタであって、該インダクタの第１の端子は、前記整流器の出力に結合される前記インダクタと、
   制御回路、及び該制御回路によって制御されるスイッチを有する集積回路であって、該制御回路及び該スイッチを収容するハウジングを備え、かつ電力端子、接地端子、前記変換器回路の出力に結合される第１の制御入力端子、及びｄｃバスにおける電流を感知するためのセンサに結合される第２の制御入力端子を有し、さらに、前記スイッチに接続され、かつ前記インダクタの前記第２の端子に結合される出力端子を有する集積回路と、
   前記集積回路の出力端子に結合される第１の端子を有し、かつ第２の端子を有するブースト整流器ダイオードと、
   該ダイオードの前記第２の端子に接続される蓄積コンデンサと、
   を備え、前記制御回路は、クロック信号の各サイクルごとにクロック信号によってリセットされる積分器を有する一サイクル制御回路を備え、前記積分器は、前記第１の制御入力端子に与えられる信号を入力として受ける変換器回路。
2. 前記集積回路は、前記制御回路からの出力を受けるスイッチを駆動するためのゲート・ドライバを含む請求項１に記載の変換器回路。
3. 前記スイッチは、ＭＯＳＦＥＴまたはＩＧＢＴを含む請求項１に記載の変換器回路。
4. 前記第１の制御入力端子に出力電圧感知信号を供給するための変換器の出力を横切る分圧器回路をさらに備えた請求項１に記載の変換器回路。
5. 前記ｄｃバスの一方の脚に感知抵抗器をさらに含み、該感知抵抗器の一方の端子は、前記第２の入力端子に結合される請求項１に記載の変換器回路。
6. 前記ハウジングは、ＴＯ−２２０またはＴＯ−２４７パッケージを含む請求項１に記載の変換器回路。
7. 連続導通モード（ＣＣＭ）力率修正ブースト変換器回路のための集積回路において、該ブースト変換器回路は、ａｃ入力に接続可能でｄｃバスを横切って提供される整流されたｄｃ出力を有する整流器；ｄｃバスの一方の脚に接続される第１及び第２の端子を有するインダクタであって、該インダクタの第１の端子は、前記整流器の出力に結合される前記インダクタ；該インダクタの第２の端子に結合される第１の端子を有し、かつ第２の端子を有するブースト整流器ダイオード；及び該ダイオードの前記第２の端子に接続される蓄積コンデンサ；を含む集積回路であって、
   制御回路、及び該制御回路によって制御されるスイッチを備え、そして該制御回路及び該スイッチを収容するハウジングを備え、かつ電力端子、接地端子、前記変換器回路の出力に結合される第１の制御入力端子、及び前記ｄｃバスにおける電流を感知するためのセンサに結合される第２の制御入力端子を有し、さらに、前記スイッチに接続され、かつ前記インダクタの前記第２の端子に結合するために前記スイッチに接続される出力端子を有し、
   ここに、前記制御回路は、クロック信号の各サイクルごとにクロック信号によってリセットされる積分器を有する一サイクル制御回路を備え、前記積分器は、前記第１の制御入力端子に与えられる信号を入力として受ける集積回路。
8. 前記制御回路からの出力を受けるスイッチを駆動するためのゲート・ドライバをさらに含む請求項７に記載の集積回路。
9. 前記スイッチは、ＭＯＳＦＥＴまたはＩＧＢＴを含む請求項７に記載の集積回路。
10. さらに、前記ブースト変換器回路は、前記第１の制御入力端子に出力電圧感知信号を供給するための変換器の出力を横切る分圧器回路を含む請求項７に記載の集積回路。
11. さらに、前記ブースト変換器回路は、前記ｄｃバスの一方の脚に感知抵抗器を含み、該感知抵抗器の一方の端子は、前記第２の入力端子に結合される請求項７に記載の集積回路。
12. 前記ハウジングは、ＴＯ−２２０またはＴＯ−２４７パッケージを含む請求項７に記載の集積回路。
    
    

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