JP2006504313A - ２つのクロックドメインの間でデータ信号を交換する装置 - Google Patents

Abstract

第１のクロックドメインと第２のクロックドメインとの間でデータ信号を送信する装置は、直列記憶素子と、前記直列記憶素子に結合された並列記憶素子とを備える。前記直列記憶素子は、データ信号の記憶のために、前記並列記憶素子よりも少なくとも１つ多い記憶域を備える。

Description

本発明は、第１のクロックドメインと第２のクロックドメインとの間でデータ信号を交換する装置に関する。

米国特許ＵＳ５，６１９，５０６では、データ信号を同期クロック信号と同期させるパルススタッフィング同期化システムにおける待機時間ジッターをいかに低減することができるかについて記載されている。この方法は、パルススタッフィング率を監視することを含む。パルススタッフィング率が所定の最大比率を超えると、同期クロック信号の周波数が変化するため、ジッターの量を低減することができる。

しかし、この方法は、必ずしも実行可能ではなく、または同期クロック信号を適応させることができないという欠点がある。通常、これは、パルススタッフ同期化システムがクロックマスタである状況においてのみ実行可能となる。さらに、ビットのスタッフィングによってデータストリームに誤差が導かれる。これは、ある場合において、問題を引き起こすことがある。この点で、データ信号がオーディオサンプルである場合が考えられる。この状況では、スタッフィングされたビットがオーディオ信号における可聴ひずみの原因となる場合がある。

本発明の目的は、必要とされるクロック信号を適応させずにジッターを低減しながら、第１のクロックドメインからのデータ信号を第２のクロックドメインからのデータ信号と同期させることである。この目的は、装置が、直列記憶素子と、前記直列記憶素子に結合された並列記憶素子とを具備してなり、前記直列記憶素子が、データ信号のために前記並列記憶素子よりも少なくとも１つ多い記憶域を備えることで達成される。

互いに結合された並列および直列記憶素子を介して２つのクロックドメイン間でのデータ信号転送を行なうことによって、直列記憶素子が少なくとも１つ多い記憶域を備えていれば、余分の記憶容量が発生する。その結果、過度に書き込まれたビットを一時的に記憶することができる。このようにして、失われるデータは少なくなり、必要とされるビットスタッフが少なくなる。

本発明によるさらなる実施の態様は、前記直列記憶素子にデータ信号を書き込むための第１の制御信号が、前記第１のクロックドメインのデータ信号を同期させるように設計された第１のクロック信号から得られ、前記並列記憶素子からデータ信号を読み出すための第２の制御信号が、前記第２のクロックドメインのデータ信号を同期させるように設計された第２のクロック信号から得られることを特徴とする。このため、前記直列記憶素子への書き込みは、データ信号を前記第１のクロックドメインに読み込むのに用いられる第１のクロック信号に依存する。前記並列記憶素子からの読み出しは、前記第２のクロックドメインのデータ信号を同期させるのに用いられる第２のクロック信号に依存する。

本発明による次の実施の態様は、前記直列記憶素子からデータ信号を読み出すための第３の制御信号が、前記第１のクロックドメインのデータ信号を同期させるように設計された第１のクロック信号から得られ、前記並列記憶素子にデータ信号を書き込むための第４の制御信号が、前記第２のクロックドメインのデータ信号を同期させるように設計された第２のクロック信号から得られることを特徴とする。その結果、前記並列記憶素子に書き込むための制御信号は、前記第２のクロックドメインのクロック信号に依存し、前記直列記憶素子からの読み出しは、前記第１のクロックドメインからのクロック信号に依存する。

本発明によるさらなる実施の態様は、前記装置がデータ信号サンプリングレートを適応させるように設計されていることを特徴とする。これによって、信号が各クロックドメインで異なる周波数でサンプリングされている場合に、クロックドメイン間での信号の交換が可能になる。

本発明による他の実施の態様は、前記装置がデータ信号の変調方式を変更するように設計されていることを特徴とする。これによって、データ信号の変調が異なるクロックドメイン間での信号の転送が可能になる。

図１は、データ信号がオーディオサンプルである本発明の可能な応用を示している。図１において、ユーザは無線ヘッドセット５を介して他のユーザと会話をし、前記他のユーザは固定電話７を有している。２人のユーザ５、７の間の通信を可能にするため、無線ヘッドセット５と固定電話７との間に接続が確立される。この接続は様々な要素からなる。第一に、無線ヘッドセット５と関連するトランシーバ１９との間の無線接続１７、および携帯電話３と基地局１との間の無線接続１５である。基地局１および固定電話７の両方は、それぞれ回線９および７によって公衆交換電話網ＰＳＴＮ（Public Switched telephone Network）２１に接続されている。会話中、無線ヘッドセット５は音声をオーディオサンプルに変換し、それを回線１７でトランシーバ１９へ送る。逆に、無線ヘッドセット５は、トランシーバ１９から受信するオーディオサンプルをデコードし、それを理解可能なメッセージに変換する。

図１では、２つのクロックドメイン１１、１３が画定されている。この文脈におけるクロックドメインは架空のドメインであり、その中でオーディオサンプルは１つのクロック信号またはそれから得た信号と同期される。第１のクロックドメイン１１からのクロック信号は基地局１によって決定され、第２のクロックドメイン１３からのクロック信号は無線ヘッドセット５によって決定される。このため、オーディオサンプルが一方のクロックドメインから他方１１または１３に移り変わると、オーディオサンプルの同期化がそれらと共に変化する。この目的のため、いわば、古いクロックドメインの既存の同期化は切り離され、新たなクロックドメインの同期信号と置き換えられる。

図２は、ジッターによるいくつかの効果を示している。図２のａ）は、基準信号の２５個のパルスを示している。図２のｂ）は、基準信号に同期する第２の信号を示している。この文脈において、同期とは、信号の２つの連続するパルスが常に互いに等距離であり、それに加えてこれらのパルスが基準信号のパルスと常に一致することを意味すると考えられている。図２のｃ）はジッターの影響を受けた信号を示しており、すなわち２つの連続するパルスの間の距離が一定ではなくなり、その上、これらのパルスは、基準信号からのパルスと一致しなくなっている。ジッターの特性は、クロック周波数に短い偏差を起こし、平均して、クロック周波数が経時的に安定していることである。正にこの特性によって、データ信号に対するジッターの効果を低減することが可能となる。

図３は、本発明による装置３０を示しており、第１のクロックドメイン１１と第２のクロックドメイン１３との間でデータ信号が転送される。一例として、第１のクロックドメインのデータ信号は１ビット語長を有していると仮定する。これは、例えば、第１のクロックドメインのデータ信号が１ビットデルタコード変調されるオーディオサンプルである場合である。一例として、並列記憶素子は８ビット語長を有し、直列記憶素子は１ビット多く含むために配置されているとさらに仮定する。第１のクロックドメイン１１からのデータ信号は入力３１を介して直列記憶素子３２に書き込まれ、直列記憶素子３２は例証としていくつかの相互結合バッファ３４によって形成されている。第１のクロックドメイン１１からのクロック信号を用いて、この目的に必要とされる書き込みパルスを発生させる。その後、直列書き込みデータ信号を、並列記憶素子３８およびバス４０を介して第２のクロックドメイン１３から並列に読み出す。

第２のクロックドメイン１３からのクロック信号４２のパルスを用いて必要とされる読み出しパルスを発生させる。特に制御機構４４によって書き込み動作と読み出し動作が一致しないようにされ、それによって常に安定した状況から開始する。さらに、制御機構４４は転送ユニット４８を駆動し、それによって直列記憶素子３２のデータが並列記憶素子に並列に書き込まれる。直列記憶素子３２は並列記憶素子３８よりも１つ多い記憶域４６を含んでいるため、ジッターによって直列記憶素子３２に過剰に誤って書き込まれたデータ信号が次の書き込み／読み出しサイクルまで保存される。その結果、データが失われることがない。

異なる語長のデータ信号、直列記憶素子および並列記憶素子も可能であり、当業者はここに示された構造を任意に拡張してもよいことは明らかであろう。さらに、記憶素子は、統計的に予想されるジッターの量に応じた様々な付加的な記憶域を含んでもよい。実施形態のさらなる説明において、データ信号は１ビットの語長を有するオーディオサンプルであると仮定する。

第１の８つのオーディオサンプルを直列記憶素子（３２）に書き込んだ後に第２のクロックドメインからそれらを読み出すことができるのが理想的であるが、ジッターの結果として、意図したよりも時には多くの、また時には少ないオーディオサンプルが書き込まれる場合がある。

７つのオーディオサンプルが直列記憶素子３２に書き込まれ、さらなるオーディオサンプルがまだ存在していない場合には、１つのオーディオサンプルを倍にすることによって、なお８つのオーディオサンプルをバス４０で第２のクロックドメイン１３から並列に読み出すことができる。その結果、サンプル誤差が導かれる。直列記憶素子３２に確かにオーディオサンプルが存在している場合、今のところはこのオーディオサンプルを使用し、それによって８つのサンプルを第２のクロックドメイン１３から並列に読み出すことができる。

８つのオーディオサンプルが直列記憶素子３２に書き込まれ、さらなるオーディオサンプルがまだ存在していない場合には、これらの８つのオーディオサンプルが第２のクロックドメイン１３から読み出される。しかし、直列記憶素子に１つのオーディオサンプルが既に存在している場合、このさらなるオーディオサンプルが第２のクロックドメイン１３から読み出され、最後に直列書き込みされたサンプルは、次のサイクルで使用するために保存される。これによってデータ損失が回避され、さもなければ既に存在しているオーディオサンプルは上書きされていた。なお、この文脈において、オーディオサンプルの順序自体はこの手順に影響されることはない。

９つのオーディオサンプルが直列記憶素子３２に書き込まれ、さらなるオーディオサンプルがまだ存在していない場合には、８つのオーディオサンプルしか並列に書き込まれない。９番目の最後のオーディオサンプルは、次のサイクルで使用するために余剰記憶域４６に保存される。しかし、直列記憶素子３２に１つのオーディオサンプルが既に存在している場合、このオーディオサンプルは、このサイクルの間に９つのオーディオサンプルが書き込まれる際に失われる。従って、これにより誤差が導かれる。

図４は、本発明によるさらなる装置５０を示している。並列記憶素子５２の語長は８ビットである。直列記憶素子は１つの記憶域５４をさらに有しているので、９ビットの余裕がある。直列記憶素子および並列記憶素子の他の語長も可能であることは明らかである。これは、データ信号の種類および統計的に予想されるジッターに依存する。図４では例証として、データ信号は１ビット語長を有するオーディオサンプルであると仮定する。

いずれにしても、８つのオーディオサンプルがバス５６で記憶素子５２に並列に書き込まれる。次に、これらの８つのオーディオサンプルは直列記憶素子６４、転送ユニット５８およびマルチプレクサ６０に並列に書き込まれる。後者は制御ユニット６２によって駆動されるため、特に、常に安定した状況から開始する。これによって、例えば、同時の読み出しおよび書き込み動作が回避される。８つのオーディオサンプルが直列記憶素子６４に並列に書き込まれたら、これらは出力６６を介して第２のクロックドメイン１３から直列に読み出される。しかし、ジッターの結果として、８つのオーディオサンプルよりも時には多くの、また時には少ないオーディオサンプルが読み出される。８つのオーディオサンプルが既に直列記憶素子６４に並列に書き込まれていると仮定すると、装置の動作は以下のようになる。

直列記憶素子６４が８つのオーディオサンプルを含み、７つのオーディオサンプルが第２のクロックドメインから直列に読み出される場合、１つのオーディオサンプルが直列記憶素子６４に残される。次のサイクルの間に再び８つのオーディオサンプルが直列記憶素子６４に書き込まれた後に、直列記憶素子は「満杯」になる。これは９つのオーディオサンプルを含んでいることになる。

直列記憶素子６４が８つのオーディオサンプルを含み、それらのすべてが第２のクロックドメインから読み出される場合、誤差のないサイクルであると言える。

直列記憶素子６４は８つのオーディオサンプルしか含んでいないが、９つのオーディオサンプルが直列に読み出される場合、１つのサンプルが複写され（詰め込まれ）るので、サンプル誤差が導かれる。

直列記憶素子６４が９つのオーディオサンプルを含み、７つのオーディオサンプルしか読み出されない場合、２つのオーディオサンプルが直列記憶素子６４に残る。次のサイクルの間に再び８つのオーディオサンプルが並列記憶素子５２から直列記憶素子６４に書き込まれた場合、直列記憶素子６４は９つのオーディオサンプルの最大容量を有するように設計されているので、この動作中に１つのサンプルが失われる。

直列記憶素子６４が９つのオーディオサンプルを含み、８つのオーディオサンプルが読み出される場合、１つのオーディオサンプルが残り、これを次のサイクルで用いることができる。

直列記憶素子６４が９つのオーディオサンプルを含み、それらのすべてが第２のクロックドメインから読み出される場合、直列記憶素子６４は空になる。

図３および図４に示されたような実施形態を組み合わせることによって、並列−並列および直列−直列変換器を設計することもできる。

図５は、本発明によるさらなる実施形態を示している。第１のクロックドメイン１１からのデータ信号３４を、第２のクロックドメイン１３からのデータ信号３６よりも速いサンプルレートでサンプルする。さらに、第２のクロックドメインからのデータ信号とは異なる変調方式に基づいてデータ信号３４を変調する。例えば、第１のクロックドメインのデータ信号は６４ｋＨｚデルタコード変調オーディオサンプルであってもよく、第２のドメインのデータ信号は８ｋＨｚのＰＣＭ変調信号であってもよい。図５においては、第１のクロックドメイン１１からの６４ｋＨｚのデルタコード変調オーディオサンプルは並列にクラスタ化されるため、これらは図４からの装置３０を介して第２のクロックドメイン１３に直列に書き込まれる。確かに、その結果としてオーディオサンプルは、今度は第２のクロックドメインからのクロック信号と同期するが、依然として変調およびクロック周波数を適応させなければならない。この目的のため、まず、オーディオサンプルの変調方式をデルタ変調からＰＣＭに変更する。これはトランスコーダ７４で行なわれる。このようなトランスコーダは、例えばブルートゥース仕様バージョン１．１、パートＢより知られている。次に、オーディオサンプルのクロック周波数も適応させる。この例において、これは、オーディオサンプルのサンプルレートを８の因数で低下させることを意味している。この目的のためにデシメータ７６を使用する。

図６は、本発明による他の実施形態を示している。この文脈において、第２のクロックドメイン１３からのデータ信号８３を、第１のクロックドメイン１１からのデータ信号８１よりも速いサンプルレートでサンプルすると仮定する。さらに、データ信号８３とは異なる変調方式に基づいてデータ信号８１を変調すると仮定する。例えば、第１のクロックドメイン１１のデータ信号８１は６４ｋＨｚデルタコード変調オーディオサンプルであってもよく、第２のクロックドメイン１３のデータ信号８３は８ｋＨｚＰＣＭ変調データ信号である。第１のクロックドメイン１１からのデータ信号（８１）は直列にクラスタ化され、第２のクロックドメイン１３のデータ信号８３は並列にクラスタ化されると仮定する。第１のクロックドメイン１１のデータ信号８１のサンプルレートは第２のクロックドメイン１３のサンプルレートよりも低いので、まず、データ信号は８０でオーバーサンプリングおよび補間される。次に、トランスコーダ８２を介して、信号の変調方式をＰＣＭからデルタコード変調に変更する。最後に、データ信号は、図５からの装置５０を介して第２のクロックドメインに直列に書き込まれ、オーディオサンプルは第２のクロックドメイン１３からのクロック信号と同期する。

データ信号が第２のクロックドメインからのクロック信号と同期するまでデータ信号のサンプルレートを低下させないことは可能である。しかし、これは、データ信号が最も低いサンプルレートを有する時に同期化が行なわれることを意味している。例えばオーディオサンプルであってもよいデータ信号の瞬間的な偏差が可聴ひずみを引き起こすことがある。この見地から見ると、データ信号が第２のクロックドメインからのクロック信号と同期するまでデータ信号のサンプルレートを低下させないことが望ましい。逆の場合にも当てはまることは明らかであり、すなわち、妥当な場合、データ信号が同期する前にデータ信号のサンプルレートを上げる。

英文明細書において、「a」または「an」（１つの）という不定冠詞は、「１つまたは複数の（a or a plurality of）」の意味を除外するものではない。データ信号はオーディオ信号であってもよい。

本発明の可能な応用を示す説明図である。 いくつかのジッター効果を（ａ）（ｂ）（ｃ）で示す特性図である。 本発明による第１の実施形態を示すブロック図である。 本発明による第２の実施形態を示すブロック図である。 本発明による第３の実施形態を示すブロック図である。 本発明による第４の実施形態を示すブロック図である。

Claims (10)

1. 第１のクロックドメインと第２のクロックドメインとの間でデータ信号を交換する装置であって、前記装置は、直列記憶素子と、前記直列記憶素子に結合された並列記憶素子とを備え、前記直列記憶素子は、データ信号のために前記並列記憶素子よりも少なくとも１つ多い記憶域を備えることを特徴とする、装置。
2. 前記直列記憶素子はデータ信号を書き込むために配置され、前記並列記憶素子はデータ信号を読み出すために配置されていることを特徴とする、請求項１に記載の装置。
3. 前記直列記憶素子にデータ信号を書き込むための第１の制御信号は、前記第１のクロックドメインのデータ信号を同期させるために配置された第１のクロック信号から得られ、前記並列記憶素子からデータ信号を読み出すための第２の制御信号は、前記第２のクロックドメインのデータ信号を同期させるために配置された第２のクロック信号から得られることを特徴とする、請求項２に記載の装置。
4. 前記直列記憶素子はデータ信号を読み出すために配置され、前記並列記憶素子はデータ信号を書き込むために配置されていることを特徴とする、請求項１に記載の装置。
5. 前記直列記憶素子からデータ信号を読み出すための第３の制御信号は、前記第１のクロックドメインのデータ信号を同期させるために配置された第１のクロック信号から得られ、前記並列記憶素子にデータ信号を書き込むための第４の制御信号は、前記第２のクロックドメインのデータ信号を同期させるために配置された第２のクロック信号から得られることを特徴とする、請求項４に記載の装置。
6. 前記装置は、データ信号のサンプルレートを適応させるために配置されていることを特徴とする、請求項１ないし５の何れかに記載の装置。
7. 前記装置は、データ信号の変調方式を変更するために配置されていることを特徴とする、請求項１ないし６の何れかに記載の装置。
8. 前記データ信号はオーディオサンプルであることを特徴とする、請求項１ないし７の何れかにに記載の装置。
9. 第１および第２のクロックドメインの間でデータ信号を転送するモジュールであって、前記モジュールは、請求項１ないし８の何れかに記載の装置を備える、モジュール。
10. 第１および第２のクロックドメインの間でデータ信号を転送する装置であって、前記装置は、請求項９に記載のモジュールを備える、装置。

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