JP2006503422A - ドーパント・プロファイリングのための方法及びシステム - Google Patents

ドーパント・プロファイリングのための方法及びシステム Download PDF

Info

Publication number
JP2006503422A
JP2006503422A JP2004504280A JP2004504280A JP2006503422A JP 2006503422 A JP2006503422 A JP 2006503422A JP 2004504280 A JP2004504280 A JP 2004504280A JP 2004504280 A JP2004504280 A JP 2004504280A JP 2006503422 A JP2006503422 A JP 2006503422A
Authority
JP
Japan
Prior art keywords
annealing
species
ion species
ionic species
ion
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Abandoned
Application number
JP2004504280A
Other languages
English (en)
Inventor
ダウニー，ダニエル，エフ．
アレバロ，エドウィン
Original Assignee
バリアン・セミコンダクター・イクイップメント・アソシエーツ・インコーポレーテッド
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by バリアン・セミコンダクター・イクイップメント・アソシエーツ・インコーポレーテッド filed Critical バリアン・セミコンダクター・イクイップメント・アソシエーツ・インコーポレーテッド
Priority claimed from PCT/US2003/014848 external-priority patent/WO2003096398A1/en
Publication of JP2006503422A publication Critical patent/JP2006503422A/ja
Abandoned legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26513—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors of electrically active species
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/2658—Bombardment with radiation with high-energy radiation producing ion implantation of a molecular ion, e.g. decaborane
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/324—Thermal treatment for modifying the properties of semiconductor bodies, e.g. annealing, sintering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/268—Bombardment with radiation with high-energy radiation using electromagnetic radiation, e.g. laser radiation

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Toxicology (AREA)
  • Health & Medical Sciences (AREA)
  • Spectroscopy & Molecular Physics (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Physical Vapour Deposition (AREA)

Abstract

半導体に注入された第１イオン種を活性化するための方法であって、調節拡散アニーリングを用いて半導体をアニーリングする段階と、第１イオン種を再分布させて注入プロファイルの急峻性をアニーリング後に増加させるために、アニーリング時に酸素含有量を制御する段階とを含む方法。更に、半導体に接合を形成するための方法を提供し、この方法は、半導体に第１イオン種を注入する段階と、少なくとも１つの第２イオン種を後注入する段階であって、この少なくとも１つの第２イオン種が、第１イオン種の原子量及び分子量の少なくとも一方と概ね同一かそれを上回る原子量及び分子量の少なくとも一方を備えた、後注入する段階と、調節拡散アニーリングを用いて半導体をアニーリングする段階とを含み、接合寸法が、注入時の第１イオン種プロファイルの接合寸法に対して最小限となるように、プロファイルの急峻性がアニーリング後に減少する。

Description

参照による援用
本願は、２００２年４月１日付けで出願され、ダニエル・エフ・ダウニーとエドウィン・エー・アレバローを発明者とする、「非熱的アニーリングを用いたドーパント拡散及び活性化制御」と題する米国特許出願第１０／１１５，２１１号の全体を引用してここに援用する。
（１）技術分野
本開示の方法及びシステムは、一般に、ドーパント拡散及び活性化制御に関し、より詳細には、ドーパント・プロファイリング（原語：profiling）に関する。
（２）背景技術
従来のイオン注入システムは、ホウ素などのドーパント材料をイオン化する段階と、これらイオンを加速して所定のエネルギーレベルを備えたイオンビームを形成する段階と、このイオンビームエネルギーを半導体表面すなわちウエハに向けて照射し、ドーパント材料を半導体に導入し且つ半導体の導電率特性を変化させる段階とを含む。イオンが半導体の結晶格子内に一旦埋め込まれると、これらイオンは、急速熱アニーリング（ＲＴＡ）又は急速熱処理（ＲＴＰ）と呼ばれる処理を用いて活性化できる。ＲＴＡの実行時には、半導体を所定温度で所定時間にわたり加熱するため炉に導入できる。ＲＴＡは、イオン注入が原因となる結晶構造内の欠陥を修復できる。
イオン注入及びＲＴＰ処理は、接合深さと呼ばれる注入領域の深さ決定に寄与する。イオン注入による接合深さは、半導体に注入されるイオンのエネルギーと、注入イオンの原子量又は分子量とに基づく。
浅い注入領域は、低エネルギーイオンビームを用いて形成でき、好適には、軽いものより原子量又は分子量が重いイオン注入を用いて形成できる。残念ながら、ＲＴＡの伝統的な方法は、シリコンの温度を、シリコンの溶融温度に近い摂氏１１００度乃至摂氏１２００度に接近する範囲まで上昇させる段階を含んでいる。従って、ＲＴＡ処理にともなう高温が注入領域を更に拡散させるので、ＲＴＡは注入接合深さを更に増加させることがある。
より小型のデバイスと、従ってより浅い接合とに対する、絶え間ない又増大し続ける要求を考慮した場合、接合深さの増加は特にやっかいな問題である。国際半導体技術ロードマップ（ＩＴＲＳ）は、高いドーパント活性をもたらす低いシート抵抗を備えた極浅接合への道しるべを提示している。
発明の概要
開示した方法及びシステムは、半導体に注入された第１イオン種を活性化するための方法を含み、この方法は、調節拡散（原語：controlled diffusion）アニーリングを用いて半導体をアニーリングする段階と、第１イオン種を再分布（原語：redistribute）するために、アニーリング時に酸素含有量を制御する段階とを含み、プロファイルの急峻性がアニーリング後に増加されて、幅及び深さの接合寸法が注入時寸法に対して最小限となるように、第１イオン種のプロファイルが制御される。この調節拡散アニーリングは５秒未満のアニーリングを含み、固相成長法（ＳＰＥ）、フラッシュ急速熱アニーリング（フラッシュＲＴＰ）、サブメルト・レーザアニーリング、マイクロ波アニーリング、及び無線周波（RF）アニーリングのうち少なくとも１つを含むことができる。上述の酸素含有量の制御は、調節拡散アニーリングと、調節拡散アニーリングを実行する温度と、調節拡散アニーリングを実行する時間と、第１イオン種と、第１イオン種以外の注入可能なイオン種とのうち少なくとも１つに基づいた酸素含有量に更に基づいて実行できる。
これら方法及びシステムは、半導体に接合を形成するための方法も含み、この方法は、半導体に第１イオン種を注入する段階と、少なくとも１つの第２イオン種を後注入する段階であって、この少なくとも１つの第２イオン種が、第１イオン種の原子量及び第１イオン種の分子量の少なくとも一方と概ね同一かそれを上回る原子量及び分子量の少なくとも一方を備えた、後注入する段階と、調節拡散アニーリングを用いて半導体をアニーリングする段階とを含み、幅及び深さの接合寸法が、注入時の第１イオン種プロファイルの接合寸法に対して最小限となるように、プロファイルの急峻性がアニーリング後に増加する。こうした実施形態では、更に、第１イオン種を注入する前に、少なくとも１つの第２イオン種のうち１つ又は複数を注入できる。上述の後注入段階は、少なくとも１つの第２イオン種を、第１イオン種と多価キャリア錯体を形成するように選択する段階を含んでもよい。酸素含有量はアニーリング時に制御できる。
これらシステム及び方法に関して、上述の注入段階は、ビームライン注入、プラズマドーピング、気相ドーピング、エピタキシャル蒸着ドーピング、及び化学気相成長法のうち少なくとも１つを用いて実行できる。第１イオン種及び少なくとも１つの第２イオン種は、ホウ素、フッ素、ゲルマニウム、ケイ素、リン、及びヒ素のうち少なくとも１つのイオンを含むことができる。
他の目的及び利点は、明細書及び図面を考慮すれば明らかになるはずである。
全体的な理解を可能とするため、幾つかの例示的な実施形態を次に説明するが、通常の技能を備えた当業者であれば、本明細書に記載されたシステム及び方法を変更及び修正して、他の適切な応用例となるシステム及び方法を提供したり、それ以外の追加及び修正が、本明細書に記載されたシステム及び方法の範囲から逸脱することなく可能であることは理解するはずである。
特に指定されていない場合は、図示した実施形態は、特定実施形態の様々な細部の例示的な特徴を提供するものであり、従って、図示した内容又は処理の特徴、構成要素、モジュール、及び／又は局面は、開示したシステム又は方法から逸脱することなく、それ以外の方法で組み合わせ、分離、交換、及び／又は再構成可能である。
極浅接合を含む接合のシート抵抗を最小限にする場合は、２つの要因が考慮できる。これらの要因には、ドーパント活性化を最大化すること及び電荷キャリアを生成するドーパント又は化学種の量を最大化することが含まれる。後者の要因は、接合全体における活性化されたドーパント濃度の均一性に基づくことができる。残念ながら、注入時プロファイル（原語：as-implanted
profile）は、しばしばガウス的と呼ばれ、より一般的には、構成体表面において濃度が高く、接合深さの増大とともに濃度がガウス的に減少する不均一なものと言われる。従って、望ましい接合特性には、「箱形」プロファイルを含む活性化ドーパントが均一に分布していることが含まれる。
一実施形態では、開示した方法及びシステムは、注入時のドーパント・プロファイルを拡張するのでなく、注入時のドーパント・プロファイルを調節再分布させるための方法及びシステムを含む。従って、調節再分布が意味しうることは、注入時のドーパント・プロファイルの幅及び深さが、注入時のドーパント・プロファイルと比較して最小限となるように、プロファイルの急峻性（原語：abruptness）が増大することである。急峻性は、深さ当たりの濃度の低下率として定義でき、又、典型的にはｎｍ／１０進（原語：decade）の単位で定義される。
一実施形態では、開示した方法及びシステムは、酸素制御（原語：oxygen-controlled）環境において調節拡散アニーリング技法を実行する段階を含む。酸素制御法の幾つかの例は、ダウニーの米国特許第６，０８７，２４７号に記載されており、その内容の全体はここに引用して援用する。上述の特許に記載されているように、アニーリング時に、酸素濃度を、概ね百万分率で１０００（ｐｐｍ）未満の範囲、好適には約３０乃至３００ｐｐｍの範囲の選択したレベル或いはそのレベル付近に制御できる。酸素濃度を制御するには、非熱的又は電磁誘導加熱（ＥＭＩＨ）アニーリングを実行中のチャンバをパージ又は真空排気することで酸素を所望レベル未満に引き下げ、且つ制御した量の酸素を導入すればよい。別の実施形態では、選択した酸素濃度レベルにある又はその付近の酸素を含むガスを、チャンバにバックフィル（原語：backfill）できる。他のガス制御技法を用いて、アニーリングチャンバ内部に所望の酸素濃度を実現することも可能である。一般に、酸素制御技法は、周囲の酸素含有量より高い酸素含有量を提供する段階を含む。
この酸素制御技法は、調節拡散アニーリング実行時に、ドーパント・プロファイルの幾つかの側面に影響を与えることが分かっている。例えば、ガウス的注入時ドーパント・プロファイルのピーク領域を含むと考えられる接合表面のドーパント・プロファイル領域は、調節拡散アニーリング技法の実行時に、酸素制御条件及び／又は環境により影響を受ける（例えば、拡散して均一に分布される一方、プロファイルは概ね同一に維持する）ことがある一方で、この酸素制御環境は、調節拡散アニーリング実行時に、注入時ドーパント・プロファイルの末端領域に影響を与えたり、それを拡散させたりしない。
既に開示されている酸素制御環境は、概ね１０００ｐｐｍ未満の酸素含有量も含みうるが、開示した方法及びシステムに関する酸素含有量は、様々な要因に基づいて決定でき、それら要因には、調節拡散アニーリングのタイプ、調節拡散アニーリングが実行される温度、調節拡散アニーリングを実行する時間、使用するドーパント及び／又は「第１イオン種」、更に、後述するように、幾つかの実施形態では、プロファイル再分布に使用できる第２イオン種が含まれる。
上述のように、酸素制御環境は調節拡散アニーリング実行時に提供できる。これら調節拡散アニーリング技法は、ドーパント活性化を実現しつつ、注入時の非均一ドーパント・プロファイルと概ね同一の寸法（長さ、幅、及び深さ）を備えたドーパント・プロファイル（濃度に対する接合深さ）を実現できる。調節拡散アニーリング技法には、例えば、固相成長法（ＳＰＥ）、フラッシュ急速熱アニーリング（ＲＴＰ）、サブメルト（原語：sub-melt）レーザアニーリング、マイクロ波アニーリング、ＲＦアニーリング、及び／又は低温急速熱アニーリング（ＬＴＲＴＡ）が含まれうるが、こうした例は限定目的でなく例示目的で記載したものであり、且つ、通常の技能を備えた当業者であれば、例えば５秒以下で実行できると考えられる他の不拡散アニーリング技法を、開示した方法及びシステムで利用できることは理解するはずである。
幾つかの実施形態では、これら方法及びシステムは、第２イオン種を注入する段階を含むことができるものであり、第２イオン種のこうした注入は、注入時ドーパント（例えば、「第１イオン種」）プロファイルのプロファイルに影響を与えうる。開示した方法及びシステムは、第１イオン種とは異なりうる少なくとも１つの第２イオン種に関するものとしてもよい。例えば、第１イオン種のドーパントは、Ｂ、ＢＦ２、Ａｓ、Ｐなどのイオン種を含みうるが、第２イオン種は、Ｇｅ、Ｓｉ、Ｆなどのイオン種を含むことができる。又、第１及び第２イオン種のこうした例は、限定目的でなく実例として挙げたものである。一般に、第２イオン種の原子及び／又は分子量は、第１イオン種の原子及び／又は分子量と概ね同一か、大きくてもよい。従って、第２イオン種は、第１イオン種の後に注入して、第２イオン種の原子及び／又は分子が、第１イオン種の原子及び／又は分子と相互作用して（例えば、衝突、「ノックオン」して）、第１イオン種（例えばドーパント）の原子及び／又は分子を、高濃度領域（例えば、注入時のガウス・プロファイルのピーク領域）から濃度がより低い領域（例えば、注入時のガウス・プロファイルの末端領域）まで拡散可能である。上述したように、注入時接合の寸法全体は、第２イオン種の注入によって大きく変化することはなく、その代わり、注入時の分布が接合全域にわたって更に均一化されうる（例えば、ガウス的でなく「箱形」）。
通常の技能を備えた当業者であれば、少なくとも１つの第２イオン種を、第１イオン種の注入に先立って付加的に且つ随意選択で注入でき、この場合、こうした最初の注入は、第１イオン種の注入時に、第１イオン種のチャネリングを防止するのに利用できることは理解するはずである。一実施形態では、第１イオン種に先だってチャネリング防止目的で注入される少なくとも１つの第２イオン種は、第１イオン種の後に注入される少なくとも１つの第２イオン種とは異なっていてもよく、この後注入（原語：post-implant）は、注入時の接合寸法（例えば、注入時の接合長さ、幅、及び深さ）内部における第１イオン種の動きに影響する。
従って、開示した方法及びシステムは、第１及び第２イオン種の注入後に実行可能な調節拡散アニーリング処理も含むことができる。従って、一実施形態では、開示した方法及びシステムは、第１イオン種を注入する段階と、第１イオン種のプロファイルを再分布させるために少なくとも１つの第２イオン種を注入する段階と、ドーパントを活性化させるために、本明細書に記載したように調節拡散アニーリング技法を用いる段階とを含むことができる。更に、開示した方法及びシステムは、第１イオン種に先だって別のイオン種を注入する段階と、第１イオン種を注入する段階と、第１イオン種のプロファイルを再分布させるため第２イオン種を注入する段階と（この第２イオン種は、第１イオン種に先だって注入されるイオン種と同一でもよい）、調節拡散アニーリングを実行する段階とを含むこともできる。
開示した方法及びシステムの幾つかの実施形態では、本明細書に記載した上述の酸素制御を伴う（例えばアニーリング時の）方法及びシステムは、「第２イオン種」を用いる方法及びシステムと組み合わせることも可能である。従って、注入時プロファイルのプロファイル再分布を行うには、第１イオン種を注入した少なくとも後に、少なくとも１つの第２イオン種を注入し、且つ不拡散アニーリング技法を用いてアニーリングしつつ、アニーリング時に周囲環境の酸素含有量を、アニーリングの種類、アニーリング温度、アニーリング時間、第１イオン種、及び第２イオン種の少なくとも１つに基づいて制御すればよい。
幾つかの実施形態では、開示した方法及びシステムは、２００１年４月１６日付けのダニエル・エフ・ダウニーを発明者とする、「低シート抵抗を備えた極浅接合を形成するための方法」と題する、米国特許出願第０９／８３５，６５３号を参照して実施できる。米国出願第０９／８３５，６５３号は、引用して本明細書にその全体を援用するが、半導体の表面層にドーパント材料を導入する段階を含んだ、接合を形成する方法を記載したものであり、ドーパントの選択には、活性化すると１つの錯体（原語：complex）あたり少なくとも２つの電荷キャリアを発生する電荷キャリア錯体を形成することを目的とする。こうしたシステム及び方法では、ドーパントは、上述の電荷キャリア錯体を形成するよう選択された２つのイオン種、これら電荷キャリア錯体を形成する２つの化学種を含む化合物、及び／又は半導体の原子と化学結合して、これら電荷キャリア錯体を形成可能なドーパントを含むことができる。従って、ドーパントは、多価（原語：multi-charge）又は励起子（原語：excitonic）錯体を形成するよう選択すればよい。例えば、ドーパントには、ＢＦ、ＢＧｅ、ＢＳｉ、ＰＦ、ＰＧｅ、ＰＳｉ、ＡｓＦ、ＡｓＧｅ、及びＡｓＳｉが含まれうるが、こうした例は限定目的でなく、例示目的で記載したものである。こうしたシステム及び他の開示した実施形態では、注入方法及び処理には、ビームライン注入、プラズマドーピング、気相ドーピング、エピタキシャル蒸着ドーピング（原語：epitaxial
deposition doping）、化学気相成長法、或いはその他の技法が含まれうるが、こうした技法も例示目的で記載したものである。多重ドープ層（原語：multiple
doped layers）も形成できる。こうした励起子を用いる方法に関する活性化処理には、熱アニーリング、非熱的アニーリング、レーザアニーリング、急速熱処理（ＲＴＰ／ＲＴＡ）、マイクロ波アニーリング、無線周波アニーリング、衝撃波アニーリング、及び炉アニーリングが含まれうるが、固相成長法（ＳＰＥ）も考慮してよい。従って、第１イオン種及び第２イオン種を提供し且つ第２イオン種が第１イオン種の再分布の助けとなる段階を含む、これまでに開示した方法及びシステムは、米国特許出願第０９／８３５，６５３号の方法及びシステムと組み合わせて第１イオン種を再分布できるが、この場合、第１イオン種及び第２イオン種の選択は、活性化させた際に１つの錯体当たり少なくとも２つの電荷キャリアを生成する電荷キャリア錯体を形成できるように選択する。こうしたシステムでは、ＳＰＥを活性化に用いてもよく、従って、こうしたアニーリング段階は、上述したように酸素制御環境で付加的且つ随意選択的に実行できる。
簡潔に要約すると、開示した方法及びシステムのこの実施形態では、第１イオン種及び少なくとも１つの第２イオン種を選択する段階を含むことができ、こうした第１イオン種及び第２イオン種は、励起子及び／又は多価キャリア錯体を形成するように選択し、且つ第２イオン種は、第２イオン種の注入時に、第１イオン種の再分布を実現するように選択できる。付加的且つ随意選択的に、ＳＰＥなどの調節拡散アニーリング技法を実行でき、このアニーリング環境には酸素制御環境が含まれうる。
図１は、様々なエネルギーレベル（例えば、接合深さ）に関するホウ素注入（例えば、「第１イオン種」）及びゲルマニウムの後注入（例えば、「第２イオン種」）によりもたらされる、ドーパント濃度（原子数／ｃｍ３）に対する接合深さ（オングストローム）のプロットを示す。図１に示したように、ゲルマニウムの後注入は、図示したエネルギーレベルにおいてホウ素プロファイルの再分布を実現でき、ガウス形の注入時プロファイルと比較すると、例示した全ての例で、再分布はより箱形のプロファイルを呈している。更に、図１は、後注入に異なるエネルギーレベルを用いることで、ドーパント活性化が接合のより深いところまで得られることを示している。
図２は、５００ｅＶ及び１Ｅ１５／ｃｍ２における注入時のホウ素注入と、１Ｅ１５／ｃｍ２、５Ｅ１５／ｃｍ２、及び１Ｅ１６／ｃｍ２を含む様々な濃度のゲルマニウム後注入との比較を示す。このようにゲルマニウム後注入の濃度レベルは様々であったが、エネルギーレベルは１０ｋｅＶで一定とした。図２に示すように、ゲルマニウム後注入のプロファイル形状は濃度を変更又は変化させることができ、より急峻つまり箱形形状プロファイルとなる。よって、図１及び２は、より急峻すなわち箱形形状となるという意味でプロファイルへの影響を示すもので、図１はエネルギーの変化の結果としてこの影響を示し、図２はドーズ量の変化の結果としてこの影響を示す。
図３は、注入時ＢＦ２注入と、摂氏９００度におけるフラッシュＲＴＰと、摂氏８２０度におけるフラッシュＲＴＰとのプロファイルを比較したものである。図３は、ＲＴＰ及び本明細書に記載した他の方法を含むアニーリング方法が、注入時プロファイルと比較して、拡散を最小限に押さえた高い活性化（例えば、低シート抵抗）を提供できることを示している。同様に、図４は、酸素制御に関する、本明細書で既に説明した概念を示す。図４は、注入時のBF２注入プロファイルを、１００ｐｐｍの酸素制御環境及び周囲環境の２１パーセントである酸素制御環境と比較したもので、こうした酸素制御はマイクロ波アニーリング時に実行した。図４に示したように、酸素制御環境は、末端領域（例えば、接合のより深い領域）よりもプロファイルのピーク領域（例えば表面）に影響する。
これまで説明したのは、所定領域内でドーパントを再分布させるための方法及びシステムであり、こうした領域のプロファイルの急峻性はアニーリング後に増加する。一実施形態では、こうした方法及びシステムは、酸素制御環境において実行可能な調節拡散アニーリング処理を含む。一実施形態では、これら方法及びシステムは、第１イオン種及び少なくとも１つの第２イオン種を選択する段階を含み、第２イオン種が第１イオン種の少なくとも後に注入可能であり、又、第１イオン種の原子量及び／又は分子量と概ね同一の又はより大きな第２イオン種を選択可能であり、従って、少なくとも１つの第２イオン種が注入された時点で、第２イオン種が第１イオン種を再分布させる。幾つかの実施形態では、第１イオン種の注入時に第１イオン種のチャネリングを防止するため、少なくとも１つの第２イオン種を、第１イオン種の注入に先立って注入できる。更に、第１イオン種及び少なくとも１つの第２イオン種の選択においては、ドーパントを活性化した時点で、励起子及び／又は多価キャリア錯体を形成するように選択できる。開示した方法及びシステムの幾つかの実施形態では、１つ又は全ての上述の選択肢を利用できる。
図６は、本発明の一実施形態による半導体ウエハの熱処理用のシステムの一例を示すブロック図である。熱処理装置５０は、熱処理チャンバ５４内に設置された加熱装置５２を含む。半導体ウエハ６０は、選択した温度で選択した時間にわたり熱処理を行うため、加熱装置５２の近傍に配置されている。適切な熱処理装置５０は、STEAG ＡＳＴエレクトニクス（原語：elektroniks）社が製造する、モデルＳＨ２８００のような急速熱処理装置である。しかし、異なる急速熱処理装置及び従来の熱処理オーブンも本発明の範囲内で使用できる。
本発明の一実施形態に関連した処理ステップのフローチャートを図５ａに示した。ステップ１００では、ドーパント材料が半導体ウエハに注入される。ドーパント材料の化学種（原語：species）、ドーズ量、及びエネルギーは、半導体ウエハにおいて所望の深さ及び導電率の不純物領域を形成するように選択される。ステップ１１０では、酸素濃度が導入及び制御される。そして、調節拡散アニーリングがステップ１２０で実行される。本発明の別の実施形態の処理ステップを図５ｂに示した。この処理では、ステップ１０１において、第１イオン種のドーパント材料が、半導体ウエハに注入される。次に、ステップ１０２で、第２イオン種のドーパント材料が注入される。その後、ステップ１１０及び１２０において、第１実施形態と同様の様態で、酸素制御及び調節拡散アニーリング段階を実行する。本発明の更に別の実施形態に関する処理ステップのフローチャートを図５ｃに示した。ステップ１０３では、第１イオン種のドーパント材料の一部が半導体ウエハに注入される。ステップ１０４では、第２イオン種のドーパント材料が完全に注入される。その後、ステップ１０５において、第１イオン種のドーパント材料の残り部分を注入する。その後、ステップ１１０及び１２０において、第１実施形態と同様の様態で、酸素制御及び調節拡散アニーリング段階を実行する。
熱処理チャンバ５４は、吸気ポート６４を介してガス制御システム６２から処理ガスを受け取る。処理ガスは、排気ポート６６を介して熱処理チャンバ５４から排出される。ガス制御システム６２は、処理ガス源７０及び酸素源７２を含むことができる。処理ガス源７０は典型的には窒素源だが、アルゴン及びアンモニアを含むがそれには限定されないその他の任意適切な処理ガスを供給することもできる。ガス源７０は、ガスを質量流量コントローラ７４を介して、熱処理装置５０の吸気ポート６４に供給する。酸素源７２は、酸素を質量流量コントローラ７６を介して、熱処理装置５４の吸気ポート６４に供給する。質量流量コントローラ７４及び７６を適切に調節することで、熱処理チャンバに供給される酸素及び処理ガスの相対濃度を制御できる。熱処理チャンバ５４内の酸素濃度を測定するため、酸素モニター８０が排気ポート６６に接続されている。一例では、質量流量コントローラ７４及び７６は、それぞれブロンクホースト（原語：Bronkhorst）ハイテックF２０００シリーズでよい。
本明細書に記載した方法及びシステムは、特定のハードウェア又はソフトウェア構成に限定されるものでなく、多くの計算機環境又は処理環境で応用可能である。これら方法及びシステムは、ハードウェア又はソフトウェア、或いはハードウェアとソフトウェアの組合せによっても実現可能である。これら方法及びシステムは、１つ又は複数のコンピュータプログラムで実装できるが、コンピュータプログラムは１つ又は複数のコンピュータ実行可能命令を含むものと理解できる。こうした１つ又は複数のコンピュータプログラムは、１つ又は複数のプログラム可能プロセッサで実行可能であり、且つ、そのプロセッサが読み出し可能な記憶媒体（揮発性及び不揮発性記憶装置、並びに／或いは記憶素子）上に格納でき、１つ又は複数の入力装置、及び／又は１つ又は複数の出力装置を含むことができる。従って、このプロセッサは、入力データを得るために１つ又は複数の入力装置にアクセスでき、且つ出力データを通信するために１つ又は複数の出力装置にアクセスできる。こうした入力及び／又は出力装置は次の１つ又は複数を含むことができる。すなわち、ランダムアクセスムモリ（ＲＡＭ）、ディスクアレイ（ＲＡＩＤ）、フロッピー（登録商標）ドライブ、ＣＤ、ＤＶＤ、磁気ディスク、内部ハードドライブ、外部ハードドライブ、メモリスティック、又は、本明細書で記載したようにプロセッサがアクセス可能な他の記憶装置であるが、上述の例は、全てを網羅しているわけではなく、例示的であって限定的ではない。
これら１つ又は複数のプログラムは、コンピュータシステムと通信する１つ又は複数の高レベル手続き言語又はオブジェクト指向プログラミング言語で実現するのが好ましい。しかし、こうしたプログラムは、所望なら、アセンブリ言語又は機械言語で実装できる。言語はコンパイルしても、翻訳してもよい。
従って、これら１つ又は複数のプロセッサは、独立して或いはネットワーク環境で協同して動作可能な１つ又は複数の装置に埋め込まれていてもよく、このネットワークには、且つ／或いは例えば、ローカルエリアネットワーク（ＬＡＮ）、広域ネットワーク（ＷＡＮ）を含むことができ、イントラネット及び／又はインターネット及び／又は別のネットワークが含まれうる。こうした１つ又は複数のネットワークは、ケーブル接続若しくはワイヤレス接続されたもの又はそれらの組合せでもよく、更に、こうした異なるプロセッサ間の通信を促進する１つ又は複数の通信プロトコルを使用可能である。これらプロセッサは分散型処理用に構成することもでき、実施形態によっては、必要に応じてクライアント・サーバモデルを使用できる。従って、これら方法及びシステムは、複数のプロセッサ及び／又はプロセッサ装置を使用可能であり、これらプロセッサ命令は、こうした単一又は複数のプロセッサ／装置間に分割できる。
こうした１つ又は複数プロセッサを統合したこうした１つ又は複数装置又はコンピュータシステムは、例えば、１つ又は複数のパーソナルコンピュータ、ワークステーション（例えば、Sun、ＨＰ）個人情報機器（ＰＤＡ）、携帯電話などの手持ち式装置、又は上述したように動作可能なプロセッサと統合可能な他の装置を含むことができる。従って、本明細書に記載の装置は全てを網羅したものでなく、限定目的でなく例示目的で記載されている。
これらの方法及びシステムは、特定の実施形態に関連して説明してきたが、それに限定されない。言うまでもなく、上述の教示を参考にすれば、多くの修正及び変更が可能なことが明らかとなることもあろう。
当業者であれば、本明細書で説明し図示した部材の詳細、材料、及び配列に多くの付加的変更を行うことができる。従って、次の特許請求の範囲は、本明細書に開示された実施形態に限定されるものではなく、具体的に記載されたものとは異なる様態で実行可能であって、法律によって許された最大の範囲で解釈されるべきである。
ホウ素ドーパント・イオンの注入時プロファイルを、様々なエネルギーレベルのゲルマニウムを後注入として用いた模擬ホウ素反跳と比較したプロットである。 ホウ素ドーパント・イオンの注入時プロファイルを、様々な濃度のゲルマニウムを後注入として用いた模擬ホウ素反跳と比較したプロットである。 注入時プロファイルを、フラッシュＲＴＰを用いたアニーリング後のプロファイルと比較したプロットである。 酸素制御を調節拡散アニーリング時に実行した場合に、酸素制御環境がプロファイル分布に及ぼす影響を示すプロットである。 （ａ）、（ｂ）、（ｃ） 本発明の複数実施形態による、ドーパント拡散及び活性化制御を行うフローチャートを示す。 本発明の一実施形態による熱処理システムの一例を示すブロック図である。

Claims (20)

  1. 半導体に注入されたイオン種を活性化するための方法であって、注入されたプロファイルが接合幅及び深さを含み、
    調節拡散アニーリングを用いて前記半導体をアニーリングする段階と、
    前記イオン種のプロファイルを再分布して前記アニーリング後に前記プロファイルの急峻性を増加させるために、前記アニーリング時に酸素含有量を制御する段階とを含む、方法。
  2. 前記不拡散アニーリングが、固相成長法（ＳＰＥ）、急速熱アニーリング（ＲＴＰ）、フラッシュＲＴＰ、サブメルト・レーザアニーリング、マイクロ波アニーリング、及び無線周波（RF）アニーリングのうち少なくとも１つを含む、請求項１に記載の方法。
  3. 酸素含有量を制御する前記段階が、酸素含有量を、前記調節拡散アニーリング、前記調節拡散アニーリングを実行する温度、前記調節拡散アニーリングを実行する時間、ドーパント、及び前記第１のイオン種とは異なるイオン種のうち少なくとも１つに基づいて決定する段階を含む、請求項１に記載の方法。
  4. 前記ドーパントが、ホウ素、ヒ素、及びリンを含む、請求項３に記載の方法。
  5. 半導体に接合を形成するための方法であって、
    前記半導体に第１イオン種を注入する段階と、
    少なくとも１つの第２イオン種を後注入する段階であって、前記少なくとも１つの第２イオン種が、前記第１イオン種の原子量及び分子量の少なくとも一方と概ね同一かそれを上回る原子量及び分子量の少なくとも一方を備えた、後注入する段階と、
    調節拡散アニーリングを用いて前記半導体をアニーリングする段階とを含み、
    アニーリング後の前記第１イオン種のプロファイルの急峻性が増加して、接合寸法が、前記第１イオン種の注入時プロファイルに対して最小限となる、方法。
  6. 前記第１イオン種を注入する前に、前記少なくとも１つの第２イオン種を注入する段階を更に含む、請求項５に記載の方法。
  7. 後注入する前記段階が、前記少なくとも１つの第２イオン種を、前記第１イオン種と多価キャリア錯体を形成するように選択する段階を含む、請求項５に記載の方法。
  8. 注入する前記段階が、ビームライン注入、プラズマドーピング、気相ドーピング、エピタキシャル蒸着ドーピング、及び化学気相成長法のうち少なくとも１つを含む、請求項６に記載の方法。
  9. 前記第１イオン種及び前記少なくとも１つの第２イオン種が、ホウ素、フッ素、ゲルマニウム、ケイ素、リン、及びヒ素のうち少なくとも１つのイオンを含む、請求項５に記載の方法。
  10. アニーリングする前記段階が、アニーリング時に酸素含有量を制御する段階を含む、請求項５に記載の方法。
  11. アニーリングする前記段階が、前記不拡散アニーリング、前記不拡散アニーリングを実行する温度、前記不拡散アニーリングを実行する時間、前記第１イオン種、及び前記第１イオン種以外のイオン種のうち少なくとも１つに基づいて酸素含有量を制御する段階を含む、請求項５に記載の方法。
  12. 半導体に接合を形成するための方法であって、
    前記半導体に第１イオン種を注入する段階と、
    少なくとも１つの第２イオン種を注入する段階であって、前記少なくとも１つの第２イオン種が、
    前記第１イオン種との多価キャリア錯体の形成と、前記第１イオン種の分子量及び原子量の前記少なくとも一方に対する分子量及び原子量の少なくとも一方とに基づいた、第２イオン種を注入する段階と、
    調節拡散アニーリングを用いて前記半導体をアニーリングする段階とを含み、
    前記第１イオン種のプロファイルの急峻性がアニーリング後に増加して、接合寸法が、前記第１イオン種の注入時プロファイルに対して最小限となる、方法。
  13. 前記第１イオン種を注入する前に、前記少なくとも１つの第２イオン種を注入する段階を更に含む、請求項１２に記載の方法。
  14. 前記第１イオン種の前に注入される前記少なくとも１つの第２イオン種が、前記第１イオン種の後に注入される前記少なくとも１つの第２イオン種の少なくとも１つと同一である、請求項１３に記載の方法。
  15. 前記第１イオン種の前に注入される前記少なくとも１つの第２イオン種が、前記第１イオン種の後に注入される前記少なくとも１つの第２イオン種とは異なる、請求項１３に記載の方法。
  16. 前記第１イオン種を注入する前記段階が、ビームライン注入、プラズマドーピング、気相ドーピング、エピタキシャル蒸着ドーピング、及び化学気相成長法のうち少なくとも１つを含む、請求項１２に記載の方法。
  17. 前記少なくとも１つの第２イオン種を注入する前記段階が、ビームライン注入、プラズマドーピング、気相ドーピング、エピタキシャル蒸着ドーピング、及び化学気相成長法のうち少なくとも１つを含む、請求項１２に記載の方法。
  18. 前記第１イオン種及び前記少なくとも１つの第２イオン種が、ホウ素、フッ素、ゲルマニウム、ケイ素、リン、及びヒ素のうち少なくとも１つのイオンを含む、請求項１２に記載の方法。
  19. アニーリングする前記段階が、アニーリング時に酸素含有量を制御する段階を含む、請求項１２に記載の方法。
  20. アニーリングする前記段階が、前記調節拡散アニーリング、前記調節拡散アニーリングを実行する温度、前記調節拡散アニーリングを実行する時間、前記第１イオン種、及び前記少なくとも１つの第２イオン種のうち少なくとも１つに基づいて酸素含有量を制御する段階を含む、請求項１２に記載の方法。
JP2004504280A 2002-05-10 2003-05-12 ドーパント・プロファイリングのための方法及びシステム Abandoned JP2006503422A (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US37969202P 2002-05-10 2002-05-10
US10/434,973 US20050260838A1 (en) 2002-05-10 2003-05-09 Methods and systems for dopant profiling
PCT/US2003/014848 WO2003096398A1 (en) 2002-05-10 2003-05-12 Methods and systems for dopant profiling

Publications (1)

Publication Number Publication Date
JP2006503422A true JP2006503422A (ja) 2006-01-26

Family

ID=29420552

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004504280A Abandoned JP2006503422A (ja) 2002-05-10 2003-05-12 ドーパント・プロファイリングのための方法及びシステム

Country Status (5)

Country Link
US (1) US20050260838A1 (ja)
EP (1) EP1512169A4 (ja)
JP (1) JP2006503422A (ja)
AU (1) AU2003228925A1 (ja)
WO (1) WO2003096397A1 (ja)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005277220A (ja) * 2004-03-25 2005-10-06 Matsushita Electric Ind Co Ltd 不純物導入方法、不純物導入装置およびこの方法を用いて形成された半導体装置
JP2010258359A (ja) * 2009-04-28 2010-11-11 Dainippon Screen Mfg Co Ltd 熱処理方法および熱処理装置
US8787741B2 (en) 2009-04-28 2014-07-22 Dainippon Screen Mfg. Co., Ltd. Heat treatment method and heat treatment apparatus for heating substrate by light irradiation
KR20160123939A (ko) * 2015-04-16 2016-10-26 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 마이크로파 복사를 사용한 도펀트 활성화를 위한 방법 및 시스템
US9627212B2 (en) 2013-08-09 2017-04-18 Taiwan Semiconductor Manufacturing Company Limited Methods and systems for dopant activation using microwave radiation

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20090227096A1 (en) * 2008-03-07 2009-09-10 Varian Semiconductor Equipment Associates, Inc. Method Of Forming A Retrograde Material Profile Using Ion Implantation
US8361856B2 (en) 2010-11-01 2013-01-29 Micron Technology, Inc. Memory cells, arrays of memory cells, and methods of forming memory cells
US8329567B2 (en) 2010-11-03 2012-12-11 Micron Technology, Inc. Methods of forming doped regions in semiconductor substrates
US8450175B2 (en) 2011-02-22 2013-05-28 Micron Technology, Inc. Methods of forming a vertical transistor and at least a conductive line electrically coupled therewith
US8569831B2 (en) 2011-05-27 2013-10-29 Micron Technology, Inc. Integrated circuit arrays and semiconductor constructions
US9036391B2 (en) 2012-03-06 2015-05-19 Micron Technology, Inc. Arrays of vertically-oriented transistors, memory arrays including vertically-oriented transistors, and memory cells
US9006060B2 (en) 2012-08-21 2015-04-14 Micron Technology, Inc. N-type field effect transistors, arrays comprising N-type vertically-oriented transistors, methods of forming an N-type field effect transistor, and methods of forming an array comprising vertically-oriented N-type transistors
US9129896B2 (en) 2012-08-21 2015-09-08 Micron Technology, Inc. Arrays comprising vertically-oriented transistors, integrated circuitry comprising a conductive line buried in silicon-comprising semiconductor material, methods of forming a plurality of conductive lines buried in silicon-comprising semiconductor material, and methods of forming an array comprising vertically-oriented transistors
US9478550B2 (en) 2012-08-27 2016-10-25 Micron Technology, Inc. Arrays of vertically-oriented transistors, and memory arrays including vertically-oriented transistors
US9111853B2 (en) 2013-03-15 2015-08-18 Micron Technology, Inc. Methods of forming doped elements of semiconductor device structures

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS618931A (ja) * 1984-06-25 1986-01-16 Hitachi Ltd 半導体装置の製造方法
JPH04152518A (ja) * 1990-10-16 1992-05-26 Toshiba Corp 半導体装置の製造方法
US5654210A (en) * 1994-09-13 1997-08-05 Lsi Logic Corporation Process for making group IV semiconductor substrate treated with one or more group IV elements to form one or more barrier regions capable of inhibiting migration of dopant materials in substrate
US5863831A (en) * 1995-08-14 1999-01-26 Advanced Materials Engineering Research, Inc. Process for fabricating semiconductor device with shallow p-type regions using dopant compounds containing elements of high solid solubility
US6069062A (en) * 1997-09-16 2000-05-30 Varian Semiconductor Equipment Associates, Inc. Methods for forming shallow junctions in semiconductor wafers
US6037640A (en) * 1997-11-12 2000-03-14 International Business Machines Corporation Ultra-shallow semiconductor junction formation
JPH11168069A (ja) * 1997-12-03 1999-06-22 Nec Corp 半導体装置の製造方法
US6087247A (en) * 1998-01-29 2000-07-11 Varian Semiconductor Equipment Associates, Inc. Method for forming shallow junctions in semiconductor wafers using controlled, low level oxygen ambients during annealing
JP3054123B2 (ja) * 1998-06-08 2000-06-19 アプライド マテリアルズ インコーポレイテッド イオン注入方法
US6362063B1 (en) * 1999-01-06 2002-03-26 Advanced Micro Devices, Inc. Formation of low thermal budget shallow abrupt junctions for semiconductor devices
US6251757B1 (en) * 2000-02-24 2001-06-26 Advanced Micro Devices, Inc. Formation of highly activated shallow abrupt junction by thermal budget engineering
US6361874B1 (en) * 2000-06-20 2002-03-26 Advanced Micro Devices, Inc. Dual amorphization process optimized to reduce gate line over-melt
US6514829B1 (en) * 2001-03-12 2003-02-04 Advanced Micro Devices, Inc. Method of fabricating abrupt source/drain junctions
US20020187614A1 (en) * 2001-04-16 2002-12-12 Downey Daniel F. Methods for forming ultrashallow junctions with low sheet resistance
US6632728B2 (en) * 2001-07-16 2003-10-14 Agere Systems Inc. Increasing the electrical activation of ion-implanted dopants
US20030186519A1 (en) * 2002-04-01 2003-10-02 Downey Daniel F. Dopant diffusion and activation control with athermal annealing
US7135423B2 (en) * 2002-05-09 2006-11-14 Varian Semiconductor Equipment Associates, Inc Methods for forming low resistivity, ultrashallow junctions with low damage
US6808997B2 (en) * 2003-03-21 2004-10-26 Texas Instruments Incorporated Complementary junction-narrowing implants for ultra-shallow junctions

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005277220A (ja) * 2004-03-25 2005-10-06 Matsushita Electric Ind Co Ltd 不純物導入方法、不純物導入装置およびこの方法を用いて形成された半導体装置
JP2010258359A (ja) * 2009-04-28 2010-11-11 Dainippon Screen Mfg Co Ltd 熱処理方法および熱処理装置
US8787741B2 (en) 2009-04-28 2014-07-22 Dainippon Screen Mfg. Co., Ltd. Heat treatment method and heat treatment apparatus for heating substrate by light irradiation
US9627212B2 (en) 2013-08-09 2017-04-18 Taiwan Semiconductor Manufacturing Company Limited Methods and systems for dopant activation using microwave radiation
US10522356B2 (en) 2013-08-09 2019-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and systems for dopant activation using microwave radiation
KR20160123939A (ko) * 2015-04-16 2016-10-26 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 마이크로파 복사를 사용한 도펀트 활성화를 위한 방법 및 시스템
KR101676574B1 (ko) 2015-04-16 2016-11-15 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 마이크로파 복사를 사용한 도펀트 활성화를 위한 방법 및 시스템

Also Published As

Publication number Publication date
WO2003096397A1 (en) 2003-11-20
EP1512169A4 (en) 2008-01-23
EP1512169A1 (en) 2005-03-09
US20050260838A1 (en) 2005-11-24
AU2003228925A1 (en) 2003-11-11

Similar Documents

Publication Publication Date Title
JP2006503422A (ja) ドーパント・プロファイリングのための方法及びシステム
Wilson Boron, fluorine, and carrier profiles for B and BF2 implants into crystalline and amorphous Si
US6897131B2 (en) Advances in spike anneal processes for ultra shallow junctions
KR100498657B1 (ko) 반도체 웨이퍼상에서 샐로우 접합을 형성하는 방법
US9299564B2 (en) Ion implant for defect control
US9893148B2 (en) Method for fabricating a transistor device with a tuned dopant profile
JPH09102465A (ja) イオン注入方法
WO2005106939A1 (en) Apparatus and methods for junction formation using optical illumination
JP3476433B2 (ja) アニール中制御された低レベル酸素周囲を使用して半導体ウエーハに浅部ジャンクションを形成する方法
JP4275753B2 (ja) イオン注入法
TW552648B (en) Methods for forming ultrashallow junctions with low sheet resistance
JP2005522050A (ja) 非熱的アニーリングを用いたドーパント拡散及び活性化制御
Agarwal et al. Ultra-shallow junction formation by spike annealing in a lamp-based or hot-walled rapid thermal annealing system: effect of ramp-up rate
WO2003096398A1 (en) Methods and systems for dopant profiling
US8124506B2 (en) USJ techniques with helium-treated substrates
Fortunato et al. Excimer Laser annealing for shallow junction formation in Si power MOS devices
Foggiato et al. Implementation of flash technology for ultra shallow junction formation: challenges in process integration
KR101222814B1 (ko) 저온 이온 주입 방법
Aronowitz et al. Optimized subamorphizing silicon implants to modify diffusion and activation of arsenic, boron, and phosphorus implants for shallow junction creation
Agarwal et al. Ultra-shallow junctions and the effect of ramp-up rate during spike anneals in lamp-based and hot-walled RTP systems
Krull et al. Simplifying the 45nm SDE Process with ClusterBoron® and ClusterCarbon™ Implantation
Yoo et al. Redistribution of boron and fluorine atoms in BF2 implanted silicon wafers during rapid thermal annealing
KR100955674B1 (ko) 반도체소자의 불순물영역 저항 조절방법
López et al. Fluorine profile distortion upon annealing by the presence of a CVD grown boron box
Sundar Ramamurthy et al. Improved performance of a fast-ramp RTA system through recipe and controller optimization

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20060508

A762 Written abandonment of application

Free format text: JAPANESE INTERMEDIATE CODE: A762

Effective date: 20080711

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20080716