JP2006351716A - 静電誘導型トランジスタ、およびその製造方法 - Google Patents

Abstract

【課題】比較的高速な動作が可能で、駆動電圧を比較的低くできる静電誘導型トランジスタを提供することである。
【解決手段】アノード電極９と、半導体層７、７１と、この半導体層に埋め込まれたゲート電極５と、カソード電極２とを備えたゲート電極埋め込み静電誘導型トランジスタである。ゲート電極５は、金属膜に貫通孔が形成されてなり、金属膜のアノード側及びカソード側に絶縁層４、１０１または高抵抗半導体層が配されてチャネルを形成している。ゲート電極５は、ゲート電極となる金属膜を形成する工程、ＡｌとＳｉを同時にスパッタすることによりＡｌ柱を自己組織的に形成する工程、Ａｌ柱およびＡｌ柱直下の金属膜をエッチングする工程を含む工程によって形成され得る。
【選択図】 図２

Description

本発明は、静電誘導型ＴＦＴなどの静電誘導型トランジスタ、およびその製造方法に関する。

従来、比較的低温で形成できるアモルファスシリコンで構成された電界効果トランジスタは、液晶表示装置の画素スイッチ（ＳＷ）としてガラス基板上に形成され、アクティブマトリックス駆動基板で使用されている。このような表示装置では、高精細・大画面化への進化に伴い、画素ＳＷの微細化や高速化、周辺駆動回路の作り込みなどが求められている。しかし、アモルファスシリコンの移動度は最大で１cm²／Vs 程度であるため、横型の電界効果トランジスタでは動作速度が十分ではない。すなわち、横型電界効果トランジスタでは、動作速度はキャリヤのゲート長走行時間で決まるが、ゲート長はプロセスルールで制限されるため、動作速度には限界がある。そこで、キャリヤの走行距離を短くできる縦型の静電誘導型トランジスタ（以下ＳＩＴとも略記する）を、表示装置の画素ＳＷとして、使用するアクティブマトリックス基板が提案されている（特許文献１参照）。

図４は、特許文献１に記載されたＳＩＴの概略構成図である。ガラス板１３表面に、ドレイン電極膜１４が形成され、その上にアモルファスシリコン層がＣＶＤ法により形成されるが、先ず、燐をドープしたｎ型ドレイン層１０を形成し、続いて、ドープなしのｎ型チャネル層１５を形成する。ゲート層は、相互に間隔を隔てて横方向に配列された複数個のゲート電極１６ａ〜１６ｅからなり、前記ｎ型チャネル層１５の途中で形成することにより、チャネル層１５内に埋め込まれる。さらに、チャネル層１５の上面には燐ドープのｎ型ソース電極層９が形成され、ソース電極膜９が形成された後、ソース電極膜１７が図示のように形成されている。このような縦型ＳＩＴでは、そのチャネル長がチャネル層１５の厚さになるので、キャリヤの走行距離が短くなり、動作速度を大幅に改善できる。
特開昭60-224280号公報

しかしながら、間隔を隔てて横方向に配列された複数個のゲート電極１６ａ〜１６ｅでゲートを形成するためには、ゲート電極となる金属層の形成、フォトリソグラフィー・プロセス、エッチングプロセスをキャリヤが走行するチャネル部分で行うことになる。このため、製造工程が非常に煩雑であるとともに、プロセスに伴う不純物の混入や蓄積、ダメージがチャネル内に発生し、トランジスタ特性の劣化やバラツキが生じてしまう。また、ｎ型チャネル層１５内に間隔を離して横方向に配列された複数個のゲート電極１６ａ〜１６ｅを形成する工程は、横型の電界効果トランジスタに比べて、一層の微細プロセスが必要となる。したがって、ディスプレイ用途の大型ガラス基板へ微細プロセスを適用しなければならないという製造上の困難もある。

上記課題に鑑み、本発明の静電誘導型トランジスタは、アノード電極と、半導体層と、該半導体層に埋め込まれたゲート電極と、カソード電極とを備えたゲート電極埋め込み静電誘導型トランジスタであって、ゲート電極は、金属膜に貫通孔が形成されてなり、該金属膜のアノード側及びカソード側に絶縁層または高抵抗半導体層が配されてチャネルを形成していることを特徴とする。

また、上記課題に鑑み、本発明の静電誘導型トランジスタの製造方法は、ゲート電極埋め込み静電誘導型トランジスタの製造方法であって、アノード（又はカソード）電極を形成する工程、絶縁膜を形成する工程、金属膜を形成する工程、ＡｌとＳｉを同時にスパッタすることによるＳｉ中にＡｌ柱を自己組織的に形成する工程、前記Ａｌ柱およびＡｌ柱直下の前記金属膜をエッチングし孔を形成する工程、該孔に半導体材料を充填する工程、カソード（又はアノード）電極を形成する工程を含む工程によって形成されることを特徴とする。

上記の如く、本発明の静電誘導型トランジスタの製造方法では、ゲートを貫いて存在するチャネル部分の形成にフォトリソプロセスを使用しない。それに代えて、ＡｌとＳｉを同時にスパッタした膜において、相分離によりアモルファスシリコン膜内にＡｌ円柱が自己組織的に形成される（特開2003-266400号公報を参照）ことを利用する。このＡｌ円柱を選択的にエッチングすることにより、例えば、十ｎｍ程度の孔の開いたゲート電極をフォトリソプロセス無しに形成することで、不純物の混入や蓄積、ダメージの発生が低減できる。このことから、比較的高速な動作が可能で、駆動電圧が比較的低いＳＩＴが実現できる。このような構造を持つ埋め込みゲート電極の形成において、フォトリソプロセスを使用しないので、大型ガラス基板でも従来と同じプロセスルールで製造できることから、生産性に優れたゲート電極埋め込みＳＩＴを実現できる。上記の本発明の静電誘導型トランジスタの構造は、こうした製造方法などを可能とする構成を有することにより、動作速度、駆動電圧の点で優れた静電誘導型トランジスタを実現するものである。

上に述べた様に、本発明の静電誘導型トランジスタによれば、比較的高速な動作が可能で、駆動電圧を比較的低くできるＳＩＴが実現できる。

以下に、本発明のＳＩＴの一実施形態を図に沿って説明する。図１−１〜図１−７は、本発明の実施形態の製造工程を説明する模式断面図であり、アモルファスシリコン（以下ａ−Ｓｉとも略記する）ＳＩＴをガラス基板上に形成する工程について説明する。

この製造工程において、まず、ガラス基板１上にカソード金属電極２を形成する（図１−１）。次に、カソード電極層となる高伝導（低抵抗）ａ−Ｓｉ（ｎ^＋）３、ＳｉＮ絶縁層４を連続して形成する（図１−２）。次に、スパッタ法によりゲート電極となるＡｌ層５を形成した後、シリコンの含有量が20〜70atm%のアルミニウム（Ａｌ）とシリコンの混合材をターゲットとしてスパッタ法により成膜（コスパッタ膜）を行う。この過程で、アルミニウムとシリコンが自然に相分離し、アモルファスシリコン層６２内に直径１０ｎｍ程度のアルミニウム柱状構造体（Ａｌナノワイヤー）６１が形成される（図１−３）。

次に、ウエットエッチングにより、前記アルミニウム柱状構造体６１およびアルミニウム柱状構造６１の直下にあるゲート電極のＡｌ層５をエッチング除去する（図１−４）。更に、前記エッチングにより露出したＡｌ柱構造６１の下にあたるＳｉＮ絶縁層４をエッチング除去（図１−５）することにより、直径がナノメータサイズ（ナノメータのオーダーの径ないし寸法を持つ意味であり、ゲート電圧制御性、製造容易性などの観点から、好適には１００ナノメータ以下、更に好適には２０ナノメータ程度以下ないし１０ナノメータ程度以下である。ここでは１０ｎｍ程度）の孔、いわゆるナノホールを形成する。

次に、ＳＩＴのチャネルとなる高抵抗ａ−Ｓｉ（ｉ（intrinsic））層７をＣＶＤ法により形成すると、孔径１０ｎｍ程度のナノホール内にａ−Ｓｉ（ｉ）が充填される。続いて、アノード電極層となる高伝導ａ−Ｓｉ（ｎ^＋）層８をＣＶＤ法により形成し（図１−６）、最後にアノード金属電極９を形成してＳＩＴが完成する（図１−７）。

本構成では、ナノホールが形成されたゲート電極５がカソード電極２と対峙する部分は、ＳｉＮ絶縁層４で覆われており、また、アノード電極９と向き合う部分は、スパッタで形成されたアモルファスシリコン７で覆われており、これらの部分は非常に高抵抗である。そのため、ゲート漏れ電流は小さく、優れたトランジスタ特性が得られる。

上記ＳＩＴでは、ゲート電極５に孔径１０ｎｍ程度のナノホールが形成されており、このナノホールに充填されたａ−Ｓｉ（ｉ）７がチャネルとなるので、チャネルをオン・オフするためには、１０ｎｍ程度のチャネル空乏層を制御すればよい。したがって、従来の横型電界効果トランジスタや各ゲート電極の間隔をフォトリソプロセスで形成したＳＩＴに比較して、小さいゲート電圧スイングでオン・オフが可能である。また、チャネル長は、ナノホールの深さ、つまり、Ａｌ−Ｓｉスパッタ膜の厚さで制御できるので、従来の横型電界効果トランジスタのようにゲート長を短くするための微細プロセス装置を用いることなく、ショートチャネルを実現できる。更に、微細プロセス装置を必要としないことから大型ガラス基板上で容易にＳＩＴを形成できる。そのため、ディスプレイのマトリックスＳＷを形成するだけでなく、ショートチャネルによる高速動作性からディスプレイの周辺駆動回路を構成することも可能である。

すなわち、液晶またはＥＬを駆動するための画素スイッチおよび周辺駆動回路として、上記の静電誘導型トランジスタを搭載したアクティブマトリックス駆動基板、そのアクティブマトリックス駆動基板を搭載した表示装置などを構成できる。

以上の説明では半導体としてアモルファスシリコンを使用したが、アモルファスゲルマニウムを使用しても同様に、静電誘導型トランジスタを実現することが可能である。また、貫通孔内に充填されている半導体材料を導電性の有機材料とすることもできる。各層の厚さは、場合に応じて適宜設定すればよい。また、ゲート電極のナノメータサイズのホールの径は、上記製造方法では、２０ナノメータ程度以下のものを形成することができるので、それを考慮して適宜設計すればよい。

以下に、より具体的な実施例を説明する。

図２は、本発明の一実施例のアモルファスＳＩＴの模式断面図であり、図３−１、図３−２は、製造工程を説明するための途中工程の断面図である。

ここでは、ガラス基板１上に、パターニングされたＣｒ／Ａｌカソード金属電極２、CVDにより不純物を高濃度にドープしたカソード電極層である高伝導ａ−Ｓｉ（ｎ^＋）層３、ＳｉＮ絶縁層４を連続形成する。

次に、スパッタ法によりゲート電極となるＡｌ層５を形成した後、シリコンの含有量が20〜70atm%のアルミニウムとシリコンの混合材をターゲットとしてスパッタ成膜（コスパッタ膜）を行う。このことにより、アルミニウムとシリコンが自然に相分離し、アモルファスシリコン層６２の内に直径２０ｎｍ程度〜１０ｎｍ程度のアルミニウム柱状構造体６１を形成する。更に、ＳｉＮ絶縁層１０１をＣＶＤにより形成する（図３−１）。

次に、フォトリソプロセスにより、ＳｉＮ絶縁層１０１のチャネル領域となる部分を除去した後、アルミニウム柱状構造体６１およびアルミニウム柱状構造の直下にあるＡｌ層５１をウエットエッチングにより除去する。続いて、エッチングにより露出したアルミニウム柱状構造の直下にあるＳｉＮ絶縁層４をエッチング除去する（図３−２）。

次に、ＳＩＴのチャネルとなる高抵抗ａ−Ｓｉ（ｉ）層をＣＶＤ法により形成することにより、孔径２０ｎｍ程度〜１０ｎｍ程度のナノホール内にａ−Ｓｉ（ｉ）７１が充填されるとともに、チャネル領域以外の部分のＳｉＮ絶縁層１０１上にａ−Ｓｉ（ｉ）層７が形成される。続いて、アノード電極層となる高伝導ａ−Ｓｉ（ｎ^＋）層８を連続成膜し、最後にアノード金属電極９を形成してＳＩＴが完成する（図２）。

チャネル領域の部分では、ゲート電極５下側のＳｉＮ絶縁層４、スパッタ法により形成されたＡｌゲート電極層５、ゲート電極５上側にスパッタ法により形成されたアモルファスシリコン層６２のレベルのところには、ナノメータサイズの径のアモルファスシリコン７１が充填されチャネルが形成される。

一方、チャネル領域以外では、スパッタ法により形成されたＡｌゲート電極層５、ＡｌとＳｉのスッパタにより相分離で形成されるアモルファスシリコン層６２およびナノメータサイズのアルミニウム柱状構造体６１は、ＳｉＮ絶縁層４、１０１で挟まれており、絶縁領域を形成している。ゲート電極と半導体材料の層は、電気的に分離されている必要があり、ショットキー接合で分離する場合もあるが、絶縁層または高抵抗層で分離できていればゲート電圧の変調電圧を大きくとれるメリットがある。ここでは、ＳｉＮ絶縁層４、１０１が、この絶縁層の役割をしている。

上記ＳＩＴにおいて、カソード電極２に対してプラス電位をアノード電極９に印加した状態で、ゲート電極５に電位を印加することにより、直径２０ｎｍ程度〜１０ｎｍ程度のアモルファスシリコン柱７１がチャネルとなりキャリヤが流れる。ゲート電極５で制御するチャネル空乏層は直径の２０ｎｍ程度〜１０ｎｍ程度であるため、非常に小さいゲート電圧スイングでチャネルをオン・オフできる。上記構成では、グリッド電極であるゲート電極５は、側面で容易に露出するようにできるので、そこへの配線は容易にできる。

更に、動作速度は、キャリヤの走行距離に反比例するが、キャリヤが走行するチャネル長は、アモルファスシリコン柱の高さ程度、つまり、Ａｌ−Ｓｉスパッタ膜の厚さ程度であるため、微細なプロセス装置を使うことなく、ショートチャネルによる高速動作を容易に実現できる。

本発明の一実施形態の静電誘導型トランジスタの製造工程を示す断面図。 本発明の一実施形態の静電誘導型トランジスタの製造工程を示す断面図。 本発明の一実施形態の静電誘導型トランジスタの製造工程を示す断面図。 本発明の一実施形態の静電誘導型トランジスタの製造工程を示す断面図。 本発明の一実施形態の静電誘導型トランジスタの製造工程を示す断面図。 本発明の一実施形態の静電誘導型トランジスタの製造工程を示す断面図。 本発明の一実施形態の静電誘導型トランジスタの製造工程を示す断面図。 本発明の一実施例の静電誘導型トランジスタの具体的な構成を示す断面図。 本発明の一実施例の静電誘導型トランジスタの製造工程を示す断面図。 本発明の一実施例の静電誘導型トランジスタの製造工程を示す断面図。 ゲート埋め込み型静電誘導型トランジスタの背景技術を説明する断面図。

符号の説明

１：基板
２：カソード電極
３、８：低抵抗アモルファスシリコン層
４、１０１：ＳｉＮ絶縁層
５：ゲート電極
７、７１：半導体材料（高抵抗アモルファスシリコン層）
９：アノード電極
６１：相分離により形成されたナノサイズ径のＡｌ柱（Ａｌ柱状構造体）
６２：相分離により形成されたアモルファスシリコン領域

Claims (7)

1. アノード電極と、半導体層と、該半導体層に埋め込まれたゲート電極と、カソード電極とを備えたゲート電極埋め込み静電誘導型トランジスタであって、ゲート電極は、金属膜に貫通孔が形成されてなり、該金属膜のアノード側及びカソード側に絶縁層または高抵抗半導体層が配されてチャネルを形成していることを特徴とする静電誘導型トランジスタ。
2. 前記貫通孔内に半導体材料が充填されている請求項１記載の静電誘導型トランジスタ。
3. 前記貫通孔内に充填されている半導体材料が、アモルファスシリコン又はアモルファスゲルマニウムである請求項２記載の静電誘導型トランジスタ。
4. 前記アモルファスシリコンまたはアモルファスゲルマニウムは、ＣＶＤ法により形成されている請求項３記載の静電誘導型トランジスタ。
5. 前記貫通孔内に充填されている半導体材料が導電性の有機材料である請求項２記載の静電誘導型トランジスタ。
6. 前記ゲート電極となる金属膜は、アルミニウムから成る請求項１乃至５のいずれかに記載の静電誘導型トランジスタ。
7. ゲート電極埋め込み静電誘導型トランジスタの製造方法であって、アノード（又はカソード）電極を形成する工程、絶縁膜を形成する工程、金属膜を形成する工程、ＡｌとＳｉを同時にスパッタすることによるＳｉ中にＡｌ柱を自己組織的に形成する工程、前記Ａｌ柱およびＡｌ柱直下の前記金属膜をエッチングし孔を形成する工程、該孔に半導体材料を充填する工程、カソード（又はアノード）電極を形成する工程を含む工程によって形成することを特徴とする静電誘導型トランジスタの製造方法。

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