JP2006351587A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【解決手段】 N型エピタキシャル層2上面にショットキーメタル5と接するショットキー接合を有し、該ショットキー接合を取り囲む負の固定電荷領域4をN型エピタキシャル層2上面に有し、負の固定電荷領域4の有する負電荷により該電荷領域4直下のN型エピタキシャル層2層内に空乏層を形成し、ショットキー接合による空乏層と一体と成った空乏層が伸張して耐電圧を向上させると共に反対導電型のP型半導体層を含まないので寄生容量を生ぜず、高耐圧で且つ低容量なショットキー接合を含む半導体装置となる。
【選択図】 図1
Description
M.P.Lepselter and S.M.Sze 「Silicon Schottky Barrier Diode Near-ldeal-V Characteristics」 Bell Syst.tech.J., 47 1968年 P.195
2 N型エピタキシャル層
3 絶縁皮膜
3a ショットキー接続形成用窓
4 負の固定電荷領域
5 ショットキーメタル
6 メタライズ層
11 高濃度N型半導体基板
12 N型エピタキシャル層
13 絶縁皮膜
14 高濃度P型環状層
15 ショットキーメタル
16 メタライズ層
Claims (7)
- 一導電型半導体層の表面に有するショットキー接合により該半導体層内に形成される第一の空乏層と、
前記ショットキー接合を環状に取り囲んで前記半導体層の表面に有する一電荷型の絶縁層により該半導体層内に形成される第二の空乏層とを有し、
逆バイアス印加に際して前記第一の空乏層と前記第二の空乏層とが連続一体に伸張する事を特徴とする半導体装置。 - 前記一導電型半導体層はN型シリコン半導体層で、
前記一電荷型の絶縁層は、シリコン酸化膜で該酸化膜を負電荷に保つイオンを有する事を特徴とする請求項1に記載の半導体装置。 - 前記一導電型半導体層はP型シリコン半導体層で、
前記一電荷型の絶縁層は、シリコン酸化膜で該酸化膜を正電荷に保つイオンを有する事を特徴とする請求項1に記載の半導体装置。 - 前記イオンは、Al、Cl、F、のイオンの内一つまたは、それらの複数を含むイオンである事を特徴とする請求項1または2に記載の半導体装置。
- 前記イオンは、Na、K、Cs、Ca、のイオンの内一つまたは、それらの複数を含むイオンである事を特徴とする請求項1または3に記載の半導体装置。
- 高濃度N型半導体基板の上層にエピタキシャル成長させたN型半導体層を形成し、半導体基板の第一主面である前記N型半導体層の表面に熱酸化法にて酸化膜である絶縁皮膜を形成する初期酸化工程と、
前記初期酸化工程終了後の前記絶縁皮膜にフォトリソグラフィーを用いて環状に酸化膜に負の電荷を帯びさせる性質を有するイオンをイオン注入する事によって前記N型半導体層の上に環状な負の電荷を有する負の固定電荷領域を形成する固定電荷領域形成工程と、
前記固定電荷領域形成工程終了後の前記N型半導体層上の前記負の固定電荷領域で囲まれた前記絶縁皮膜をフォトリソグラフィーを用いた選択的エッチング除去を施し、前記負の固定電荷領域で囲まれた前記N型半導体層の表面を露出させてショットキー接続形成用窓を形成する窓開け工程と、
前記窓開け工程終了後の半導体基板の第一主面を占める前記N型半導体層の露出面と、前記負の固定電荷領域と前記絶縁皮膜との表面を覆ってメタル層を蒸着にて形成し、フォトリソグラフィーを用いた選択的エッチング除去を施して前記N型半導体層の表面から前記負の固定電荷領域もしくは前記絶縁皮膜表面の周辺まで延在するショットキーメタルを形成し、半導体基板の第二主面である前記高濃度N型半導体基板表面を研削研磨して厚み調整の後、該高濃度N型半導体基板表面に蒸着にてメタライズ層を形成するメタル形成工程と、を含む事を特徴とする半導体装置の製造方法。 - 前記イオンは、Al、Cl、F、のイオンの内一つまたは、それらの複数を含むイオンであることを特徴とする請求項6に記載の半導体装置の製造方法。
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2014078555A (ja) * | 2012-10-09 | 2014-05-01 | Nichia Chem Ind Ltd | 電界効果トランジスタ |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63204759A (ja) * | 1987-02-17 | 1988-08-24 | シリコニクス インコーポレイテッド | プレーナ接合のブレークダウンを増加させる為の方法及び装置 |
JP2003282888A (ja) * | 2002-03-22 | 2003-10-03 | Mitsubishi Electric Corp | 半導体装置およびその製法 |
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2005
- 2005-06-13 JP JP2005172247A patent/JP2006351587A/ja active Pending
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