JPS63204759A - プレーナ接合のブレークダウンを増加させる為の方法及び装置 - Google Patents
プレーナ接合のブレークダウンを増加させる為の方法及び装置Info
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- JPS63204759A JPS63204759A JP63031966A JP3196688A JPS63204759A JP S63204759 A JPS63204759 A JP S63204759A JP 63031966 A JP63031966 A JP 63031966A JP 3196688 A JP3196688 A JP 3196688A JP S63204759 A JPS63204759 A JP S63204759A
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- 238000000034 method Methods 0.000 title claims description 15
- 230000015556 catabolic process Effects 0.000 title description 21
- 150000002500 ions Chemical group 0.000 claims description 57
- 239000000758 substrate Substances 0.000 claims description 54
- 239000004065 semiconductor Substances 0.000 claims description 23
- -1 cesium ions Chemical class 0.000 claims description 4
- 238000004519 manufacturing process Methods 0.000 claims description 3
- 229910052796 boron Inorganic materials 0.000 claims description 2
- 229910052792 caesium Inorganic materials 0.000 claims description 2
- VEXZGXHMUGYJMC-UHFFFAOYSA-M Chloride anion Chemical compound [Cl-] VEXZGXHMUGYJMC-UHFFFAOYSA-M 0.000 claims 1
- 229910052740 iodine Inorganic materials 0.000 claims 1
- 239000011630 iodine Substances 0.000 claims 1
- 238000013459 approach Methods 0.000 description 9
- 238000009792 diffusion process Methods 0.000 description 4
- 230000007423 decrease Effects 0.000 description 3
- 238000002513 implantation Methods 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 239000007787 solid Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000010420 art technique Methods 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 229910052801 chlorine Inorganic materials 0.000 description 1
- 239000000460 chlorine Substances 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/408—Electrodes ; Multistep manufacturing processes therefor with an insulating layer with a particular dielectric or electrostatic property, e.g. with static charges or for controlling trapped charges or moving ions, or with a plate acting on the insulator potential or the insulator charges, e.g. for controlling charges effect or potential distribution in the insulating layer, or with a semi-insulating layer contacting directly the semiconductor surface
-
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
艮先分互
本発明は半導体装置に関するものであって、更に詳細に
は、印加される高い逆バイアス電圧によってアバランシ
ェブレークダウンを発生するプレーナ接合を有する半導
体装置に関するものである。
は、印加される高い逆バイアス電圧によってアバランシ
ェブレークダウンを発生するプレーナ接合を有する半導
体装置に関するものである。
従来抜嵐
装置基板の表面へ延在するプレーナ接合を有するタイプ
の半導体装置において、多くの環境において、接合の高
いブレークダウン電圧を与えることが望ましい（即ち、
アバランシェブレークダウンとなる様な逆バイアス電圧
レベル）。
の半導体装置において、多くの環境において、接合の高
いブレークダウン電圧を与えることが望ましい（即ち、
アバランシェブレークダウンとなる様な逆バイアス電圧
レベル）。
この目的を達成する為に多数のアプローチが開発されて
いる。これらのアプローチを説明する上で、典型的な従
来技術を示した第１図乃至第４図を参照する。
いる。これらのアプローチを説明する上で、典型的な従
来技術を示した第１図乃至第４図を参照する。
第１図を参照すると、このタイプの典型的な装置１０を
示してあり、それは第１導電型（例えばＰ型）の第１領
域１４、及び第２導電型（例えばＮ型）の第２領域１６
を有する基板１２を持っている。この装置１０へあるレ
ベルの逆バイアス電圧を印加すると、アバランシェブレ
ークダウンが発生する。公知の如く、ＰＮ接合１８の曲
率半径ｒは装置１０のブレークダウン電圧を決定する上
で非常に重要である。Ｓ、Ｍ、Ｓｚｅ著の「半導体装置
の物理（Ｐｈｙｓｉｃｓ ｏｆ Ｓｅｍ１ｃｏｎｄｕｃ
ｔｏｒ ＤｅｖｊｃｅＳ）」、第２版、の７３頁及び１
０６−１０８頁に指摘されている如く、接合１８の円筒
状及び／又は球状領域２０は一層高い電界強度を持って
おり。
示してあり、それは第１導電型（例えばＰ型）の第１領
域１４、及び第２導電型（例えばＮ型）の第２領域１６
を有する基板１２を持っている。この装置１０へあるレ
ベルの逆バイアス電圧を印加すると、アバランシェブレ
ークダウンが発生する。公知の如く、ＰＮ接合１８の曲
率半径ｒは装置１０のブレークダウン電圧を決定する上
で非常に重要である。Ｓ、Ｍ、Ｓｚｅ著の「半導体装置
の物理（Ｐｈｙｓｉｃｓ ｏｆ Ｓｅｍ１ｃｏｎｄｕｃ
ｔｏｒ ＤｅｖｊｃｅＳ）」、第２版、の７３頁及び１
０６−１０８頁に指摘されている如く、接合１８の円筒
状及び／又は球状領域２０は一層高い電界強度を持って
おり。
従ってアバランシェブレークダウンを発生させる逆バイ
アスのレベルはこれらの領域２０の曲率半径によって決
定される。この様な円筒状及び／又は球状領域２ｏの曲
率半径が減少すると、装置のブレークダウン電圧が減少
する。
アスのレベルはこれらの領域２０の曲率半径によって決
定される。この様な円筒状及び／又は球状領域２ｏの曲
率半径が減少すると、装置のブレークダウン電圧が減少
する。
半径ｒを増加させる為に、深く拡散させた接合２２（第
２図）が行なわれる。この方法は半径ｒを増大させ且つ
装置のブレークダウン電圧を増大させる上で効果的であ
ることが証明されたが、この様なアプローチは長い拡散
時間を必要とし且つ高価なウェハ空間を消費する。
２図）が行なわれる。この方法は半径ｒを増大させ且つ
装置のブレークダウン電圧を増大させる上で効果的であ
ることが証明されたが、この様なアプローチは長い拡散
時間を必要とし且つ高価なウェハ空間を消費する。
装置のブレークダウン電圧を増大させる別の公知のアプ
ローチ（第３図）は、領域１６ｂ上のコンタクト２６の
延長としてフィールドプレート２４を設けることである
。フィールドプレート２４は、基板１２ｂの基板３０に
おいて接合２８ｂを越えて延在し且つ酸化物３４によっ
て基板１２ｂの部分３２から離隔されている基板１２ｂ
の部分３２上方を延在している。このことは、基板１２
ｂと相対的に逆バイアス電圧がフィールドプレート２４
へ印加されると基板１２ｂの表面３０に沿って空乏領域
の寸法が増大する効果を持っており（点線３６及び寸法
３８参照）、そのことは更に装置のブレークダウン電圧
を増大させる。このアプローチは、Ｃｏｎｔｉ及びＣｏ
ｎｔｉ共著の「フィールドプレートを具備したシリコン
プレーナダイオードにおける表面ブレークダウン（Ｓｕ
ｒｆａｃｅ Ｂｒｅａｋｄｏｗｎ ｉｎ ５ｉｌｉｃｏ
ｎ Ｐｌａｎａｒ Ｄｉｏｄｅｓ Ｅｑｕｉｐｐｅｄ
Ｗｉｔｈ Ｆｉｅｌｄ Ｐｌａｔｅ）Ｊ 、ソリッドス
テートエレクトロニクス、１９７２．１５巻、９３−１
０５頁に記載されている。この様な方法は装置のブレー
クダウン電圧を増大させる場合に効果的であることが証
明されているが、この場合にも、前述した方法と同様に
、大量の面積が取り上げられ、且つ、フィールドによっ
て誘起されるブレークダウンが発生する場合があるので
、この様な方法は或る範囲の固有抵抗及び酸化物厚さに
渡って適用可能であるに過ぎない。
ローチ（第３図）は、領域１６ｂ上のコンタクト２６の
延長としてフィールドプレート２４を設けることである
。フィールドプレート２４は、基板１２ｂの基板３０に
おいて接合２８ｂを越えて延在し且つ酸化物３４によっ
て基板１２ｂの部分３２から離隔されている基板１２ｂ
の部分３２上方を延在している。このことは、基板１２
ｂと相対的に逆バイアス電圧がフィールドプレート２４
へ印加されると基板１２ｂの表面３０に沿って空乏領域
の寸法が増大する効果を持っており（点線３６及び寸法
３８参照）、そのことは更に装置のブレークダウン電圧
を増大させる。このアプローチは、Ｃｏｎｔｉ及びＣｏ
ｎｔｉ共著の「フィールドプレートを具備したシリコン
プレーナダイオードにおける表面ブレークダウン（Ｓｕ
ｒｆａｃｅ Ｂｒｅａｋｄｏｗｎ ｉｎ ５ｉｌｉｃｏ
ｎ Ｐｌａｎａｒ Ｄｉｏｄｅｓ Ｅｑｕｉｐｐｅｄ
Ｗｉｔｈ Ｆｉｅｌｄ Ｐｌａｔｅ）Ｊ 、ソリッドス
テートエレクトロニクス、１９７２．１５巻、９３−１
０５頁に記載されている。この様な方法は装置のブレー
クダウン電圧を増大させる場合に効果的であることが証
明されているが、この場合にも、前述した方法と同様に
、大量の面積が取り上げられ、且つ、フィールドによっ
て誘起されるブレークダウンが発生する場合があるので
、この様な方法は或る範囲の固有抵抗及び酸化物厚さに
渡って適用可能であるに過ぎない。
この様な装置のブレークダウン電圧を増大させる為の更
に別のアプローチを第４図に示しである。
に別のアプローチを第４図に示しである。
そのアプローチでは、領域１６ｃと同一の導電型のフィ
ールド制限領域４０を設けている。この様なリング４０
を設けることにより、逆バイアス電圧を印加した時に点
線４２で示した空乏領域が発生する。従って、基板１２
ｃの表面４８に沿っての空乏領域４２の寸法４４が増加
され、それにより一層高いブレークダウン電圧となる。
ールド制限領域４０を設けている。この様なリング４０
を設けることにより、逆バイアス電圧を印加した時に点
線４２で示した空乏領域が発生する。従って、基板１２
ｃの表面４８に沿っての空乏領域４２の寸法４４が増加
され、それにより一層高いブレークダウン電圧となる。
この減少は、Ｂｒｉｅｇｅｒ、Ｇｅｒｌａｃｈ及びＰｅ
１ｋａ共著の「フィールドＩＩＪ限リングを有するプレ
ーナ装置のブロッキング能力（Ｂｌｏｃｋｉｎｇ Ｃａ
ｐａｂｉｌｉｔｙ ｏｆ Ｐｌａｎａｒ Ｄｅｖｉｃｅ
ｓ ｗｉｔｈ Ｆｉｅｌｄ Ｌｉｍｉｔｉｎｇ Ｒｉｎ
ｇｓ）Ｊ 、ソリッドステートエレクトロニクス、２６
巻、８番、７３９−７４５頁（１９８：３）に記載され
ている。このシステムもブレークダウン電圧を増大させ
るのに有効であることが証明されているが、それも大き
な表面積を使用するという問題をかかえている。
１ｋａ共著の「フィールドＩＩＪ限リングを有するプレ
ーナ装置のブロッキング能力（Ｂｌｏｃｋｉｎｇ Ｃａ
ｐａｂｉｌｉｔｙ ｏｆ Ｐｌａｎａｒ Ｄｅｖｉｃｅ
ｓ ｗｉｔｈ Ｆｉｅｌｄ Ｌｉｍｉｔｉｎｇ Ｒｉｎ
ｇｓ）Ｊ 、ソリッドステートエレクトロニクス、２６
巻、８番、７３９−７４５頁（１９８：３）に記載され
ている。このシステムもブレークダウン電圧を増大させ
るのに有効であることが証明されているが、それも大き
な表面積を使用するという問題をかかえている。
■−孜
本発明は、以上の点に諾みなされたものであって、上述
した如き従来技術の欠点を解消し、半導体ウェハ面積の
効率的なレイアウトを確保すると共に、実施上及び使用
上において有効である半導体装置のプレーナ接合のブレ
ークダウン電圧を増加させる方法及び装置を提供するこ
とを目的とする。
した如き従来技術の欠点を解消し、半導体ウェハ面積の
効率的なレイアウトを確保すると共に、実施上及び使用
上において有効である半導体装置のプレーナ接合のブレ
ークダウン電圧を増加させる方法及び装置を提供するこ
とを目的とする。
構成
本半導体装置は、第１導電型の領域と第２導電型の領域
とを持っており両者が基板の表面へ延在する接合を形成
している基板、前記基板の表面の一部の上に設けられて
おり且つ前記表面において前記接合を被覆する酸化物層
、前記基板の表面における前記接合に隣接し略そこから
前記第１導電型の領域の一部の上方を延在する前記酸化
物層内における荷電イオン領域、を有しており、前記イ
オン領域内の前記イオンの極性が前記第１導電型の領域
の極性と同一であることを特徴としている。
とを持っており両者が基板の表面へ延在する接合を形成
している基板、前記基板の表面の一部の上に設けられて
おり且つ前記表面において前記接合を被覆する酸化物層
、前記基板の表面における前記接合に隣接し略そこから
前記第１導電型の領域の一部の上方を延在する前記酸化
物層内における荷電イオン領域、を有しており、前記イ
オン領域内の前記イオンの極性が前記第１導電型の領域
の極性と同一であることを特徴としている。
又、本発明の半導体装置の製造方法は、第１導電型の領
域と第２導電型の領域とを持った半導体基板を用意し、
尚前記領域は前記基板の表面へ延在する接合を形成して
おり、前記基板の一部の上方に酸化物層を設け、前記基
板の表面における接合を被覆し、且つ前記接合に隣接し
そこから前記基板の第１導電型の領域の一部の上方を延
在して前記酸化物層内に荷電イオンを与える。上記各ス
テップを有しており、前記荷電イオンが前記第１導電型
の領域と同一の極性であることを特徴としている。
域と第２導電型の領域とを持った半導体基板を用意し、
尚前記領域は前記基板の表面へ延在する接合を形成して
おり、前記基板の一部の上方に酸化物層を設け、前記基
板の表面における接合を被覆し、且つ前記接合に隣接し
そこから前記基板の第１導電型の領域の一部の上方を延
在して前記酸化物層内に荷電イオンを与える。上記各ス
テップを有しており、前記荷電イオンが前記第１導電型
の領域と同一の極性であることを特徴としている。
本発明は、基板の一部を被覆すると共に基板の表面にお
いて接合をも被覆する酸化物、Ｖ内における荷電イオン
を使用することによって上述した如き量子を解消してい
る。該荷電イオンは、ｇ＃１基板における接合からそれ
を越えて基板自身の一部の上方を延在する様に配置され
、該イオンは基板のその部分の導電型と同一の極性であ
る。
いて接合をも被覆する酸化物、Ｖ内における荷電イオン
を使用することによって上述した如き量子を解消してい
る。該荷電イオンは、ｇ＃１基板における接合からそれ
を越えて基板自身の一部の上方を延在する様に配置され
、該イオンは基板のその部分の導電型と同一の極性であ
る。
尖五里
第５図を参照すると、半導体装置５０が断面で示されて
いる。この様な装置５０は、第１導電型（本例において
は、Ｐｓｆｆｉ型）の領域５４及び第２導電型（本例で
は、Ｎ導電型）の領域５６を持った基板５２を有してお
り、それは例えば拡散によって基板５２内に形成されて
いる。これらの領域５４及び５６は共に接合５８を形成
し、該接合は６２及び６４において基板５２の実質的に
平担な表面６０へ延在している。酸化物層部分６６．６
８は基板５２の表面６ｏ上に示されている。酸化物層部
分６６は表面６０に隣接する接合部分６２を被覆してお
り、一方酸化物層部分６８は表面６０に隣接する接合部
分６４を被覆している。事実、これらの酸化物層部分６
６．６８は領域５６を形成する拡散の期間中にマスクと
して使用される。
いる。この様な装置５０は、第１導電型（本例において
は、Ｐｓｆｆｉ型）の領域５４及び第２導電型（本例で
は、Ｎ導電型）の領域５６を持った基板５２を有してお
り、それは例えば拡散によって基板５２内に形成されて
いる。これらの領域５４及び５６は共に接合５８を形成
し、該接合は６２及び６４において基板５２の実質的に
平担な表面６０へ延在している。酸化物層部分６６．６
８は基板５２の表面６ｏ上に示されている。酸化物層部
分６６は表面６０に隣接する接合部分６２を被覆してお
り、一方酸化物層部分６８は表面６０に隣接する接合部
分６４を被覆している。事実、これらの酸化物層部分６
６．６８は領域５６を形成する拡散の期間中にマスクと
して使用される。
荷電イオン７０．７２は、図示した如くに、酸化物層部
分６６．６８内へ注入される。これらの荷電イオン７０
．７２は或るエネルギレベルで注入され、従ってそれら
は通常第５図に示した位にを取り、イオン７０は、略基
板５２の表面６０における接合部分６２に隣接しそこか
ら且つその上方を且つ領域５４の部分５５の上方を延在
し、一方イオン７２は基板５２の表面６０における接合
部分６４に隣接し略そこから且つその上方を且つ領域５
４の部分５７の上方を延在している。荷電イオン７０．
７２は全て或るエネルギレベルで注入されているので、
それらは全て基板５２の表面６０から大略同一の距離に
位置されている。これらの荷電イオン７０．７２は領域
５４の極性と同一の極性であり、且つこの特定の実施例
においては、セシウムイオンである。
分６６．６８内へ注入される。これらの荷電イオン７０
．７２は或るエネルギレベルで注入され、従ってそれら
は通常第５図に示した位にを取り、イオン７０は、略基
板５２の表面６０における接合部分６２に隣接しそこか
ら且つその上方を且つ領域５４の部分５５の上方を延在
し、一方イオン７２は基板５２の表面６０における接合
部分６４に隣接し略そこから且つその上方を且つ領域５
４の部分５７の上方を延在している。荷電イオン７０．
７２は全て或るエネルギレベルで注入されているので、
それらは全て基板５２の表面６０から大略同一の距離に
位置されている。これらの荷電イオン７０．７２は領域
５４の極性と同一の極性であり、且つこの特定の実施例
においては、セシウムイオンである。
コンタクト要素７４は公知の如くマスキングを行ない且
つメタルを付与することによって爾後に形成して領域５
６へコンタクトさせる。
つメタルを付与することによって爾後に形成して領域５
６へコンタクトさせる。
注入したイオン７０．７２の使用を介して、空乏領域は
、フィールドプレートを使用する第３図に示したものと
同様に、逆バイアスを印加すると、第５図において点線
７６で示した形態を取る。この増大した寸法の空乏領域
７６（特に、基板５２の表面６０に沿っての寸法７８及
び８０）は、装置５０のブレークダウン電圧を増加させ
る。然し乍ら、この方式はフィールドプレート方式と比
較して面積の節約となるばかりか（何故ならば、荷電イ
オン７０．７２は酸化物層部分６６．６８内において高
濃度とさせることが可能である）、本発明技術は広範囲
の固有抵抗及び酸化物厚さに渡って適用可能であり、従
ってフィールドプレートを使用する場合に固有的な別の
問題を解消している。
、フィールドプレートを使用する第３図に示したものと
同様に、逆バイアスを印加すると、第５図において点線
７６で示した形態を取る。この増大した寸法の空乏領域
７６（特に、基板５２の表面６０に沿っての寸法７８及
び８０）は、装置５０のブレークダウン電圧を増加させ
る。然し乍ら、この方式はフィールドプレート方式と比
較して面積の節約となるばかりか（何故ならば、荷電イ
オン７０．７２は酸化物層部分６６．６８内において高
濃度とさせることが可能である）、本発明技術は広範囲
の固有抵抗及び酸化物厚さに渡って適用可能であり、従
ってフィールドプレートを使用する場合に固有的な別の
問題を解消している。
第６図を参照すると１本発明の変形例を示しである。領
域５４ａと同一の極性型の或る荷電イオン８２．８４が
比較的高エネルギレベルで夫々接合部分６２ａ、６４ａ
に隣接して注入されて、基板５２ａの表面６０ａに極め
て近接して位置され、イオン８２，８４は接合部分６２
ａ、６４ａから基板５２ａの領域５５ａ、５７ａの上方
を限定的な距離延在しているに過ぎない。これらの荷電
イオン８２．８４へのイオン注入に続いて、元のエネル
ギレベルよりも一層低いエネルギレベルで更に荷電イオ
ン８６．８８が注入され、従って注入されたイオン８６
．８８は注入されたイオン８２．８４よりも基板５２ａ
表面６０ａから一層大きな距離に位置され、該２番目の
注入を行なってこれらの注入したイオン８６．８８は接
合部分６２ａ、６４ａに隣接し略そこから注入イオン８
２．８４よりも領域５５ａ、５７ａ上方を更に長い距離
に渡って延在している。この場合においても、このこと
は、空乏領域８９が、例えば第１図の装置の空乏領域よ
りも依域５５ａ、５７ａの中に更に深く延在することと
なる。
域５４ａと同一の極性型の或る荷電イオン８２．８４が
比較的高エネルギレベルで夫々接合部分６２ａ、６４ａ
に隣接して注入されて、基板５２ａの表面６０ａに極め
て近接して位置され、イオン８２，８４は接合部分６２
ａ、６４ａから基板５２ａの領域５５ａ、５７ａの上方
を限定的な距離延在しているに過ぎない。これらの荷電
イオン８２．８４へのイオン注入に続いて、元のエネル
ギレベルよりも一層低いエネルギレベルで更に荷電イオ
ン８６．８８が注入され、従って注入されたイオン８６
．８８は注入されたイオン８２．８４よりも基板５２ａ
表面６０ａから一層大きな距離に位置され、該２番目の
注入を行なってこれらの注入したイオン８６．８８は接
合部分６２ａ、６４ａに隣接し略そこから注入イオン８
２．８４よりも領域５５ａ、５７ａ上方を更に長い距離
に渡って延在している。この場合においても、このこと
は、空乏領域８９が、例えば第１図の装置の空乏領域よ
りも依域５５ａ、５７ａの中に更に深く延在することと
なる。
第７図は本発明の更に別の変形例を示しており。
領域５６ｂの両側の酸化物層部分９０．９２は段差が付
けられている。即ち、各酸化物層部分は。
けられている。即ち、各酸化物層部分は。
表面６０ｂにおける接合部分６２ｂ、６４ｂに隣接する
区域９０ａ、９２ａにおいて最も薄く、酸化物層区域９
０ｂ、９２ｂは接合部分６２ｂ、６４ｂから更に遠くで
領域５５ｂ、５７ｂ上方に位はしその厚さはより厚くな
っており、９０ｃ、９２ｃにおいて最も厚くなっている
。荷電イオン９４ａ、９４ｂ、９４ｃ、９４ｄ、９４ｅ
、９４ｆ（領域５４ｂと同一の導電型）を次いでイオン
注入し、尚この場合に全て同時に且つ或るエネルギレベ
ルで行ない、従ってそれらのイオンは第７図に示した如
くに位置される。従って、領域５６ｂに隣接する荷電イ
オン９４ａ、９４ｂは基板５２ｂの表面６０ｂに最も近
接しており、一方荷電イオン９４ｃ、９４ｄは基板５２
ｂの表面から更に幾分離れており、且つ荷電イオン９４
ｅ、９４ｆは基板５２ｂの表面６０ｂから更にもっと離
れている。このことは、逆バイアス電圧が印加された時
に、空乏領域は点＃Ｉ９５で示した如くになる。
区域９０ａ、９２ａにおいて最も薄く、酸化物層区域９
０ｂ、９２ｂは接合部分６２ｂ、６４ｂから更に遠くで
領域５５ｂ、５７ｂ上方に位はしその厚さはより厚くな
っており、９０ｃ、９２ｃにおいて最も厚くなっている
。荷電イオン９４ａ、９４ｂ、９４ｃ、９４ｄ、９４ｅ
、９４ｆ（領域５４ｂと同一の導電型）を次いでイオン
注入し、尚この場合に全て同時に且つ或るエネルギレベ
ルで行ない、従ってそれらのイオンは第７図に示した如
くに位置される。従って、領域５６ｂに隣接する荷電イ
オン９４ａ、９４ｂは基板５２ｂの表面６０ｂに最も近
接しており、一方荷電イオン９４ｃ、９４ｄは基板５２
ｂの表面から更に幾分離れており、且つ荷電イオン９４
ｅ、９４ｆは基板５２ｂの表面６０ｂから更にもっと離
れている。このことは、逆バイアス電圧が印加された時
に、空乏領域は点＃Ｉ９５で示した如くになる。
従って、上述した技術によって、各装置の空乏領域は必
要な動作パラメータに適合する様に選択して調整させる
ことが可能である。
要な動作パラメータに適合する様に選択して調整させる
ことが可能である。
第８図を参照すると、上述した如くに１００．１０２に
おいての荷電イオンの注入をフィールドプレート１０４
．．１０６と結合させて、特別の場合に調節することが
可能な空乏領域を画定している。これは、又、第９図の
場合も同様であり、その場合、上述した如き１０８．１
１０における荷電イオンの注入がガードリング１１２．
１１４と結合されて選択したパラメータに適合すべく特
に構成させることの可能な空乏領域を画定している。
おいての荷電イオンの注入をフィールドプレート１０４
．．１０６と結合させて、特別の場合に調節することが
可能な空乏領域を画定している。これは、又、第９図の
場合も同様であり、その場合、上述した如き１０８．１
１０における荷電イオンの注入がガードリング１１２．
１１４と結合されて選択したパラメータに適合すべく特
に構成させることの可能な空乏領域を画定している。
従って、容易に理解される如く、半導体装置のプレーナ
接合のブレークダウン電圧を増加させるのみならず、ウ
ェハ面積の使用が効率的であり且つ広範囲の固有抵抗及
び酸化物厚さを包含する多様な必要性に適用することの
可能な半導体装置及びその製造方法が提供されている。
接合のブレークダウン電圧を増加させるのみならず、ウ
ェハ面積の使用が効率的であり且つ広範囲の固有抵抗及
び酸化物厚さを包含する多様な必要性に適用することの
可能な半導体装置及びその製造方法が提供されている。
更に、従来技術において問題であった接合を形成する為
の長い拡散時間は必要ではない。
の長い拡散時間は必要ではない。
容易に理解される如く、上述した全ての要素の導電型を
逆にすることも可能である。この様な場合、いずれかの
実施例の領域５４がＮ型で且ついずれかの実施例の領域
５６がＰ型である場合、注入イオンは要素、塩素、又は
硼素とすることが可能である。更に、選択した如くに酸
化物層内においてイオンの濃度が変化する様に複数個の
ドーズ量の荷電イオンを使用することも可能である。例
えば、第６図に示したものと略同様の構成は、接合部分
６２ａ、６４ａに隣接する区域内に高度のドーズの荷電
イオンを付与し、それに隣接するがそこから更に離れて
領域５５ａ、５７ａ上方を延在するより軽度のドーズの
注入イオンによって得ることが可能である。
逆にすることも可能である。この様な場合、いずれかの
実施例の領域５４がＮ型で且ついずれかの実施例の領域
５６がＰ型である場合、注入イオンは要素、塩素、又は
硼素とすることが可能である。更に、選択した如くに酸
化物層内においてイオンの濃度が変化する様に複数個の
ドーズ量の荷電イオンを使用することも可能である。例
えば、第６図に示したものと略同様の構成は、接合部分
６２ａ、６４ａに隣接する区域内に高度のドーズの荷電
イオンを付与し、それに隣接するがそこから更に離れて
領域５５ａ、５７ａ上方を延在するより軽度のドーズの
注入イオンによって得ることが可能である。
以上、本発明の具体的実施の態様に付いて詳細に説明し
たが、本発明はこれら具体例にのみ限定されるべきもの
では無く、本発明の技術的範囲を逸脱すること無しに種
々の変形が可能であることは勿論である。
たが、本発明はこれら具体例にのみ限定されるべきもの
では無く、本発明の技術的範囲を逸脱すること無しに種
々の変形が可能であることは勿論である。
第１図乃至第４図は本発明に要旨に関連する従来技術の
装置を示した各説明図、第５図は本発明の第１実施例を
示した概略断面図、第６図は本発明の第２実施例を示し
た概略断面図、第７図は本発明の第３実施例を示した概
略断面図、第８図は本発明の第４実施例を示した概略断
面図、第９図は本発明の第５実施例を示した概略断面図
、である。 （符号の説明） ５０：半導体装置 ５２：基板 ５４：第１導電型領域 ５６：第２導電型領域 ５８：接合 ６０：表面 ７０．７２：荷電イオン 特許出願人 シリコニクス インコーホレイテッ
ド 代理人 小 橋 −男可−工□・ ＦＩＧ、 Ｉ ＦＩＣ，２ＦＩＧ、
３ ＦＩＧ、 ４！ ９５ ＦＩＧ、 ７ ＦＩＧ、 ８ ＦＩＧ、 ９
装置を示した各説明図、第５図は本発明の第１実施例を
示した概略断面図、第６図は本発明の第２実施例を示し
た概略断面図、第７図は本発明の第３実施例を示した概
略断面図、第８図は本発明の第４実施例を示した概略断
面図、第９図は本発明の第５実施例を示した概略断面図
、である。 （符号の説明） ５０：半導体装置 ５２：基板 ５４：第１導電型領域 ５６：第２導電型領域 ５８：接合 ６０：表面 ７０．７２：荷電イオン 特許出願人 シリコニクス インコーホレイテッ
ド 代理人 小 橋 −男可−工□・ ＦＩＧ、 Ｉ ＦＩＣ，２ＦＩＧ、
３ ＦＩＧ、 ４！ ９５ ＦＩＧ、 ７ ＦＩＧ、 ８ ＦＩＧ、 ９
Claims (1)
- 【特許請求の範囲】 １、基板の表面へ延在する接合を形成する第１導電型の
領域と第２導電型の領域とを持った基板を有する半導体
装置において、前記基板の表面上で前記表面において前
記接合を被覆している酸化物層部分と、前記基板の表面
における前記接合に隣接し大略そこから第１導電型領域
の部分上方を延在する前記酸化物層内の荷電イオン領域
と、を有しており、前記イオン領域内のイオンの極性が
前記第１導電型領域の極性と同一であることを特徴とす
る半導体装置。 ２、特許請求の範囲第１項において、前記酸化物層内の
前記荷電イオン領域は、前記第１導電型領域の部分上方
よりも前記基板の表面における接合に大略隣接して一層
濃度が高いことを特徴とする半導体装置。 ３、特許請求の範囲第１項において、前記荷電イオン領
域は、前記接合に大略隣接するその部分が前記第１導電
型の領域の部分の上方のその部分よりも前記基板の表面
へ一層近接する様に位置されていることを特徴とする半
導体装置。 ４、特許請求の範囲第１項において、前記第１導電型は
Ｐ導電型であり、前記第２導電型はＮ導電型であり、且
つ前記荷電イオン領域はセシウムイオンから構成されて
いることを特徴とする半導体装置。 ５、特許請求の範囲第１項において、前記第１導電型は
Ｎ導電型であり、前記第２導電型はＰ導電型であり、且
つ前記荷電イオン領域は沃素イオンで構成されているこ
とを特徴とする半導体装置。 ６、特許請求の範囲第１項において、前記第１導電型は
Ｎ導電型であり、前記第２導電型はＰ導電型であり、且
つ前記荷電イオン領域は塩素イオンから構成されている
ことを特徴とする半導体装置。 ７、特許請求の範囲第１項において、前記第１導電型は
Ｎ導電型であり、前記第２導電型はＰ導電型であり、且
つ前記荷電イオン領域は硼素イオンから構成されている
ことを特徴とする半導体装置。 ８、半導体装置の製造方法において、第１導電型の領域
と第２導電型の領域とを持った半導体基板を用意し、前
記領域は前記基板の表面へ延在する接合を形成しており
、前記基板の一部の上方で前記基板の表面において前記
接合を被覆する酸化物層を設け、前記基板の第１導電型
の領域の一部の上方で前記接合に隣接しそこから延在し
て前記酸化物層内に荷電イオンを設ける、上記各ステッ
プを有することを特徴とする方法。 ９、特許請求の範囲第８項において、前記酸化物層内に
荷電イオンを設けるステップで、前記基板の表面の接合
に隣接し且つ前記基板の表面に近接した区域内に第１エ
ネルギレベルで第１複数個の荷電イオンを注入し且つ第
２のより低いエネルギレベルで第２複数個のイオンを注
入して前記第１エネルギレベルで注入したイオンよりも
更に前記基板の表面から離隔したイオンを与え、前記第
２複数個のイオンは前記基板の表面における接合に隣接
しそこから延在し更にそこから前記第１複数個のイオン
よりも前記第１導電型の領域の一部上方を延在すること
を特徴とする方法。 １０、特許請求の範囲第８項において、前記基板の一部
の上方に酸化物層を設けるステップで、前記基板の表面
に前記接合に隣接して第１厚さの段差付き酸化物層を且
つ前記第１導電型の領域の部分上方に第２の一層厚い厚
さを設け、且つ前記酸化物層内に荷電イオンを設けるス
テップで、或るエネルギレベルで荷電イオンを前記第１
及び第２酸化物部分内に注入することを特徴とする方法
。 １１、特許請求の範囲第８項において、前記酸化物層内
に荷電イオンを設けるステップで、前記第１導電型の領
域の部分の上方よりも前記基板の表面で前記接合に大略
隣接して一層高い濃度で前記酸化物層内に荷電イオンを
与えることを特徴とする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US014,961 | 1987-02-17 | ||
| US07/014,961 US4799100A (en) | 1987-02-17 | 1987-02-17 | Method and apparatus for increasing breakdown of a planar junction |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63204759A true JPS63204759A (ja) | 1988-08-24 |
Family
ID=21768795
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63031966A Pending JPS63204759A (ja) | 1987-02-17 | 1988-02-16 | プレーナ接合のブレークダウンを増加させる為の方法及び装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4799100A (ja) |
| EP (1) | EP0279605B1 (ja) |
| JP (1) | JPS63204759A (ja) |
| DE (1) | DE3889354T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006351587A (ja) * | 2005-06-13 | 2006-12-28 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| USRE37477E1 (en) * | 1987-11-06 | 2001-12-18 | Sgs-Thomson Microelectronics, Inc. | Integrated circuit protected against electrostatic discharges, with variable protection threshold |
| JPH0817229B2 (ja) * | 1988-03-31 | 1996-02-21 | サンケン電気株式会社 | 半導体装置 |
| EP0360036B1 (de) * | 1988-09-20 | 1994-06-01 | Siemens Aktiengesellschaft | Planarer pn-Übergang hoher Spannungsfestigkeit |
| US5479046A (en) * | 1990-06-28 | 1995-12-26 | Robert Bosch Gmbh | Monolithically integrated semiconductor arrangement with a cover electrode |
| EP0519741B1 (en) * | 1991-06-21 | 1997-05-02 | Kabushiki Kaisha Toshiba | High-breakdown-voltage semiconductor element |
| US5321283A (en) * | 1991-07-30 | 1994-06-14 | Microwave Technology, Inc. | High frequency JFET |
| US6538279B1 (en) | 1999-03-10 | 2003-03-25 | Richard A. Blanchard | High-side switch with depletion-mode device |
| US6331794B1 (en) | 1999-03-10 | 2001-12-18 | Richard A. Blanchard | Phase leg with depletion-mode device |
| US7535056B2 (en) | 2004-03-11 | 2009-05-19 | Yokogawa Electric Corporation | Semiconductor device having a low concentration layer formed outside a drift layer |
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| US7525122B2 (en) * | 2005-06-29 | 2009-04-28 | Cree, Inc. | Passivation of wide band-gap based semiconductor devices with hydrogen-free sputtered nitrides |
| US8198650B2 (en) * | 2008-12-08 | 2012-06-12 | General Electric Company | Semiconductor devices and systems |
| US9991399B2 (en) | 2012-10-04 | 2018-06-05 | Cree, Inc. | Passivation structure for semiconductor devices |
| US8994073B2 (en) | 2012-10-04 | 2015-03-31 | Cree, Inc. | Hydrogen mitigation schemes in the passivation of advanced devices |
| US9812338B2 (en) | 2013-03-14 | 2017-11-07 | Cree, Inc. | Encapsulation of advanced devices using novel PECVD and ALD schemes |
| US9413348B2 (en) | 2014-07-29 | 2016-08-09 | Semiconductor Components Industries, Llc | Electronic circuit including a switch having an associated breakdown voltage and a method of using the same |
Family Cites Families (11)
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|---|---|---|---|---|
| US3796932A (en) * | 1971-06-28 | 1974-03-12 | Bell Telephone Labor Inc | Charge coupled devices employing nonuniform concentrations of immobile charge along the information channel |
| US3983574A (en) * | 1973-06-01 | 1976-09-28 | Raytheon Company | Semiconductor devices having surface state control |
| IT1012166B (it) * | 1973-06-08 | 1977-03-10 | Rca Corp | Dispositivo semiconduttore |
| JPS5040636A (ja) * | 1973-08-01 | 1975-04-14 | ||
| US4090213A (en) * | 1976-06-15 | 1978-05-16 | California Institute Of Technology | Induced junction solar cell and method of fabrication |
| US4481527A (en) * | 1981-05-21 | 1984-11-06 | Mcdonnell Douglas Corporation | High density MNOS transistor with ion implant into nitride layer adjacent gate electrode |
| JPS5891641A (ja) * | 1981-11-26 | 1983-05-31 | Toshiba Corp | 高耐圧半導体装置 |
| JPS58111322A (ja) * | 1981-12-25 | 1983-07-02 | Hitachi Ltd | 半導体装置 |
| US4551353A (en) * | 1981-12-30 | 1985-11-05 | Unitrode Corporation | Method for reducing leakage currents in semiconductor devices |
| US4544416A (en) * | 1983-08-26 | 1985-10-01 | Texas Instruments Incorporated | Passivation of silicon oxide during photoresist burnoff |
| US4827324A (en) * | 1986-11-06 | 1989-05-02 | Siliconix Incorporated | Implantation of ions into an insulating layer to increase planar pn junction breakdown voltage |
-
1987
- 1987-02-17 US US07/014,961 patent/US4799100A/en not_active Expired - Lifetime
-
1988
- 1988-02-12 EP EP88301193A patent/EP0279605B1/en not_active Expired - Lifetime
- 1988-02-12 DE DE3889354T patent/DE3889354T2/de not_active Expired - Fee Related
- 1988-02-16 JP JP63031966A patent/JPS63204759A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006351587A (ja) * | 2005-06-13 | 2006-12-28 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE3889354D1 (de) | 1994-06-09 |
| EP0279605A2 (en) | 1988-08-24 |
| DE3889354T2 (de) | 1994-11-17 |
| EP0279605B1 (en) | 1994-05-04 |
| EP0279605A3 (en) | 1989-06-07 |
| US4799100A (en) | 1989-01-17 |
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