JP2006339649A - 半導体装置製造用金型及びこれを利用した半導体装置 - Google Patents

半導体装置製造用金型及びこれを利用した半導体装置 Download PDF

Info

Publication number
JP2006339649A
JP2006339649A JP2006152055A JP2006152055A JP2006339649A JP 2006339649 A JP2006339649 A JP 2006339649A JP 2006152055 A JP2006152055 A JP 2006152055A JP 2006152055 A JP2006152055 A JP 2006152055A JP 2006339649 A JP2006339649 A JP 2006339649A
Authority
JP
Japan
Prior art keywords
mold
gate
sealing
semiconductor device
cavity
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2006152055A
Other languages
English (en)
Inventor
Dong Sun Kwak
東選 郭
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
TSP CO Ltd
Original Assignee
TSP CO Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from KR1020050047428A external-priority patent/KR100714884B1/ko
Priority claimed from KR1020060022126A external-priority patent/KR100640556B1/ko
Priority claimed from KR1020060039577A external-priority patent/KR100767194B1/ko
Application filed by TSP CO Ltd filed Critical TSP CO Ltd
Publication of JP2006339649A publication Critical patent/JP2006339649A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565Moulds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93Batch processes
    • H01L24/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561Batch processing
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/4912Layout
    • H01L2224/49171Fan-out arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93Batch processes
    • H01L2224/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L2224/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49541Geometry of the lead-frame
    • H01L23/49562Geometry of the lead-frame for devices being provided for in H01L29/00
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)
  • Moulds For Moulding Plastics Or The Like (AREA)
  • Injection Moulding Of Plastics Or The Like (AREA)

Abstract

【課題】本発明は、封止材の使用量を低減し、封止材のボイド発生を減少させて、トリミングまたはソーイング工程で生じる各種不良を防止する半導体装置製造用金型及びこれを利用した半導体装置を提供するものである。
【解決手段】本発明は、多数の半導体装置を配置できるように所定の深さを有する多数のキャビティーが一定の距離を離隔しつつ配列され、各キャビティーは所定の深さを有するスルーゲートを通じて互いに連通されている第1金型と、第1金型に密着すると共に、第1金型のスルーゲートを通じて全てのキャビティーに位置した半導体装置に封止材が流れ込むことができるようにする第2金型と、第1金型のスルーゲートに対応する第2金型の領域に貫通するように設置された多数のゲートロックブロックとを備え、上記のゲートロックブロックは封止工程中にはスルーゲートを開放させ、封止工程完了後にはスルーゲートを閉鎖させ、またはその開放空間を狭める半導体装置製造用金型を開示する。
【選択図】図4a

Description

本発明は、半導体装置製造用金型及びこれを利用した半導体装置に関し、より詳しくは、封止材の使用量を低減し、封止材のボイドの発生及び封止材の未充填を抑制し、トリミング(trimming)またはソーイング(sawing)工程で各種不良が防止できる半導体装置製造用金型及びこれを利用した半導体装置に関する。
一般に、マザーボード(mother board)やメインボード(main board)などに実装できる形態の半導体装置はリードフレーム(lead frame)(または、回路基板)と、前記リードフレームに装着された半導体ダイ(die)と、前記リードフレームと半導体ダイとを電気的に連結する多数の導電性ワイヤー(wire)(または、ソルダー(solder))と、前記リードフレーム、半導体ダイ及び導電性ワイヤーなどを外部環境から保護するために封止材で封止して形成された封止部とからなっている。
また、このような半導体装置は、リードフレームに多数の半導体ダイを装着するダイボンディング(die bonding)工程と、前記各々の半導体ダイとリードフレームとを電気的に連結するワイヤーボンディング(wire bonding)工程と、前記リードフレーム、半導体ダイ及びワイヤーなどを封止材で封止する封止工程と、前記リードフレームから個々の半導体装置を分離するトリミングまたはソーイング(trimming or sawing)工程とからなっている。即ち、半導体装置を各工程で一個ずつ作るならば、その歩留まりが非常に低いため、通常、リードフレームをストリップ(strip)形態に配置して大量の半導体装置が一度に製造されるようにしている。
図1aは従来の半導体装置製造用金型により半導体装置が封止された状態を示す平面図であり、図1bは図1aの所定領域を拡大図示した拡大平面図である。
図示したように、多数のリードフレーム12’がストリップ(strip)形態で形成されており、また各リードフレームには所定の形状の封止部15’が形成されている。通常的に、このようなリードフレーム12’及び封止部15’を半導体装置10’と定義することができる。
前記封止部15’は多数個が所定の距離を離隔したまま2列(または、その以上の列も可能である)に配列されており、前記2列の封止部15’間には金型の小湯路(small runner)に該当する小湯路封止部23’が延びている。また、前記各封止部15’と小湯路封止部23’との間には金型のゲート(gate)に該当するゲート封止部24’がその封止部15’に対し略直角方向に形成されている。併せて、前記封止部15’は金型に備えられたキャビティー(cavity)により形成される領域であり、このような金型の小湯路、ゲート及びキャビティーは互いに全て連結された構造をなす。図面中、未説明符号21’は金型のラムポット(ram pot)に対応するラムポット封止部であり、22’は金型の大湯路(large runner)に対応する大湯路封止部である。図1aにおいて矢印は封止材の流れ方向を示すものであって、封止材は、ラムポット、大湯路及び小湯路を通じて各々のゲート及びキャビティーに到達する。
このような封止工程後にはトリミング(trimming)またはソーイング(sawing)工程を通じて前記各々の封止部(即ち、各々の半導体装置)が個々に分離される。併せて、このようなトリミングまたはソーイング工程ではリードフレームだけでなく、前記封止部15’からゲート封止部24’も共に切断される。したがって、完成された半導体装置では前記封止部15’に1つのゲート封止部破断痕跡部(または、封止部痕跡)が残る。
一方、このような従来技術では、封止工程後、ラムポット封止部及び大湯路封止部だけでなく、小湯路封止部及びゲート封止部も全て除去しなければならないので、封止材の使用量が過多になる問題がある。即ち、通常の封止材は熱硬化性樹脂であるため、一度硬化されればまた溶融して再使用することができない。したがって、前記のような従来のラムポット封止部、大湯路封止部、小湯路封止部及びゲート封止部は全て廃棄しなければならない。
また、従来技術では、小湯路及びゲートが相互直角方向に形成されているため、実際に封止工程が遂行されるキャビティーの内側で封止材の渦流が強度に生じる。したがって、封止工程中、未充填の形態で封止部が形成され、または完成された封止部の内側に多量のボイド(void)が形成される。さらに、このようなボイドには、後に水分などが吸収されることによって、半導体装置が高温状態に置かれている際に前記の水分が蒸気化して、ついには封止部が破壊される1つの原因となる。
さらに、従来技術は、封止工程後に行われるトリミングまたはソーイング工程においてパンチ(punch)またはソーイングブレード(sawing blade)がリードフレームだけでなく、ゲート封止部も共に除去しなければならないので、パンチまたはソーイングブレードの寿命が短くなるだけでなく、半導体ダイを覆う封止部も共に破損される場合が多発するという問題がある。
本発明は、前述した従来の問題を克服するためのものであって、封止材の使用量を低減し、封止材のボイドの発生及び封止材の未充填を抑制し、トリミング(trimming)またはソーイング(sawing)工程における各種不良を防止できる半導体装置製造用金型及びこれを利用した半導体装置を提供することをその目的とする。
本発明は、多数の半導体装置を一以上の列に配置できるように、所定の深さを有する多数のキャビティーがそれぞれの列において互いに一定の距離を離隔しつつ、一以上の列に配列され、前記各キャビティーはそのキャビティーの深さより小さな深さを有するスルーゲートを通じて互いに連通されている第1金型と、前記第1金型に密着すると共に、前記第1金型のスルーゲートを通じて全てのキャビティーに配置された半導体装置に順次に封止材が流れ込むことができるようにする第2金型を備えてなることを特徴とする。
また、本発明は、多数の半導体装置を一以上の列に配置できるように、所定の深さを有する多数のキャビティーがそれぞれの列において互いに一定の距離を離隔しつつ一以上の列に配列され、前記各キャビティーはそのキャビティーの深さより小さい深さを有するスルーゲートを通じて互いに連通されている第1金型と、前記第1金型に密着すると共に、前記第1金型のスルーゲートを通じて全てのキャビティーに配置された半導体装置に順次に封止材が流れ込むことができるようにする第2金型と、前記第1金型のスルーゲートに対応する第2金型の領域に貫通するように設置された多数のゲートロックブロックを備え、前記ゲートロックブロックは、封止工程中は、前記スルーゲートを開放させ、封止工程完了後には前記スルーゲートを閉鎖させ、またはその開放空間を狭めることを特徴とする。
また、本発明は、多数の半導体装置を配置できるように所定の深さを有するキャビティーが形成され、前記キャビティーには所定の深さを有する少なくとも1つのゲートが連通される第1金型と、前記第1金型に密着すると共に、前記第1金型のゲートを通じてキャビティーに配置された全ての半導体装置に封止材が流れ込むことができるようにする第2金型と、前記第1金型に前記キャビティーまで貫通して設置され、前記キャビティーの内側の前記各半導体装置に各々分割された封止部が形成されるようにする分割ブロックを備え、前記分割ブロックは封止工程中には封止材が円滑に流れることができるように前記キャビティーを完全に開放させ、封止工程完了後には前記各半導体装置の前記封止部が分割されるように前記各半導体装置に接触し、または近接することを特徴とする。
また、本発明は、半導体ダイと、前記半導体ダイが搭載されると共に、前記半導体ダイが電気的に接続されるリードフレームと、前記半導体ダイ及び前記リードフレームを封止材で封止して形成された封止部とを備え、前記封止部の表面には封止工程中の封止材の入口または出口に対応する少なくとも1つの封止部破断痕跡部が形成されることを特徴とする。
前述したように、本発明に係る半導体装置製造用金型及びこれを利用した半導体装置によれば、従来のように1つの湯路から各々のゲートを通じてキャビティーが連通される方式でなく、各々のキャビティーがスルーゲートを通じて連通されることによって、封止材の使用量を格段に低減できる。即ち、封止工程後、捨てられる封止材はスルーゲートに形成された少量のゲート封止部である。
また、本発明は、従来のように、湯路から略直角で折り曲げられたゲートに沿ってキャビティーに封止材が流入するのでなく、直線形態のスルーゲートを通じて各々のキャビティーに封止材が流入することによって封止材の渦流現象が抑制される。したがって、キャビティーの内側に形成される封止部にボイドがほとんど発生せず、また未充填部分もほとんど形成されなくなる。
また、本発明では、封止工程中にはスルーゲートを開いて、封止工程完了後にはスルーゲートを閉じるゲートロックブロックが形成されることによって、トリミング工程中、パンチがリードフレーム(または、回路基板)のみをトリムできるようになる。即ち、従来のようにパンチがゲート封止部とリードフレームを共にトリムしなくてもよい。したがって、トリミング装置のパンチ寿命が顕著に向上し、また封止部と連結されるゲート封止部もないので(ゲート封止部が存在してもその厚さが従来に比べて非常に薄いので)、ゲート封止部の破壊による封止部破壊も発生しなくなる。
また、本発明による半導体装置では、スルーゲートタイプまたはゲートブロックタイプで封止部を形成するため、封止工程完了後、封止部切断工程で自然に封止部の対向する両側面(または、一側面)に封止部破断痕跡部、即ち、封止材の入口痕跡及び出口痕跡が形成される。したがって、半導体装置において前記のような封止部破断痕跡部が観察されれば、本発明による製造方法を利用したと類推できる。
また、本発明では、封止工程中には半導体装置間に封止材が容易に流れ込むようにしつつ、封止工程完了後には各々の半導体装置間に封止部が自然に分割されるようにする分割ブロックが形成されることによって、金型に多数のキャビティーを形成する代わりに、大きな1つのキャビティーのみを形成できるようになる。さらに、このように1つのキャビティーで多数の半導体装置を作ることになれば、通常は、ソーイング工程において、封止部及びリードフレーム(または、回路基板)を共にソーイングしなければならないが、本発明は既に分割ブロックにより封止部が分割されているので、ブレードを利用したソーイングまたはパンチを利用したトリミング工程中、いずれか1つを選択的に使用できることになる。勿論、ソーイングやトリミングの際、封止部に加えられる衝撃はほとんどなく、唯リードフレーム(または、回路基板)のみに衝撃が加えられることによって、封止部の破損も格段に減少されるようになる。
以下、本発明を添付の図面を参照しつつ詳細に説明する。
図2aは本発明による半導体装置製造用金型により半導体装置が封止された状態を示す平面図であり、図2bは図2aの所定領域を拡大図示した拡大平面図である。
図示したように、多数のリードフレーム12(または、回路基板)がストリップ状に配置されており、また前記リードフレーム12には多数の封止部15が一定距離を離隔して形成されている。ここで、前記1つのリードフレーム12及びこれを封止する1つの封止部15を1つの半導体装置10と定義することができる。
より詳しくは、前記多数の封止部15は、所定距離を離隔しつつ2列(または、それ以上の列も可能である)に配列されている。また、前記配列された各封止部15間の所定領域には金型のスルーゲートに該当するスルーゲート封止部24が形成されても良い。封止材が流入し始める最初の封止部15にはゲート封止部23が形成されており、このようなゲート封止部23は湯路封止部22と連結されている。また、前記湯路封止部22はラムポット封止部21と連結されている。勿論、このようなラムポット封止部21は金型のラムポットに対応して形成された領域であり、湯路封止部22は金型の湯路に対応して形成された領域であり、ゲート封止部23は金型のゲートに対応して形成された領域であり、スルーゲート封止部24は金型のスルーゲートに対応して形成された領域である。併せて、前記半導体装置10の封止部15は金型のキャビティーに対応して形成された領域である。図2aにおいて矢印は封止材の流れ方向を示すものである。このようにして、本発明は封止材が金型のラムポット、湯路、ゲート及びスルーゲートを通じて各々のキャビティーに充填されることが分かる。ここで、本発明は従来と異なり、封止材が所定のキャビティーを貫通して他のキャビティーに順次に充填される。即ち、1つのキャビティーを中心にして入口の役目をするスルーゲート及び出口の役目をするまた別のスルーゲートが形成され、このようなスルーゲートを通じて全てのキャビティーが相互に連結されている。
このように封止されたリードフレーム12、つまり前記各々の封止部15(即ち、各々の半導体装置10)はトリミングまたはソーイング工程を通じて個々に分離される。また、後述するように、ゲートロックブロックが形成された金型を利用した場合には、前記トリミングまたはソーイング工程でリードフレーム12のみトリミングまたはソーイングすることにより、トリミング装置のパンチまたはソーイング装置のソーイングブレードの寿命を顕著に増加させることができることになる。
以下、前記のような封止部15の形態を得るための多様な金型の構造をより具体的に説明する。ここで、説明の便宜上、封止材及び封止部は全て図面符号を15とする。
図3aは本発明の一実施形態による金型により封止部が形成される状態を示す横断面図、図3bはその縦断面図、そして図3cは半導体装置が金型中に収容された状態を示す平面図である。
図3a乃至図3cに示すように、本発明による金型は、第1金型110と、これに結合される第2金型120とを備える。前記第1金型110には、多数の半導体装置10をそれぞれ配置できるように所定の深さを有する多数のキャビティー111が一定距離離隔しつつ配列されている。また、前記各キャビティー111は、それより小さな深さを有するスルーゲート112を介して互いに連通されている。前記第2金型120は、前記第1金型110の上部に密着することによって、前記第1金型110のスルーゲート112を通じて全てのキャビティー111に配置された半導体装置10に封止材15が流れ込むようにしている。
ここで、前記第1金型110に形成されたキャビティー111は、略四角形状に形成されることができる。また、前記第1金型110のスルーゲート112の深さはキャビティー111の深さより小さく形成されることによって、後に形成される封止部15の外観に与える影響を最小としている。また、前記第1金型110のスルーゲート112の幅はキャビティー111の幅より小さく形成されることができる。勿論、図示してはいないが、前記スルーゲート112の幅はキャビティー111の幅と同一とすることもできる。さらに、前記スルーゲート112はキャビティー111の側端に連通されている。勿論、図示してはいないが、前記スルーゲート112はキャビティー111の側辺の中央に連通されることもできる。
図3において太い矢印は封止材15の流れ方向を示すものである。図示したように、封止材15はゲート113及び最初のスルーゲート112を通じて最初のキャビティー111を満たし、次に、2番目のスルーゲート112を通じて2番目のキャビティー111を満たす。したがって、従来のように封止材15の方向が湯路114からゲート113に向かって鋭く曲折していないので、封止材15の渦流がほとんどなくなる。したがって、キャビティー111に完成された封止部15には未充填領域やボイドはほとんど生成しない。図3a中、未説明符号114は全てのキャビティー111の内側の空気を金型の外部に排出する空気抜き(air vent)である。
さらに、封止工程完了後には前記スルーゲート112にのみ、廃棄される少量のスルーゲート封止部24が形成されることによって、従来のように体積の大きい湯路封止部などが形成されなくなる。したがって、封止材15の使用量を顕著に削減することができる。
図4aは本発明の他の実施形態による金型のうち、ゲートロックブロックの作動前の封止部の状態を示す横断面図、図4bはその縦断面図及び図4cは平面図であり、図4dはゲートロックブロックの作動後の状態を示す横断面図、図4eはその縦断面図及び図4fはその平面図である。
まず、図4a乃至図4cに示すように、本発明による半導体装置製造用金型は、第1金型110、第2金型120及びゲートロックブロック130を備えている。
前記第1金型110には、多数の半導体装置10を配置できるように所定の深さを有する多数のキャビティー111が一定の距離を離隔しつつ配列されている。前記各キャビティー111は所定深さを有するスルーゲート112に連通されている。勿論、封止材15が流入し始める最初のスルーゲート112には、極めて短い長さのゲート113が形成されており、最後のキャビティー111(図面において右側終端のキャビティー111)にはキャビティー111の空気を外部に排出する空気抜き114が形成されている。
また、前記第2金型120は、前記第1金型110に密着することによって、前記第1金型110のスルーゲート112を通じて全てのキャビティー111に配置された半導体装置10に封止材15が容易に流れ込むことができるようになっている。
併せて、前記ゲートロックブロック130は、前記第1金型110のスルーゲート112に対応する位置に、第2金型120を貫通して設置されている。また前記ゲートロックブロック130の上段にはそのゲートロックブロック130が上下方向に動くことができるように、ブロック移動部材132が更に設置されている。このようなブロック移動部材132は空圧シリンダ、油圧シリンダ、モータまたはその等価物の中から選択された、いずれか1つであってよく、本発明においてそのブロック移動部材132の種類を限るものではない。
このようなゲートロックブロック130は、図4a乃至図4cに示すように、封止工程中には前記スルーゲート112を完全に開放させる。したがって、封止材15は最初のスルーゲート112を通じて最初のキャビティー111に容易に流れ込み、また2番目のスルーゲート112を通じて2番目のキャビティー111に容易に流れて込む。勿論、前記封止材15はその後のスルーゲート112及びキャビティー111を通じて続けて流れ込みながら全てのキャビティー111に充填される。
一方、前記第1金型110に形成されたキャビティー111は略四角形状に形成されることが好ましいが、このような形状に限られるものではない。また、前記第1金型110に形成されたスルーゲート112の深さはキャビティー111の深さより小さくなっている。併せて、前記第1金型110に形成されたスルーゲート112の幅はキャビティー111の幅以下であると共に、ゲートロックブロック130の幅と等しくなっている。したがって、前記ゲートロックブロック130はスルーゲート112を完全に閉鎖することができる、またはスルーゲート112の開放空間を格段に狭めることができる。さらに、前記スルーゲート112は、キャビティー111の側辺の終端または中央に連通されるのが好ましいが、このようなキャビティー111とスルーゲート112の連通位置に本発明を限るものではない。
一方、図4d乃至4fに示すように、全てのキャビティー111に封止材15が充填された後、前記したゲートロックブロック130が動作する。即ち、ゲートロックブロック130が移動部材132により所定距離を下降することによって、全てのスルーゲート112を完全に閉鎖される、またはその開放空間はかなり狭められる。したがって、前記スルーゲート112と対応する領域にはスルーゲート封止部が形成されない。勿論、このようなゲートロックブロック130は封止材15が硬化する前に動作しなければならない。
このようにして、半導体装置10のスルーゲート112に対応する領域にはスルーゲート封止部が形成されない。または、スルーゲート封止部が形成されても従来とは異なり、非常に薄い厚さで形成される。即ち、ほとんどキャビティー111と対応する領域のみに封止部15が形成される。したがって、使われる封止材15の量を最小化することができる。さらに、前述したように、封止材15は隣り合うキャビティー111同士の間に形成されたスルーゲート112を通じて各キャビティー111に充填されることにより、封止材15の渦流が最小化される。したがって、封止工程完了後、封止部15の内側にボイドがほとんど形成されないだけでなく、封止材の未充填も発生しない。併せて、封止工程完了後、半導体装置10のトリミングまたはソーイング工程でトリムパンチまたはソーイングブレードは唯リードフレーム12(または、回路基板)のみをトリムまたはソーイングすることになる。または、極めて薄い厚さのスルーゲート封止部及びリードフレームをトリムまたはソーイングすることになる。即ち、トリムパンチまたはソーイングブレードは硬化した封止部15によってほとんど損傷を受けない。したがって、本発明によれば、トリムパンチまたはソーイングブレードの寿命を延長することができる。勿論、トリムまたはソーイング工程において、リードフレーム12(または、回路基板)のみをトリムまたはソーイングすることにより、封止部15の概観もほとんど損傷を受けない。
図5aは本発明の他の実施形態による金型において、ゲートロックブロックの作動前の封止部の状態を示す横断面図、図5bはその縦断面図及び図5cは平面図であり、図5dはゲートロックブロックの作動後の状態を示す横断面図、図5eはその縦断面図及び図5fはその平面図である。図示したように、このような金型は前述した金型と類似の構造をなすのでその差異点のみを説明する。
図5a乃至図5cに示すように、本発明の他の実施形態による金型もまた第1金型110、第2金型120及びゲートロックブロック130を備えることができる。勿論、前記第1金型110には半導体装置10が配置される多数のキャビティー111が2列(または、それ以上の列も可能である)に形成されており、各列のキャビティー111はスルーゲート112に連通されている。ここで、前記2列のスルーゲート112は可能な限り近くに配置されるとともに、互いに水平方向に延びている。さらに、前記第2金型120に取り付けられたゲートロックブロック130は、封止工程中においては前記各々のスルーゲート112を開放している状態にある。
一方、図5d乃至図5fに示すように、封止工程が完了した後には、前記ゲートロックブロック130が動作することによって、全てのスルーゲート112は完全に閉鎖した、またはその開放空間をかなり狭めた状態にすることができる。したがって、前記スルーゲート112と対応する領域にはスルーゲート封止部がほとんど形成されない。勿論、このようなゲートロックブロック130は封止材15が硬化される前に動作しなければならない。
図6aは本発明の他の実施形態による金型において、ゲートロックブロックの作動前の封止部の状態を示す横断面図、図6bはその縦断面図及び図6cは平面図であり、図6dはゲートロックブロックの作動後の状態を示す横断面図、図6eはその縦断面図及び図6fはその平面図である。図示したように、このような金型も前述した金型と類似の構造をなすのでその差異点のみを説明する。
図6a乃至図6cに示すように、本発明の他の実施形態による金型もまた、第1金型110、第2金型120、及びゲートロックブロック130を備えることができる。勿論、前記第1金型110には半導体装置10が配置される多数のキャビティー111が2列(または、それ以上の列も可能である)に形成されており、各列のキャビティー111はスルーゲート112を介して互いに連通している。ここで、前記2列のスルーゲート112はできる限り遠くに配置され、互いに水平方向に延びている。さらに、封止工程中には、前記第2金型120に取り付けられたゲートロックブロック130は、前記各々のスルーゲート112を開放している状態である。
一方、図6d乃至図6fに示すように、封止工程が完了した後には、前記ゲートロックブロック130が動作することによって、全てのスルーゲート112を完全に閉鎖する、またはその開放空間をかなり狭めることができる。したがって、前記スルーゲート112と対応する領域にはほとんどスルーゲート封止部が形成されない。勿論、このようなゲートロックブロック130は封止材15が硬化する前に動作しなければならない。
図7aは本発明による金型において、ゲートロックブロックの作動前の封止部の状態を示す平面図、図7bはその横断面図であり、図7cはゲートロックブロックの作動後の状態を示す横断面図、図7dはその平面図である。
まず、図7a及び図7bに示すように、第1金型110の一の側には封止材15が流入するラムポット115が形成されており、前記ラムポット115には4つの湯路114が所定の長さ及び深さで形成されている。また、前記湯路114の終端には所定の深さを有する多数のキャビティー111が一定の間隔を置いて4列に形成されている。ここで、前記各列のキャビティー111はそれと幅は同一で、かつ、深さは浅いスルーゲート112を介して連通されている。勿論、前記スルーゲート112を完全に閉鎖し、またはその開放空間を狭めるためのゲートロックブロック130の幅も前記スルーゲート112の幅と同一である。このようにして、ラムポット115から供給された封止材15は、湯路114、ゲート113、及び最初のスルーゲート112を通じて最初のキャビティー111に充填され、続いて、2番目のスルーゲート112を通じて2番目のキャビティー111に充填される。このような方式により、前記封止材15は最後のキャビティー111まで全てに充填される。さらに、第2金型120に取り付けられたゲートロックブロック130はこのような封止工程中には動作しないので、全てのスルーゲート112が開放されている。
一方、図7c及び図7dに示すように、封止工程が完了した後には、ゲートロックブロック130が下降することによって、隣り合うキャビティー111の間に備えられるスルーゲート112は完全に閉鎖され、またはその開放空間をかなり狭められる。したがって、前記スルーゲート112に対応する領域にはスルーゲート封止部がほとんど形成されない。勿論、このようなゲートロックブロック130は封止材15が硬化する前に動作しなければならない。
図8aは本発明の他の実施形態による金型において、ゲートロックブロックの作動前の封止部の状態を示す横断面図、図8bはその縦断面図、図8cはその平面図であり、図8dはゲートロックブロックの作動後の状態を示す横断面図、図8eはその平面図、そして図8fはその平面図である。
図示したように、本発明の他の形態による金型は、第1金型110、第2金型120、及び分割ブロック130を備える。
前記第1金型110には、多数の半導体装置10を一度に配置できるように所定深さ及び広さを有するキャビティー111が形成され、前記キャビティー111には所定深さを有する少なくとも1つのゲート113が連通されている。前記ゲート113は所定深さを有する湯路114に連通されており、前記湯路114はラムポット115に連通されている。
前記第2金型120は、前記第1金型110に密着すると、前記第1金型110のゲート113を通じてキャビティー111に位置した全ての半導体装置10に封止材15が流れ込むようにする。
前記分割ブロック130は、前記第1金型110に貫通するように設けられ、前記キャビティー111まで延ばされ、前記キャビティー111の内側の各半導体装置10を覆って各々分割された封止部115が形成されるようにしている。このような分割ブロック130は互いに交差する多数の横隔壁134と縦隔壁136とを備えている。言い換えると、交差する横隔壁134と縦隔壁136とは前記分割ブロック130中に格子状に配置されている。前記横隔壁134と縦隔壁136に囲まれた長方形の領域によって1つの封止部15(即ち、1つの半導体装置)が形成されている。また、前記分割ブロック130には前記分割ブロック130を上下方向に往復動させることができるようにブロック移動部材132が更に設置される。このようなブロック移動部材132は空圧シリンダ、油圧シリンダ、モータまたはその等価物の中から選択されたいずれか1つであることができるが、このような種類に限られるものではない。
一方、図8a乃至図8cに示すように、ラムポット115、湯路114及びゲート113を通じてキャビティー111に封止材15を充填する工程中には、前記分割ブロック130はキャビティー111の内側へ向かって移動しない。即ち、キャビティー111の内側の全ての半導体装置10に封止材15が到達できるように、前記分割ブロック130は前記半導体装置10から所定の距離を上昇した状態を維持する。即ち、前記キャビティー111は完全に開放されている。
しかしながら、図8d乃至図8fに示すように、封止工程が完了した後には移動部材132の駆動により前記分割ブロック130が所定の距離を下降して半導体装置10の表面に完全に接触し、または隣接した位置に配置される。特に、前記分割ブロック130はキャビティー111を完全に閉鎖し、または開放空間を実質的に狭め形成される封止部を完全に分割して個々の半導体装置にする。言い換えると、前記分割ブロック130が下降することによって、1つの封止部15はそれぞれの半導体装置10に形成される。各々の半導体装置10の間には封止材15は形成されず、または形成されても従来とは異なり極めて薄い厚さに形成される。
したがって、このような封止工程が完了した後に遂行されるトリミング工程またはソーイング工程において、ソーイングブレードまたはトリミングパンチは、前記封止部15と接触せずに(または、接触するとしてもそれは極めて薄い)、リードフレーム12(または、回路基板)に接触し、ソーイングブレードまたはトリミングパンチの寿命が向上する。また、湯路114やゲート113の長さをできる限り短くすることにより、使われる封止材15の量も最小化することができる。
図9は、本発明の一実施形態による半導体装置がリードフレームストリップから分離された状態を示す斜視図である。また、図10aは本発明の一実施形態の半導体装置のうち、封止部の形成前の状態を示す平面図であり、図10b及び図10cは封止された半導体装置の横断面図である。
図示したように、本発明による半導体装置10は、半導体ダイ11と、前記半導体ダイ11が搭載されると共に、前記半導体ダイ11が電気的に連結されるリードフレーム12と、前記半導体ダイ11及びリードフレーム12を封止材で封止して形成された封止部15とからなる。また、本発明による半導体装置10には、前記封止部15の側部の表面にスルーゲートの入口及びスルーゲートの出口の痕跡である少なくとも2つの封止部破断痕跡部16が形成されている。
より詳しくは、前記封止部15は、実質的に平坦で所定の面積を有する第1面15aと、前記第1面15aとは反対側の面である第2面と、前記第1面15aと第2面15bとの間にそれらの端に沿って伸びる長方形状で、かつ前記第1面15aまたは第2面15bの幅より小さな幅を有する4つの第3面15cを備える。ここで、前記リードフレーム12は、前記4つの第3面15cのうち、いずれか一面から所定の長さを外部に突出し、よって前記リードフレーム12は外部装置に容易に接続できるようになっている。
一方、前記2つの封止部破断痕跡部16は、前記封止部15に備えられた4つの第3面15cのうち、互いに平行な2つの第3面15cの対称領域に形成されることができる。言い換えると、前記2つの封止部破断痕跡部16は、前記リードフレーム12が突出した第3面15cと垂直であると共に、互いに水平な他の2つの第3面15cの対称領域に各々形成されることができる。また、前記2つの封止部破断痕跡部16は、前記封止部15から所定の長さが突出した突起形態をなすことができる。勿論、1つの第3面15cの封止部破断痕跡部16は、封止材のスルーゲートの入口の痕跡であり、他の第3面15cの封止部破断痕跡部16は封止材のスルーゲートの出口の痕跡でありうる。図面中、未説明符号13は半導体ダイ11とリードフレーム12とを電気的に接続する導電性ワイヤーであり、14は半導体ダイとリードフレーム12とを接続する銀ペースト14(Ag paste)またはソルダーペースト(Solder paste)である。
ここで、前述の2つの封止部破断痕跡部16は、金型内でキャビティーを中心にして、その両側にスルーゲートが形成されているために形成されたものであることができる。即ち、スルーゲートには封止工程完了後、スルーゲート封止部が形成され、このスルーゲート封止部は、個片化工程により本発明で定義した封止部破断痕跡部となる。図面では、前記封止部破断痕跡部16が前記封止部15から過多に突出した形態で図示されているが、実際には、前記封止部破断痕跡部16の突出長さは数nmと非常に小さく形成される。勿論、場合によっては、前記封止部破断痕跡部16が前記封止部15の第3面15cと同一平面をなして、単にその痕跡のみを残すこともできる。併せて、このような封止部破断痕跡部16は、封止部15のソーイングまたはパンチング工程により形成されたものであることができる。
図11aは及び図11bは、本発明による半導体装置に形成される封止部破断痕跡部の形成可能位置を示す平面図及び側面図である。
図11aに示すように、本発明による半導体装置10は封止部15に形成された突起形状(または、突起でない単純な封止部の破断痕跡になることができる)の封止部破断痕跡部16をa−a’、a−b’、a−c’、b−a’、b−b’、b−c’、c−a’、c−b’またはc−c’の位置に形成されることができる。即ち、前記封止部破断痕跡部16は、封止部15の対向する各第3面15cのうち、互いに対称な領域に形成され、または互いに対称ではない位置に形成されることができる。併せて、前記封止部破断痕跡部16は、a、b、およびcの位置中、少なくとも2つの位置に形成されることができ、またa’、b’、c’の位置中、少なくとも2つの位置に形成されることができる。
また図11bに示すように、封止部破断痕跡部16は、a位置の他にも、d、e、f、gまたはhの位置に形成されることができ、本発明は、いずれか1つの第3面15cに形成された封止部破断痕跡部16の位置及び個数によって限定されるものではない。
さらに、図11bでは封止部破断痕跡部16の形状が長方形状となっているが、本発明はこれに限られるものではない。即ち、前記封止部破断痕跡部16は、台形、半円型、円形、その他の多様な形状を取りえる。勿論、このような封止部破断痕跡部16の形状は単にキャビティーの両側に形成されるスルーゲートの断面形状に依存する。
図12aはゲートロックブロックの作動前の状態を示す拡大図であり、図12bはゲートロックブロックの作動後の状態を示す拡大図である。
図12aに示すように、封止工程中、スルーゲートと対応する部分には封止部15と連結されたスルーゲート封止部24が形成されることができ、これは硬化される前にゲートロックブロック130により除去される。ところが、このようなゲートロックブロック130には位置誤差が存在する。即ち、ゲートロックブロック130と第2金型120との結合位置誤差、ゲートロックブロック130とキャビティー111との位置誤差、ゲートロックブロック130とスルーゲート112との位置誤差などが発生する。したがって、図8bに示すように、封止部15の一面(第3面)には突起形態の封止部破断痕跡部16が形成されるが、封止部15の他面(第3面)には凹溝形態の封止部破断痕跡部16が形成されることがある。
したがって、本発明による半導体装置10は、封止部15の第3面15cに形成された封止部破断痕跡部16が、一方の側は突起形態で、他方の側は凹溝形態で形成されることがありえる。勿論、ゲートロックブロック130に位置誤差がほとんどないならば、前記封止部15の第3面15cとほとんど平たい封止部破断痕跡部16が形成される。しかしながら、このようなゲートロックブロック130により形成された封止部破断痕跡部16は視覚的に十分に認識できる。
図13は、本発明の一実施形態による半導体装置を示す斜視図である。
前述したように、ゲートロックブロック130に位置誤差が発生することになれば、図13に示すように、半導体装置10のうち、一方の側の第3面15cには突起形態の封止部破断痕跡部16が形成され、他方の側の第3面15cには凹溝形態の封止部破断痕跡部16が形成されることがありえる。したがって、本発明による半導体装置10は封止部15の両側に備えられた第3面15cにそれぞれ突起及び凹溝形状の封止部破断痕跡部16がそれぞれ形成されることがありえる。
図14は、本発明の他の実施形態による半導体装置を示す斜視図である。
前述したように、ゲートロックブロック130に位置誤差が発生することによって、図14に示すように、半導体装置10のうち、一方の側の第3面15cに凹溝形態の封止部破断痕跡部16が形成されることがありえる。勿論、その反対方向の第3面15cにも凹溝形態の封止部破断痕跡部16が形成されることがありえる。さらに、図示してはいないが、前記封止部破断痕跡部16は両側の第3面15cに突起形態で形成されることができる。さらに、前記封止部破断痕跡部16は、一方の側の第3面15cでは突起形状で、他方の側の第3面15cには凹溝形状で形成されることもありえる。最後に、両側の第3面15cに形成される前記封止部破断痕跡部16は、全て第3面15cと同一平面で形成されることができる。また、このような封止部破断痕跡部16は、その長さが前記第3面15cの長さとほとんど等しいか、若干小さいことができる。しかしながら、本発明は、前記封止部破断痕跡部16の長さを限定するものではない。
図15は、本発明の他の実施形態による半導体装置を示す斜視図である。
図15に示すように、大型半導体装置10の場合、封止部15のうち、第3面15cのうち、いずれか一面のみに封止部破断痕跡部16が形成されることができる。即ち、大型半導体装置10の場合には、1つのリードフレームストリップに多数の封止部15が形成されないので、スルーゲートタイプで封止部15を形成することは困難である。しかしながら、このような場合にも本発明に開示されたゲートロックブロック130を十分に適用することができる。即ち、キャビティー111に連結されたゲートに対応する領域にゲートロックブロック130を形成することによって、完成された半導体装置においては封止部の一側のみに封止部破断痕跡部16が形成されることがありえる。勿論、このような封止部破断痕跡部16はやはり凹溝形態で所定の深さ陥没されていたり、封止部15の表面と同一平面をなしたり、または封止部の外側に所定の長さを突出した突起形状でありうる。このような大型半導体装置10の製造においてもゲートロックブロック130を適用することによって、金型のゲートに対応する部分にゲート封止部が形成されず、または、形成されたとしても極めて薄く、封止材の使用量を削減できる。
従来の半導体装置製造用金型により半導体装置が封止された状態を示す平面図である。 図1aの所定の領域を拡大図示した拡大平面図である。 本発明による半導体装置製造用金型により半導体装置が封止された状態を示す平面図である。 図2aの所定領域を拡大図示した拡大平面図である。 本発明の一実施形態による金型により封止される状態を示す横断面図である。 本発明の一実施形態による金型により封止される状態を示す縦断面図である。 半導体装置が収容された状態を示す平面図である。 本発明の他の実施形態による金型において、ゲートロックブロックの作動前の封止部の状態を示す横断面図である。 本発明の他の実施形態による金型において、ゲートロックブロックの作動前の封止部の状態を示す縦断面図である。 本発明の他の実施形態による金型において、ゲートロックブロックの作動前の封止部の状態を示す平面図である。 ゲートロックブロックの作動後の状態を示す横断面図である。 ゲートロックブロックの作動後の状態を示す縦断面図である。 ゲートロックブロックの作動後の状態を示す平面図である。 本発明の他の実施形態による金型において、ゲートロックブロックの作動前の封止部の状態を示す横断面図である。 本発明の他の実施形態による金型において、ゲートロックブロックの作動前の封止部の状態を示す縦断面図である。 本発明の他の実施形態による金型において、ゲートロックブロックの作動前の封止部の状態を示す平面図である。 ゲートロックブロックの作動後の状態を示す横断面図である。 ゲートロックブロックの作動後の状態を示す縦断面図である。 ゲートロックブロックの作動後の状態を示す平面図である。 本発明の他の実施形態による金型において、ゲートロックブロックの作動前の封止部の状態を示す横断面図である。 本発明の他の実施形態による金型において、ゲートロックブロックの作動前の封止部の状態を示す縦断面図である。 本発明の他の実施形態による金型において、ゲートロックブロックの作動前の封止部の状態を示すは平面図である。 ゲートロックブロックの作動後の状態を示す横断面図である。 ゲートロックブロックの作動後の状態を示す縦断面図である。 ゲートロックブロックの作動後の状態を示す平面図である。 本発明による金型において、ゲートロックブロックの作動前の封止部の状態を示す横断面図である。 本発明による金型において、ゲートロックブロックの作動前の封止部の状態を示す横断面図である。 ゲートロックブロックの作動後の状態を示す横断面図である。 ゲートロックブロックの作動後の状態を示す平面図である。 本発明の他の実施形態による金型において、ゲートロックブロックの作動前の封止部の状態を示す横断面図である。 本発明の他の実施形態による金型において、ゲートロックブロックの作動前の封止部の状態を示す縦断面図である。 本発明の他の実施形態による金型において、ゲートロックブロックの作動前の封止部の状態を示す平面図である。 ゲートロックブロックの作動後の状態を示す横断面図である。 ゲートロックブロックの作動後の状態を示す平面図である。 ゲートロックブロックの作動後の状態を示す平面図である。 本発明の一実施形態による半導体装置がリードフレームストリップから分離した状態を示す斜視図である。 本発明の一実施形態による半導体装置の、封止部の形成前の状態を示す平面図である。 本発明の一実施形態による半導体装置の、封止部の形成前の状態を示す横断面図である。 本発明の一実施形態による半導体装置の、封止部の形成前の状態を示す横断面図である。 本発明による半導体装置の、封止部破断痕跡部の形成可能位置を示す平面図である。 本発明による半導体装置の、封止部破断痕跡部の形成可能位置を示す側面図である。 ゲートロックブロックの作動前の状態を示す拡大図である。 ゲートロックブロックの作動後の状態を示す拡大図である。 本発明の他の実施形態による半導体装置を示す斜視図である。 本発明の他の実施形態による半導体装置を示す斜視図である。 本発明の他の実施形態による半導体装置を示す斜視図である。
符号の説明
10 半導体装置
12 リードフレーム
13 ワイヤー
15 封止材
16 封止部破断痕跡部
110 第1金型
111 キャビティー
112 スルーゲート
113 ゲート
114 空気抜き
120 第2金型
130 ゲートロックブロック
132 移動部材
134 横隔壁
136 縦隔壁

Claims (22)

  1. 多数の半導体装置が一以上の列に配置されるように、所定の深さを有する多数のキャビティーが、それぞれの列において互いに一定の距離を離隔しつつ、一以上の列に配列され、前記各キャビティーはそのキャビティーの深さより小さな深さを有するスルーゲートを通じて互いに連通されている第1金型と、
    前記第1金型に密着すると共に、前記第1金型のスルーゲートを通じて全てのキャビティーに配置された半導体装置に順次に封止材が流れ込むことができるようにする第2金型と、
    を備えてなることを特徴とする半導体装置製造用金型。
  2. 前記第1金型に形成された前記スルーゲートの幅は前記キャビティーの幅と同一、もしくはそれ以下であることを特徴とする請求項1に記載の半導体装置製造用金型。
  3. 前記スルーゲートは、前記キャビティーが有するいずれか一辺の終端または中央に連通されることを特徴とする請求項2に記載の半導体装置製造用金型。
  4. 多数の半導体装置が一以上の列に配置されるように、所定の深さを有する多数のキャビティーが、それぞれの列において互いに一定の距離を離隔しつつ、一以上の列に配列され、前記各キャビティーはそのキャビティーの深さより小さい深さを有するスルーゲートを通じて互いに連通されている第1金型と、
    前記第1金型に密着すると共に、前記第1金型のスルーゲートを通じて全てのキャビティーに配置された半導体装置に順次に封止材が流れ込むことができるようにする第2金型と、
    前記第1金型のスルーゲートに対応する前記第2金型の領域に、貫通するように設置された多数のゲートロックブロックとを備え、
    前記ゲートロックブロックは、封止工程中は前記スルーゲートを開放させて、封止工程完了後には前記スルーゲートを閉鎖させ、またはその開放空間を狭めることを特徴とする半導体装置製造用金型。
  5. 前記ゲートロックブロックの幅は前記スルーゲートの幅と同一であり、前記スルーゲートの幅は前記キャビティーの幅と同一又はそれ以下であることを特徴とする、請求項4に記載の半導体装置製造用金型。
  6. 前記スルーゲートは、前記キャビティーが有するいずれか一辺の終端または中央に連通されることを特徴とする請求項4に記載の半導体装置製造用金型。
  7. 前記ゲートロックブロックには、前記ゲートロックブロックを直線方向に往復動させるブロック移動部材が更に備えられることを特徴とする請求項4に記載の半導体装置製造用金型。
  8. 前記ブロック移動部材は、空圧シリンダ、油圧シリンダまたはモータの中から選択された、いずれか1つであることを特徴とする請求項7に記載の半導体装置製造用金型。
  9. 所定の深さを有するキャビティーが形成され、前記キャビティーには所定の深さを有する少なくとも1つのゲートが連通されている第1金型と、
    前記第1金型に密着すると共に、前記第1金型のゲートを通じて前記キャビティーに配置された全ての半導体装置に封止材が流れ込むことができるようにする第2金型と、
    前記第1金型に前記キャビティーまで貫通して設置され、前記キャビティーの内側の前記各半導体装置に各々分割された封止部が形成されるようにする分割ブロックとを備え、
    前記分割ブロックは、封止工程中には封止材が円滑に流れることができるように前記キャビティーを完全に開放させ、封止工程完了後には前記各半導体装置の前記封止部が互いに分割されるように前記各半導体装置に接触し、または近接することを特徴とする半導体装置製造用金型。
  10. 前記分割ブロックは、互いに交差する多数の横隔壁と縦隔壁とからなることを特徴とする請求項9に記載の半導体装置製造用金型。
  11. 2つの前記横隔壁と2つの前記縦隔壁とによって囲まれた一の領域に一の封止部が形成されることを特徴とする請求項10に記載の半導体装置製造用金型。
  12. 前記分割ブロックには、前記分割ブロックを直線方向に往復動させるブロック移動部材が更に設置されることを特徴とする請求項9に記載の半導体装置製造用金型。
  13. 前記ブロック移動部材は、空圧シリンダ、油圧シリンダまたはモータの中から選択された、いずれか1つであることを特徴とする請求項12に記載の半導体装置製造用金型。
  14. 半導体ダイと、
    前記半導体ダイが搭載されると共に、前記半導体ダイが電気的に接続されるリードフレームと、
    前記半導体ダイ及び前記リードフレームを封止材で封止して形成された封止部と、を備え、
    前記封止部の表面には封止工程中の封止材の入口または出口に対応する少なくとも1つの封止部破断痕跡部が形成されることを特徴とする半導体装置。
  15. 前記封止部は平坦で、かつ、所定の面積を有する第1面と、
    前記第1面とは反対側の面である第2面と、
    前記第1面と前記第2面との周端の間にそれらに沿って長方形状に配置され、前記第1面または前記第2面の幅より小さな幅を有する4つの第3面と、を備えてなることを特徴とする請求項14に記載の半導体装置。
  16. 前記封止部破断痕跡部は、前記4つの第3面のうち、互いに対向しつつ平行な2つの第3面に、対称な位置に形成されることを特徴とする、請求項15に記載の半導体装置。
  17. 前記封止部破断痕跡部は、前記4つの第3面にうち、互いに対向しつつ平行な2つの第3面に、非対称な位置に形成されることを特徴とする、請求項15に記載の半導体装置。
  18. 前記リードフレームは、前記4つの第3面のうち、いずれか一面から所定の長さで外方に突出することを特徴とする請求項15に記載の半導体装置。
  19. 前記封止部破断痕跡部は、前記リードフレームが突出する第3面と垂直をなすと共に、互いに平行な2つの第3面の対称な位置に形成されることを特徴とする請求項18に記載の半導体装置。
  20. 前記封止部破断痕跡部は、前記リードフレームが突出する第3面と垂直をなすと共に、互いに平行な2つの第3面の非対称な位置に形成されることを特徴とする、請求項18に記載の半導体装置。
  21. 前記封止部破断痕跡部は、前記封止部から所定長さ突出し、前記封止部の内側に所定深さ陥没し、または、前記封止部の表面と同一表面に形成されることを特徴とする請求項14に記載の半導体装置。
  22. 前記封止部破断痕跡部の幅は、前記封止部の第3面の幅と同一またはそれ以下であることを特徴とする請求項15に記載の半導体装置。
JP2006152055A 2005-06-02 2006-05-31 半導体装置製造用金型及びこれを利用した半導体装置 Pending JP2006339649A (ja)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
KR1020050047428A KR100714884B1 (ko) 2005-06-02 2005-06-02 반도체 장치 제조용 금형
KR1020060022126A KR100640556B1 (ko) 2006-03-09 2006-03-09 반도체 장치
KR1020060039577A KR100767194B1 (ko) 2006-05-02 2006-05-02 반도체 장치

Publications (1)

Publication Number Publication Date
JP2006339649A true JP2006339649A (ja) 2006-12-14

Family

ID=37481821

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2006152055A Pending JP2006339649A (ja) 2005-06-02 2006-05-31 半導体装置製造用金型及びこれを利用した半導体装置

Country Status (2)

Country Link
JP (1) JP2006339649A (ja)
WO (1) WO2006129926A1 (ja)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010109315A (ja) * 2008-09-30 2010-05-13 Sanyo Electric Co Ltd 半導体装置の製造方法
JP2014132688A (ja) * 2014-03-25 2014-07-17 Apic Yamada Corp Ledパッケージ用基板、ledパッケージ用基板の製造方法、及び、ledパッケージの製造方法
JP2022074514A (ja) * 2020-11-04 2022-05-18 Towa株式会社 樹脂成形装置及び樹脂成形品の製造方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6115505B2 (ja) 2013-06-21 2017-04-19 株式会社デンソー 電子装置
US20210043466A1 (en) * 2019-08-06 2021-02-11 Texas Instruments Incorporated Universal semiconductor package molds

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57203532A (en) * 1981-06-10 1982-12-13 Toshiba Chem Corp Mold for molding thermosetting resin
JPH08217313A (ja) * 1994-12-14 1996-08-27 Canon Inc 画像形成装置のカール修正装置
JP3149409B2 (ja) * 1999-06-28 2001-03-26 株式会社日立製作所 半導体装置の製造方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010109315A (ja) * 2008-09-30 2010-05-13 Sanyo Electric Co Ltd 半導体装置の製造方法
JP2010109314A (ja) * 2008-09-30 2010-05-13 Sanyo Electric Co Ltd 半導体装置の製造方法
JP2014132688A (ja) * 2014-03-25 2014-07-17 Apic Yamada Corp Ledパッケージ用基板、ledパッケージ用基板の製造方法、及び、ledパッケージの製造方法
JP2022074514A (ja) * 2020-11-04 2022-05-18 Towa株式会社 樹脂成形装置及び樹脂成形品の製造方法
JP7360374B2 (ja) 2020-11-04 2023-10-12 Towa株式会社 樹脂成形装置及び樹脂成形品の製造方法

Also Published As

Publication number Publication date
WO2006129926A1 (en) 2006-12-07

Similar Documents

Publication Publication Date Title
US7008825B1 (en) Leadframe strip having enhanced testability
US6800507B2 (en) Semiconductor device and a method of manufacturing the same
US7507603B1 (en) Etch singulated semiconductor package
JP2009267398A (ja) スタンピング加工を用いて形成される形状を有する半導体素子パッケージ
JP2006339649A (ja) 半導体装置製造用金型及びこれを利用した半導体装置
JPH09298256A (ja) 電子部品とその製造方法及びそれに用いるリードフレームと金型
JP2010021374A (ja) 半導体パッケージ
KR100714884B1 (ko) 반도체 장치 제조용 금형
JP2007294715A (ja) 半導体装置の製造方法
JP4413054B2 (ja) 混成集積回路装置の製造方法
JP2003031855A (ja) 半導体装置の製造方法および半導体装置
US20200235043A1 (en) Siderail with mold compound relief
KR100640556B1 (ko) 반도체 장치
KR100767194B1 (ko) 반도체 장치
JP2015133363A (ja) 光半導体用リードフレーム、光半導体用樹脂成形体及びその製造方法、光半導体パッケージ並びに光半導体装置
JP4079874B2 (ja) 半導体装置の製造方法
JP5684632B2 (ja) Ledパッケージ用基板の製造方法
JP2005116687A (ja) リードフレーム、半導体装置及び半導体装置の製造方法
US6852574B1 (en) Method of forming a leadframe for a semiconductor package
JP3708871B2 (ja) 半導体パッケージ集合物
JP4763554B2 (ja) 半導体装置の製造方法
KR100351921B1 (ko) 반도체 패키지 제조용 리드프레임
US20240055275A1 (en) Moving blade cavity technology for high dense units per strip design
CN218498065U (zh) 半导体器件
JP2007081153A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20090108

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20090120

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20090630