JP2006333119A - クロック生成回路のテスト回路 - Google Patents

Abstract

【課題】 正確に変調周期分のサンプリングが可能で測定期間を短くすることができ、中心周波数を正確にテストすることでＳＳＣＧの変調機能の一つであるダウンスプレッドコントロールの機能テストを正確に行うことができるクロック生成回路のテスト回路を得る。
【解決手段】 コンパレータ２１で変調波生成回路１６からのアナログ変調波信号Ｓｍをデジタル信号Ｓｄに変換して出力し、該デジタル信号Ｓｄに応じて、カウンタ２２でクロック生成回路２から出力されたクロック信号Ｓｏの周期のカウントを行い、該カウント値とあらかじめ規格値メモリ２４に設定されたクロック信号Ｓｏの中心周波数の規格値とを比較回路２５で比較するようにした。
【選択図】 図１

Description

本発明は、プロセス変動等によりスペクトラム拡散クロックジェネレータ（以下、ＳＳＣＧと呼ぶ）の変調周期がばらついてもＳＳＣＧの中心周波数を短い期間で正確に測定することができるクロック生成回路のテスト回路に関する。

図７は、従来のクロック生成回路の出力周波数テスト回路の構成例を示したブロック図である。
図７において、クロック生成回路１０１は所定の周波数のクロックを生成して出力し、周波数カウンタ１０２は、クロック生成回路１０１から出力されたクロックの周波数を計数して、該カウント値をカウンタメモリ１０３に送る。カウンタメモリ１０３は、周波数カウンタ１０２から得られた周波数データを比較回路１０４に送る。規格値メモリ１０５は、クロック生成回路１０１の許容周波数範囲の上限周波数及び下限周波数のデータを比較回路１０４に出力する。

比較回路１０４は、カウンタメモリ１０３に送られた周波数データが、規格値メモリ１０５に格納された上限周波数と下限周波数との間に入っているか否かを判定し、該判定結果を示す判定信号を出力する。このような構成にすることでテスト回路１００における出力周波数のテストを実施することができる。
また、周波数変調回路で変調された信号の周波数を周波数カウンタで計数しており、該カウント値と、モード信号出力回路が出力するモード信号に応じた規格値とを比較することで多種の周波数を自動でテストすることができるクロック生成回路があった（例えば、特許文献１参照。）。

一方、近年、電子機器から放射されるＥＭＩノイズ抑制の解決策として、ＳＳＣＧ（Spread Spectrum Clock Generator）が用いられている。ＳＳＣＧは、クロックに周波数変調をかけることでＥＭＩノイズが発生する周波数を分散させＥＭＩの低減を行うものである。
ＳＳＣＧの変調形状例として、例えば一定の周期を持った三角波や正弦波のもの、形状が三角波であって複数の変調周期で複合されたものがある。通常ＳＳＣＧの出力周波数は数ＭＨｚ〜数百ＭＨｚ程度で、該出力周波数に変調をかける変調周波数は３０ｋＨｚ程度等であり、出力周波数に比べ非常に低い周波数となる。

図８は、このような従来のＳＳＣＧの構成例をブロック図である。
図８において、分周回路１１１はＳＳＣＧ１１０から出力されるクロック信号Ｓｏに対して逓倍設定を行うものであり、基準入力信号Ｓｒと、分周回路１１１で分周された帰還信号Ｓｆとの各位相を位相比較器１１２で比較し、比較された位相差分に応じたパルス信号がチャージポンプ回路１１３で生成し出力される。

前記比較結果を示すチャージポンプ回路１１３からの出力信号は、ローパスフィルタ１１４でリプルが除去されて平滑された後、加算器１１５に出力される。一方、変調波生成回路１１６は、ＳＳＣＧ１１０の変調波信号を生成し加算器１１５に出力する。加算器１１５はローパスフィルタ１１４と変調波生成回路１１６の各出力信号を加算して、電圧制御発振器（以下、ＶＣＯと呼ぶ）１１７に制御電圧Ｖｃｎｔとして出力する。ＶＣＯ１１７は、加算器１１５からの制御電圧Ｖｃｎｔに応じて周波数変調されたクロック信号Ｓｏを生成し出力する。
図９は、図８のＳＳＣＧ１１０からのクロック信号Ｓｏの波形例を示した図である。図９（ａ）は変調波形が三角波である場合を示し、図９（ｂ）は変調波形が正弦波である場合を示し、図９（ｃ）は変調波形が三角波であって複数の変調周期で複合された場合を示している。

図１０のように、ＳＳＣＧ１１０からのクロック信号Ｓｏの波形が、中心周波数ｆｏ、拡散幅±Δｆの三角波である場合、クロック信号Ｓｏの中心周波数の測定期間がｔ１〜ｔ２とすると、この期間に得られる周期データの積分量は、ｔ１〜ｔａまでの期間の周波数の増加量とｔａ〜ｔ２までの期間の周波数の減少量とが等しいため、測定によって得られるクロック信号Ｓｏの中心周波数はｆｏとなる。
特開昭６３−１８７９４９号公報

しかし、プロセス等の変動によって変調周期がばらつき、ＳＳＣＧ１１０からのクロック信号Ｓｏの波形が、図１１のように中心周波数はｆｏで、変調周期が図１０よりも長い場合、ｔ１〜ｔ２の間のクロック信号Ｓｏの周期データをカウントすると、実際の中心周波数ｆｏに対して、周波数の増加分の領域が減少分の領域よりも小さくサンプリングされるため、この間に得られた出力クロック数は図１０よりも小さくなり、測定により得られる中心周波数はｆｏよりも小さいｆ１になってしまう。このように変調周期がばらつくことで測定される中心周波数が実際の中心周波数よりもずれるという問題があった。

このように、周波数変調されたＳＳＣＧからのクロック信号の中心周波数を従来のように周波数カウンタで計数する場合、測定ポイントによってはテストで得られる周波数が、実際の中心周波数からずれた周波数になるという問題があった。
また、前述したＳＳＣＧの変調形状を生成させるための変調生成回路で生成された変調波信号の周期がサンプルごとにばらついた場合、同じ測定期間でテストすると、実際は中心周波数が同じサンプルであってもテストで得られる周波数結果が異なるということが起きていた。特に、変調生成回路をアナログ回路、例えば三角波発生回路で構成した場合、三角波発生回路の出力端に接続される容量値がプロセスによって大きくばらつくことにより、サンプルごとの変調周波数が大きくばらつく可能性があった。
更に、変調周波数が出力周波数よりも非常に小さいため、前記のような誤差を減らすために測定期間を長く取ると、テスト時間の増加や測定に必要なカウンタのビット数の増加によってコストが増大するという問題があった。

本発明は、上記のような問題を解決するためになされたものであり、ＳＳＣＧの変調生成回路で変調周期のデジタル信号を生成し、該デジタル信号をＳＳＣＧの出力周波数の測定期間を決めるイネーブル信号とすることで、正確に変調周期分のサンプリングが可能で測定期間を短くすることができ、中心周波数を正確にテストすることでＳＳＣＧの変調機能の一つであるダウンスプレッドコントロールの機能テストを正確に行うことができるクロック生成回路のテスト回路を得ることを目的とする。

この発明に係るクロック生成回路のテスト回路は、電圧制御発振器への制御電圧に所定のアナログ変調波信号を加算してクロック信号を生成する周波数変調機能を有したクロック生成回路から出力されたクロック信号の中心周波数の測定を行うクロック生成回路のテスト回路において、
前記アナログ変調波信号をデジタル信号に変換して出力するＡ／Ｄ変換回路と、
該Ａ／Ｄ変換回路からのデジタル信号に応じて、前記クロック生成回路から出力されたクロック信号の周期のカウントを行うカウンタと、
該カウンタの計数値を記憶するカウンタメモリと、
前記クロック生成回路から出力されたクロック信号の中心周波数の所定の規格値を記憶する規格値メモリと、
前記カウンタメモリに記憶された値と該規格値メモリに記憶された規格値とを比較し、該比較結果を出力する比較回路と、
を備えるものである。

具体的には、前記Ａ／Ｄ変換回路は、前記アナログ変調波信号の振幅の１／２の電圧を基準に該アナログ変調波信号の２値化を行うコンパレータで構成され、前記カウンタは、該コンパレータからの２値の出力信号に応じて、前記クロック生成回路から出力されたクロック信号の周期のカウントを行うようにした。

また、前記カウンタは、カウント期間をＡ／Ｄ変換回路から入力されたパルス信号の１周期又は該１周期の倍数とするようにした。

また、この発明に係るクロック生成回路のテスト回路は、所定の矩形波信号を積分して生成した三角波信号を電圧制御発振器への制御電圧に加算してクロック信号を生成する周波数変調機能を有したクロック生成回路から出力されたクロック信号の中心周波数の測定を行うクロック生成回路のテスト回路において、
前記矩形波信号に応じて、前記クロック生成回路から出力されたクロック信号の周期のカウントを行うカウンタと、
該カウンタの計数値を記憶するカウンタメモリと、
前記クロック生成回路から出力されたクロック信号の中心周波数の所定の規格値を記憶する規格値メモリと、
前記カウンタメモリに記憶された値と該規格値メモリに記憶された規格値とを比較し、該比較結果を出力する比較回路と、
を備えるものである。

また、前記カウンタは、カウント期間を、入力された矩形波信号の１周期又は該１周期の倍数とするようにした。

また、前記クロック生成回路は、前記クロック信号を逓倍する機能を有するようにした。

本発明のクロック信号生成回路のテスト回路によれば、前記アナログ変調波信号をデジタル信号に変換して出力し、該デジタル信号に応じて、前記クロック生成回路から出力されたクロック信号の周期のカウントを行い、該カウント値とあらかじめ設定されたクロック信号の中心周波数の規格値とを比較するようにした。このことから、アナログ変調波信号の周期がばらついても、該ばらつきに応じて前記クロック信号の中心周波数の測定を行う期間を決めることができ、クロック信号の周期変動の＋側の遷移分と−側の遷移分が一致するところで該測定を行うことができ、クロック信号の正確な中心周波数のテストを行うことができる。

また、アナログ変調波信号を該変調波形の振幅の１／２の電圧レベルを基準にコンパレータで２値化し、該２値化したパルス信号に応じて、前記クロック生成回路から出力されたクロック信号の周期のカウントを行うようにした。このことから、測定対象となるクロック生成回路の変調波形が一定の周期を持ったものだけでなく、複数の変調周期で複合されたものに対しても、前記２値化したパルス信号の周期ごとに測定することができ、クロック信号の周期変動の＋側の遷移分と−側の遷移分が一致するところで測定することができ、クロック信号の正確な中心周波数のテストを行うことができる。

カウンタの測定期間を前記２値化したパルス信号の１周期又は該１周期の倍数になるようにした。このことから、前記アナログ変調波信号の周期がばらついても、クロック信号の周期変動の＋側の遷移分と−側の遷移分が一致するところで測定することができ、クロック信号の正確な中心周波数のテストを行うことができる。更に、前記アナログ変調波信号の周期変動を考慮して測定期間を長く取る必要がないため、カウンタのビット数を減らすことができ、テスト時間も短くすることができる。

また、本発明のクロック信号生成回路のテスト回路によれば、アナログ変調波信号として三角波信号を使用する場合、該三角波信号を生成する際に使用する矩形波信号に応じて、前記クロック生成回路から出力されたクロック信号の周期のカウントを行い、該カウント値とあらかじめ設定されたクロック信号の中心周波数の規格値とを比較するようにした。このことから、前記三角波信号の周期がばらついても、該ばらつきに応じて前記クロック信号の中心周波数の測定を行う期間を決めることができ、クロック信号の周期変動の＋側の遷移分と−側の遷移分が一致するところで該測定を行うことができ、クロック信号の正確な中心周波数のテストを行うことができる。更に、アナログ変調波信号をＡ／Ｄ変換する回路をなくすことができ、回路の簡略化とコストの削減を図ることができる。

また、カウンタの測定期間を前記矩形波信号の１周期又は該１周期の倍数になるようにした。このことから、前記三角波信号の周期がばらついても、クロック信号の周期変動の＋側の遷移分と−側の遷移分が一致するところで測定することができ、クロック信号の正確な中心周波数のテストを行うことができる。更に、前記三角波信号の周期変動を考慮して測定期間を長く取る必要がないため、カウンタのビット数を減らすことができ、テスト時間も短くすることができる。

前記クロック生成回路は、前記クロック信号を逓倍する機能を有することから、クロック生成回路の出力周波数によらず設定周波数に対し正確な中心周波数のテストを行うことができる。

次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
第１の実施の形態．
図１は、本発明の第１の実施の形態におけるクロック生成回路のテスト回路の構成例を示したブロック図である。
図１のテスト回路１は、ＳＳＣＧをなすクロック生成回路２から出力されるクロック信号Ｓｏの中心周波数のテストを行う回路である。
まず、クロック生成回路２において、分周回路１１はクロック信号Ｓｏに対して逓倍設定を行うものであり、外部から入力された基準入力信号Ｓｒと、分周回路１１で分周された帰還信号Ｓｆとの各位相を位相比較器１２で比較し、比較された位相差分に応じたパルス信号がチャージポンプ回路１３で生成し出力される。

チャージポンプ回路１３からの出力信号は、ローパスフィルタ１４でリプルが除去されて平滑された後、加算器１５に出力される。一方、変調波生成回路１６は、ＳＳＣＧの所定の変調波信号を生成して加算器１５に出力する。加算器１５はローパスフィルタ１４と変調波生成回路１６の各出力信号を加算して、ＶＣＯ１７に制御電圧Ｖｃｎｔとして出力する。ＶＣＯ１７は、加算器１５からの制御電圧Ｖｃｎｔに応じて周波数変調されたクロック信号Ｓｏを生成し出力する。
次に、テスト回路１において、コンパレータ２１には変調波生成回路１６から出力された変調波信号Ｓｍが入力され、コンパレータ２１は、該変調波信号Ｓｍの振幅の１／２の電圧レベルを基準にして入力された変調波信号Ｓｍを２値化し、該２値化して得られたデジタル信号Ｓｄをカウンタ２２に出力する。なお、コンパレータ２１はＡ／Ｄ変換回路をなす。

カウンタ２２は、コンパレータ２１から出力されたデジタル信号Ｓｄを、クロック信号Ｓｏの周期データのカウントのイネーブル信号とし、クロック信号Ｓｏの周期データを計数して、該データをカウンタメモリ２３に出力する。カウンタメモリ２３は、カウンタ２２から得られた周期データを記憶し、該記憶した周期データを比較回路２５に出力する。規格値メモリ２４には、あらかじめＳＳＣＧの許容周波数範囲の上限周波数及び下限周波数が格納されており、規格値メモリ２４は、格納している上限周波数及び下限周波数の各データを比較回路２５に出力する。比較回路２５は、カウンタメモリ２３からの周期データが、規格値メモリ２４に格納されている上限周波数と下限周波数との間に入っているか否かの判定を行い、該判定結果を示す判定信号Ｓｊを出力する。

図２は、変調波生成回路１６から出力された変調波信号Ｓｍと、コンパレータ２１から出力される信号Ｓｄの波形例を示した図である。
図２において、プロセス等の変動によって変調波生成回路１６から出力された変調波信号Ｓｍの周期が変わると、コンパレータ２１の出力信号Ｓｄの周期も同様に変化する。コンパレータ２１の出力信号ＳｄをＳＳＣＧ出力周波数テストの測定期間を決めるイネーブル信号とし、該イネーブル信号の例えば１周期分をクロック信号Ｓｏの周期データの測定期間にすると、クロック信号Ｓｏの周期変動の＋側の遷移分と−側の遷移分が一致するため、カウンタ２２でカウントされたクロック信号Ｓｏのクロック数と測定期間からクロック信号Ｓｏの中心周波数を正確に算出することができる。

一方、図１の変調波生成回路１６に三角波生成回路を使用した場合、図１のコンパレータ２１を省略することができ、このようにした場合について説明する。
図３は、図１の変調波生成回路１６に三角波生成回路を使用した場合を示したブロック図であり、図４は、図３の三角波生成回路１６の回路例を示した図である。なお、図３では、図１と同じもの又は同様のものは同じ符号で示し、ここではその説明を省略すると共に図１との相違点のみ説明する。
図３の三角波生成回路１６は、図４で示すようにフリップフロップを使用して所定の矩形波信号Ｓｐを生成し出力する矩形波生成回路３１と、矩形波生成回路３１から出力された矩形波信号Ｓｐを積分して三角波信号Ｓｍを生成し出力する積分回路３２とで構成されている。
図３において、三角波生成回路１６は、三角波信号Ｓｍを加算器１５に出力し、矩形波信号Ｓｐをカウンタ２２に出力する。該矩形波信号Ｓｐは、図１のコンパレータ２１の出力信号Ｓｄに相当する。

このように、三角波生成回路１６内で生成される矩形波信号ＳｐをＳＳＣＧ出力周波数テストの測定期間を決めるイネーブル信号に使用することにより、クロック信号Ｓｏの周期変動の＋側の遷移分と−側の遷移分が一致するため、カウンタ２２でカウントされたクロック信号Ｓｏのクロック数と測定期間からクロック信号Ｓｏの中心周波数を正確に算出することができる。また、図４のような三角波生成回路の場合、出力端に接続された容量値がプロセスによって大きくばらつくことにより、テストを行うサンプルごとに変調周波数が大きくばらつくおそれがある。しかし、図３のようなテスト回路１では、三角波信号Ｓｍの周期が変動しても、該変動に応じて測定期間が変動するため、クロック信号Ｓｏの周期変動の＋側の遷移分と−側の遷移分が一致するところでクロック信号Ｓｏの中心周波数を測定することができる。

図５は、クロック信号Ｓｏにおけるセンタスプレッドの波形例を示し、図６は、クロック信号Ｓｏにおけるダウンスプレッドの波形例を示している。
センタスプレッドは、図５に示すように、中心周波数ｆｏに対して、上限周波数が（ｆｏ＋Δｆ）、下限周波数が（ｆｏ−Δｆ）であり、中心周波数ｆｏに対して一定の割合の周波数Δｆ分が拡散される変調となる。ダウンスプレッドは、図６に示すように、上限周波数がｆｏで、クロック信号Ｓｏの中心周波数が一定の割合で下がるように変調をかけるものである。ＳＳＣＧがダウンスプレッド機能を有する場合は、クロック信号Ｓｏの中心周波数のシフトが正しく機能しているかのテストを行う必要である。
テスト回路１では、ＳＳＣＧのクロック信号Ｓｏの中心周波数を正確にテストすることができるため、ＳＳＣＧにおけるダウンスプレッドコントロールの機能のテストを正確に行うことができる。

このように、本第１の実施の形態のテスト回路は、分周回路を内蔵した逓倍機能のあるＳＳＣＧのテスト回路として、ＳＳＣＧの出力周波数によらず設定周波数に対して正確な中心周波数のテストを行うことができる。
また、測定対象となるクロック生成回路の変調波波形が一定の周期を持ったものだけでなく、複数の変調周期で複合されたものに対しても、イネーブル信号の周期ごとに測定することができ、クロック信号Ｓｏの中心周波数を正確に算出することができる。
また、プロセス変動等によって変調周期がサンプルごとにばらついた場合でもサンプルに応じて測定期間が変動することから、クロック信号Ｓｏの周期変動の＋側の遷移分と−側の遷移分が一致するところでクロック信号Ｓｏの中心周波数を測定することができる。このため、中心周波数の測定は、前記イネーブル信号の周期ごとに行えばよく、周期変動を考慮して測定期間を長く取る必要がないためカウンタのビット数を減らことができると共に、テスト時間を短くすることができる。

本発明の第１の実施の形態におけるクロック生成回路のテスト回路の構成例を示したブロック図である。 図１の変調波信号Ｓｍと、コンパレータ２１から出力される信号Ｓｄの波形例を示した図である。 本発明の第１の実施の形態におけるクロック生成回路のテスト回路の他の構成例を示したブロック図である。 図３の三角波生成回路１６の回路例を示した図である。 クロック信号Ｓｏにおけるセンタスプレッドの波形例を示した図である。 クロック信号Ｓｏにおけるダウンスプレッドの波形例を示した図である。 従来のクロック生成回路の出力周波数テスト回路の構成例を示したブロック図である。 従来のＳＳＣＧの構成例をブロック図である。 図８のクロック信号Ｓｏの波形例を示した図である。 図８のクロック信号Ｓｏの波形例を示した図である。 図８のクロック信号Ｓｏの波形例を示した図である。

符号の説明

１ テスト回路
２ クロック生成回路
１１ 分周回路
１２ 位相比較器
１３ チャージポンプ回路
１４ ローパスフィルタ
１５ 加算器
１６ 変調波生成回路（三角波生成回路）
１７ ＶＣＯ
２１ コンパレータ
２２ カウンタ
２３ カウンタメモリ
２４ 規格値メモリ
２５ 比較回路

Claims (6)

1. 電圧制御発振器への制御電圧に所定のアナログ変調波信号を加算してクロック信号を生成する周波数変調機能を有したクロック生成回路から出力されたクロック信号の中心周波数の測定を行うクロック生成回路のテスト回路において、
   前記アナログ変調波信号をデジタル信号に変換して出力するＡ／Ｄ変換回路と、
   該Ａ／Ｄ変換回路からのデジタル信号に応じて、前記クロック生成回路から出力されたクロック信号の周期のカウントを行うカウンタと、
   該カウンタの計数値を記憶するカウンタメモリと、
   前記クロック生成回路から出力されたクロック信号の中心周波数の所定の規格値を記憶する規格値メモリと、
   前記カウンタメモリに記憶された値と該規格値メモリに記憶された規格値とを比較し、該比較結果を出力する比較回路と、
   を備えることを特徴とするクロック生成回路のテスト回路。
2. 前記Ａ／Ｄ変換回路は、前記アナログ変調波信号の振幅の１／２の電圧を基準に該アナログ変調波信号の２値化を行うコンパレータで構成され、前記カウンタは、該コンパレータからの２値の出力信号に応じて、前記クロック生成回路から出力されたクロック信号の周期のカウントを行うことを特徴とする請求項１記載のクロック生成回路のテスト回路。
3. 前記カウンタは、カウント期間をＡ／Ｄ変換回路から入力されたパルス信号の１周期又は該１周期の倍数とすることを特徴とする請求項１又は２記載のクロック生成回路のテスト回路。
4. 所定の矩形波信号を積分して生成した三角波信号を電圧制御発振器への制御電圧に加算してクロック信号を生成する周波数変調機能を有したクロック生成回路から出力されたクロック信号の中心周波数の測定を行うクロック生成回路のテスト回路において、
   前記矩形波信号に応じて、前記クロック生成回路から出力されたクロック信号の周期のカウントを行うカウンタと、
   該カウンタの計数値を記憶するカウンタメモリと、
   前記クロック生成回路から出力されたクロック信号の中心周波数の所定の規格値を記憶する規格値メモリと、
   前記カウンタメモリに記憶された値と該規格値メモリに記憶された規格値とを比較し、該比較結果を出力する比較回路と、
   を備えることを特徴とするクロック生成回路のテスト回路。
5. 前記カウンタは、カウント期間を、入力された矩形波信号の１周期又は該１周期の倍数とすることを特徴とする請求項４記載のクロック生成回路のテスト回路。
6. 前記クロック生成回路は、前記クロック信号を逓倍する機能を有することを特徴とする請求項１、２、３、４又は５記載のクロック生成回路のテスト回路。
   

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