JP2006332994A

JP2006332994A - 増幅回路

Info

Publication number: JP2006332994A
Application number: JP2005152807A
Authority: JP
Inventors: Iwao Kitamura; 巌北村; Hiroo Kai; 博生甲斐
Original assignee: Mitsumi Electric Co Ltd
Current assignee: Mitsumi Electric Co Ltd
Priority date: 2005-05-25
Filing date: 2005-05-25
Publication date: 2006-12-07
Anticipated expiration: 2025-05-25
Also published as: JP5081376B2

Abstract

【課題】スピーカなどを駆動するための増幅回路に関し、電源切断時のノイズの発生を防止できる増幅回路を提供することを目的とする。
【解決手段】本発明は、駆動電圧（Ｖcc）により駆動され、入力信号とバイアス電圧生成回路部（Ｒ１、Ｒ２、Ｃ２）で生成されたバイアス電圧（Ｖbias）との差電圧に応じた信号を出力する増幅回路において、電源電圧（Ｖcc）が所定の電圧より低下したときに、駆動電圧（Ｖcc）の低下に応じてバイアス電圧（Ｖbias）を低下させるバイアス電圧制御回路部（１１２）を有することを特徴とする。
【選択図】図１

Description

本発明は増幅回路に係り、特に、スピーカなどを駆動するための増幅回路に関する。

図３は従来の増幅回路の一例の回路構成図を示す。

従来の増幅回路１は、電源端子Ｔ１に印加される電源電圧Ｖccにより駆動され、入力端子Ｔ２に入力される入力信号を増幅してオーディオ出力端子Ｔ３から出力する。出力端子Ｔ３には、スピーカ２が接続される。スピーカ２は、オーディオ出力端子Ｔ３から供給される出力信号により駆動され、出力信号に応じた音声を出力する。

増幅回路１は、キャパシタＣ１〜Ｃ４、抵抗Ｒ１〜Ｒ４、演算増幅器１１から構成されており、反転増幅回路から構成されている。

キャパシタＣ１は、電源端子Ｔ１と接地との間に接続され、電源端子Ｔ１に供給される電源電圧Ｖccの変動を吸収して、電源電圧Ｖccを安定させる。キャパシタＣ１により安定化された電源電圧Ｖccは、演算増幅器１１に駆動電圧として供給されるとともに、電源端子Ｔ１と接地との間に直列に接続された抵抗Ｒ１及び抵抗Ｒ２に印加される。

抵抗Ｒ１及び抵抗Ｒ２は、電源電圧Ｖccを抵抗分割する。抵抗Ｒ１と抵抗Ｒ２との接続点と接地との間には、キャパシタＣ２が接続されている。

キャパシタＣ２は、抵抗Ｒ１と抵抗Ｒ２との接続点の電圧の変動を吸収して、抵抗Ｒ１と抵抗Ｒ２との接続点の電圧を安定させる。抵抗Ｒ１と抵抗Ｒ２との接続点の電圧は、バイアス電圧Ｖbiasとして演算増幅器１１の非反転入力端子に供給される。

演算増幅器１１の反転入力端子は、抵抗Ｒ３及びキャパシタＣ３を介して入力端子Ｔ２に接続されるとともに、抵抗Ｒ４を介して出力端子に接続されている。キャパシタＣ３は、入力端子Ｔ２に供給される入力信号から直流成分を除去する。

演算増幅回路１１の出力端子は、キャパシタＣ４を介してオーディオ出力端子Ｔ３に接続されている。キャパシタＣ４は、演算増幅器１１の出力から直流成分を除去する。オーディオ出力端子Ｔ３は、スピーカ２に接続されている。スピーカ２は、オーディオ出力端子Ｔ３から出力されるオーディオ信号により駆動されて、オーディオ信号に応じた音を出力する。

図４は従来の増幅回路の一例の動作波形図、図５は従来の増幅回路の一例の要部の動作波形図を示す。図４、図５は例えば電源電圧Ｖccを５Ｖ、キャパシタＣ１を１００μＦ、キャパシタＣ２を１０μＦ、抵抗Ｒ１、Ｒ２を１２０ｋΩとした場合の電源電圧Ｖcc、立ち下げ時の波形図を示している。

時刻ｔ１で電源電圧Ｖccが切断されると、電源電圧ＶccはキャパシタＣ１及び抵抗Ｒ１、Ｒ２並びに演算増幅器１１の内部抵抗などによって決定される時定数により徐々に低減する。このとき、バイアス電圧Ｖbiasは、キャパシタＣ２の作用により電圧を安定化させる。

時刻ｔ２で電源電圧Ｖccがバイアス電圧Ｖbiasに近接すると、バイアス電圧Ｖbiasが電源電圧Ｖccに瞬間、引っ張られ、張り付く現象が発生する。バイアス電圧Ｖbiasの変動により図４に破線で囲まれた部分に示すようなノイズが発生する。このノイズにより、いわゆるポップ音と呼ばれるノイズ音がスピーカ２より出力されることになる。

なお、電源電圧投入時のポップ音の発生を防止するための回路は提案されていた（特許文献１参照）。
特開２００３−３３２８４８号公報

しかるに、従来の増幅回路では、ポップ音は電源電圧の起動時だけでなく、電源電圧Ｖccの切断時にも発生するなどの問題点があった。

本発明は上記の点に鑑みてなされたもので、電源切断時のポップ音などのノイズの発生を防止できる増幅回路を提供することを目的とする。

本発明は、駆動電圧（Ｖcc）により駆動され、入力信号とバイアス電圧生成回路部（Ｒ１、Ｒ２、Ｃ２）で生成されたバイアス電圧（Ｖbias）との差電圧に応じた信号を出力する増幅回路において、電源電圧（Ｖcc）が所定の電圧より低下したときに、駆動電圧（Ｖcc）の低下に応じてバイアス電圧（Ｖbias）を低下させるバイアス電圧制御回路部（１１２）を有することを特徴とする。

バイアス電圧生成回路部（Ｒ１、Ｒ２、Ｃ２）は、駆動電圧（Ｖcc）を抵抗分割する抵抗分割回路部（Ｒ１、Ｒ２）と、抵抗分割回路部（Ｒ１、Ｒ２）で生成された電圧により充電され、バイアス電圧（Ｖbias）を安定化させるキャパシタ（Ｃ２）とを有し、バイアス電圧制御回路部（１１２）は、駆動電圧（Ｖcc）の低下に応じてキャパシタ（Ｃ２）の放電を早めることを特徴とする。

バイアス電圧制御回路部（１１２）は、駆動電圧（Ｖcc）を抵抗分割して検出電圧を出力する他の抵抗分割回路部（Ｒ５、Ｒ６）と、他の抵抗分割回路部（Ｒ５、Ｒ６）により出力された検出電圧（Ｖｓ）とバイアス電圧（Ｖbias）との差動信号を出力する演算増幅回路（１２１）と、演算増幅回路（１２１）の出力差動信号に応じてショートされ、キャパシタ（Ｃ２）を放電させるスイッチ回路部（ＳＷ、Ｒ７）とを有することを特徴とする。

他の抵抗分割回路部（Ｒ５、Ｒ６）は、駆動電圧（Ｖcc）が所定の電圧より低下したときに、検出電圧（Ｖｓ）がバイアス電圧（Ｖbias）より小さくなるように駆動電圧（Ｖcc）を抵抗分割することを特徴とする。

スイッチ回路部（ＳＷ、Ｒ７）は、演算増幅回路（１２１）の出力差動信号がゲートに供給され、演算増幅回路（１２１）の出力差動信号に応じてキャパシタ（Ｃ２）から電流を引き込むトランジスタ（ＳＷ）と、トランジスタ（ＳＷ）に直列に接続され、キャパシタ（Ｃ２）から引き込む電流を制限する抵抗（Ｒ７）とを有することを特徴とする。

なお、上記課題を解決する手段に記載した参照符号は、あくまでも参考であり、これによって、特許請求の範囲が限定されるものではない。

本発明によれば、駆動電圧により駆動され、入力信号とバイアス電圧生成回路部で生成されたバイアス電圧との差電圧に応じた信号を出力する増幅回路において電源電圧が所定の電圧より低下したときに、駆動電圧の低下に応じてバイアス電圧を低下させることにより、駆動電圧の切断時に、駆動電圧が十分に低下するまでの間に駆動電圧とバイアス電圧とが近接することを防止できるため、バイアス電圧が駆動電圧に張り付く現象の発生を防止できよって、ポップ音の発生を抑制できる。

〔構成〕
図１は本発明の一実施例の回路構成図を示す。

本実施例の増幅回路１００は、増幅回路部１１１及びバイアス電圧制御回路部１１２から構成される。

増幅回路部１１１は、従来の増幅回路１と同じ構成とされているので、その説明は省略する。

バイアス電圧制御回路部１１２は、抵抗Ｒ５〜抵抗Ｒ７、演算増幅器１２１、トランジスタＳＷから構成されている。

抵抗Ｒ５及び抵抗Ｒ６は、直列に接続されており、電源端子Ｔ１と接地との間に接続されている。抵抗Ｒ５、Ｒ６により電源電圧Ｖccが抵抗分割される。抵抗Ｒ５、Ｒ６により抵抗分割された電圧Ｖｓは、演算増幅器１２１の反転入力端子に印加される。また、演算増幅器１２１の非反転入力は、抵抗Ｒ１と抵抗Ｒ２との接続点に接続されており、バイアス電圧Ｖbiasが印加される。

演算増幅器１２１は、電圧Ｖｓとバイアス電圧Ｖbiasとの差に応じた出力信号をトランジスタＳＷのゲートに供給する。トランジスタＳＷは、ｎチャネルＭＯＳ電界効果トランジスタから構成されており、ドレインが抵抗Ｒ１と抵抗Ｒ２との接続点に接続され、ソースが抵抗Ｒ７を介して接地されている。トランジスタＳＷは、演算増幅器１２１の出力信号に応じた電流を演算増幅器１２１の抵抗Ｒ１と抵抗Ｒ２との接続点より引き込む。

これによって、キャパシタＣ２の放電電流が制御される。このとき、バイアス電圧Ｖbiasの立ち下がりが電源電圧Ｖccの立ち下がりと略等しくなるように抵抗Ｒ５〜Ｒ７が設定されている。

このように、ノイズ低減回路１１２はバイアス電圧Ｖbiasに対して負帰還を構成しており、電源電圧Ｖccの切断を検出した後に、バイアス電圧Ｖbiasは電源電圧Ｖccの立ち下がりスロープと等しくなるように制御される。

〔動作〕
図２は本発明の一実施例の動作波形図を示す。

時刻ｔ11で電源電圧Ｖccが切断され、電源電圧Ｖccが低下し、時刻ｔ12で検出電圧Ｖｓがバイアス電圧Ｖbiasに達すると、演算増幅器１２１の出力が正極性側となり、トランジスタＳＷが演算増幅器１２１の出力信号に応じてショートし、キャパシタＣ２より電流を引き込む。これによって、演算増幅器１２１は、バイアス電圧Ｖbiasと検出電圧Ｖｓとの差電圧に応じてトランジスタＳＷを制御し、バイアス電圧Ｖbiasを電源電圧Ｖccに応じた電圧に制御する。これによって、図２に示すようにバイアス電圧Ｖbiasの立ち下がりスロープを電源電圧Ｖccの立ち下がりスロープと略同等にできる。

このように、演算増幅器１１が動作しない電圧、例えば、１．８Ｖ程度まで電源電圧Ｖccが低下するまでの間、バイアス電圧Ｖbiasが電源電圧Ｖccに近接したレベルとなることを防止できる。これによりバイアス電圧Ｖbiasが電源電圧Ｖccに引き込まれ、張り付くことを防止できるため、ポップ音の発生を抑制できる。

本発明の一実施例の回路構成図である。本発明の一実施例の動作波形図である。従来の増幅回路の一例の回路構成図である。従来の増幅回路の一例の動作波形図である。従来の増幅回路の一例の要部の動作波形図である。

符号の説明

１００増幅回路、２スピーカ
１１演算増幅器
１１１増幅回路部、１１２バイアス電圧制御回路部
１２１演算増幅器
ＳＷトランジスタ、Ｒ１〜Ｒ７抵抗、Ｃ１〜Ｃ４キャパシタ
Ｖcc 電源電圧、Ｖbias バイアス電圧、Ｖｓ検出電圧
Ｖout 出力電圧

Claims

電源電圧により駆動され、入力信号とバイアス電圧生成回路部で生成されたバイアス電圧との差電圧に応じた信号を出力する増幅回路において、
前記電源電圧が所定の電圧より低下したときに、前記駆動電圧の低下に応じて前記バイアス電圧を低下させるバイアス電圧制御回路部を有することを特徴とする増幅回路。
前記バイアス電圧生成回路部は、前記駆動電圧を抵抗分割する抵抗分割回路部と、
前記抵抗分割回路部で生成された電圧により充電され、バイアス電圧を安定化させるキャパシタとを有し、
前記バイアス電圧制御回路部は、前記駆動電圧の低下に応じて前記キャパシタの放電を早めることを特徴とする請求項１記載の増幅回路。
前記バイアス電圧制御回路部は、前記駆動電圧を抵抗分割して検出電圧を出力する他の抵抗分割回路部と、
前記他の抵抗分割回路部により出力された検出電圧と前記バイアス電圧との差動信号を出力する演算増幅回路と、
前記演算増幅回路の出力差動信号に応じてショートされ、前記キャパシタを放電させるスイッチ回路部とを有することを特徴とする請求項２記載の増幅回路。
前記他の抵抗分割回路部は、前記駆動電圧が所定の電圧より低下したときに、前記検出電圧が前記バイアス電圧より小さくなるように前記駆動電圧を抵抗分割することを特徴とする請求項３記載の増幅回路。
前記スイッチ回路部は、前記演算増幅回路の出力差動信号がゲートに供給され、前記演算増幅回路の出力差動信号に応じて前記キャパシタから電流を引き込むトランジスタと、
前記トランジスタに直列に接続され、前記キャパシタから引き込む電流を制限する抵抗とを有することを特徴とする請求項３又は４記載の増幅回路。