JP2006323375A - 表示装置 - Google Patents

Abstract

【課題】ビデオ信号などの信号を処理する制御回路及びそれに含まれるメモリの動作効率を向上させることを目的とする。
【解決手段】ビデオデータを記憶するための主ビデオデータ記憶手段と、表示モードを記憶するための表示モード記憶手段と、供給されたビデオ信号の表示モードを判定して判定情報を前記表示モード記憶手段に書き込むための表示モード書き込み手段と、主ビデオデータ記憶手段からビデオデータを読み出し表示パネルに供給するビデオ信号読み出し手段と、表示モード記憶手段から表示モードを読み出す表示モード読み出し手段と、表示モード読み出し手段から読み出された表示モードに基づいて供給されたビデオ信号の書き込みの可否を判定しビデオ信号を階調表現が可能なビデオデータに変換して主ビデオデータ記憶手段に書き込むためのビデオ信号書き込み手段とを備えた表示装置である。
【選択図】図１

Description

本発明は、デジタルビデオ信号を入力して、画像の表示を行う表示装置に関する。特に、発光素子を有する表示装置に関する。また、表示装置を用いた電子機器に関する。

発光素子を画素ごとに配置した表示パネルと、表示パネルに信号を入力する周辺回路によって構成され、発光素子の発光を制御することによって画像の表示を行う表示装置がある。

このような表示装置においては、一つの画素に対して、典型的には２個または３個のＴＦＴ（薄膜トランジスタ）が配置され、それらのＴＦＴのオンオフを制御することによって、各画素における発光素子の輝度や、発光又は非発光状態の選択を行っている。各画素のＴＦＴのオンオフを制御するための駆動回路が必要とされるが、これは、画素部のＴＦＴと同時形成されたＴＦＴで同一基板上に形成される場合もある。

上記のような構成の表示装置において、画像表示における階調を表現する手法には、大きくわけてアナログ方式とデジタル方式の二つが知られている。このうちデジタル方式は、ＴＦＴの特性のばらつきに強いという点で有利である。デジタル方式の階調表現方法として、時間階調方式及び面積階調方式が挙げられる。

時間階調方式とは、各画素の発光素子が発光する時間を制御することによって階調を表現する手法である。一画像を表示する期間を１フレーム期間とすると、１フレーム期間は複数のサブフレーム期間に分割される。サブフレーム期間毎に各画素の発光素子を点灯（発光）もしくは非点灯（非発光）とし、かつ、それぞれのサブフレーム期間に重みをつけて（即ちサブフレーム期間毎の表示期間を変えて）、その選択（即ち画素における発光素子を点灯させるサブフレーム期間の組み合わせの選択）により、実質的に発光する累計期間を制御する。それによって、各画素の階調が表現している。

一方、面積階調方式とは、表示装置の各画素における発光する部分の面積を制御することによって階調を表現する手法である。具体的には、各画素をサブ画素に分け、発光するサブ画素の数を変えることで各画素の階調が表現される。

上記のような時間階調方式又は面積階調方式で階調を表現する表示装置では、ビデオ信号を時間階調表示用又は面積階調表示用ビデオデータにフォーマット変換する制御回路が必要とされている。

このような制御回路の一例として、デジタル時間階調方式のものが知られている（例えば、特許文献１参照。）。この制御回路は、図１３に示すように、第１のビデオデータを時間階調用の第２のビデオデータに変換するフォーマット変換部１０１を備えた書き込み回路と、第２のビデオデータを記憶する第１のビデオメモリ１０２及び第２のビデオメモリ１０３と、メモリからのデータを読み出して表示パネルへ送信する表示制御部１０４を備えた読み出し回路と、データを書き込むメモリ及び読み出すメモリを選択するための選択回路とから構成されている。すなわち、この制御回路では、二つのメモリが用いられており、ある時点で一方のメモリがビデオデータの読み出し用として、他方が書き込み用として用いられている。
特開２００４−１６３９１９号公報

しかしながら、時間階調法を用いた表示装置の制御回路は、ビデオ信号を時間階調表示用にフォーマット変換して、表示パネルへ送信する必要があるため、一時ビデオデータをメモリに格納しなければならない。全てのビデオデータをメモリに格納する場合、メモリの消費電力が大きくなるという問題があった。

そこで本発明は、ビデオ信号などの信号を処理する制御回路及びそれに含まれるメモリの動作効率を向上させることを目的とする。また、表示装置の消費電力を低減することを目的とする。

上記目的を達成するために、本発明においては、供給されるビデオデータのうち、表示に必要なビデオデータのみをビデオメモリに格納するものとした。

本発明は、ビデオデータを記憶するための主ビデオデータ記憶手段と、表示モードを記憶するための表示モード記憶手段と、供給されたビデオ信号の表示モードを判定して判定情報を該表示モード記憶手段に書き込むための表示モード書き込み手段と、主ビデオデータ記憶手段からビデオデータを読み出し表示パネルに供給するビデオ信号読み出し手段と、表示モード記憶手段から表示モードを読み出す表示モード読み出し手段と、表示モード読み出し手段から読み出された表示モードに基づいて供給されたビデオ信号の書き込みの可否を判定しビデオ信号を階調表現が可能なビデオデータに変換して主ビデオデータ記憶手段に書き込むためのビデオ信号書き込み手段とを備えた表示装置である。

ビデオ信号読み出し手段は、表示モード記憶手段に記憶されている判定情報に基づいて、主ビデオデータ記憶手段からビデオ信号の読み出しを禁止する制御手段を含む構成としても良い。

ビデオ信号書き込み手段において、ビデオ信号の表示モードに基づいて、供給されたビデオ信号の書き込み、若しくは読み出しを制限することにより、メモリの動作効率を向上させることができる。それにより、表示装置の消費電力を低減することができる。

本発明の実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。

（実施の形態１）
低階調表示の場合、全階調を表示しなければならない場合に比べ表示パネルへのビデオデータの転送量を少なくすることができる。例えば、ビデオデータのうちｉ（ｉは２以上の整数）ビット分が同じ値のとき、ｉビット分のビデオデータのうち１ビット分のビデオデータをビデオメモリに保持しておけば良い。ｉの組み合わせは複数存在し、該組み合わせを以下表示モードと表記する。

本発明に係る表示装置の構成について、図１を参照して説明する。まず、受信ビデオデータ２０１のうちｉ（ｉは整数）ビット分が同じ値であるという情報を表示モード判定回路２０２で判定して、判定結果を表示モードとして第２のセレクタ２０４を介して表示モードレジスタ２０５に格納する。

表示モードレジスタ２０５は第１の表示モードレジスタ２０６と、第２の表示モードレジスタ２０７を含んでおり、該載の判定された表示モードは、第２のセレクタ２０４の制御によりｎ（ｎは自然数）フレーム目では第１の表示モードレジスタ２０６に格納し、ｎ＋１フレーム目では第２の表示モードレジスタ２０７に格納する。

ビデオデータはフォーマット変換回路２１５に入力されて時間階調表示用にフォーマット変換し、ビデオメモリ２０８に格納する。このとき、第１のセレクタ２０３の制御により、ｎフレーム目において、第１のビデオメモリ２０９に格納し、ｎ＋１フレーム目において第２のビデオメモリ２１０に格納する。ビデオメモリ２０８へのビデオデータの書込時において、判定された表示モードによって、第１のビデオメモリ２０９に書込不要な場合は書き込まないようにする。具体的には、ｉビット分のビデオデータが互いに同じ値であるとき、ｉビット分のビデオデータのうち１ビット分のビデオデータをビデオメモリ２０８に保持しておけば良く、残りのｉ−１ビット分のビデオデータの書込は省略することができる。

表示制御回路２１１では、表示モードレジスタ２０５から表示モードを読み出し、その表示モードを基に表示制御信号２１２を生成し、表示パネル２１４へ送信すると同時に、ビデオメモリ２０８からビデオデータを読み出し、送信ビデオデータ２１３として表示パネル２１４へ送信する動作を行っている。このとき、表示モードレジスタ２０５から読み出された表示モードによって、ビデオメモリ２０８からビデオデータが読み出し不必要ならば読み出し動作を行わない。具体的には、ビデオデータを読み出す時、隣り合う画素のビデオデータが複数画素に渡って同じ時、該複数画素のうち最初の画素からビデオデータを読み出した後、その後該複数画素のビデオデータは読み出さず、該読み出されたビデオデータを使うことにより、ビデオメモリ２０８からの読み出し回数を減らすことができる。なお、ビデオデータの値が等しい隣り合う画素数の情報は、表示モードレジスタ２０５から読み出された表示モードにより得ることができる。

なお、上記説明では、表示モードレジスタ２０５はビデオメモリ２０８と区別して説明したが、表示モードとビデオデータとは同一のチップ上に格納してもよい。

図１で示す構成は、画素部にエレクトロルミネセンス発光素子を設け、その発光素子をトランジスタで駆動するアクティブマトリクス型の表示装置に適用することができる。また、画素部にエレクトロルミネセンス発光素子を設け、パッシブマトリクス型の表示装置に適用することができる。その他に、プラズマディスプレイに適用することができる。

この表示装置制御回路では、例えば複数の画素間でビデオデータが等しい場合、またはビデオデータのビット値が部分的に等しい場合、該複数の画素または該複数ビデオデータのビット値を一つだけビデオメモリに格納しておけば良く、メモリへのアクセス数を減らすことができ、低消費電力化に貢献する。

（実施の形態２）
本実施の形態は、ビデオデータを圧縮符号化して、圧縮率の違いによりメモリ領域を変えてビデオメモリを用いる回路の一例について、図２を参照して説明する。

まず初めに、ＣＰＵ３１１からビデオデータが供給され、フォーマット変換圧縮回路３０９に入力される。フォーマット変換圧縮回路３０９において、階調表示用にビデオデータのフォーマット変換を行い、各ビデオビットの値の比較や、ある画素に対応するビデオデータと他の画素に対応するビデオデータとの値との比較を行い、該比較結果に基づいてビデオデータを圧縮して圧縮率を得る。該圧縮動作において圧縮されたビデオデータは、メモリコントローラ３０７へ入力され、ビデオメモリ３１２に書き込まれる。例えば、連続した第１の画素群乃至第ｋの画素群（ｋ＞１の整数）に対応したビデオデータビット値のうち１個または複数個のビット値が互いに等しい時に、ｋの値及び、該第１乃至第ｋ画素群のうち１画素群の互いに等しいビデオデータビット値のみを抽出することにより、ビデオデータを圧縮する。なお、フォーマット変換動作と圧縮動作を行う順番は限定しないし、変換動作と圧縮動作を同時進行で行うようにしても良い。上記動作により得られた圧縮率は、表示モードレジスタ３１３に格納される。

ここで、ビデオデータを書き込むメモリの領域について説明する。ビデオデータを圧縮しない場合には第１のビデオメモリ３０１と第４のビデオメモリ３０４へビデオデータを格納し、ビデオデータを圧縮する場合には、第２のビデオメモリ３０２、第３のビデオメモリ３０３，第５のビデオメモリ３０５，第６のビデオメモリ３０６へビデオデータを格納する。

圧縮率の違いにより格納するメモリ領域を変えることにより、圧縮率の違いにより、ビデオデータの圧縮方法をビデオデータ量が最小になるように最適なものに変え、１アドレス内のデータフォーマットを異なるものにし、より効率良くビデオデータの転送量を減らすことができる。

また、ビデオデータを圧縮する場合、該圧縮がある一定の圧縮率よりも大きいとき第５のビデオメモリ３０５又は第６のビデオメモリ３０６にビデオデータを格納し、該一定の圧縮率よりも小さいとき第２のビデオメモリ３０２又は第３のビデオメモリ３０３にビデオデータを格納する。

なお、第１のビデオメモリ３０１乃至第６のビデオメモリ３０６は、互いに同一のチップ上に形成されていてもよいし、異なるチップ上に形成されていても良い。

次に、表示制御回路３０８で表示制御信号を生成し、表示パネル３１０に送ると同時に、表示モードレジスタ３１３から圧縮率情報を読み出し、該圧縮率に基づいて、ビデオデータを読み出すためのビデオメモリ３１２のアドレス領域を決定し、表示に同期してビデオメモリ３１２からビデオデータがメモリコントローラ３０７を介して読み出され、表示制御回路３０８において、該読み出された、圧縮されたビデオデータが復元され、表示パネル３１０に送られる。

上記載の動作において、あるフレーム期間では、第１のビデオメモリ３０１乃至第３のビデオメモリ３０３をビデオデータの書き込み用として用い、第４のビデオメモリ３０４乃至第６ビデオメモリ３０６は、ビデオデータの読み出し用として用い、次のフレーム期間では両者の役割を逆転させる。また、あるフレーム期間では、第１の表示モードレジスタ３１４を圧縮率の書き込み用として用い、第２の表示モードレジスタ３１５を読み出し用として用い、次のフレーム期間では両者の役割を逆転させる。

本実施の形態の構成により、ビデオメモリ３１２への書き込み、読み出し量を減らすことができ、低消費電力に貢献することができる。

（実施の形態３）
１つのメモリチップのメモリ空間または、アドレスを分割、再構成した例を図３に示す。図２ではメモリを別々にしていたが１つのメモリチップのメモリ空間または、アドレスを分割して使用している。第１のビデオメモリ領域４０１乃至第６のビデオメモリ領域４０６のビット数の関係は、第１のビデオメモリ領域４０１ ＝第４のビデオメモリ領域４０４ ＞第２のビデオメモリ領域４０２ ＝ 第５のビデオメモリ領域４０５ ＞第３のビデオメモリ領域４０３ ＝第６のビデオメモリ領域４０６とする。

第２のビデオメモリ領域４０２及び第３のビデオメモリ領域４０３は、第１のビデオメモリ領域４０１内に構成され、第５のビデオメモリ領域４０５及び第６のビデオメモリ領域４０６は、第４のビデオメモリ領域４０４内に構成される。

次に、図３で示す表示装置の動作について説明する。初めに、ＣＰＵ４１１からフォーマット変換圧縮回路４０９にデータが渡され、画像データの時間階調用のフォーマット変換すると同時に、各ビデオビットの値の比較や、ある画素に対応するビデオデータと他の画素に対応するビデオデータとの値との比較を行い、該比較結果に基づいてビデオデータを圧縮して、圧縮率を得る。例えば、連続した第１の画素群乃至第ｋの画素群（ｋ＞１の整数）に対応したビデオデータビット値のうち１個または複数個のビット値が互いに等しい時に、ｋの値及び、該第１乃至第ｋ画素群のうち１画素群の互いに等しいビデオデータビット値のみを抽出することにより、ビデオデータを圧縮する。該載の動作で得られた圧縮率を基に、メモリコントローラ４０７によって、ビデオメモリ領域４１２内の第１のビデオメモリ領域４０１乃至第３のビデオメモリ領域４０３または、第４のビデオメモリ領域４０４乃至第６のビデオメモリ領域４０６が選択され、ビデオデータが書き込まれる。また、表示制御回路４０８で生成した表示制御信号は表示パネル４１０に送られる。

上記載のように、受信されるビデオデータを圧縮してビデオメモリに保持しておくことにより、メモリへのアクセス数を減らすことができ、低消費電力化に貢献する。

（実施の形態４）
本発明に係る画像データの階調に対する圧縮判定回路の一例を、図４を参照して説明する。

図４は、圧縮判定回路に、階調６ビットの画像データが入力される状態を示している。まず、階調６ビットの画像データが入力されると、０ビット目から５ビット目の排他的論理（以下ＥＸＯＲと表記する）和をとる。このとき、それぞれの結果をＶ１，Ｖ２，Ｖ３とする。また、Ｖ２とＶ３のＥＸＯＲをＶ４とし、Ｖ４とＶ１のＥＸＯＲをＶ５とする。Ｖ１，Ｖ２，Ｖ３がすべて１のときは、使用階調数は、３ビットとなり画像データを半分に圧縮できる。また、Ｖ５が１の場合は、画像が白と黒の１ビットであることから、画像データを６分の１に圧縮できる。

上記載の様に、受信されるビデオデータを圧縮してビデオメモリに保持しておくことにより、メモリへのアクセス数を減らすことができ、低消費電力化に貢献する。

（実施の形態５）
本実施の形態は、画像データをメモリに書き込むバス方向、アドレス、画素方向または、ＲＧＢに対する圧縮判定回路の一例について、図５を参照して説明する。

隣り合うバス、アドレス、画素方向または、ＲＧＢに対して、ＥＸＯＲを行い、隣り合う判定結果をさらにＥＸＯＲを繰り返すことによって、Ｍ１，Ｍ２の判定結果が出され、さらにＭ１とＭ２のＥＸＯＲを行いＭ３の判定結果が得られる。Ｍ１とＭ２の結果が１の場合は、８バス方向（アドレス，画素、ＲＧＢ方向）に対して８分の１に圧縮可能である。また、Ｍ３の結果が１の場合は、１６バス方向（アドレス，画素、ＲＧＢ方向）に対して１６分の１に圧縮可能である判定となる。これらの結果をもとに画像データの圧縮率を判定する。

（実施の形態６）
本実施の形態は、エレクトロルミネセンスを発現する材料を用いた発光素子を、画素に適用して表示画面を構成する表示装置について図６を参照して説明する。

図６（Ａ）において、表示パネルは、マトリクス状に配置された複数の画素５０２よりなる画素部５０３を有する。画素５０２毎は、薄膜トランジスタ等のスイッチング素子と、それに接続する発光素子を備えた構成とする。入力端子は、基板５０１の端部に設けられている。この入力端子の先に実施の形態１〜４で説明した表示制御回路５０７が接続配線５０８により連結される。接続配線には、信号線駆動回路５０５、走査線駆動回路５０６を構成するドライバＩＣが実装されていても良い。

他の形態として、図６（Ｂ）に示すように画素部５０３が形成された基板と同じ基板上に、信号線駆動回路５０５、走査線駆動回路５０６を設ける構成とすることもできる。これらの駆動回路は、画素５０２に含まれる薄膜トランジスタと同じであり、ｐチャネル型及びｎチャネル型の薄膜トランジスタで形成することができる。この場合、薄膜トランジスタのチャネル形成領域は、多結晶半導体で形成されていることが好ましい。また、当該駆動回路を形成したドライバＩＣを基板５０１に実装する構成としても良い。

このような表示装置は、実施の形態１〜４で説明した表示制御回路を組み合わせることにより、低消費電力化を図ることができる。

（実施の形態７）
図７（Ａ）に、図６（Ａ）や図６（Ｂ）で示した画素部５０３の構成例（以下、第１の画素構成という）を示す。画素部５０３には、複数の信号線Ｓ_１〜Ｓ_ｐ（ｐは自然数）と、複数の信号線Ｓ_１〜Ｓ_ｐと交差するように複数の走査線Ｇ_１〜Ｇ_ｑ（ｑは自然数）と、が設けられている。また、信号線Ｓ_１〜Ｓ_ｐと走査線Ｇ_１〜Ｇ_ｑの交差部毎に画素が設けられている。この場合、画素５０２は信号線及び走査線に囲まれて区画化された領域を含んだ領域を指している。

図７（Ａ）の画素５０２の構成を、図７（Ｂ）に示す。図７（Ｂ）では、複数の信号線Ｓ_１〜Ｓ_ｐのうちの１本Ｓ_ｘ（ｘはｐ以下の自然数）と、複数の走査線Ｇ_１〜Ｇ_ｑのうちの１本Ｇ_ｙ（ｙはｑ以下の自然数）との交差部に形成された画素５０２を示す。画素５０２は、第１のトランジスタ６０１と、第２のトランジスタ６０２と、容量素子６０３と、発光素子６０４とを有する。なお、本実施の形態では、発光素子６０４として一対の電極を有し、当該一対の電極間に電流が流れることによって発光する素子を用いた例を示す。また、容量素子６０３として、第２のトランジスタ６０２の寄生容量等を積極的に利用してもよい。第１のトランジスタ６０１及び第２のトランジスタ６０２は、ｎチャネル型のトランジスタであってもｐチャネル型のトランジスタであっても良い。画素５０２を構成するトランジスタとして、薄膜トランジスタを用いることができる。

第１のトランジスタ６０１のゲートは信号線Ｓ_ｘに接続され、第１のトランジスタ６０１のソース及びドレインの一方は走査線Ｇ_ｙに接続され、他方は第２のトランジスタ６０２のゲート及び容量素子６０３の一方の電極に接続される。容量素子６０３の他方の電極は、電位Ｖ_３が与えられる端子６０５に接続される。第２のトランジスタ６０２のソース及びドレインの一方は発光素子６０４の一方の電極に接続され、他方は電位Ｖ_２が与えられる端子６０６に接続される。発光素子６０４の他方の電極は、電位Ｖ_１が与えられる端子６０７に接続される。

このような構成を有する画素５０２の動作は次のように説明することができる。複数の走査線Ｇ_１〜Ｇ_ｑのうち１本を選択し、当該走査線が選択されている間に複数の信号線Ｓ_１〜Ｓ_ｐ全てに画像信号を入力する。こうして、画素部５０３の１行の画素に画像信号を入力する。複数の走査線Ｇ_１〜Ｇ_ｑを順に選択し同様の動作を行って、画素部５０３の全ての画素５０２に画像信号を入力する。

複数の走査線Ｇ_１〜Ｇ_ｑのうちの１本Ｇ_ｙが選択され、複数の信号線Ｓ_１〜Ｓ_ｐのうちの１本Ｓ_ｘから画像信号が入力された画素５０２の動作について説明する。走査線Ｇ_ｙが選択されると、第１のトランジスタ６０１がオン状態となる。トランジスタのオン状態とはソースとドレインが導通状態であることを言い、トランジスタのオフ状態とはソースとドレインが非導通状態であることを言うものとする。第１のトランジスタ６０１がオン状態となると、信号線Ｓ_ｘに入力された画像信号は、第１のトランジスタ６０１を介して第２のトランジスタ６０２のゲートに入力される。第２のトランジスタ６０２は入力された画像信号に応じてオン状態またはオフ状態を選択される。第２のトランジスタ６０２のオン状態が選択されると、第２のトランジスタ６０２のドレイン電流が発光素子６０４に流れ発光素子６０４は発光する。

電位Ｖ_２と電位Ｖ_３とは、第２のトランジスタ６０２がオン状態となった際に電位差が常に一定となるように保たれる。電位Ｖ_２と電位Ｖ_３とを同じ電位としてもよい。電位Ｖ_２と電位Ｖ_３とを同じ電位とする場合は、端子６０５と端子６０６とを同じ配線に接続しても良い。電位Ｖ_１と電位Ｖ_２とは、発光素子６０４の発光を選択された際に所定の電位差を有するように設定される。こうして、発光素子６０４に電流を流し発光素子６０４を発光させる。

このような画素部５０３を有する表示装置において、実施の形態１〜４で説明した表示制御回路を組み合わせることにより、低消費電力化を図ることができる。

（実施の形態８）
図８（Ａ）に、図６（Ａ）及び図６（Ｂ）で示した画素部５０３の他の構成例を示す。画素部５０３は、複数の第１の信号線Ｓ_１〜Ｓ_ｐ（ｐは自然数）と、複数の信号線Ｓ_１〜Ｓ_ｐと交差するように設けられた複数の走査線Ｇ_１〜Ｇ_ｑ（ｑは自然数）及び複数の走査線Ｒ_１〜Ｒ_ｑと、信号線Ｓ_１〜Ｓ_ｐと走査線Ｇ_１〜Ｇ_ｑの交差部毎に設けられた画素５０２とを有する。

図８（Ａ）の画素５０２の構成を図８（Ｂ）に示す。図８（Ｂ）では、複数の信号線Ｓ_１〜Ｓ_ｐのうちの１本Ｓ_ｘ（ｘはｐ以下の自然数）と、複数の走査線Ｇ_１〜Ｇ_ｑのうちの１本Ｇ_ｙ（ｙはｑ以下の自然数）及び複数の走査線Ｒ_１〜Ｒ_ｑのうちの１本Ｒ_ｙとの交差部に形成された画素５０２を示す。なお、図８（Ｂ）に示す構成の画素において、図７（Ｂ）と同じ部分は同じ符号を用いて示し、説明は省略する。図８（Ｂ）では、図７（Ｂ）で示した画素５０２において、第３のトランジスタ７０１とを有する点で異なる。第３のトランジスタ７０１は、ｎチャネル型のトランジスタであってもｐチャネル型のトランジスタであっても良い。画素５０２を構成するトランジスタとして、薄膜トランジスタを用いることができる。

第３のトランジスタ７０１のゲートは走査線Ｒ_ｙに接続され、第３のトランジスタ７０１のソース及びドレインの一方は第２のトランジスタ６０２のゲート及び容量素子６０３の一方の電極に接続され、他方は電位Ｖ_４が与えられる端子７０２に接続される。

図８（Ａ）及び図８（Ｂ）で示す構成の画素では、走査線Ｒ_ｙ及び第３のトランジスタ７０１を有することによって、信号線Ｓ_ｘから入力される画像信号に関わらず、画素５０２の発光素子６０４を非発光とすることができる点に特徴がある。走査線Ｒ_ｙに入力される信号によって、画素５０２の発光素子６０４が発光する時間を設定することができる。こうして、走査線Ｇ_１〜Ｇ_ｑを順に選択し全ての走査線Ｇ_１〜Ｇ_ｑを選択する期間よりも短い発光期間を設定することができる。こうして、時分割階調方式で表示を行う場合に、短いサブフレーム期間を設定することができるので、高階調を表現することができる。

電位Ｖ_４は、第３のトランジスタ７０１がオン状態となった際に第２のトランジスタ６０２がオフ状態となるように設定すれば良い。例えば、第３のトランジスタ７０１がオン状態となった際に、電位Ｖ_３と同じ電位になるように電位Ｖ_４を設定することができる。電位Ｖ_３と電位Ｖ_４とを同じ電位とすることによって、容量素子６０３に保持された電荷を放電し、第２のトランジスタ６０２のソースとゲート間の電圧をゼロとして第２のトランジスタ６０２をオフ状態とすることができる。なお、電位Ｖ_３と電位Ｖ_４とを同じ電位とする場合は、端子６０５と端子７０２とを同じ配線に接続しても良い。

なお、第３のトランジスタ７０１は、図８（Ｂ）に示した配置に限定されない。例えば、第２のトランジスタ６０２と直列に第３のトランジスタ７０１を配置してもよい。この構成では、走査線Ｒ_ｙに入力される信号により、第３のトランジスタ７０１をオフ状態にすることによって、発光素子６０４に流れる電流を遮断し、発光素子６０４を非発光とすることができる。

図８（Ｂ）で示した第３のトランジスタ７０１の代わりにダイオードを用いることもできる。第３のトランジスタ７０１の代わりにダイオードを用いた画素の構成を図８（Ｃ）に示す。なお、図８（Ｃ）において図８（Ｂ）と同じ部分は同じ符号を用いて示し説明は省略する。ダイオード７７１の一方の電極は走査線Ｒ_ｙに接続され、他方の電極は第２のトランジスタ６０２のゲート及び容量素子６０３の一方の電極に接続されている。

ダイオード７７１は一方の電極から他方の電極に電流を流す。第２のトランジスタ６０２をｐチャネル型のトランジスタとする。ダイオード７７１の一方の電極の電位を上昇させることによって、第２のトランジスタ６０２のゲートの電位を上昇させ、第２のトランジスタ６０２をオフ状態とすることができる。

図８（Ｃ）では、第２のトランジスタ６０２としてｐチャネル型のトランジスタを用いて、ダイオード７７１は、走査線Ｒ_ｙに接続された一方の電極から第２のトランジスタ６０２のゲートに接続された他方の電極に電流を流す構成を示したがこれに限定されない。第２のトランジスタ６０２としてｎチャネル型のトランジスタを用いて、ダイオード７７１は、第２のトランジスタ６０２のゲートに接続された他方の電極から第３の信号線Ｒ_ｙに接続された一方の電極に電流を流す構成としてもよい。第２のトランジスタ６０２がｎチャネル型のトランジスタのときは、ダイオード７７１の一方の電極の電位を下降させることによって、第２のトランジスタ６０２のゲートの電位を下降させ、第２のトランジスタ６０２をオフ状態とすることができる。

ダイオード７７１としては、ダイオード接続されたトランジスタを用いてもよい。ダイオード接続されたトランジスタとは、ドレインとゲートが接続されたトランジスタを示すものとする。ダイオード接続されたトランジスタとしては、ｐチャネル型のトランジスタを用いても良いしｎチャネル型のトランジスタを用いても良い。

このような画素部５０３を有する表示装置において、実施の形態１〜４で説明した表示制御回路を組み合わせることにより、低消費電力化を図ることができる。

（実施の形態９）
実施の形態６〜８に示す表示装置の画素の構成の一態様について、図９を参照して説明する。図９は、薄膜トランジスタとそれに接続する発光素子で構成される画素の断面図である。

図９において、基板１０００上に、下地膜１００１、薄膜トランジスタ１１００を構成する半導体層１００２、容量部１１０１の一方の電極を構成する半導体層１１０２が形成されている。半導体層１００２及び半導体層１１０２上には第１絶縁層１００３が形成され、薄膜トランジスタ１１００にあってはゲート絶縁層として、容量部１１０１にあっては容量を形成するための誘電体層として機能する。

第１絶縁層１００３上にはゲート電極１００４と容量部１１０１の他方の電極を形成する導電層１１０４が形成されている。薄膜トランジスタ１１００に接続する配線１００７は、発光素子１０１２の第１電極１００８と接続している。この第１電極１００８は、第３絶縁層１００６上に形成されている。第１絶縁層１００３と第３絶縁層１００６との間には、第２絶縁層１００５が形成されていてもよい。発光素子１０１２は、第１電極１００８、ＥＬ層１００９、第２電極１０１０で構成されている。また、第１電極１００８の周辺端部及び、第１電極１００８と配線１００７との接続部を覆うように第４絶縁層１０１１が形成されている。

次に、上記に示す構成の詳細を説明する。基板１０００としては、例えばバリウムホウケイ酸ガラスや、アルミノホウケイ酸ガラスなどのガラス基板、石英基板、セラミック基板等を用いることができる。また、ステンレスを含む金属基板または半導体基板の表面に絶縁膜を形成したものを用いても良い。プラスチック等の可撓性を有する合成樹脂からなる基板を用いても良い。基板１０００の表面を、化学的機械研磨（ＣＭＰ）法などの研磨により平坦化しておいても良い。

下地膜１００１としては、酸化珪素や、窒化珪素または窒化酸化珪素などの絶縁膜を用いることができる。下地膜１００１によって、基板１０００に含まれるＮａなどのアルカリ金属やアルカリ土類金属が半導体層１００２に拡散し薄膜トランジスタ１１００の特性に悪影響をおよぼすのを防ぐことができる。図９では、下地膜１００１を単層の構造としているが、２層あるいはそれ以上の複数層で形成してもよい。なお、石英基板など不純物の拡散がさして問題とならない場合は、下地膜１００１を必ずしも設ける必要はない。

半導体層１００２及び半導体層１１０２としては、島状に形成された結晶性半導体膜を用いることが好ましい。結晶性半導体膜は非晶質半導体膜を結晶化して得ることができる。結晶化方法としては、レーザ結晶化法、ＲＴＡ又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法等を用いることができる。半導体層１００２は、チャネル形成領域と、一導電型を付与する不純物元素が添加された一対の不純物領域とを有する。なお、チャネル形成領域と一対の不純物領域との間に、該不純物元素が低濃度で添加された不純物領域を有していてもよい。半導体層１１０２には、全体に一導電型若しくはそれと逆の導電型を付与する不純物元素が添加された構成とすることができる。

第１の絶縁層１００３としては、酸化珪素、窒化珪素または窒化酸化珪素等を用い、単層または複数の膜を積層させて形成することができる。この場合において、当該絶縁膜の表面を、マイクロ波で励起された高密度プラズマ処理によって酸化又は窒化処理して緻密化しても良い。この処理は第１絶縁層１００３の成膜に先立って行っても良い。それにより、良好な半導体と絶縁層との界面を形成することができる。

ゲート電極１００４及び導電層１１０４としては、Ｔａ、Ｗ、Ｔｉ、Ｍｏ、Ａｌ、Ｃｕ、Ｃｒ、Ｎｄから選ばれた一種の元素または該元素を複数含む合金若しくは化合物からなる単層または積層構造を用いることができる。

薄膜トランジスタ１１００は、半導体層１００２と、ゲート電極１００４と、半導体層１００２とゲート電極１００４との間の第１絶縁層１００３とによって構成される。図９では、画素を構成する薄膜トランジスタ１１００として、発光素子１０１２の第１電極１００８に接続されるものを示している。この薄膜トランジスタ１１００は、ゲート電極１００４を半導体層１００２上に複数配置したマルチゲート型の構成を示している。すなわち、複数のトランジスタが直列に接続された構成を有している。このような構成により、不用意なオフ電流の増加を抑制することができる。なお、また、図９では、薄膜トランジスタ１１００をトップゲート型のトランジスタとして示したが、半導体層の下方にゲート電極を有するボトムゲート型のトランジスタであっても良いし、半導体層の上下にゲート電極を有するデュアルゲート型のトランジスタであっても良い。

容量部１１０１は、第１絶縁層１００３を誘電体とし、第１絶縁層１００３を挟んで対向する半導体層１１０２と導電層１１０４とを一対の電極として構成される。なお、図９では、画素に設ける容量素子として、一対の電極の一方を薄膜トランジスタ１１００の半導体層１００２と同時に形成される半導体層１１０２とし、他方の導電層１１０４をゲート電極１００４と同時に形成される層とする例を示したが、この構成に限定されない。

第２絶縁層１００５は窒化珪素膜などイオン性不純物をブロッキングするバリア性の絶縁膜であることが望ましい。第３絶縁層１００６としては、無機絶縁膜や有機絶縁膜を用いることができる。無機絶縁膜としては、ＣＶＤ法により形成された酸化シリコン膜や、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）膜（塗布酸化珪素膜）などを用いることができる。有機絶縁膜としてはポリイミド、ポリアミド、ＢＣＢ（ベンゾシクロブテン）、アクリルまたはポジ型感光性有機樹脂、ネガ型感光性有機樹脂等の膜を用いることができる。また、第２絶縁層１００６として、シリコン（Ｓｉ）と酸素（Ｏ）との結合で骨格構造が構成される材料を用いることができる。この材料の置換基として、少なくとも水素を含む有機基（例えばアルキル基、芳香族炭化水素）が用いられる。置換基として、フルオロ基を用いてもよい。または置換基として、少なくとも水素を含む有機基と、フルオロ基とを用いてもよい。

配線１００７としては、Ａｌ、Ｎｉ、Ｃ、Ｗ、Ｍｏ、Ｔｉ、Ｐｔ、Ｃｕ、Ｔａ、Ａｕ、Ｍｎから選ばれた一種の元素または該元素を複数含む合金からなる単層または積層構造を用いることができる。

第１電極１００８及び第２電極１０１０の一方もしくは両方を透明電極とすることができる。透明電極としては、酸化タングステンを含むインジウム酸化物（ＩＷＯ）、酸化タングステンを含むインジウム亜鉛酸化物（ＩＷＺＯ）、酸化チタンを含むインジウム酸化物（ＩＴｉＯ）、酸化チタンを含むインジウム錫酸化物（ＩＴＴｉＯ）、モリブデン含む酸化インジウムスズ（ＩＴＭＯ）などを用いることができる。勿論、インジウム錫酸化物（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）、酸化ケイ素を添加したインジウム錫酸化物（ＩＴＳＯ）なども用いることができる。

第１電極１００８及び第２電極１０１０の少なくとも一方は、透光性を有さない材料で形成されていてもよい。例えば、ＬｉやＣｓ等のアルカリ金属、およびＭｇ、Ｃａ、Ｓｒ等のアルカリ土類金属、これらを含む合金（Ｍｇ：Ａｇ、Ａｌ：Ｌｉ、Ｍｇ：Ｉｎなど）、およびこれらの化合物（ＣａＦ_２、Ｃａ_３Ｎ_２）の他、ＹｂやＥｒ等の希土類金属を用いることができる。

第４絶縁層１０１１としては、第３絶縁層１００６と同様の材料を用いて形成することができる。

発光素子１０１２は、ＥＬ層１００９と、それを挟む第１電極１００８及び第２電極１０１０とによって構成される。第１電極１００８及び第２電極１０１０の一方が陽極に相当し、他方が陰極に相当する。発光素子１０１２は、陽極と陰極の間にしきい値電圧より大きい電圧が順バイアスで印加されると、陽極から陰極に電流が流れて発光する。

ＥＬ層１００９は、単数または複数の層で構成されている。複数の層で構成されている場合、これらの層は、キャリア輸送特性の観点から正孔注入層、正孔輸送層、発光層、電子輸送層、電子注入層などに分類することができる。なお各層の境目は必ずしも明確である必要はなく、互いの層を構成している材料が一部混合し、界面が不明瞭になっている場合もある。各層には、有機系の材料、無機系の材料を用いることが可能である。有機系の材料として、高分子系、中分子系、低分子系のいずれの材料も用いることが可能である。

ＥＬ層１００９は、正孔注入輸送層、発光層、電子注入輸送層など、機能の異なる複数の層を用いて構成することが好ましい。正孔注入輸送層は、ホール輸送性の有機化合物材料と、その有機化合物材料に対して電子受容性を示す無機化合物材料とを含む複合材料で形成することが好ましい。このような構成とすることで、本来内在的なキャリアをほとんど有さない有機化合物に多くのホールキャリアが発生し、極めて優れたホール注入性・輸送性が得られる。この効果により、従来よりも駆動電圧を低くすることができる。また、駆動電圧の上昇を招くことなく正孔注入輸送層を厚くすることができるため、ゴミ等に起因する発光素子の短絡も抑制することができる。

ホール輸送性の有機化合物材料としては、例えば、銅フタロシアニン（略称：ＣｕＰｃ）、４，４’，４’’−トリス［Ｎ−（３−メチルフェニル）−Ｎ−フェニルアミノ］トリフェニルアミン（略称：ＭＴＤＡＴＡ）、１，３，５−トリス［Ｎ，Ｎ−ジ（ｍ−トリル）アミノ］ベンゼン（略称：ｍ−ＭＴＤＡＢ）、Ｎ，Ｎ’−ジフェニル−Ｎ，Ｎ’−ビス（３−メチルフェニル）−１，１’−ビフェニル−４，４’−ジアミン（略称：ＴＰＤ）、４，４’−ビス［Ｎ−（１−ナフチル）−Ｎ−フェニルアミノ］ビフェニル（略称：ＮＰＢ）、４，４’−ビス｛Ｎ−［４−ジ（ｍ−トリル）アミノ］フェニル−Ｎ−フェニルアミノ｝ビフェニル（略称：ＤＮＴＰＤ）、などが挙げられるが、これらに限定されることはない。

電子受容性を示す無機化合物材料としては、酸化チタン、酸化ジルコニウム、酸化バナジウム、酸化モリブデン、酸化タングステン、酸化レニウム、酸化ルテニウム、酸化亜鉛などが挙げられる。特に酸化バナジウム、酸化モリブデン、酸化タングステン、酸化レニウムは真空蒸着が可能で扱いやすいため、好適である。

電子注入輸送層は、電子輸送性の有機化合物材料を用いて形成する。具体的には、トリス（８−キノリノラト）アルミニウム（略称：Ａｌｑ_３）、トリス（４−メチル−８−キノリノラト）アルミニウム（略称：Ａｌｍｑ_３）、ビス（２−メチル−８−キノリノラト）（４−フェニルフェノラト）アルミニウム（略称：ＢＡｌｑ）、バソキュプロイン（略称：ＢＣＰ）、２−（４−ビフェニリル）−５−（４−ｔｅｒｔ−ブチルフェニル）−１，３，４−オキサジアゾール（略称：ＰＢＤ）、３−（４−ビフェニリル）−４−フェニル−５−（４−ｔｅｒｔ−ブチルフェニル）−１，２，４−トリアゾール（略称：ＴＡＺ）、などが挙げられるが、これらに限定されることはない。

ＥＬ層は、９，１０−ジ（２−ナフチル）アントラセン（略称：ＤＮＡ）、９，１０−ジ（２−ナフチル）−２−ｔｅｒｔ−ブチルアントラセン（略称：ｔ−ＢｕＤＮＡ）、４，４’−ビス（２，２−ジフェニルビニル）ビフェニル（略称：ＤＰＶＢｉ）、クマリン３０、クマリン６、クマリン５４５、クマリン５４５Ｔ、ペリレン、ルブレン、ペリフランテン、２，５，８，１１−テトラ（ｔｅｒｔ−ブチル）ペリレン（略称：ＴＢＰ）、９，１０−ジフェニルアントラセン（略称：ＤＰＡ）、５，１２−ジフェニルテトラセン、４−（ジシアノメチレン）−２−メチル−［ｐ−（ジメチルアミノ）スチリル］−４Ｈ−ピラン（略称：ＤＣＭ１）、４−（ジシアノメチレン）−２−メチル−６−［２−（ジュロリジン−９−イル）エテニル］−４Ｈ−ピラン（略称：ＤＣＭ２）などが挙げられる。また、ビス｛２−［３’，５’−ビス（トリフルオロメチル）フェニル］ピリジナト−Ｎ，Ｃ^２’｝イリジウム（ピコリナート）（略称：Ｉｒ（ＣＦ_３ｐｐｙ）_２（ｐｉｃ））、トリス（２−フェニルピリジナト−Ｎ，Ｃ^２’）イリジウム（略称：Ｉｒ（ｐｐｙ）_３）、ビス（２−フェニルピリジナト−Ｎ，Ｃ^２’）イリジウム（アセチルアセトナート）（略称：Ｉｒ（ｐｐｙ）_２（ａｃａｃ））、ビス［２−（２’−チエニル）ピリジナト−Ｎ，Ｃ^３’］イリジウム（アセチルアセトナート）（略称：Ｉｒ（ｔｈｐ）_２（ａｃａｃ））、ビス（２−フェニルキノリナト−Ｎ，Ｃ^２’）イリジウム（アセチルアセトナート）（略称：Ｉｒ（ｐｑ）_２（ａｃａｃ））、などの燐光を放出できる化合物用いることもできる。

また、発光層は、一重項励起発光材料と金属錯体などを含む三重項励起発光材料を用いても良い。例えば、赤色の発光性の画素、緑色の発光性の画素及び青色の発光性の画素のうち、輝度半減時間が比較的短い赤色の発光性の画素を三重項励起発光材料で形成し、他を一重項励起発光材料で形成する。三重項励起発光材料は発光効率が良いので、同じ輝度を得るのに消費電力が少なくて済むという特徴がある。すなわち、赤色画素に適用した場合、発光素子に流す電流量が少なくて済むので、信頼性を向上させることができる。低消費電力化として、赤色の発光性の画素と緑色の発光性の画素とを三重項励起発光材料で形成し、青色の発光性の画素を一重項励起発光材料で形成しても良い。人間の視感度が高い緑色の発光素子も三重項励起発光材料で形成することで、より低消費電力化を図ることができる。

発光層は、発光波長帯の異なる発光層を画素毎に形成して、カラー表示を行う構成としても良い。典型的には、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の各色に対応した発光層を形成する。この場合にも、画素の光放射側にその発光波長帯の光を透過するフィルターを設けた構成とすることで、色純度の向上や、画素部の鏡面化（映り込み）の防止を図ることができる。フィルターを設けることで、従来必要であるとされていた円偏光板などを省略することが可能となり、発光層から放射される光の損失を無くすことができる。さらに、斜方から画素部（表示画面）を見た場合に起こる色調の変化を低減することができる。

図９で示す構成の画素を有する表示装置において、実施の形態１〜４で説明した表示制御回路を組み合わせることにより、低消費電力化を図ることができる。

（実施の形態１０）
図１０は表示パネル８００と回路基板８０４を組み合わせた表示モジュールを示している。図１０では、回路基板８０４上に実施の形態１〜４で説明した表示制御回路が形成されている。回路基板８０４上に形成されたこれらの回路から出力された信号は、接続配線８０７によって表示パネル８００に入力される。

表示パネル８００は、画素部８０１と、信号線駆動回路８０２と、走査線駆動回路８０３とを有し、この構成は図６（Ｂ）と同様なものを示している。このような表示モジュールを組み込んで、様々な電子機器の表示部を形成することができる。すなわち、本実施の形態は、実施の形態１〜９と自由に組み合わせることができる。

（実施の形態１１）
本実施の形態は、本発明に係る電気器具として、携帯電話機の一例について示す。

図１１で示す携帯電話機９００は、操作スイッチ類９０４、マイクロフォン９０５などが備えられた本体（Ａ）９０１と、表示パネル（Ａ）９０８、表示パネル（Ｂ）９０９、スピーカ９０６などが備えられた本体（Ｂ）９０２とが、蝶番９１０で開閉可能に連結されている。表示パネル（Ａ）９０８と表示パネル（Ｂ）９０９は、回路基板９０７と共に本体（Ｂ）９０２の筐体９０３の中に収納される。表示パネル（Ａ）９０８及び表示パネル（Ｂ）９０９の画素部は筐体９０３に形成された開口窓から視認できように配置される。

表示パネル（Ａ）９０８と表示パネル（Ｂ）９０９は、その携帯電話機９００の機能に応じて画素数などの仕様を適宜設定することができる。例えば、表示パネル（Ａ）９０８を主画面とし、表示パネル（Ｂ）９０９を副画面として組み合わせることができる。

そして、表示パネル（Ａ）９０８を文字や画像を表示する高精細のカラー表示画面とし、表示パネル（Ｂ）９０９を文字情報を表示する単色の情報表示画面とすることができる。特に表示パネル（Ｂ）９０９をアクティブマトリクス型として、高精細化をすることにより、さまざまな文字情報を表示して、一画面当たりの情報表示密度を向上させることができる。例えば、表示パネル（Ａ）９０８を、２〜２．５インチで６４階調、２６万色のＱＶＧＡ（３２０ドット×２４０ドット）とし、表示パネル（Ｂ）９０９を、単色で２〜８階調、１８０〜２２０ｐｐｉの高精細パネルとして、ローマ字、ひらがな、カタカナをはじめ、漢字やアラビア文字などを表示することができる。

表示パネル（Ａ）９０８及び表示パネル（Ｂ）９０９は、実施の形態６〜１０と同様の構成を備えている。また、これらの表示パネルに接続される回路基板９０７には、実施の形態１〜５で示したものと同様の表示制御回路が形成されている。それにより、携帯電話機９００の消費電力を低減することに寄与している。それにより、長時間の連続使用を可能としている。また、バッテリを小型化できるので、携帯電話機の軽量化を図ることができる。

本実施の形態に係る携帯電話機は、その機能や用途に応じてさまざまな態様に変容し得る。例えば、蝶番９１０の部位に撮像素子を組み込んで、カメラ付きの携帯電話機としても良い。また、操作スイッチ類９０４、表示パネル（Ａ）９０８、表示パネル（Ｂ）９０９を一つの筐体内に納めた構成としても、上記した作用効果を奏することができる。また、表示部を複数個そなえた情報表示端末に本実施例の構成を適用しても、同様な効果を得ることができる。

（実施の形態１２）
本実施の形態は、本発明に係る電気器具として、テレビ装置の一例について示す。

図１２は本発明に係るテレビ装置であり、本体９５０、表示部９５１、スピーカー部９５２、操作スイッチ類９５３等を含む。このテレビ装置において、表示部９５１は実施の形態６〜１０と同様の構成を備えている。また、これらの表示パネルに接続される回路基板９０７には、実施の形態１〜５で示したものと同様の表示制御回路が形成されている。すなわち、図１０で示すものと同様のモジュール構成を含んでいる。それにより、テレビ装置の消費電力を低減することに寄与している。

このテレビ装置は画質の劣化がなく、低消費電力化が図られている。このような特徴により、テレビ装置において電源回路を大幅に削減、若しくは縮小することができるので、本体９５０の小型軽量化や薄型化を図ることが可能である。また、低消費電力、高画質及び小型軽量化が図られたテレビ装置により、住環境に適合した製品を提供することができる。

本発明を用いた表示装置の構成を示すブロック図。 本発明の第１の実施形態の表示装置の構成を示すブロック図。 本発明の第２の実施形態の表示装置の構成を示すブロック図。 本発明の第３の実施形態の表示装置の制御回路における圧縮率判定回路を示す回路図。 本発明の第４の実施形態の表示装置の制御回路における圧縮率判定回路を示す回路図。 エレクトロルミネセンスを発現する材料を用いた発光素子を画素に適用して表示画面を構成する表示装置を示す図。 画素部の構成例を示す図。 画素部の構成例を示す図。 薄膜トランジスタとそれに接続する発光素子で構成される画素の断面を示す図。 表示パネルと表示制御回路を組み合わせた表示モジュールを示す図。 本発明に係る携帯電話機の一構成例を示す図。 本発明に係るテレビ装置の一構成例を示す図。 従来の表示装置制御回路を示すブロック図。

Claims (11)

1. ビデオデータを記憶するための主ビデオデータ記憶手段と、
   表示モードを記憶するための表示モード記憶手段と、
   供給されたビデオ信号の表示モードを判定して判定情報を含む表示モードを前記表示モード記憶手段に書き込むための表示モード書き込み手段と、
   前記主ビデオデータ記憶手段から前記ビデオデータを読み出し、表示パネルに供給するビデオ信号読み出し手段と、
   前記表示モード記憶手段から前記表示モードを読み出す表示モード読み出し手段と、
   前記表示モード読み出し手段から読み出された前記表示モードに基づいて前記供給されたビデオ信号の書き込みの可否を判定し、ビデオ信号を階調表現が可能なビデオデータに変換して、前記主ビデオデータ記憶手段に書き込むためのビデオ信号書き込み手段と
   を備えたことを特徴とする表示装置。
2. 請求項１において、
   前記ビデオ信号読み出し手段は、前記表示モード記憶手段に記憶されている判定情報に基づいて、前記主ビデオデータ記憶手段からビデオ信号の読み出しを禁止する制御手段を含むことを特徴とする表示装置。
3. 請求項１又は請求項２において、前記主ビデオデータ記憶手段と、前記表示モード記憶手段とが、同一のチップに形成されることを特徴とする表示装置。
4. 請求項１又は請求項２において、前記主ビデオデータ記憶手段と、前記表示モード記憶手段とが、異なるチップに形成されることを特徴とする表示装置。
5. 請求項１乃至請求項４のいずれか一項において、前記表示モード書き込み手段において、前記表示モードを判定するとき、前記供給されたビデオデータを圧縮する動作を行うことを特徴とする表示装置。
6. 請求項１乃至請求項５のいずれか一項において、前記表示モードは圧縮率の情報を含むことを特徴とする表示装置。
7. 請求項１乃至請求項６のいずれか一項において、前記表示モードは、前記供給されたビデオデータのうち、１個又は複数の画素に対応する一つ又は複数ビットのビデオデータが互いに同一であるとき、前記１個又は複数の画素の位置及び前記一つ又は複数ビットの情報を含むことを特徴とする表示装置。
8. 請求項１乃至請求項７のいずれか一項において、前記表示モード書き込み手段において、排他的論理和回路を用いて前記表示モードを判定することを特徴とする表示装置。
9. 請求項１乃至請求項８のいずれか一項において、前記ビデオデータ書き込み手段において、ビデオデータの圧縮率に基づいて前記ビデオデータを異なる複数の領域に書き込むことを特徴とする表示装置。
10. 請求項９において、前記複数の領域は同一のチップに形成されていることを特徴とする表示装置。
11. 請求項９において、前記複数の領域は異なるチップに形成されることを特徴とする表示装置。

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