JP2006321017A - Mems素子およびその製造方法 - Google Patents
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Abstract
【解決手段】 基板1と、基板1上に形成された第1電極としての下層電極2と、下層電極2と離間し、かつ対向する可動部31を有する第2電極としての上層電極3と、を備えたMEMS素子Aであって、可動部31には、複数の貫通孔31aが形成されている。
【選択図】 図1
Description
TiN層51Aの形成は、たとえばスパッタ法を用いて、その厚さが250Å程度となるように行う。
d 距離
G エッチングガス
p ピッチ
w 一辺の長さ(開口幅)
1 基板
2 下層電極(第1電極)
2A 第1導体層
3 上層電極(第2電極)
3A 第2導体層
4 絶縁層
4A 犠牲層
11 グレーズ層
21 支持層
31 可動部
31a 貫通孔
32 支持部
33 アンカー部
51,52 バリアメタル層
51A,52B TiN層
Claims (8)
- 基板と、
上記基板上に形成された第1電極と、
上記第1電極と離間し、かつ対向する可動部を有する第2電極と、
を備えたMEMS素子であって、
上記可動部には、複数の貫通孔が形成されていることを特徴とする、MEMS素子。 - 上記貫通孔は、その開口幅が上記第1電極と上記第2電極の上記可動部との距離の5〜10倍である、請求項1に記載のMEMS素子。
- 上記複数の貫通孔は、互いに同じサイズのものが一定の密度で配置されている、請求項1または2に記載のMEMS素子。
- 上記複数の貫通孔は、マトリクス状に配置されている、請求項3に記載のMEMS素子。
- 上記複数の貫通孔は、上記第1電極と上記第2電極の上記可動部との距離の15〜25倍のピッチで配置されている、請求項3または4に記載のMEMS素子。
- 基板上に第1電極を形成する工程と、
上記第1電極を覆うように犠牲層を形成する工程と、
上記犠牲層上に導体層を形成する工程と、
上記導体層に対してパターニングを施すことにより第2電極を形成する工程と、
上記犠牲層のうち上記第1電極および上記第2電極に挟まれた部分を除去する工程と、を有するMEMS素子の製造方法であって、
上記パターニングにおいては、上記導体層のうち上記犠牲層を介して上記第1電極と対向する部分に複数の貫通孔を形成し、かつ
上記犠牲層を除去する工程は、ドライエッチングにより行うことを特徴とする、MEMS素子の製造方法。 - 上記パターニングにおいては、上記貫通孔の開口幅を上記犠牲層の厚さの5〜10倍とする、請求項6に記載のMEMS素子の製造方法。
- 上記パターニングにおいては、上記複数の貫通孔のうち隣り合うものどうしのピッチを上記犠牲層厚さの15〜25倍とする、請求項6または7に記載のMEMS素子の製造方法。
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