JP2006304346A - 半導体集積回路及びその設計・製造方法 - Google Patents
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Abstract
【解決手段】汎用ロジックモジュールは、第1配線層で一部が接続されることにより形成された汎用ロジックセルがアレイ状に配置された下地の上に、前記汎用ロジックセルを接続するための第2配線層を形成することにより論理回路が形成される汎用ロジックモジュールであって、前記汎用ロジックセルは、電源電位(VDD)及びグランド電位(GND)の少なくとも1つに未接続のトランジスタ(A,B,C,D,E)を含むように構成されている。
【選択図】図1
Description
前記第1インバータ(A)、前記第2インバータ(B)、前記第3インバータ(C)のうち少なくとも1つが電源またはグランドの一方にのみ接続されたインバータであり、電源またはグランドの一方にのみ接続された前記インバータは、電源またはグランドの他方を接続するための接続端子を前記第2配線層に有する。半導体集積回路は、前記接続端子が開放である前記第1汎用ロジックセルを前記汎用ロジックセルとして少なくとも1つ備える。
前記接続端子が開放である前記第1汎用ロジックセルを前記汎用ロジックセルとして少なくとも1つ備える半導体集積回路が製造される。
図1は、本発明の実施の形態1に係る汎用ロジックモジュールを形成する汎用ロジックセルの構成を示す回路図である。この汎用ロジックセルは、第1配線層で接続されることにより構成された基本セルA、B、C、D及びEを備えている。
に含まれるMOSのゲートを第2配線層で電源VDDに接続することによりオンチップキャパシタが形成される。
図2は本発明の実施の形態2に係る汎用ロジックモジュールで使用される汎用ロジックセルの構成を示す回路図である。この汎用ロジックセルは、基本セルA、B、C、D及びEから構成されている。
CAP キャパシタ
T1〜T10 端子
VDD 電源
GND グランド
Claims (6)
- 第1配線層で一部が接続されることにより形成された1つまたは複数種類の汎用ロジックセルがアレイ状に配置された下地を形成し、前記下地の上に、前記汎用ロジックセルを接続するための第2配線層を形成することにより論理回路が形成された半導体集積回路であって、
第1汎用ロジックセルは、
入力が第1端子に接続された第1インバータと、
入力が第2端子に接続された第2インバータと、
入力が第3端子に接続された第3インバータと、
前記第1インバータの出力に入力が接続され、前記第3端子に第1制御入力が接続され、前記第3インバータの出力に第2制御入力が接続され、第4端子に出力が接続された第1トランスファゲートと、
前記第2インバータの出力に入力が接続され、前記第3インバータの出力に第1制御入力が接続され、前記第3端子に第2制御入力が接続され、第4端子に出力が接続された第2トランスファゲートとを具備し、
前記第1インバータ、前記第2インバータ、前記第3インバータ、前記第1トランスファゲート、前記第2トランスファゲートを接続する配線が前記第1配線層によって形成され、
前記第1インバータ、前記第2インバータ、前記第3インバータのうち少なくとも1つが電源またはグランドの一方にのみ接続されたインバータであり、
電源またはグランドの一方にのみ接続された前記インバータは、電源またはグランドの他方を接続するための接続端子を前記第2配線層に有し、
前記接続端子が開放である前記第1汎用ロジックセルを前記汎用ロジックセルとして少なくとも1つ備える半導体集積回路。 - 前記汎用ロジックセルを接続するための前記第2配線層を形成することにより前記論理回路が形成される前記汎用ロジックモジュールによって形成された請求項1記載の半導体集積回路。
- 電源またはグランドの一方にのみ接続された前記インバータに対応する入力に前記電源またはグランドの他方を接続することによってデカップリングコンデンサが形成されている請求項1又は2に記載の半導体集積回路。
- 前記半導体集積回路はASICである請求項1ないし3のいずれかに記載の半導体集積回路。
- 第1配線層で一部が接続されることにより形成された1つまたは複数種類の汎用ロジックセルがアレイ状に配置された下地を形成し、前記下地の上に、前記汎用ロジックセルを接続するための第2配線層を形成することにより論理回路が形成された半導体集積回路であって、
第1汎用ロジックセルにおいて、第1インバータの入力を第1端子に接続し、第2インバータの入力を第2端子に接続し、第3インバータの入力を第3端子に接続し、前記第1インバータの出力に第1トランスファゲートの入力を接続し、前記第3端子に前記第1トランスファゲートの第1制御入力を接続し、前記第3インバータの出力に前記第1トランスファゲートの第2制御入力を接続し、第4端子に前記第1トランスファゲートの出力を接続し、前記第2インバータの出力に第2トランスファゲートの入力を接続し、前記第3インバータの出力に前記第2トランスファゲートの第1制御入力を接続し、前記第3端子に前記第2トランスファゲートの第2制御入力を接続し、第4端子に前記第2トランスファゲートの出力を接続し、前記第1インバータ、前記第2インバータ、前記第3インバータ、前記第1トランスファゲート、前記第2トランスファゲートを前記第1配線層によって接続し、
前記第1インバータ、前記第2インバータ、前記第3インバータのうち少なくとも1つが電源またはグランドの一方にのみ接続されたインバータであり、
電源またはグランドの一方にのみ接続された前記インバータは、電源またはグランドの他方を接続するための接続端子を前記第2配線層に有し、
前記接続端子が開放である前記第1汎用ロジックセルを前記汎用ロジックセルとして少なくとも1つ備えるように半導体集積回路を設計する方法。 - 第1配線層で一部が接続されることにより形成された1つまたは複数種類の汎用ロジックセルがアレイ状に配置された下地を形成し、前記下地の上に、前記汎用ロジックセルを接続するための第2配線層を形成することにより論理回路が形成された半導体集積回路であって、
第1汎用ロジックセルにおいて、第1インバータの入力を第1端子に接続し、第2インバータの入力を第2端子に接続し、第3インバータの入力を第3端子に接続し、前記第1インバータの出力に第1トランスファゲートの入力を接続し、前記第3端子に前記第1トランスファゲートの第1制御入力を接続し、前記第3インバータの出力に前記第1トランスファゲートの第2制御入力を接続し、第4端子に前記第1トランスファゲートの出力を接続し、前記第2インバータの出力に第2トランスファゲートの入力を接続し、前記第3インバータの出力に前記第2トランスファゲートの第1制御入力を接続し、前記第3端子に前記第2トランスファゲートの第2制御入力を接続し、第4端子に前記第2トランスファゲートの出力を接続し、前記第1インバータ、前記第2インバータ、前記第3インバータ、前記第1トランスファゲート、前記第2トランスファゲートを前記第1配線層によって接続し、
前記第1インバータ、前記第2インバータ、前記第3インバータのうち少なくとも1つが電源またはグランドの一方にのみ接続されたインバータであり、
電源またはグランドの一方にのみ接続された前記インバータは、電源またはグランドの他方を接続するための接続端子を前記第2配線層に有し、
前記接続端子が開放である前記第1汎用ロジックセルを前記汎用ロジックセルとして少なくとも1つ備える半導体集積回路を製造する方法。
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