JP2006288095A - 整流回路 - Google Patents
整流回路 Download PDFInfo
- Publication number
- JP2006288095A JP2006288095A JP2005105484A JP2005105484A JP2006288095A JP 2006288095 A JP2006288095 A JP 2006288095A JP 2005105484 A JP2005105484 A JP 2005105484A JP 2005105484 A JP2005105484 A JP 2005105484A JP 2006288095 A JP2006288095 A JP 2006288095A
- Authority
- JP
- Japan
- Prior art keywords
- current path
- semiconductor element
- transistor
- voltage
- current
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Landscapes
- Power Conversion In General (AREA)
- Rectifiers (AREA)
Abstract
【解決手段】 定電流素子CS1によってトランジスタQ1が駆動される第1の電流路と、定電流素子CS2によってエミッタ−ベース間を短絡したトランジスタQ2が駆動される第2の電流路と、FET1により断続制御される整流電流路とを備えている。FET1のドレインとトランジスタQ2のコレクタに正電位が印加され、FET1のソースに負電位が印加されるとき、第2の電流路が遮断されることにより、第1の電流路は導通され、FET1のゲートを駆動し、FET1を遮断させ整流電流路を遮断する。FET1のドレインとトランジスタQ2のコレクタに負電位が印加され、FET1のソースに正電位が印加されるとき、第2の電流路が導通されることにより、第1の電流路は遮断され、FET1のゲートを駆動し、FET1を導通させ整流電流路を導通する。
【選択図】 図1
Description
第2の半導体素子の一端(例えば図1のFET1のドレイン)とPN接合素子の一端(例えば図1のトランジスタQ2のコレクタ)に正電位が印加され、第2の半導体素子の他端(例えば図1のFET1のソース)に負電位が印加されるとき、第2の電流路が遮断されることにより、第1の電流路は導通され、第2の半導体素子の第2の制御端(例えば図1のFET1のゲート)を駆動し、第2の半導体素子を遮断させ整流電流路を遮断する。
一方、第2の半導体素子の一端(例えば図1のFET1のドレイン)とPN接合素子の一端(例えば図1のトランジスタQ2のコレクタ)に負電位が印加され、第2の半導体素子の他端(例えば図1のFET1のソース)に正電位が印加されるとき、第2の電流路が導通されることにより、第1の電流路は遮断され、第2の半導体素子の第2の制御端(例えば図1のFET1のゲート)を駆動し、第2の半導体素子を導通させ整流電流路を導通する。
これにより、印加される電位の正負に応じて整流電流路が断続制御される整流回路を実現することができる。
これにより、整流電流路が遮断状態にあるときに、第3の制御端に電圧が印加された期間だけ整流電流路を導通させることができる。
第2の半導体素子の一端(例えば図1のFET1のドレイン)と第4の半導体素子の一端(例えば図1のトランジスタQ2のコレクタ)に正電位が印加され、第2の半導体素子の他端(例えば図1のFET1のソース)に負電位が印加されるとき、第2の電流路が遮断されることにより、第1の電流路は導通され、第2の半導体素子の第2の制御端(例えば図1のFET1のゲート)を駆動し、前記第2の半導体素子を遮断させ前記整流電流路を遮断する。
一方、第2の半導体素子の一端(例えば図1のFET1のドレイン)と第4の半導体素子の一端(例えば図1のトランジスタQ2のコレクタ)に負電位が印加され、第2の半導体素子の他端(例えば図1のFET1のソース)に正電位が印加されるとき、第2の電流路が導通されることにより、第1の電流路は遮断され、第2の半導体素子の第2の制御端(例えば図1のFET1のゲート)を駆動し、第2の半導体素子を導通させ整流電流路を導通する。
これにより、印加される電位の正負に応じて整流電流路が断続制御される整流回路を実現することができる。
これにより、整流電流路が遮断状態にあるときに、第3の制御端に電圧が印加された期間だけ整流電流路を導通させることができる。
従って、整流回路100において、駆動電圧源としてのコンデンサC1と、トランジスタQ1との接続関係をみると、定電流素子CS1から、トランジスタQ1のエミッタ、コレクタを通ってコンデンサC1の一方側(駆動源として負側)に接続されている。また、トランジスタQ2については、定電流素子CS2から、トランジスタQ2のエミッタ、コレクタを通ってコンデンサC1の一方側に接続されている。さらに、トランジスタQ5については、定電流素子CS1からトランジスタQ5のコレクタ、エミッタを通ってコンデンサC1の一方側に接続されている。
これに対し、カソード端2に負電位が印加されるときは、トランジスタQ2と等価なPN接合ダイオードに順方向電圧が印加されることと等価である。このため、カソード端2に負電位が印加されると、トランジスタQ2のコレクタ電位が下がり、同時にコレクタ−ベース間電位(PN接合ダイオードに生ずる約0.6V)を維持しようとして、トランジスタQ2のベース電位も低下する。トランジスタQ2のベース電位が低下することで、トランジスタQ1のベース電位も低下し、トランジスタQ1がオフして定電流素子CS1を通してトランジスタQ1のエミッタに向かう電流路が遮断される。
まず、電圧入力端3,4に電圧が印加されていない状態で、整流回路100のカソード端2に正電位が印加された場合の整流回路100の基本整流動作を考える。上述のとおり、カソード端2に正電位が印加されることは、トランジスタQ2と等価なPN接合ダイオードに逆方向電圧が印加されることと等価である。このとき、トランジスタQ1のベースには定電流素子CS2を通してベース電流が供給されるため、トランジスタQ1はオン状態にあり、コンデンサC1を駆動電圧源として、定電流素子CS1を通してトランジスタQ1のエミッタに向かう電流路に電流が流れる。
2 カソード端
3,4 電圧入力端
100 整流回路
20 交流直流変換回路
C1,C31 コンデンサ
CS1,CS2 定電流素子
D1 定電圧ダイオード
D2,D31,D32 ダイオード
D33,D34 ダイオード(整流回路100)
FET1 FET
J−FET ジャンクショントランジスタ
L31 コイル
Q1−Q5 トランジスタ
R1−R4 抵抗
Claims (5)
- 第1の定電流源によって第1の制御端を有する第1の半導体素子が駆動される第1の電流路と、第2の定電流源によってPN接合素子が駆動される第2の電流路と、第2の制御端を有する第2の半導体素子により断続制御される整流電流路とを備え、
前記第2の半導体素子の一端と前記PN接合素子の一端に正電位が印加され、前記第2の半導体素子の他端に負電位が印加されるとき、前記第2の電流路が遮断されることにより、前記第1の電流路は導通され、前記第2の半導体素子の第2の制御端を駆動し、前記第2の半導体素子を遮断させ前記整流電流路を遮断し、
前記第2の半導体素子の一端と前記PN接合素子の一端に負電位が印加され、前記第2の半導体素子の他端に正電位が印加されるとき、前記第2の電流路が導通されることにより、前記第1の電流路は遮断され、前記第2の半導体素子の第2の制御端を駆動し、前記第2の半導体素子を導通させ前記整流電流路を導通すること
を特徴とする整流回路。 - 前記第2の電流路が有する前記PN接合素子をバイパスする第3の制御端を有する第3の半導体素子をさらに備え、
前記第2の電流路が遮断されているとき、前記第3の半導体素子の第3の制御端に電圧を印加することにより、前記第3の半導体素子を導通させ、前記第2の電流路を導通させることにより、前記第1の電流路は遮断され、前記第2の半導体素子の第2の制御端を駆動し、前記第2の半導体素子を導通させ前記整流電流路を導通することを特徴とする請求項1に記載の整流回路。 - 第1の定電流源によって第1の制御端を有する第1の半導体素子が駆動される第1の電流路と、第2の定電流源によって第4の制御端を有する第4の半導体素子が駆動される第2の電流路と、第2の制御端を有する第2の半導体素子により断続制御される整流電流路とを備え、
前記第2の半導体素子の一端と前記第4の半導体素子の一端に正電位が印加され、前記第2の半導体素子の他端に負電位が印加されるとき、前記第2の電流路が遮断されることにより、前記第1の電流路は導通され、前記第2の半導体素子の第2の制御端を駆動し、前記第2の半導体素子を遮断させ前記整流電流路を遮断し、
前記第2の半導体素子の一端と前記第4の半導体素子の一端に負電位が印加され、前記第2の半導体素子の他端に正電位が印加されるとき、前記第2の電流路が導通されることにより、前記第1の電流路は遮断され、前記第2の半導体素子の第2の制御端を駆動し、前記第2の半導体素子を導通させ前記整流電流路を導通すること
を特徴とする整流回路。 - 前記第2の電流路が有する前記第4の半導体素子をバイパスする第3の制御端を有する第3の半導体素子をさらに備え、
前記第2の電流路が遮断されているとき、前記第3の半導体素子の第3の制御端に電圧を印加することにより、前記第3の半導体素子を導通させ、前記第2の電流路を導通させることにより、前記第1の電流路は遮断され、前記第2の半導体素子の第2の制御端を駆動し、前記第2の半導体素子を導通させ前記整流電流路を導通することを特徴とする請求項3に記載の整流回路。 - 前記第1の電流路が有する前記第1の半導体素子の一端の電位を検知し、前記第1の電流路に電流が流れるとき前記第2の半導体素子が有する第2の制御端を駆動し、前記第2の半導体素子を遮断し、前記第1の電流路に電流が流れないとき前記第2の半導体素子が有する第2の制御端を駆動し、前記第2の半導体素子を導通するための前記第2の制御端に印加する電圧を制御するエミッタフォロア回路を備えることを特徴とする請求項1、2、3または4のいずれかに記載の整流回路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005105484A JP4182079B2 (ja) | 2005-03-31 | 2005-03-31 | 整流回路 |
PCT/JP2006/306972 WO2006106989A1 (ja) | 2005-03-31 | 2006-03-31 | 整流回路および電圧変換回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005105484A JP4182079B2 (ja) | 2005-03-31 | 2005-03-31 | 整流回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2006288095A true JP2006288095A (ja) | 2006-10-19 |
JP4182079B2 JP4182079B2 (ja) | 2008-11-19 |
Family
ID=37409419
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005105484A Expired - Fee Related JP4182079B2 (ja) | 2005-03-31 | 2005-03-31 | 整流回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4182079B2 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2010004738A1 (ja) * | 2008-07-11 | 2010-01-14 | 三菱電機株式会社 | 整流装置およびそれを備えた太陽光発電システム |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN105821351B (zh) * | 2016-03-23 | 2018-12-21 | 中国科学院力学研究所 | 一种非晶合金的制备方法和非晶空心微珠复合材料泡沫 |
-
2005
- 2005-03-31 JP JP2005105484A patent/JP4182079B2/ja not_active Expired - Fee Related
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2010004738A1 (ja) * | 2008-07-11 | 2010-01-14 | 三菱電機株式会社 | 整流装置およびそれを備えた太陽光発電システム |
JPWO2010004738A1 (ja) * | 2008-07-11 | 2011-12-22 | 三菱電機株式会社 | 整流装置およびそれを備えた太陽光発電システム |
Also Published As
Publication number | Publication date |
---|---|
JP4182079B2 (ja) | 2008-11-19 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US7692474B2 (en) | Control circuit for a high-side semiconductor switch for switching a supply voltage | |
JP4968487B2 (ja) | ゲートドライブ回路 | |
JP5800986B2 (ja) | カスコード回路 | |
US10985667B2 (en) | Switching control device, driving device, isolated DC-DC converter, AC-DC converter, power adapter, and electric appliance | |
CN100526956C (zh) | 用于lcd背光的逆变器驱动电路 | |
CN1042993C (zh) | 负载驱动装置 | |
JP6255766B2 (ja) | ゲート駆動回路 | |
JP6613899B2 (ja) | 半導体素子の駆動装置 | |
JP2018074666A (ja) | 電力変換装置 | |
JP2013179821A (ja) | 電力変換装置 | |
KR101758808B1 (ko) | 지능형 파워 모듈 및 그의 전원구동모듈 | |
US20190326903A1 (en) | Drive circuit, power module and electric power conversion system | |
JP2016149715A (ja) | 駆動装置 | |
JP2015089049A (ja) | 半導体装置 | |
JP4385090B2 (ja) | 整流回路および電圧変換回路 | |
JP5407618B2 (ja) | ゲート駆動回路及び電力変換回路 | |
JP2018033303A (ja) | 半導体スイッチング素子駆動回路及び電力変換器 | |
JP4182079B2 (ja) | 整流回路 | |
US8829842B2 (en) | Control circuit for an electric fan for motor vehicles | |
JPH0688194U (ja) | 同期整流回路 | |
JP2638625B2 (ja) | Mos−fetゲート駆動回路 | |
WO2006106989A1 (ja) | 整流回路および電圧変換回路 | |
JP2018007345A (ja) | 絶縁ゲート型半導体素子駆動装置 | |
JP2019075887A (ja) | 半導体スイッチング素子駆動回路及び電力変換器 | |
JP2018046736A (ja) | 絶縁ゲート型半導体素子駆動装置及び絶縁ゲート型半導体素子駆動システム |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071023 |
|
A521 | Written amendment |
Effective date: 20071221 Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20071221 Free format text: JAPANESE INTERMEDIATE CODE: A821 |
|
A131 | Notification of reasons for refusal |
Effective date: 20080527 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080725 Effective date: 20080725 Free format text: JAPANESE INTERMEDIATE CODE: A821 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Effective date: 20080826 Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080901 |
|
R150 | Certificate of patent (=grant) or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110905 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 3 Free format text: PAYMENT UNTIL: 20110905 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110905 Year of fee payment: 3 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |