JP2006279308A - 情報処理装置および画像処理方法 - Google Patents

Abstract

【課題】高周波成分を失うことなく、且つ少ない演算量でデブロッキング処理を実行することが可能な情報処理装置を実現する。
【解決手段】ＣＰＵ１１１は、ブロック境界線を挟んで垂直方向に配置された隣接する２つの画素Ｐ７，Ｐ８間の差分値（ＤＣ差分値ｄ）を検出する。そして、ＣＰＵ１１１は、その検出したＤＣ差分値ｄを当該ブロック境界を挟んで垂直方向に配置された複数の画素にそれぞれ分配することにより、複数の画素それぞれの画素値を補正する。この補正では、複数の画素の各画素値に正または負の補正値が加算されるだけで、平滑化処理は行われない。このため、高周波成分が失われることはない。また、ローパスフィルタを使用する従来のデブロッキング処理に比し、少ない演算量でＤＣ段差を低減することができる。
【選択図】 図５

Description

本発明はパーソナルコンピュータのような情報処理装置および同装置で用いられる画像処理方法に関する。

近年、ＤＶＤ（Digital Versatile Disc）プレーヤ、ＴＶ装置のようなオーディオ・ビデオ（ＡＶ）機器と同様のＡＶ機能を備えたパーソナルコンピュータが開発されている。

このパーソナルコンピュータにおいては、ＭＰＥＧのようなブロック符号化方式で圧縮符号化された画像データをデコードおよび再生する機能が必要とされる。ＭＰＥＧのようなブロック符号化方式においては、画像データはブロック単位で処理される。ブロック境界に隣接した画素群は時間軸上で連続しているにもかかわらず、異なったブロックに属する。このため、これら画素群は異なった精度で量子化されてしまう。したがって、ブロック符号化された画像データをデコードすることによって得られる画像データにおいては、ブロック境界近傍で歪みが発生するというブロックノイズが知覚されやすい。

ブロックノイズを低減する技術の一つとして、特許文献１には、ブロック境界近傍の４つの画素の画素値を考慮して基準補正量を算出し、その基準補正量を用いて当該４つの画素の画素値を補正する技術が開示されている。

また、近年では、ブロックノイズを除去するためのほとんどのデブロッキング処理回路においては、ローパスフィルタが用いられている。このローパスフィルタにより、ブロック境界近傍の画素群の各々の画素の画素値は、当該画素近傍の複数の画素それぞれの画素値を用いて平滑化される。これにより、ブロック境界近傍における信号の歪みを低減することができる。
特開２００２−２３２８８９号公報

ところで、パーソナルコンピュータのような情報処理装置において画像データのデコードおよび再生をソフトウェアによって実行する場合には、デブロッキング処理のための演算量をできるだけ少なくすることが要求される。

ローパスフィルタを用いたデブロッキング処理は多くの演算量を必要とする。このため、ローパスフィルタを用いたデブロッキング処理をパーソナルコンピュータに適用することは、現実的ではない。

また、ブロック境界近傍に高周波成分が存在する画像データにおいては、ローパスフィルタを用いたデブロッキング処理を適用すると、ローパスフィルタによる平滑化処理によって高周波成分が失われてしまう。

本発明は上述の事情を考慮してなされたものであり、高周波成分を失うことなく、且つ少ない演算量でデブロッキング処理を実行することが可能な情報処理装置および画像処理方法を提供することを目的とする。

上述の課題を解決するため、本発明は、複数のブロックから構成される画像データを処理可能な情報処理装置において、前記画像データに含まれるブロック境界を挟んで前記ブロック境界に対して垂直方向に配置された隣接する２つの画素間の画素値の差分値を検出する差分値検出手段と、前記差分値検出手段によって検出された差分値を、前記ブロック境界を挟んで前記ブロック境界に対して垂直方向に配置された複数の画素それぞれに分配することにより、前記複数の画素それぞれの画素値を補正する補正手段とを具備することを特徴とする。

本発明によれば、高周波成分を失うことなく、且つ少ない演算量でデブロッキング処理を実行することが可能となる。

以下、図面を参照して本発明の実施形態を説明する。

まず、図１および図２を参照して、本発明の一実施形態に係る情報処理装置の構成について説明する。この情報処理装置は、バッテリ駆動可能な携帯型のノートブック型パーソナルコンピュータ１０として実現されている。

図１は、ノートブック型パーソナルコンピュータ１０のディスプレイユニットを開いた状態における斜視図である。本コンピュータ１０は、コンピュータ本体１１と、ディスプレイユニット１２とから構成される。ディスプレイユニット１２には、ＬＣＤ２０（Liquid Crystal Display）から構成される表示装置が組み込まれており、そのＬＣＤ２０の表示画面はディスプレイユニット１２のほぼ中央に位置されている。

ディスプレイユニット１２は、コンピュータ本体１１に支持され、そのコンピュータ本体１１に対してコンピュータ本体１１の上面が露出される開放位置とコンピュータ本体１１の上面を覆う閉塞位置との間を回動自由に取り付けられている。コンピュータ本体１１は薄い箱形の筐体を有しており、その上面にはキーボード１３、本コンピュータ１０を電源オン／オフするためのパワーボタン１４、入力操作パネル１５、およびタッチパッド１６などが配置されている。

入力操作パネル１５は、押されたボタンに対応するイベントを入力する入力装置であり、複数の機能をそれぞれ起動するための複数の機能をそれぞれ起動するための複数のボタンを備えている。これらのボタン群には、ＴＶ起動ボタン１５Ａ、ＤＶＤ（Digital Versatile Disc）起動ボタン１５Ｂも含まれている、ＴＶ起動ボタン１５Ａがユーザによって押下された時、ＴＶ機能を実行するためのアプリケーションプログラムが自動的に起動される。ＤＶＤ起動ボタン１５Ｂは、ＤＶＤに記録されたビデオコンテンツを再生するためのボタンである。ＤＶＤ起動ボタン１５Ｂがユーザによって押下された時、ビデオコンテンツを再生するためのアプリケーションプログラムが自動的に起動される。

次に、図２を参照して、本コンピュータ１０のシステム構成について説明する。

本コンピュータ１０は、図２に示されているように、ＣＰＵ１１１、ノースブリッジ１１２、主メモリ１１３、グラフィクスコントローラ１１４、サウスブリッジ１１９、ＢＩＯＳ−ＲＯＭ１２０、ハードディスクドライブ（ＨＤＤ）１２１、光ディスクドライブ（ＯＤＤ）１２２、ＴＶ放送チューナ１２３、エンベデッドコントローラ／キーボードコントローラＩＣ（ＥＣ／ＫＢＣ）１２４、およびネットワークコントローラ１２５等を備えている。

ＣＰＵ１１１は、本コンピュータ１０の動作を制御するために設けられたプロセッサであり、ハードディスクドライブ（ＨＤＤ）１２１から主メモリ１１３にロードされる、オペレーティングシステム（ＯＳ）、およびビデオ再生アプリケーションプログラム２０１のような各種アプリケーションプログラムを実行する。

ビデオ再生アプリケーションプログラム２０１は、画像データを再生するためのプログラムであり、ＭＰＥＧ２規格のようなブロック符号化方式で圧縮符号化されたデジタル画像データ（例えば、ＴＶ放送チューナ１２３によって受信および圧縮符号化された放送番組データ、光ディスクドライブ（ＯＤＤ）１２２から読み出されるＭＰＥＧ２規格のビデオコンテンツ、など）をデコードするための機能を有している。

このビデオ再生アプリケーションプログラム２０１は、図３に示すように、デコード処理モジュール２１１、デブロッキング処理モジュール２１２、およびデリンギング処理モジュール２１３を備えている。

デコード処理モジュール２１１は、ＭＰＥＧ２のようなブロック符号化方式で圧縮符号化された動画像データをデコードするソフトウェアデコーダである。デブロッキング処理モジュール２１２、およびデリンギング処理モジュール２１３は、デコードされた動画像データを高画質化するために用いられる。デブロッキング処理モジュール２１２は、デコードされた動画像データに含まれるブロックノイズを低減するためのデブロッキング処理を実行する。デリンギング処理モジュール２１３は、デブロッキング処理された動画像データに含まれるリンギングノイズを低減するためのデリンギング処理を実行するモジュールである。デリンギング処理された動画像データは、表示ドライバ２０２を介してグラフィクスコントローラ１１４に送られる。

ＣＰＵ１１１はビデオ再生アプリケーションプログラム２０１を実行することにより、デコード処理、デブロッキング処理、およびデリンギング処理をメモリ１１３上で行う。

次に、図４および図５を参照して、デブロッキング処理モジュール２１２によって実行されるデブロッキング処理について説明する。

図４は、デコードされた動画像データに含まれるブロック境界線Ｂ１，Ｂ２を示している。ＭＰＥＧ２規格の符号化処理においては、動画像データは例えば８×８画素のブロック単位で処理される。ブロック境界線Ｂ１は、水平方向に隣接する２つのブロック間に存在し、またブロック境界線Ｂ２は垂直方向に隣接する２つのブロック間に存在する。

いま、例えばブロック境界線Ｂ１近傍のブロックノイズを低減する場合を考える。本実施形態のデブロッキング処理においては、デブロッキング処理モジュール２１２は、以下の処理を実行する。

（１）ＤＣ段差検出
デブロッキング処理モジュール２１２は、ブロック境界線Ｂ１を挟んでブロック境界線Ｂ１に対して垂直方向に配置された隣接する２つの画素（例えばＰ７，Ｐ８）間の画素値の差分値ｄ（以下、ＤＣ差分値ｄと称する）を検出する。

（２）ＤＣ補正
検出したＤＣ差分値ｄが所定の値よりも大きいならば、デブロッキング処理モジュール２１２は、検出したＤＣ差分値ｄを、ブロック境界線Ｂ１を挟んでブロック境界線Ｂ１に対して垂直方向に配置された例えば８つの画素Ｐ４〜Ｐ１１に分配して、８つの画素Ｐ４〜Ｐ１１それぞれの画素値を補正する。これにより、２つの画素Ｐ７，Ｐ８間のＤＣ段差を無くすことができる。

上述のＤＣ段差検出およびＤＣ補正は、ブロック境界線Ｂ１に直交する全ての水平ラインに対して実行される。

以下、図５のフローチャートを参照して、デブロッキング処理の手順の第１の例を説明する。

ＣＰＵ１１１は、ブロック境界線を挟んだ画素Ｐ７と画素Ｐ８との間のＤＣ差分値ｄを検出する（ステップＳ１０１）。このＤＣ差分値ｄは、画素Ｐ７の画素値と画素Ｐ８の画素値との間の差分の絶対値である。次に、ＣＰＵ１１１は、検出されたＤＣ差分値ｄが予め決められた所定の閾値よりも大きいか否かを判別する（ステップＳ１０２）。

ＤＣ差分値ｄが所定の閾値以下であるならば（ステップＳ１０２のＮＯ）、ＣＰＵ１１１は、ブロック境界にＤＣ段差（ブロックノイズ）が発生していないと判断し、ＤＣ補正を実行しない（ステップＳ１０３）。この場合、ブロック境界近傍の画素Ｐ４〜Ｐ１１の画素値は何等補正されない。

一方、ＤＣ差分値ｄが閾値よりも大きいならば（ステップＳ１０２のＹＥＳ）、ＣＰＵ１１１は、ブロック境界にＤＣ段差（ブロックノイズ）が発生していると判断し、ＤＣ差分値ｄを、ブロック境界線Ｂ１を挟む画素Ｐ４からＰ１１までの８画素に分配して、それら８画素それぞれの画素値を補正する（ステップＳ１０４）。このステップＳ１０４においては、ＣＰＵ１１１は、ＤＣ差分値ｄから、８画素Ｐ４〜Ｐ１１それぞれに対応する補正値（ＤＣ補正値）を算出する。各ＤＣ補正値は、各画素に分配すべき値、つまり各画素値の補正量である。ＣＰＵ１１１は、８画素Ｐ４〜Ｐ１１それぞれに補正値として分配される値の分布がブロック境界を挟んで対象となるように、８画素Ｐ４〜Ｐ１１それぞれに対応する補正値を決定する。そして、ＣＰＵ１１１は、８画素Ｐ４〜Ｐ１１の各々の画素値に対して対応する補正値を加算することにより、８画素Ｐ４〜Ｐ１１の各々の画素値を補正する。補正値の値は、ブロック境界に近い画素ほど補正量が大きくなるように設定される。このようなＤＣ補正により、図５に“補正前”として示されている８画素Ｐ４〜Ｐ１１の画素値は、図５に“補正後”として示すように、ブロック境界の左側の４画素Ｐ４〜Ｐ７それぞれの画素値とブロック境界の右側の４画素Ｐ８〜Ｐ１１それぞれの画素値とが斜め方向に沿ってほぼ連続するように補正される。これによってＤＣ段差（ブロックノイズ）を低減することができる。また、このＤＣ補正では、８画素Ｐ４〜Ｐ１１の各画素値に正または負の補正値が加算されるだけで、平滑化処理は行われない。このため、高周波成分が失われることはない。

本実施形態においては、リニアＤＣ補正と、重み付けを用いたノンリニアＤＣ補正との２種類のＤＣ補正を利用することができる。リニアＤＣ補正においては、ＣＰＵ１１１は、８画素Ｐ４〜Ｐ１１それぞれに補正値として分配される値の分布が線形となるように、ＤＣ差分値ｄを８画素Ｐ４〜Ｐ１１それぞれに分配する。この場合、分配される値つまりＤＣ補正値は、ブロック境界に近い画素ほど大きくなる。隣合う画素間のＤＣ補正値の差分値は、どの画素同士でも同じになる。

ノンリニアＤＣ補正においては、ＣＰＵ１１１は、８画素Ｐ４〜Ｐ１１それぞれに対応する８つの重み付け値を用いて、ＤＣ差分値ｄを８画素Ｐ４〜Ｐ１１それぞれに分配する。８つの重み付け値の各々は、対応する画素とブロック境界との間の距離に応じて決定される。

次に、図６乃至図８を参照して、ＤＣ補正の具体的な例を説明する。

図６および図８は、リニアＤＣ補正が実行される様子をそれぞれ模式的に示している。図６は画素Ｐ７の画素値よりも画素Ｐ８の画素値の方が大きい場合のリニアＤＣ補正を示し、図８は画素Ｐ８の画素値よりも画素Ｐ７の画素値の方が大きい場合のリニアＤＣ補正を示している。

図６に示されているように、画素Ｐ７の画素値よりも画素Ｐ８の画素値の方が大きい場合、つまり検出されたＤＣ段差が右上がりであるならば、ブロック境界の左側の４画素Ｐ４〜Ｐ７に対応する４つのＤＣ補正値は、画素Ｐ４〜Ｐ７の順で補正量の絶対値が一定量ずつ増加するように決定される。ブロック境界の右側の４画素Ｐ８〜Ｐ１１に対応する４つのＤＣ補正値は、画素Ｐ８〜Ｐ１１の順で補正量の絶対値が一定量ずつ減少するように決定される。

リニアＤＣ補正に用いられる補正式（補正式群１）の例を図７に示す。

例えば、画素Ｐ７の画素値よりも画素Ｐ８の画素値が大きい場合、８画素Ｐ４〜Ｐ１１それぞれに対応するＤＣ補正値は以下のように求められる。

画素Ｐ４のＤＣ補正値は＋ｄ／８となる。ただし、ｄ＝｜ｐ７−ｐ８｜である。画素Ｐ５のＤＣ補正値は＋２ｄ／８、画素Ｐ６のＤＣ補正値は＋３ｄ／８、画素Ｐ７のＤＣ補正値は＋４ｄ／８となる。画素Ｐ８のＤＣ補正値は−４ｄ／８、画素Ｐ９のＤＣ補正値は−３ｄ／８、画素Ｐ１０のＤＣ補正値は−２ｄ／８、画素Ｐ１１のＤＣ補正値は−ｄ／８となる。

図９は、ノンリニアＤＣ補正に用いられる補正式（補正式群２）の例を示している。

重み付け値ｋは、ブロック境界に近い画素ほど大きくなる。例えば、画素Ｐ７の画素値よりも画素Ｐ８の画素値が大きい場合、８画素Ｐ４〜Ｐ１１それぞれに対応するＤＣ補正値は以下のように求められる。

画素Ｐ４のＤＣ補正値は＋ｄ／６４となる。ただし、ｄ＝｜ｐ７−ｐ８｜である。画素Ｐ５のＤＣ補正値は＋４ｄ／６４、画素Ｐ６のＤＣ補正値は＋９ｄ／６４、画素Ｐ７のＤＣ補正値は＋２０ｄ／６４となる。画素Ｐ８のＤＣ補正値は−２０ｄ／６４、画素Ｐ９のＤＣ補正値は−９ｄ／６４、画素Ｐ１０のＤＣ補正値は−４ｄ／６４、画素Ｐ１１のＤＣ補正値は−ｄ／６４となる。

図１０は、ＤＣ補正後の８画素Ｐ４〜Ｐ１１それぞれの画素値の分布の例を示している。図１０において、ラインＸはリニアＤＣ補正後の画素値の分布の例を示し、またラインＹはノンリニアＤＣ補正後の画素値の分布の例を示している。ノンリニアＤＣ補正においては、ブロック境界に比較的遠い画素に適用される補正値は、ブロック境界に近い画素に適用される補正値よりも十分に小さく設定される。これにより、ブロック境界から比較的遠い画素についてはＤＣ補正による影響が小さくなるので、ブロック境界から比較的遠い部分にＤＣ補正に起因する、いわゆる尾引きのようなノイズが発生することを防止することができる。

次に図１１を参照して、デブロッキング処理モジュール２１２の構成について説明する。

デブロッキング処理モジュール２１２は、ＤＣ段差検出部３０１、補正値算出部３０２および加算処理部３０３から構成されている。

デコードされた動画像データは、ＤＣ段差検出部３０１および加算処理部３０３に送られる。ＤＣ段差検出部３０１は、ブロック境界を挟む２つの画素Ｐ７，Ｐ８間の差分の絶対値をＤＣ差分値ｄとして検出する。補正値算出部３０２は、上述の補正式群１または補正式群２を用いて、ＤＣ差分値ｄから８画素Ｐ４〜Ｐ１１それぞれに対応する８つのＤＣ補正値を算出する。加算処理部３０３は、８画素Ｐ４〜Ｐ１１の各々に対して、対応するＤＣ補正値を加算する。

次に、図１２のフローチャートを参照して、デブロッキング処理の手順の第２の例を説明する。本実施例においては、検出されたＤＣ差分値ｄに応じて、当該ＤＣ差分値ｄを分配すべき画素数が動的に変更される。これにより、必要最小限の画素群だけがＤＣ補正されるので、デブロッキング処理のための演算量を大幅に低減することが可能となる。

ＣＰＵ１１１は、ブロック境界線Ｂ１を挟んだ画素Ｐ７と画素Ｐ８との間のＤＣ差分値ｄを検出する（ステップＳ１１１）。次に、ＣＰＵ１１１は、検出されたＤＣ差分値ｄが予め決められた所定の第１の閾値よりも大きいか否かを判別する（ステップＳ１１２）。

ＤＣ差分値ｄが第１の閾値以下であるならば（ステップＳ１１２のＮＯ）、ＣＰＵ１１１は、ブロック境界にＤＣ段差（ブロックノイズ）が発生していないと判断し、ＤＣ補正を実行しない（ステップＳ１１３）。この場合、ブロック境界近傍の画素Ｐ４〜Ｐ１１の画素値は何等補正されない。

一方、ＤＣ差分値ｄが第１の閾値よりも大きいならば（ステップＳ１１２のＹＥＳ）、ＣＰＵ１１１は、ブロック境界にＤＣ段差（ブロックノイズ）が発生していると判断する。そして、ＣＰＵ１１１は、ＤＣ差分値ｄが第２の閾値α（α＜第１の閾値）よりも小さいかどうかを判別する（ステップＳ１１４）。

ＤＣ差分値ｄが第２の閾値α以上であるならば（ステップＳ１１４のＮＯ）、ＣＰＵ１１１は、上述のリニアＤＣ補正またはノンリニアＤＣ補正を用いて、ＤＣ差分値ｄを画素Ｐ４からＰ１１までの８画素に分配し、これによってそれら８画素それぞれの画素値を補正する（ステップＳ１１５）。一方、ＤＣ差分値ｄが第２の閾値αよりも小さいならば（ステップＳ１１４のＹＥＳ）、ＣＰＵ１１１は、ＤＣ差分値ｄを２つの画素Ｐ７，Ｐ８に分配するＤＣ補正を実行する（ステップＳ１１６）。このステップＳ１１６では、ＣＰＵ１１１は、図１３に示す第３の補正式群によってＤＣ補正値を算出する。

すなわち、画素Ｐ７の画素値よりも画素Ｐ８の画素値が大きい場合、画素Ｐ７のＤＣ補正値は＋ｄ／３となる。ただし、ｄ＝｜ｐ７−ｐ８｜である。画素Ｐ８のＤＣ補正値は−ｄ／３となる。これらＤＣ補正値により、画素Ｐ７，Ｐ８の画素値は図１４のように補正され、これによってＤＣ段差を無くすことができる。一方、画素Ｐ８の画素値よりも画素Ｐ７の画素値が大きい場合、画素Ｐ７のＤＣ補正値は−ｄ／３となり、画素Ｐ８のＤＣ補正値は＋ｄ／３となる。

なお、図１２のフローチャートでは、ＤＣ補正対象の画素数を２画素と８画素の２種類としたが、例えば、２画素、４画素、８画素の３種類の画素数を選択的に使用してもよい。

以上の説明のように、本実施形態においては、ＤＣ差分値ｄをブロック境界周辺の複数画素に分配するというＤＣ補正が用いられる。これにより、ローパスフィルタを用いた従来のデブロッキング処理に比し、必要な演算量を大幅に低減することができる。また高周波成分を失うことがないので、デブロッキング処理によって画像にぼけ感が発生してしまうという不具合もなくなる。

なお、本実施形態によるデブロッキング処理においては、各画素の画素値としては各画素の輝度値を使用すればよい。また、動画像データに限らず、例えばＪＰＥＧ等のブロック符号化方式で符号化された静止画像データに対しても同様に適用することができる。

また上述のデブロッキング処理は全てコンピュータプログラムによって実現されているので、このコンピュータプログラムをコンピュータ読み取り可能な記憶媒体を通じて通常のコンピュータに導入するだけで、本実施形態と同様の効果を容易に実現することができる。

また、本発明は、上記実施形態そのままに限定されるものではなく、実施段階では、その要旨を逸脱しない範囲で構成要素を変形して具体化できる。また、上記実施形態に開示されている複数の構成要素の適宜な組み合わせにより種々の発明を形成できる。例えば、実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。更に異なる実施形態に構成要素を適宜組み合わせてもよい。

本発明の一実施形態に係る情報処理装置の外観を示す斜視図。 図１の情報処理装置のシステム構成の例を示すブロック図。 図１の情報処理装置によって実行されるビデオ再生アプリケーションプログラムの構成を説明するための図。 図１の情報処理装置によって処理される画像データを説明するための図。 図１の情報処理装置によって実行されるデブロッキング処理の手順の第１の例を説明するためのフローチャート。 図１の情報処理装置によって実行されるリニアＤＣ補正の原理を説明するための図。 図１の情報処理装置で使用される、リニアＤＣ補正のための補正式の例を説明するための図。 図１の情報処理装置によって実行されるリニアＤＣ補正の原理を説明するための別の図。 図１の情報処理装置によって実行される、ノンリニアＤＣ補正のための補正式の例を説明するための図。 図１の情報処理装置によって実行されるノンリニアＤＣ補正を説明するための図。 図１の情報処理装置で使用されるデブロッキング処理モジュールの構成を説明するためのブロック図。 図１の情報処理装置によって実行されるデブロッキング処理の手順の第２の例を説明するためのフローチャート。 図１の情報処理装置で使用される補正式の他の例を説明するための図。 図１の情報処理装置によって、ブロック境界線近傍の２画素がＤＣ補正される様子を示す図。

符号の説明

１０…パーソナルコンピュータ、１１１…ＣＰＵ、１１３…メモリ、１１４…グラフィクスコントローラ、２０１…ビデオ再生アプリケーション、２１１…デコード処理モジュール、２１２…デブロッキング処理モジュール、２１３…デリンギング処理モジュール、３０１…ＤＣ段差検出部、３０２…補正値算出部、３０３…加算処理部。

Claims (12)

1. 複数のブロックから構成される画像データを処理可能な情報処理装置において、
   前記画像データに含まれるブロック境界を挟んで前記ブロック境界に対して垂直方向に配置された隣接する２つの画素間の画素値の差分値を検出する差分値検出手段と、
   前記差分値検出手段によって検出された差分値を、前記ブロック境界を挟んで前記ブロック境界に対して垂直方向に配置された複数の画素それぞれに分配することにより、前記複数の画素それぞれの画素値を補正する補正手段とを具備することを特徴とする情報処理装置。
2. 前記差分値検出手段によって検出された差分値に応じて、前記差分値を分配すべき前記複数の画素の画素数を変更する手段をさらに具備することを特徴とする請求項１記載の情報処理装置。
3. 前記差分値検出手段によって検出された差分値が所定の閾値よりも小さいか否かを判別する手段をさらに具備し、
   前記補正手段は、前記差分値が前記所定の閾値よりも小さい場合、前記差分値を前記２つの画素に分配して前記２つの画素それぞれの画素値を補正する処理を実行し、前記差分値が前記所定の閾値以上である場合、前記差分値を、前記ブロック境界を挟んで前記ブロック境界に対して垂直方向に配置された、２画素よりも多くの複数の画素に分配して前記複数の画素それぞれの画素値を補正する処理を実行することを特徴とする請求項１記載の情報処理装置。
4. 前記補正手段は、前記複数の画素それぞれに分配される値の分布が前記ブロック境界を挟んで対象となるように前記差分値を前記複数の画素それぞれに分配することを特徴とする請求項１記載の情報処理装置。
5. 前記補正手段は、前記複数の画素それぞれに分配される値の分布が線形となるように前記差分値を前記複数の画素それぞれに分配することを特徴とする請求項１記載の情報処理装置。
6. 前記補正手段は、前記差分値と、前記複数の画素それぞれと前記ブロック境界との間の距離に応じて決定される前記複数の画素それぞれに対応する複数の重み付け値とに基づいて、前記差分値を前記複数の画素それぞれに分配することを特徴とする請求項１記載の情報処理装置。
7. 複数のブロックから構成される画像データを処理する画像処理方法において、
   前記画像データに含まれるブロック境界を挟んで前記ブロック境界に対して垂直方向に配置された隣接する２つの画素間の画素値の差分値を検出する差分値検出ステップと、
   前記差分値検出ステップによって検出された差分値を、前記ブロック境界を挟んで前記ブロック境界に対して垂直方向に配置された複数の画素それぞれに分配することにより、前記複数の画素それぞれの画素値を補正する補正ステップとを具備することを特徴とする画像処理方法。
8. 前記差分値検出ステップによって検出された差分値に応じて、前記差分値を分配すべき前記複数の画素の画素数を変更するステップをさらに具備することを特徴とする請求項７記載の画像処理方法。
9. 前記差分値検出ステップによって検出された差分値が所定の閾値よりも小さいか否かを判別するステップをさらに具備し、
   前記補正ステップは、前記差分値が前記所定の閾値よりも小さい場合、前記差分値を前記２つの画素に分配して前記２つの画素それぞれの画素値を補正する処理を実行し、前記差分値が前記所定の閾値以上である場合、前記差分値を、前記ブロック境界を挟んで前記ブロック境界に対して垂直方向に配置された、２画素よりも多くの複数の画素に分配して前記複数の画素それぞれの画素値を補正する処理を実行することを特徴とする請求項７記載の画像処理方法。
10. 前記補正ステップは、前記複数の画素それぞれに分配される値の分布が前記ブロック境界を挟んで対象となるように前記差分値を前記複数の画素それぞれに分配することを特徴とする請求項７記載の画像処理方法。
11. 前記補正ステップは、前記複数の画素それぞれに分配される値の分布が線形となるように前記差分値を前記複数の画素それぞれに分配することを特徴とする請求項７記載の画像処理方法。
12. 前記補正ステップは、前記差分値と、前記複数の画素それぞれと前記ブロック境界との間の距離に応じて決定される前記複数の画素それぞれに対応する複数の重み付け値とに基づいて、前記差分値を前記複数の画素それぞれに分配することを特徴とする請求項７記載の画像処理方法。

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