JP2006270532A - 積層基板及びパワーアンプ - Google Patents

Abstract

【課題】小型で且つ直流抵抗が小さなコイルを備えた積層基板及びパワーアンプモジュールを得る。
【解決手段】絶縁層によって互いに絶縁された２層以上の配線層を備え且つ直流バイアス電流を供給するコイルを備えた積層基板である。前記コイルは、隣り合う２層以上の配線層の夫々に配され且つ互いに同電位となるように層間接続部によって電気的に接続されて並列に延在する複数の導体線路からなる複数の並列線路部を含み、これら並列線路部を電気的に接続しかつ前記導体線路を層間接続部によって２層以上に亘って接続した部分を１つ以上備えることにより当該積層基板の厚さ方向に延びる二重以上に重なり合った螺旋構造を有する導電路を形成したものである。この基板によりパワーアンプモジュールを構成し、前記コイルを例えば半導体増幅素子を含むＩＣに直結されて当該半導体増幅素子に直流バイアス電流を供給するチョークコイルとする。
【選択図】図２

Description

本発明は、コイルを備えた積層基板及びパワーアンプに係り、特に携帯電話機などの通信端末の送信部に備えられるパワーアンプに使用して好適な積層基板の構造に関する。

携帯電話機などのデジタル移動体通信機器の普及により、マイクロ波帯の送信部に用いられる電力増幅器（パワーアンプモジュール）に対する需要が近年増大している。パワーアンプモジュールは、このような通信機器の一構成部品であり、通信機器（特に携帯電話機）の小型・高機能化に伴って低電圧動作・高効率・小型軽量化の要請が強くなっている。

かかるパワーアンプモジュールは、一般にＦＥＴ等の半導体能動素子で構成された増幅回路、整合回路及びバイアス回路によって構成され、従来ではこれらの回路をガラスエポキシ基板やセラミック基板からなる積層基板に形成している。より詳しくは、積層型の誘電体基板を用い、この基板の各層に整合回路、バイアス回路の一部（抵抗、コンデンサ）及びバイアス回路の（λ／４）パターン等を分配して形成する。抵抗やコンデンサ、コイルの一部は、面実装タイプのものが使用され、基板表面に実装される。また、一部のインダクタ素子は、誘電体基板内部の配線層に導体パターンとして形成される。ＦＥＴ等の半導体増幅素子は、ベアチップの状態で直接、あるいは樹脂モールドパッケージした形態で基板上に実装される。

また、かかるパワーアンプモジュールを開示するものとして下記特許文献１及び２があり、伝送線を階層構造とする技術を開示するものとして下記特許文献３がある。

特開２００１−３２０２５１号公報 特開２００２−２１７６５６号公報 特許第２６６３１７８号公報

ところで、上記バイアス回路には、直流バイアス電流を供給するとともにバイアス供給点への高周波信号の漏れを防ぐため、使用周波数に対応する波長λの１／４の長さを有するストリップライン（以下、λ／４ラインという）が従来備えられる（特許文献１，２参照）。バイアス供給点への高周波信号の漏れを防ぐには、半導体増幅素子からバイアス供給点を見たインピーダンスが開放になっていることが理想であり、このため、半導体増幅素子とバイアス供給点との間にλ／４ラインを設けるとともにバイアス供給点を容量の大きいコンデンサを介して接地することで半導体増幅素子から見たインピーダンスを位相回転により開放状態にするのである。

基板内におけるλ／４ラインの実装形状は、積層型の誘電体基板において接地導体がストリップラインの上下に配置されたトリプレート構造とされ、ライン自体の形状は例えばメアンダラインとされる（図７，図９Ａ参照）。

ところが、このようなλ／４ラインは、基板内において引き回しの面積を多く取り、特に携帯電話機で使用される周波数帯では線路長が長くなってパワーアンプモジュールの小型化を阻害する原因となっている。加えて、線路長が長いとその分直流抵抗が大きくなり、直流損失が生じる問題も生じる。

一方、λ／４ラインに代え、巻線コイルからなるチョークコイルが使用されることもある。巻線コイルはＬ値が大きく、携帯電話機の使用周波数で高いインピーダンスが得られるからである。しかしながら、このような巻線コイルによっても従来の実装構造では更なるモジュールの小型化は難しくなっている。

また、前記特許文献３の発明は、半導体装置内の伝送線路のインダクタンスを低減することにより伝送波形の劣化を防ぐものであって上記問題を解決できるものではない。

したがって、本発明の目的は、従来より小型で且つ直流抵抗が小さなコイルを備えた積層基板を提供することにある。

前記課題を解決し目的を達成するため、本発明に係る積層基板は、絶縁層によって互いに絶縁された２層以上の配線層を備え且つ直流バイアス電流を供給するコイルを備えた積層基板であって、前記コイルは、隣り合う２層以上の配線層のそれぞれに配され且つ互いに同電位となるように層間接続部によって電気的に接続されて並列に延在する複数の導体線路からなる複数の並列線路部を含み、これら並列線路部を電気的に接続しかつ前記導体線路を層間接続部によって２層以上に亘って接続した部分を１つ以上備えることにより当該積層基板の厚さ方向に延びる二重以上に重なり合った螺旋構造を有する導電路を形成したものである。

本発明の積層基板は、直流バイアス電流を供給するコイルを２層以上の配線層を備える積層基板に設けたものであるが、当該コイルが、並列線路部によって形成されている。この並列線路部は、互いに同電位となるように電気的に接続されて並列となった複数の（２本又は３本以上の）導電線路からなり、これらの導体線路を層間接続部によって２層以上に亘って接続した部分を１つ以上備えており、これにより当該コイルは電気的に並列となった二重又は三重以上の螺旋構造を有することとなる。

したがって、１本の導電線路をヘリカル状にしてコイルを形成した場合と較べて直流抵抗が大幅に（例えば並列線路部を構成する導電線路が２本であれば略２分の１に）低くなる。さらに、前述のλ／４ラインと較べた場合に、ヘリカル状の同じＬ値のコイルであれば線路長を短くすることが出来るから、この点でも直流抵抗を低く抑えることが可能となる。したがって、上記本発明の積層基板を使用すれば、バイアス部の直流抵抗の低い、電力損失の少ないパワーアンプモジュールを構成することが出来る。

さらに、λ／４ラインと較べてコイルによれば、基板内における占有面積を小さくすることが出来るから、モジュールの小型化が可能となる。この点については、後に図面を参照しつつ詳しく説明する。

並列線路部は、３層以上の配線層のそれぞれに配された導体線路により形成されていても良い。例えば、３層の配線層それぞれに配された合計３本の導体線路により上記並列線路部を形成すれば、直流抵抗を略３分の１に低減することが出来る。

また、上記積層基板は、例えばセラミック基板（例えばガラスセラミック基板、アルミナ基板等）とすることが出来る。

セラミック基板では、一般に基板内の導体パターンは印刷法を使用して導電ペーストにより形成される。このため、例えば金属箔により導体パターンを形成する場合と比較して導体線路の電気抵抗が大きくなる傾向がある。一方、この対策として、単純に導体線路の厚さを大きくすること、或いは幅を広くすることも考えられる。しかしながら、導体厚を厚くすると基板の焼成に伴い反りや変形が生じ或いは層間剥離（デラミネーション）の原因となるおそれがある。他方、線路幅を広くすると、モジュールの小型化が困難になる。したがって、導体自体の厚さを厚くすることなく（本発明によれば個々の導体厚を薄くすることも可能である）直流抵抗を低減することが出来る上記本発明の構造は、セラミック基板において特に有用性が大きい。また、本発明のようなヘリカル構造は、積層方向に巻けば巻くほどＬ値が大きくなるから、薄い層を多数積層可能なセラミック基板において利用するのに好適である。

本発明を適用可能なセラミック基板としては、典型的にはＬＴＣＣ基板（例えばガラスセラミック基板）が挙げられるが、これ以外のセラミック基板（例えばアルミナ系セラミック基板等）に対しても本発明は適用可能である。さらに、セラミック以外の基板、例えば樹脂基板（ガラスエポキシ基板等）や樹脂に無機材料を添加した複合材料からなる基板等においても、同様に直流抵抗を低減させモジュールの小型化を図ることが本発明によって可能であるから、これらも本発明に含まれる。

上記コイルは、例えば半導体増幅素子を含むＩＣに直結されるチョークコイルとして構成することが出来る。

また上記並列線路部は、好ましくは導体線路の長さ方向に沿った２箇所以上に配された２以上の層間接続部を有するものとする。並列線路部を構成する上記導体線路同士をより確実に同電位とするためである。

上記積層基板は、接地導体をさらに備えることがあり、この場合、上記コイルは、隣り合う前記導体線路同士の間隔より大きい距離を隔てるように当該接地導体から離して配置することが望ましい。接地導体によって当該コイルが影響を受け、特性が劣化することを防ぐためである。

上記コイルを形成する導体線路は、Ａｇ、Ａｇ合金、Ｃｕ又はＣｕ合金のいずれかにより形成する。Ａｇ又はＡｇ合金によれば、当該コイルの直流抵抗をより小さく抑えることが出来る。また、焼成温度を比較的低く抑える必要があるものの、酸化し難いことから焼成時に還元雰囲気とする必要がない点で有利である。一方、Ｃｕ又はＣｕ合金によれば、Ａｇと較べて高温で基板を焼成できる利点がある。

また、本発明に係るパワーアンプは、半導体増幅部と、チョークコイルを含み当該半導体増幅部に直流バイアス電流を供給するバイアス部とを備えたパワーアンプであって、前記半導体増幅部及び前記バイアス部が、上記いずれかの積層基板に実装され、前記チョークコイルが上記いずれかの積層基板が備えるコイルである。

本発明によれば、従来より小型で且つ直流抵抗が小さなコイルを備えた積層基板を提供することが出来る。

本発明の他の目的、特徴及び利点は、図面に基づく以下の本発明の実施の形態の説明により明らかにする。尚、各図中、同一の符号は、同一又は相当部分を示す。

〔実施形態１〕
図１は、本発明の第一の実施の形態に係るパワーアンプモジュールの回路構成を示すものである。同図に示すようにこのパワーアンプモジュール１１は、信号の増幅部であるＦＥＴ等の半導体増幅素子１２と、ＦＥＴ（半導体増幅素子）１２の入力側及び出力側にそれぞれ設けた入力整合回路１３及び出力整合回路１４と、ＦＥＴ１２にバイアス電流を供給するバイアス回路（ゲートバイアス回路１５及びドレインバイアス回路１６）とを備える。

入力整合回路１３は、信号入力端子Ｐinから入力した信号を、反射損失を生じることなく損失をできるだけ小さくして、ＦＥＴ１２に入力する。ＦＥＴ１２に入力された信号は、当該ＦＥＴ１２により所望の出力が得られるよう増幅される。また、出力整合回路１４は、ＦＥＴ１２から出力された信号を、反射損失を生じることなく損失をできるだけ小さくして出力端子Ｐoutに伝送する。尚、増幅素子１２は、図面では１段しか示していないが、多段に設けて良く、またＦＥＴでなく例えばバイポーラトランジスタで構成することも可能である。

ゲートバイアス回路１５は、ＦＥＴ１２のゲートにバイアス電流を供給する。一方、ドレインバイアス回路１６は、ＦＥＴ１２を動作させるための直流バイアスを印加するとともにＦＥＴ１２で増幅された電力が外部に漏洩することを防ぐ機能を果たす。このためドレインバイアス回路１６は、チョークコイル１８と接地したコンデンサ１７とを備える。チョークコイル１８は、後に詳しく述べるように本発明に基づいた特有の構造を有する。

図２は、本実施形態に係るパワーアンプモジュールの概略構成を示す基板断面図である。本実施形態では、積層基板２１に回路素子を形成ないし搭載して上記各回路を実装する。具体的には、基板表面には信号増幅部を形成する上記ＦＥＴ１２を含むＩＣ１０やチップ部品２０を表面実装し、一部のインダクタや伝導線路をパターン形成する。基板の内層には、上記入力整合回路１３や出力整合部１４およびゲートバイアス回路１５の一部を形成し、チョークコイル１８を含むバイアス回路１６の一部を配する。基板の裏面には、マザーボード等の外部回路基板と接続するための端子やグランドパターンを設ける。

積層基板２１は、後に述べる本発明のヘリカル状のチョークコイル１８を容易に形成可能なＬＴＣＣ基板とする。この基板２１は、本実施形態では基板表面及び裏面を含めて１３層の配線層Ｌ01〜Ｌ13を有し、各層を形成する基板構成材料（グリーンシート）を一括して積層する。各誘電体層（絶縁層）の厚さ寸法は、例えば４０〜８０μｍとすることが出来るが、モジュールを低背化するため、例えば４０μｍとすることが好ましい。

一方、各配線層Ｌ01〜Ｌ13に形成する導体は、例えばＡｇにより形成し、厚さを例えば１０μｍとする。尚、各導体の厚さを厚くすれば、直流抵抗を低減することが出来るが、絶縁層と導体との間に隙間が生じ、基板焼成時に層間剥離（デラミネーション）を引き起こす原因となるおそれがあるため、例えば５〜１２μｍの範囲内に導体厚を収めることが望ましい。５μｍより薄くすることは、直流抵抗が増大する点で好ましくない。ただし、これらの数値は、一例として示したものであって、本発明はこれらに限定されるものではない（以下の説明においても同様）。

図３及び図４はそれぞれ、積層基板２１に内蔵した上記チョークコイル１８の外観形状を示す斜視図及び分解斜視図である。これらの図に示すようにチョークコイル１８は、同電位となるようにビア３５，３６によって互いに電気的に接続した複数本（この例では２本）の導体線路３１ａ，３１ｂ；３２ａ，３２ｂ；３３ａ，３３ｂからそれぞれなる複数（この例では３つ）の並列線路部３１〜３３（第一並列線路部３１、第二並列線路部３２及び第三並列線路部３３）を有し、これら第一から第三の並列線路部３１〜３３を順にビア３７によって電気的に接続することによりヘリカル状のコイル１８を形成したものである。各並列線路部３１〜３３は、隣り合う配線層に形成した導体線路３１ａ，３１ｂ；３２ａ，３２ｂ；３３ａ，３３ｂからなり、コイル全体として二重螺旋を描いて基板２１の積層方向（厚さ方向）に延びている。

尚、図中符号４１は当該コイル１８の一端部を、符号４２は当該コイル１８の他端部を示し、各端部４１，４２にはビア（図示せず）が接続されて他の回路部と電気的接続が行われる。また、並列線路部３１〜３３を構成する導体線路３１ａ，３１ｂ；３２ａ，３２ｂ；３３ａ，３３ｂの本数はそれぞれ３本以上であっても良く、この場合、上記コイル１８は三重以上の螺旋構造を有することとなる。さらに、各並列線路部３１〜３３内の導体線路３１ａ，３１ｂ；３２ａ，３２ｂ；３３ａ，３３ｂ同士を同電位とするため接続するビアは、各導体線路の端部に設ける（符号３５で示す）とともに中間部（符号３６で示す）の１箇所に設けたが、中間部の２箇所以上に当該ビア３６を設けても良い。また並列線路部３１〜３３は、上記の例では３つとしたが、２つであっても或いは４つ以上備えるようにすることも可能である。

図５Ａ及び図５Ｂは、上記積層基板２１の各配線層を示す平面図であり、図５Ａの（０１）〜（０８）はそれぞれ当該積層基板２１の最上層（第１層／基板表面）Ｌ01から第８層Ｌ08までを順に示し、図５Ｂの（０９）〜（１３）はそれぞれ当該積層基板２１の第９層Ｌ09から最下層（第１３層／基板裏面）Ｌ13までを順に示すものである。尚、これらの図においては、本発明の特徴部分であるコイル以外の詳細な構成（導体パターンやビア等）は省略している。

図５Ａに示すように基板２１の第１層（基板表面）Ｌ01には、前記ＩＣ１０やチップ部品２０が実装されている。第３層（０３）Ｌ03と第４層（０４）Ｌ04には、略Ｃ字状の導体パターンをそれぞれ形成してあるが、これらは上記第一並列線路部３１を構成する導体線路３１ａ，３１ｂである。また、第５層（０５）Ｌ05と第６層（０６）Ｌ06には、略Ｕ字状の導体パターンをそれぞれ形成してあるが、これらは上記第二並列線路部３２を構成する導体線路３２ａ，３２ｂである。さらに第７層（０７）Ｌ07と第８層（０８）Ｌ08には、略Ｃ字状の導体パターンをそれぞれ形成してあるが、これらは上記第三並列線路部３３を構成する導体線路３３ａ，３３ｂである。

尚、前記図４では、図示の都合上（導体線路の影に隠れて見えなくなることを防ぐため）、導体線路間を接続するビア３５〜３７を下側の導体線路（の上面）に付けて示したが、図５Ａではこれとは逆に上側の導体線路に付して示している。したがって、図５Ａ（後述の図９Ａ及び図１３Ａについても同様）においては、符号３５〜３７で示されるビア３５〜３７はそれぞれ、各導体線路３１ａ〜３３ａの下面に設けられていると理解されるべきである。

また、図５Ｂに示すように第１１層（１１）Ｌ11にはグランドパターン２５を設け、基板裏面である第１３層（１３）Ｌ13には外部接続用端子２７とグランドパターン２６を設けてあるが、上記コイル１８は、これらのグランドパターン２５，２６から所定の距離離して配置している。すなわち、上記コイル１８とグランドパターン２５，２６との間隔は、コイル１８を構成する導体線路３１ａ，３１ｂ；３２ａ，３２ｂ；３３ａ，３３ｂ間の間隔より大きい距離を隔てるようにする。このように上記コイル１８をグランドパターン２５，２６から離すことにより、当該コイル１８がグランドパターン２５，２６の影響を受け特性が低下することを防ぐことが出来る。

〔比較対照〕
図６は、本実施形態との比較対照としてチョークコイルに代え、λ／４ストリップラインを設けたパワーアンプモジュールを示す断面図であり、図７及び図８はそれぞれ当該メアンダラインを示す斜視図と分解斜視図である。また、図９Ａ及び図９Ｂは、上記図５Ａ及び図５Ｂと同様に、基板の各配線層（第１層から第１３層）を示すものである。

これらの図に示すようにこの対照例のモジュールは、λ／４ラインとしてトリプレート構造のメアンダライン５１を使用し、これを基板６１に内蔵させている。メアンダライン５１は、図７、図８並びに図９Ａ（０７）〜（０８）に示すように基板６１の第７層（０７）Ｌ07と第８層（０８）Ｌ08にそれぞれ設けた２本のライン部５１ａ，５１ｂを同電位となるようビア５２，５３で接続した二重構造となっており、図９Ａ（０３）及び図９Ｂ（１２）に示すようにメアンダライン５１を挟むようにグランドパターン８２，８３を設けてある。

かかる対照例のモジュールと上記第一実施形態のモジュールとを比較すると、図５Ａ及び図５Ｂ、並びに図９Ａ及び図９Ｂから明らかなように、基板内におけるλ／４ライン（対照例）の占有面積Ｓ0と較べ、上記実施形態のチョークコイル１８の占有面積Ｓ1の方が格段に小さく、モジュール（基板）を小型化できることが分かる。

さらに具体的に述べれば、直流バイアス電流を供給するバイアス部にλ／４ストリップラインを使用していた従来のパワーアンプモジュールでは、携帯電話機で利用される周波数帯域（例えば８００ＭＨｚ〜２ＧＨｚ）でのライン長は約３４〜１４ｍｍ（基板の比誘電率εrを７．５とした場合）となり、小型化が要求される部品に当該ラインを入れ込むことが困難になった。このため、上記対照例のようにパワーアンプモジュール特性を満足するのに充分な長さのメアンダライン５１を使用していた。ところが、上記図面に示すようにメアンダライン５１は平面的に形成されるため占有面積Ｓ0が大きくならざるを得ない。

これに対し、直流バイアス電流を供給するチョークコイル１８を立体的に形成する本実施形成によれば、平面的な占有面積Ｓ1を大幅に減らすことが出来る。また、当該チョークコイル１８を基板内に内蔵させるから、巻線コイルを表面実装する構造と較べてもモジュールの小型化が可能である。

例えば、上記実施形態に基づいてＷ−ＣＤＭＡ（１９５０ＭＨｚ）用のパワーアンプを構成した場合、上記ヘリカル構造のチョークコイル１８のＬ値は約４．６ｎＨで長さは約７ｍｍになる。これを上記対照例のメアンダライン５１で同じＬ値を確保すると長さは約１４ｍｍとなる。またメアンダライン５１（対照例）の占有面積Ｓ0が３．３５ ｍｍ²であるのに対し、ヘリカルコイル（本実施形態）の占有面積Ｓ1は０．９２５ｍｍ²で、メアンダライン５１に較べ約７０％占有面積を小さくすることが出来る。ライン自体の長さも約５０％短くなるから、その分直流抵抗も小さく、直流損失を抑えることが出来る。さらに本実施形態では、ラインを２層の配線層に対向するように配置してビアで接続して同電位にするから、直流抵抗分を半分に低減することが出来る。尚、使用周波数が８００ＭＨｚになると、メアンダラインによればライン長が約２倍必要になり、さらに占有面積Ｓ0は大きくなる。

また、メアンダライン構造はストリップラインのためグランドパターン８２，８３が必要となり、特に基板内の他のパターンとの干渉を防ぐためには上下にグランドパターンを配したトリプレート構造とする必要がある。さらに、Ｌ値を大きくするにはグランドパターン８２，８３との距離を一定以上とる必要があり、占有体積が大きくなる。これに対し、本実施形態のコイル構造によれば、線路長が短くかつ当該コイルについてはグランドパターンを必要としないから、占有体積を小さくすることが出来る。

下記表１は、本実施形態（ヘリカル構造）と対照例（メアンダ構造）の線路長、占有面積、各構造を形成するのに必要な厚さ、並びに占有体積を比較したものである。

この表に示すように同じＬ値を得ようとした場合、ヘリカル構造（本実施形態）はメアンダ構造（対照例）より占有面積及び体積の双方において小さくスペース的に有利である。尚、ヘリカル構造を有する上記実施形態によれば、基板サイズを縦３〜４ｍｍ×横３〜４ｍｍ×厚さ０．６ｍｍとすることが可能である。

〔実施形態２〕
図１０は本発明の第二の実施形態に係るパワーアンプモジュールの概略構成を示す基板断面図であり、図１１及び図１２はこの実施形態におけるチョークコイルの外観形状を示す斜視図及び分解斜視図、図１３Ａ，１３Ｂはこの実施形態における積層基板の各配線層を示す平面図である。尚、図１０の断面図においては、コイル１８を構成する導体線路が重なって紛らわしくなるため、コイル１８を直線状に展開した状態で模式的にコイル１８を示している。

これらの図に示すようにこの実施形態のパワーアンプモジュールでは、前記第一の実施形態と同様に積層基板にヘリカル状のチョークコイルを内蔵させるが、当該チョークコイルの形状を変えたもので、基板の第３層（０３）Ｌ03から第８層（０８）Ｌ08の各層にそれぞれ略Ｌ字状ないし略Ｃ字状の導体パターンを設け、これらの導体パターンによって二重の螺旋構造を形成する。

具体的には、前記第一実施形態では隣接する２つの層（第３層と第４層、第５層と第６層、第７層と第８層）に略同一形状の導体線路を設けてこれらをビアで接続することにより同電位とした並列線路部を形成したが、本実施形態では、隣接する２つの層で導体線路をコイルの巻進む方向についてずらして順次、並列線路部を形成していく。

すなわち、第３層に設けた略Ｌ字状の導体パターン６０Ａは導体線路６１ａからなり、その下の層である第４層に設けた略Ｃ字状の導体パターン６０Ｂは、導体線路６１ｂと導体線路６２ａとからなる。そして、導体線路６１ａと導体線路６１ｂとが同電位になるようにそれらの両端部に設けたビア７１によって接続され、これにより第一並列線路部６１が形成される。

また、第５層に設けた略Ｃ字状の導体パターン６０Ｃは、導体線路６２ｂと導体線路６３ａとからなり、このうちの導体線路６２ｂが、前記第４層に設けた導体パターン６０Ｂの導体線路６２ａと同電位になるようにそれらの両端部に設けたビア７１によって接続されて第二並列線路部６２が形成される。

同様にして第三並列線路部６３は、第５層に設けた導体パターン６０Ｃの一部である導体線路６３ａと、第６層に設けた導体パターン６０Ｄの一部である導体線路６３ｂとが同電位となるようこれらの間に設けたビア７１によって接続されることにより形成される。また、第四並列線路部６４は、第６層に設けた導体パターン６０Ｄの一部である導体線路６４ａと、第７層に設けた導体パターン６０Ｅの一部である導体線路６４ｂとが同電位となるようこれらの間に設けたビア７１によって接続されることにより形成される。

さらに第五並列線路部６５は、第７層に設けた導体パターン６０Ｅの一部である導体線路６５ａと、第８層に設けた導体パターン６０Ｆからなる導体線路６５ｂとが同電位となるようこれらの間に設けたビア７１によって接続されることにより形成される。尚、この実施形態では、各並列線路部６１〜６５の間を電気的に接続するビアは、各導体線路を同電位とするよう接続するビアと兼用されている。またこの実施形態では、各並列線路部６１〜６５を形成する（各導体線路を接続する）ためのビア７１は、各導体線路の両端部に設けたが、これに加え中間部位置にも設けても良い。また、前記第一実施形態と同様に、各並列線路部を３本以上の導体線路で構成することも可能である。

このようなチョークコイル構造によっても前記第一実施形態と同様に、占有面積Ｓ2並びに占有体積を小さく抑えて小型の直流損失の少ないパワーアンプモジュールを構成することが出来る。

以上、本発明の実施の形態について説明したが、本発明はこれらに限定されるものではなく、特許請求の範囲に記載の範囲内で種々の変更を行うことができることは当業者に明らかである。

本発明の第一の実施の形態に係るパワーアンプモジュールの回路構成を示すブロック図である。 前記第一実施形態に係るモジュールの概略断面図である。 前記第一実施形態において基板に内蔵するチョークコイル（コイルのみの外観形状）を示す斜視図である。 前記第一実施形態におけるチョークコイルを分解して示す斜視図である。 前記第一実施形態における基板の各配線層を示す平面図であり、同図の（０１）〜（０８）はそれぞれ当該基板の最上層（第１層）から第８層までを順に示すものである。 前記第一実施形態における基板の各配線層を示す平面図であり、同図の（０９）〜（１３）はそれぞれ当該基板の第９層から最下層（第１３層）までを順に示すものである。 従来のパワーアンプモジュールの一例を示す概略断面図である。 前記従来のパワーアンプモジュールに備えられたメアンダライン（λ／４ストリップライン）の一例を示す斜視図である。 前記従来のパワーアンプモジュールに備えられたメアンダライン（λ／４ストリップライン）を分解して示す斜視図である。 前記従来のパワーアンプモジュールにおける基板の各配線層を示す平面図で、同図の（０１）〜（０８）はそれぞれ当該基板の最上層（第１層）から第８層までを順に示すものである。 前記従来のパワーアンプモジュールにおける基板の各配線層を示す平面図で、同図の（０９）〜（１３）はそれぞれ当該基板の第９層から最下層（第１３層）までを順に示すものである。 本発明の第二の実施の形態に係るパワーアンプモジュールの概略断面図である。 前記第二実施形態において基板に内蔵するチョークコイル（コイルのみの外観形状）を示す斜視図である。 前記第二実施形態におけるチョークコイルを分解して示す斜視図である。 前記第二実施形態における基板の各配線層を示す平面図で、同図の（０１）〜（０８）はそれぞれ当該基板の最上層（第１層）から第８層までを順に示すものである。 前記第二実施形態における基板の各配線層を示す平面図で、同図の（０９）〜（１３）はそれぞれ当該基板の第９層から最下層（第１３層）までを順に示すものである。

符号の説明

１０…ＩＣ
１１…パワーアンプモジュール
１２…半導体増幅素子（ＦＥＴ等）
１３…入力整合回路
１４…出力整合回路
１５…ゲートバイアス回路
１６…ドレインバイアス回路
１８…チョークコイル
２０…チップ部品
２１…積層基板
２５，２６，８２，８３…グランドパターン
２７…外部接続端子
３１，３２，３３，６１，６２，６３，６４，６５…並列線路部
３１ａ，３１ｂ，３２ａ，３２ｂ，３３ａ，３３ｂ，６１ａ，６１ｂ，６２ａ，６２ｂ，６３ａ，６３ｂ，６４ａ，６４ｂ，６５ａ，６５ｂ…チョークコイル（並列線路部）を形成する導体線路
３５，３６，３７，５２，５３，７１…ビアホール
５１，５１ａ，５１ｂ…メアンダライン（λ／４ストリップライン）

Claims (8)

1. 絶縁層によって互いに絶縁された２層以上の配線層を備え且つ直流バイアス電流を供給するコイルを備えた積層基板であって、
   前記コイルは、
   隣り合う２層以上の配線層のそれぞれに配され且つ互いに同電位となるように層間接続部によって電気的に接続されて並列に延在する複数の導体線路からなる複数の並列線路部を含み、
   これら並列線路部を電気的に接続しかつ前記導体線路を層間接続部によって２層以上に亘って接続した部分を１つ以上備えることにより当該積層基板の厚さ方向に延びる二重以上に重なり合った螺旋構造を有する導電路を形成したものである
   ことを特徴とする積層基板。
2. 前記並列線路部が、３層以上の配線層のそれぞれに配された導体線路により形成される
   ことを特徴とする請求項１に記載の積層基板。
3. 前記積層基板が、セラミック基板である
   ことを特徴とする請求項１又は２に記載の積層基板。
4. 前記コイルは、半導体増幅素子を含むＩＣに直結されるチョークコイルである
   ことを特徴とする請求項１から３のいずれか一項に記載の積層基板。
5. 前記並列線路部は、前記導体線路の長さ方向に沿った２箇所以上に配された２以上の前記層間接続部を有する
   ことを特徴とする請求項１から４のいずれか一項に記載の積層基板。
6. 接地導体をさらに備え、
   前記コイルは、隣り合う前記導体線路同士の間隔より大きい距離を隔てるように前記接地導体から離して配置してある
   ことを特徴とする請求項１から５のいずれか一項に記載の積層基板。
7. 前記コイルを形成する導体線路を、Ａｇ、Ａｇ合金、Ｃｕ又はＣｕ合金のいずれかにより形成した
   ことを特徴とする請求項１から６のいずれか一項に記載の積層基板。
8. 半導体増幅部と、チョークコイルを含み当該半導体増幅部に直流バイアス電流を供給するバイアス部とを備えたパワーアンプであって、
   前記半導体増幅部及び前記バイアス部が、前記請求項１から７のいずれか一項に記載の積層基板に実装され、
   前記チョークコイルは、前記請求項１から７のいずれか一項に記載の積層基板が備えるコイルである
   ことを特徴とするパワーアンプ。