JP2006262651A - 電源装置 - Google Patents

Abstract

【課題】 複数台が並列に接続され負荷の急変に対し高速に追従可能な電源装置を提供することを目的とする。
【解決手段】 差動増幅器の非反転入力端子は前記複数台間で相互に接続され、反転入力端子にはダイオードを介して自己が供給する負荷電流を示す信号が接続され、両入力端子間は抵抗で接続され、ダイオードは自己が供給している負荷電流を示す信号のレベルが低い際に信号を遮断する方向に接続され、非反転入力端子には高周波除去用コンデンサが接続されてなる。
【選択図】 図１０

Description

本発明は電源装置に係り、複数台並列に接続されそれぞれが負荷電流を分担する構成の電源装置に関する。

近年、大型サーバシステムの電源構成は従来の集中給電方式に代わり小容量のＤＣ／ＤＣコンバータ（以下単にＤＤＣと称する）を並列運転して負荷の直近に配置する所謂ＰＯＬ方式が一般的に採用されている。その際、並列運転されるＤＤＣの信頼性を高めるため各ＤＤＣの出力電流を均等化し熱的に平衡させる所謂電流バランス機能が設けられている。そしてこの電流バランス機能として自己の出力電流を他のＤＤＣのものと比較し、比較結果に基づいて出力電圧を微調整する平均電流追従方式が多く使われている。

一方、ミッションクリティカル環境で使用されるシステムにおいては、ＤＤＣは所謂Ｎ＋１台並列冗長方式で使用され、その1台が故障しても電流バランス機能を維持することができる最大電流追従方式が使われている。このＮ＋１台並列冗長方式（或いは「Ｎ＋１台並列運転方式」ともいう）とは負荷側の所要電源容量に対して必要とされるＤＤＣがＮ台なのに対し更に余分な１台を加えた構成とし、そのうちの一台が不具合等により使用不可能となった場合でも所要電源容量の条件を満たすことを可能とする方式である。
特開平７−１９４１１８号公報 THE UC3902 LOAD SHARE CONTROLLERAND ITS PERFORMANCE IN DISTRIBUTED POWER SYSTEMS、APPLICATION NOTE U-163, Laszlo Balogh, Unicode Corporation

従来の集中給電方式で使われていたユニット方式のＤＤＣにおいては電源ユニットと負荷とを接続するバスバーのインダクタンスが大きく、負荷の近傍に大きな負荷コンデンサを設けていた。このコンデンサが負荷電流の急峻な変動を吸収することにより、ＤＤＣの出力電流は高域の周波数成分が除去された低周波の正弦波状とされていた。

しかしながら今日ＰＯＬ方式においてはこのバスバーが省かれ、ＤＤＣが高速応答化され、さらに負荷コンデンサが低減されるようになっており、その結果ＤＤＣの出力電流は急峻に変動し、高周波成分が多く含まれる傾向が生じている。そしてこの急峻な出力電流変動が、最大電流追従方式の電流バランス回路に影響を与え、出力電圧を上昇させる問題が発生する傾向にある。特に負荷電流の急峻な変動が周期的に発生するメモリ用ＤＤＣにおいてこの問題が顕著となり、メモリ動作エラー、さらにはＤＤＣの過電圧保護回路が動作することによるシステムダウンの発生の可能性が生じている。また最大電流追従方式の電流バランス回路においては負荷電流の周期的な変動によって出力電圧が上昇する現象が発生する可能性もあり、これらの問題を解決するための新しい回路方式が望まれている。

一般に電流バランス回路としては以下の４方式が使われている。それぞれ特徴があり使い分けされているが、信頼性の要求されるＮ＋1台並列冗長方式には後述の通り、特にそのうちの最大電流追従方式が使われる。

ドループ方式は、出力電流が増えた際に出力電圧を一定量低下させる方式である。この方式は図１に示す回路構成を有し、４８Ｖ，１２Ｖ等のフロントエンドバス電源には多く使われるが、低電圧大電流が必要となる最新の高精度ＬＳＩ用電源としては、電圧精度の確保が困難なため、適用されていない。

マスタースレーブ方式は、ＤＤＣのいずれかがマスタとなりスレーブにパルス信号を供給する方式であり、回路がシンプルであるという特徴を有する。しかしながらマスタが故障すると全ＤＤＣがダウンするため、Ｎ＋１台並列冗長運転には適用されない。

平均電流追従方式（Ａｖｅｒａｇｅ Ｃｕｒｒｅｎｔ Ｍｏｄｅ）は、自己の電流と相手の電流とを比較し、その平均値を基準として出力電圧を微調整する方式であり、図２に示す回路構成を有する。この方式では複数台のＤＤＣうちの１台が過電流垂下状態に陥るか或いは故障した場合電流バランス線電圧が低下し、電流バランス機能が失われるため、Ｎ＋１台並列冗長運転には適用されない。

最大電流追従方式（Ｈｉｇｈｅｓｔ Ｃｕｒｒｅｎｔ Ｍｏｄｅ）は図３に示す回路構成を有し、Ｎ台の並列運転されているＤＤＣのそれぞれの出力電流中のうちの最大となっている出力電流値を基準とし、これと自己の電流とを比較してバランスさせる方式である（特許文献１の図２，非特許文献１のＦｉｇｕｒｅ １等参照）。

この方式では電流共通バス端子部にダイオードを挿入することによりＤＤＣが故障した場合電流センス増幅器をバスから自動的に切り離す構成を有する。その結果、それ以降も残りのＮ台のＤＤＣ間で電流バランス機能を維持できる。したがって、Ｎ＋１台並列冗長運転方式にはこの方式が採用されている。

他方近年、上記最大電流追従型の電流バランス方式をＰＯＬ方式に使った際に、出力電圧が上昇する結果メモリ動作エラーを生じ、さらにはシステムダウンに至るという問題が発生している。
図４は、あるサーバシステムにおけるメモリ用ＤＤＣにおいて実際に発生した出力電圧上昇時の信号波形を示す。

この場合のＤＤＣ仕様は以下の通りである。

絶縁型カードエッジ型、スイッチング周波数：６００ｋＨｚ、カレントモード、最大電流追従型電流バランス方式。

Ｖｉｎ＝４８Ｖ；Ｖｏｕｔ＝２．５Ｖ；Ｉｏｕｔ＝４０Ａ；ＤＤＣ並列台数:３＋１の並列冗長運転。

負荷：１GB、ＤＤＲメモリーカード×３２枚；負荷コンデンサ：約１００００ｕＦ。

Ｖｏｕｔ：２００ｍＶ／Ｄ；Ｉｏｕｔ：０．５Ｖ／Ｄ；５０ｍＳ／Ｄ。

図４は、２．５Vの出力電圧波形（図中、ＣＨ４：Ｖｏ）とＤＤＣ３台の出力電流波形（同、ＣＨ１，ＣＨ２，ＣＨ３）とを示す。

初期の段階では各ＤＤＣの出力電流は約１８Aで正常に電流バランス機能が動作しており、その後ＤＤＲメモリカードの動作にしたがって負荷電流が変動するが、出力電流は、バランスをとりながら追従動作している。

しかし５周期目あたりから各ＤＤＣの出力電流の大きさおよび位相がずれはじめ、出力電圧が２．５Vから上昇を始めている。そして最終的にはこれが３．３Ｖにまで上昇し、その結果過電圧保護回路が働き、ＤＤＣの動作が停止しシステムダウン状態となっている。

このような現象は、ＤＤＣの配置、ＤＤＣ間のバラツキ、ＤＤＲメモリカードの枚数、ＤＤＲの動作モード等の条件により稀にのみ発生する。したがって装置試験においてもその可能性を発見することが難しく、フィールドにて発生し大きな問題となることが予測される。

このような最大電流追従型における出力電圧上昇の発生メカニズムにつき、以下に回路シミュレーション結果により解析する。

図５は、この解析に使用した最大電流追従型電流比較回路を示す。

最初に、ＤＤＣの負荷電流が同相かつ同一状態で変化した場合の動作を検討する。

ここではＩｓｈａｒｅ端子をオープン状態としてＤＤＣを単体で動作させ、自己の出力電流波形Ｖ−Ｉｏｕｔ１を印加し、電流比較回路の出力電圧波形Ｖａｄ１の動作を求めた。

この場合に抵抗Ｒｄ１を２００ｋΩとした場合のＶ−Ｉｏｕｔ１の変動周波数２ｋＨｚの動作波形を図６（ａ）に示す。

図６（ｂ）に示される如く出力電流の変動周波数が低い際にはＶａｄ１の電圧上昇はなく正常に動作する。

次に変動周波数を１０倍の２０ｋＨｚに上げ、さらに抵抗Ｒｄを５００ｋΩ，２００ｋΩ，１０ｋΩへと順次変えた際の動作波形を図７に示す・
図７（ａ）に示される如く、Ｒｄ＝２００ｋΩの場合、出力電流の変化よりもコンデンサＣｇの放電速度が遅いことによりＩｓｈａｒｅ端子電圧Ｖ−ＩｓｈａｒｅがＶ−Ｉｏｕｔ１電圧より高くなる期間が広がっている。その結果図７（ｂ）に示される如く、Ｖａｄ１は出力電流の繰り返し変動により上昇している。

抵抗Ｒｄを５００ｋΩにした場合Ｖａｄ１はさらに上昇する（図７（ｂ））。このＶａｄ1の上昇は、結果的に出力電圧を上昇させることになる。
次にＲｄを１０kΩまで下げるとＣｇの放電速度はＶ−Ｉｏｕｔ１の変動速度より速くなり、その結果Ｖａｄ1の上昇をなくすことができることが分かる（図７（ａ）、（ｂ））。

このようにコンデンサＣｇと並列に接続された抵抗Rｄの値を小さくすることで電圧上昇問題を改善できることがわかった。

しかしながらこのように抵抗Rｄの値を下げた場合、次の２つの問題が発生する。
その一つは、差動増幅器（調整増幅器）の入力端子間に接続されたダイオードD１におけるフォワードドロップが大きくなるため、電流バランス動作に対する差分入力が広がるという点であり、その二つ目は、Ｉｓｈａｒｅ端子に流れる電流が大きくなるため電流検出アンプ（電流増幅器）の駆動能力を向上させなければならなくなるという点である。

今後さらにＤＤＣの動作周波数の増加、応答の高速化が求められるにしたがい、さらに抵抗Ｒｄの値を小さくしてコンデンサＣｇの放電速度を速くする必要性が生ずるため、これらの問題点の解決が望まれる。

従来の集中給電システムでは応答速度が遅いユニット電源が使われ且つインダクタンス成分の大きなバスバーで負荷に電力を供給していた。この場合電源の出力インピーダンスは低い周波数領域から上昇するため、負荷の近傍に大きなコンデンサが付加されていた。そしてこのインダクタンス成分と負荷コンデンサとがフィルタとなり、ユニット電源の負荷電流は正弦波状となり、結果的にオーバーシュート、アンダーシュートは低く抑えられていた。
しかしながら、ＰＯＬ方式の場合配線インダクタンスが小さく負荷コンデンサも小さいため各ＤＤＣの平滑回路のインダクタンスのバラツキ、負荷までの配線のインダクタンス、抵抗値等の違いが大きく、これらの要素がＤＤＣの出力電流波形に影響する可能性がある。

その結果各ＤＤＣの出力電流のオーバーシュート、アンダーシュート波形には、図８に示すように、振幅差および位相差が生ずる。この様な出力電流が流れた場合の電流バランス回路の動作波形を図９に示す。

図９は、図５の回路を２回路接続した回路構成を適用してシミュレーションを行った結果を示している。

図示の如く、２つのＤＤＣの出力電流の位相差により比較回路の出力電圧Ｖａｄ１が上昇していくことがわかる。この場合には抵抗Ｒｄを１０ｋΩまで低下させても、負荷電流の変動によって発生する出力電圧上昇問題を完全に解決することはできない。

上記問題点を解決するため本発明では、一の入力端子に印加される信号と他の入力端子に印加される信号との間のレベル差を出力する負荷電流比較手段よりなり、負荷電流比較手段は差動増幅器よりなり、差動増幅器の一の入力端子は前記複数台間で相互に接続され、差動増幅器の他の入力端子には自己が供給する負荷電流を示す信号が入力され、差動増幅器の両入力端子間には方向性のないインピーダンス素子が挿入される構成とした。

即ち、互いに並列接続された前記複数台の負荷電流うちの最大負荷電流を供給しているものの当該最大負荷電流を示す信号と自己が供給している負荷電流を示す信号とを比較する負荷電流比較手段よりなり、負荷電流比較手段の二つに入力端子間に方向性のないインピーダンス素子を挿入する構成とした。

図３に示す従来の構成では差動増幅器の両入力端子間に、ダイオードを接続したため、高周波除去用コンデンサＣｇが充電された状態においては当該ダイオードの特定方向に対する遮断作用によって差動増幅器の両差分入力端子間の電位差が必要以上に拡大する傾向となり、その結果上記電圧上昇問題（図７（ｂ）、図９（ｂ））が発生する傾向となっていた。

これに対し上記本発明の構成によれば、差動増幅器の両差分入力端子間に方向性のないインピーダンス素子を挿入したため上記問題が解決され、電圧上昇問題の発生を防止可能である。

このように本発明によれば、上記の如く差動増幅器の両差分入力端子間に方向性のないインピーダンス素子を挿入することにより、最大負荷電流値が自己の負荷電流値より高い場合であっても差動出力値が必要以上に上昇しない構成とされる。その結果高周波除去用コンデンサを設けることで異常発振を防止可能な構成とし、或いは更に、自己の負荷電流値が最大電流値より低い場合に自己の負荷電流値を示す信号を切り離すための方向性を有するインピーダンス素子を設けた構成とした場合であっても、上記電圧上昇問題の発生を確実に防止可能な電源装置を提供することができる。

本発明の実施の形態では複数のＤＤＣを並列接続した構成を有する電源装置において、図１０に示す如く、各ＤＤＣが有する電流バランス回路の電流基準信号Ｖ−Ｉｓｈａｒｅと電流検出信号Ｖ−Ｉｏｕｔ１ｓとの間に抵抗Ｒｄ０を接続し、且つ電流検出信号Ｖ−Ｉｏｕｔ１ｓと接地（ＧＮＤ）と間に抵抗Ｒｄ１を接続する構成を採用した。

その結果Ｖ−Ｉｓｈａｒｅが自己の出力電流を示す電位（電流検出増幅器Ａ２の出力電位）より高い場合、抵抗Ｒｄ０を通じ、Ｖ−Ｉｏｕｔ１ｓがＶ−Ｉｓｈａｒｅに応じて上昇する。その結果電流検出信号Ｖ−Ｉｏｕｔ１ｓの最大値が電流基準信号Ｖ−Ｉｓｈａｒｅと一致する（図１５，（ａ）、（ｃ）参照）。このようにして最大電流値に追従した電流バランス制御が可能となる。

他方従来の回路構成の場合、差動増幅器（調整増幅器）Ａ１の差動入力端子間にダイオードＤ１が接続されていたため、図１７，（ｂ）、（ｃ）に示される如く、Ｖ−Ｉｓｈａｒｅ（図１７，（ａ））が自己の出力電流を示す電位（電流検出増幅器Ａ２の出力電位）より高い場合、この信号がダイオードＤ１により遮断されるため、Ｖ−Ｉｏｕｔ１ｓはそれに伴って上昇することはなく、結果的にＶ−Ｉｏｕｔ１ｓのレベルは自己の出力電流を示す電位（電流検出増幅器Ａ２の出力電位）のレベルにとどまることになる。その結果差動増幅器（調整増幅器）Ａ１の差分入力は広がり、図１７（ｄ）に示される如く差動出力は徐々に上昇してしまう。そしてその結果上記電圧上昇問題が生ずる。

本発明の実施の形態では上記の如く、差動増幅器Ａ１の両入力端子間にダイオードＤ１の代わりに抵抗Ｒｄ０を挿入することによりこの問題を解決している。

尚、図１５の（ａ）乃至（ｄ）は、図１６に示す回路構成上のそれぞれ点（ａ）乃至（ｄ）の部位の電圧波形を示し、同様に図１７の（ａ）乃至（ｄ）は、図１８に示す回路構成上のそれぞれ点（ａ）乃至（ｄ）の部位の電圧波形を示す。

また本発明の実施の形態では電流検出増幅器Ａ２の出力部と電流検出信号Ｖ−Ｉｏｕｔ１ｓとの間にダイオードＤ１を挿入したため、当該ＤＤＣが故障した場合でも電流基準信号Ｖ−Ｉｓｈａｒｅが故障ＤＤＣのＶ−Ｉｏｕｔ１ｓの低下に伴って低下することがなく、もってＮ＋１台並列冗長方式による作用効果が確実に得られる。

また本発明の実施の形態では電流バランス増幅器Ａ１の非反転入力端子（＋端子）に高周波除去用コンデンサＣｇを設けた（図１０参照）。そして当該コンデンサＣｇに電荷が保持された場合であっても上記抵抗Rd1を経由して放電させることが可能となるため電流基準信号V−Ｉｓｈａｒｅと電流検出信号V−Ｉｏｕｔ１sとの間の電位差が維持され得ることにより出力電圧の異常上昇が防止可能となる。

更に本発明の実施の形態では電流バランス増幅器Ａ１の非反転入力端子（＋端子）と上記高周波除去用コンデンサＣｇと間に直列に抵抗Ｒｇを挿入した。このように構成することにより、負荷電流が急激に変動した場合でもコンデンサＣｇへの電荷の蓄積を防止することが可能となる。その結果電流基準信号Ｖ−Ｉｓｈａｒｅと電流検出信号Ｖ−Ｉｏｕｔ１ｓとの間の電位差が維持され、もって出力電圧の異常上昇が防止可能となる。

このように本発明の実施の形態の構成によれば、ＤＤＣの電流バランス回路が高速な負荷急変に追従可能となり、その結果電圧安定化機能の応答性の高速化が可能となり、もって負荷急変時の出力電圧変動を抑えることが可能となる。

以下、図と共に本発明の一実施例による電源装置について説明する。

図１０は本発明の実施例１による電源装置（図１９参照）を構成する複数の並列接続ＤＤＣの各々が有する電流バランス回路１０の回路図を示す。

図示の回路は電流バランス増幅器Ａ１，電流検出増幅器Ａ２，電圧制御増幅器Ａ３，ダイオードＤ１、各抵抗Ｒ１，Ｒ２，Ｒｄ０，Ｒｄ１，Ｒｇ，Ｒ４，Ｒ５，Ｒ３，Ｒ６，Ｒ７，Ｒ８及びＲ９、各コンデンサＣｇ，Ｃ１，Ｃ２，並びに電圧源Ｂ１よりなる。

電流検出増幅器Ａ２は、当該電流バランス回路１０を有するＤＤＣにより負荷回路に供給される負荷電流ＩＬＯＡＤを、抵抗ＲＳを介して差分入力端子で検出し、検出結果を出力する。

ダイオードＤ１は上記ＤＤＣが負荷に供給する負荷電流ＩＬＯＡＤが、電流共通バスＢＵＳを通じて得られる当該ＤＤＣと同様の構成を有しこれと並列に接続された複数のＤＤＣの夫々が供給する負荷電流ＩＬＯＡＤのうちの最大電流より低い場合に信号を遮断する機能を有する。

電流バランス増幅器Ａ１はその非反転入力端子（＋端子）に上記電流共通バスＢＵＳが抵抗Ｒ２を介して接続され、その反転入力端子（−端子）には上記電流検出増幅器Ａ２の出力端子がダイオードＤ１及び抵抗Ｒ１を介して接続されている。また、これら両入力端子間には、抵抗Ｒｄ０が、抵抗Ｒ１，Ｒ２を介して挿入されている。

更に、電流バランス増幅器Ａ１の反転入力端子と接地との間には抵抗Ｒｄ１が抵抗Ｒ１を介して接続されている。更に同増幅器Ａ１の非反転入力端子と接地との間には、抵抗Ｒ４と、抵抗ＲｇとコンデンサＣｇとの直列回路との並列回路が接続されている。

また、電流バランス増幅器Ａ１の反転入力端子と出力端子との間には、抵抗Ｒ２と、コンデンサＣ１と抵抗Ｒ５との直列回路との並列回路が接続されている。

また、電流バランス増幅器Ａ１の出力端子と電圧制御増幅器Ａ３の非反転入力端子との間には抵抗Ｒ６が挿入され、同非反転入力端子には、抵抗Ｒ７を介して電圧源Ｂ１が接続されている。

さらに電圧制御増幅器Ａ３の反転入力端子と出力端子との間には抵抗Ｒ９と、抵抗Ｒ８とコンデンサＣ２との直列回路とが並列に接続されている。

この電流バランス回路１０の動作につき、以下に説明する。

電流検出増幅器Ａ２で検出されたＤＤＣの出力電流としての負荷電流ＩＬＯＡＤを示す電圧信号がダイオードＤ１及び抵抗Ｒ１を介して電流バランス増幅器Ａ１の反転入力端子に入力される。

他方、当該ＤＤＣ及びこれと並列に接続された複数のＤＤＣの、それぞれの電流バランス回路の電流バランス増幅器の非反転入力端子に上記の如く抵抗を介して接続された電流共通バスＢＵＳにおいては、これら並列接続された複数台のＤＤＣのそれぞれが負荷に対して供給している負荷電流の内、最大の負荷電流を示す電圧信号が現れる。

すなわち、並列接続された各ＤＤＣの電流バランス回路では、自己が供給している負荷電流を示す電圧信号が図１０に図示の如くダイオードと抵抗との直列回路を介して電流共通バスＢＵＳに接続されている。そして上記ダイオードは上記の如く、当該電流共通バスＢＵＳの電位より自己が供給している負荷電流を示す電圧信号のレベルが低い場合には信号を遮断する。

この場合において並列接続された複数のＤＤＣのうちの最大の負荷電流を供給しているＤＤＣの電流バランス回路における電流検出増幅器の出力電位が最も高くなり、その結果他のＤＤＣの電流バランス回路の電流検出増幅器に接続されたダイオードは全て遮断状態となる。その結果電流共通バスＢＵＳには、最大の負荷電流を供給しているＤＤＣの当該最大の負荷電流を示す電位が現れることとなるのである。

電流バランス増幅器Ａ１はその両入力端子に入力された電位を比較し、その比較結果に応じた出力電位を出力する。従って、電流検出増幅器Ａ２にて検出された自己が供給している負荷電流より並列接続されたＤＤＣの負荷電流うちの最大負荷電流の方が大きくなると、その分電流バランス増幅器の出力電位が増加する。

その電流バランス増幅器Ａ１の出力電位は抵抗Ｒ６を介して電圧制御増幅器Ａ３に非反転入力端子に入力される。その場合、この信号は、電圧制御増幅器Ａ３の非反転入力端子に抵抗Ｒ７を介して接続された電圧源Ｂ１による信号に重畳された状態で入力される。

他方、電圧制御増幅器Ａ３の反転入力端子には、抵抗Ｒ８，Ｒ９及びコンデンサＣ２よりなる回路を介し、当該ＤＤＣの、負荷に対して負荷電流を供給する出力端子に接続されている（図２０参照）。また、上記電圧源Ｂ１は、このＤＤＣの出力端子における出力電圧の基準電位Ｖｒｅｆを示す機能を有する。

そして電圧制御増幅器Ａ３は、ＤＤＣの出力電位を、基準電位Ｖｒｅｆと電流バランス増幅器Ａ１の出力電位とが重畳された電位に等しくなるようにフィードバック制御を行う。即ち、電圧制御増幅器Ａ３の出力電位である誤差電圧は当該ＤＤＣのＰＷＭ比較器４０（図２０）の非反転入力端子に入力され、他方、同比較器４０の反転入力端子には、発振器３０から所定の周波数（例えば６００ｋＨｚ）の三角波が入力される。その結果ＰＷＭ比較器４０の出力は、誤差電圧に応じたデューティーを有するパルス信号となる。このパルス信号によりＤＤＣのＤＣ−ＤＣ電圧変換部２０の整流素子のスイッチングがなされ、その結果ＤＤＣからは上記パルス信号のデューティー応じた直流電圧が出力されることとなる。したがって誤差電圧が上昇すればデューティーが増加し、もって負荷電流が増加する。

このように、ＤＤＣの電流バランス回路１０では、自己が供給している負荷電流より並列接続された複数のＤＤＣの負荷電流のうちの最大負荷電流の方が高い場合、上記動作を経て当該ＤＤＣの出力電圧が上昇し、その結果当該ＤＤＣが負荷に供給する負荷電流が増加することになる。このような動作が並列接続された複数のＤＤＣ（図１９中、ＤＤＣ１００−１乃至１００−ｎ）の各々において実行されることにより、これらｎ台のＤＤＣ間で、負荷電流の均一化が自動的に実施される。

図１０に戻り、当該回路構成においては、図３に示す従来の回路構成と異なり、電流バランス増幅器Ａ１の両入力端子間にダイオードＤ１を挿入せず代わりに方向性のないインピーダンス素子としての抵抗Ｒｄ０を挿入している。その結果上記の如く、電流共通バスＢＵＳの電位Ｖ−Ｉｓｈａｒｅが、自己の負荷電流ＩＬＯＡＤを示す電位Ｖ−Ｉｏｕｔｓ１より高い場合であっても、その電位がこの抵抗Ｒｄ０を通じて電位Ｖ−Ｉｏｕｔ１ｓに影響を及ぼす。

その結果、このような場合であっても電流バランス増幅器Ａ１に対する差分入力が必要以上に広がることが防止され、その結果、その出力が高くなりすぎることが防止されるため、同増幅器Ａ１の出力電圧が異常上昇することが防止される（図１５（ｄ）、図１７（ｄ）参照）。その結果、ＤＤＣの負荷電流が異常上昇することによって当該電源装置の電流バランス機能が阻害されるという事態が防止される。

また電流バランス増幅器Ａ１の非反転入力端子に抵抗Ｒｇを介して接続されたコンデンサＣｇは高周波除去機能を有する。即ち電流共通バスＢＵＳに高周波雑音が乗った場合等にこれを接地側に逃がすことにより、当該雑音に起因した回路発振の発生を防止する。

図３に示す従来の回路構成では上記の如く電流バランス増幅器Ａ１の両入力端子間にダイオードＤ１が挿入されていたため、このコンデンサＣｇに電荷が一旦保持されると放電されにくかった。

これに対し本実施例では電流バランス増幅器Ａ１の両入力端子間に抵抗Ｒｄ０を挿入し、且つ、コンデンサＣｇの放電が容易になされるように抵抗Ｒｄ１が設けられている。したがってコンデンサＣｇの放電が容易になされ、もってコンデンサＣｇに電荷が保持されることに起因して電流バランス増幅器Ａ１の差分入力が広がりその結果同増幅器Ａ１の差動出力が異常上昇する事態を防止可能である。

更にこのコンデンサＣｇには直列に抵抗Ｒｇが挿入されているため、負荷電流の変動によってもコンデンサＣｇに電荷が保持されることが防止され、上記同様、電流バランス増幅器Ａ１の出力電圧の異常上昇の発生を防止可能である。

このように本発明の実施例では、負荷急変追従型の電流バランス回路における出力電圧上昇問題を解決するために電流検出増幅器Ａ２の出力部にダイオードＤ１を挿入した。その結果、コンデンサＣｇに電荷が保持されたとしても、Ｖ−Ｉｓｈａｒｅ端子とＶ−Ｉｏｕｔ１ｓ端子との間の電位差が不必要に拡大することが防止される。

以下に、当該電流バランス回路１０の作用効果を実証する目的で行ったシミュレーション結果を示す。

まず図１１（ａ）に示す回路構成を用いてＤＤＣの負荷電流が同相かつ同一状態で変化した場合の動作を解析した結果を示す。ここでは抵抗Ｒｄ１が２００ｋΩ、自己の負荷電流ＩＬＯＡＤに対応する電位Ｖ−Ｉｏｕｔ１の変動周波数が２０ｋＨｚの場合の動作波形を図１１（ｂ）に示す。

図示の如く、コンデンサＣｇの放電が遅くても、Ｖ−ＩｓｈａｒｅとＶ−Ｉｏｕｔ１ｓとの間の電位差が広がらず、その結果差動出力Ｖａｄ１の電圧上昇は発生せず、正常な動作が維持できることが確認された。

次に、図１０の回路構成を２回路接続してシミュレーションを行った結果を示す。

この場合に得られた電流バランス回路の動作波形を図１２に示す。

図示の如く、２つのＤＤＣの出力電流に位相差が存在しても、比較回路の差分出力電圧Ｖａｄ１は上昇することなく定常値を維持していることが分かる。したがって本発明の実施例による回路方式では、負荷電流の変動によって発生しうる出力電圧上昇問題を解決することができることが実証された。

次に図１３に、当該実施例によるＤＤＣを１０台並列運転させた場合に得られた静的電流バランス特性を示す。

同図より、１台の最大電流が流れているＤＤＣが基準となり他のＤＤＣがこれに追従し、良好な電流バランス特性得られることが分かる。

更に、本発明の実施例によるＤＤＣに対し、図４と共に上述した出力電圧異常上昇現象が発生した場合と同一の負荷条件を適用してその動作の確認を行った結果を図１４に示す。図では４台のＤＤＣの出力電流波形及び出力電圧波形を示す。

図示の如く、図４と同様に繰り返し発生する負荷急変が起こっても、ＤＤＣ出力電圧が一定に保たれることが確認された。

これらの実験に基づく本発明の実施例による効果を纏めると以下の通りとなる。

従来の図３の回路構成では４，０００μＦの負荷コンデンサを設けた場合であっても△Ｉｏｕｔ=２０App（定格４０Ａの５０%）以下の負荷急変までしか追従できなかった。

これに対し図１０に示す本発明の実施例の回路によれば、１，３００μＦの負荷コンデンサを設けた状態で△Ｉｏｕｔ=４０App（定格４０Ａの１００%)の負荷急変に追従可能である。

図１５，１６，１７，１８は、従来の回路構成に対する本発明の実施例の回路構成による効果を説明するための図である。

図示の如く、従来の回路ではダイオードＤ１が電流バランス増幅器Ａ１の両入力端子間に挿入されていたため電流共通バス電位Ｖ−Ｉｓｈａｒｅの変動はダイオードＤ１で遮断され、その結果反転入力端子に結合される電位Ｖ−Ｉｏｕｔ１ｓは自己の負荷電流ＩＬＯＡＤを示す電位のみに追従している（図１７，（ｂ）、（ｃ））。その結果電流共通バス電位Ｖ−Ｉｓｈａｒｅの上昇時には電流バランス増幅器Ａ１の差分入力が広がり、その結果差動出力が増加し、結果的に出力電圧の異常上昇を招いていた（同図（ｄ））。

これに対して本発明の実施例の構成では、図１５に示す如く、ダイオードＤ１の代わりに抵抗Ｒｄ０が電流バランス増幅器Ａ１の両入力端子間に挿入されている。このため電流共通バス電位Ｖ−Ｉｓｈａｒｅの変動は抵抗Ｒｄ０を通じて反転入力端子に結合される電位Ｖ−Ｉｏｕｔ１ｓに影響を及ぼす。その結果、同電位Ｖ−Ｉｏｕｔ１ｓは、電流共通バス電位Ｖ−Ｉｓｈａｒｅ上昇時にはこれに伴って上昇し（図１５，（ａ）、（ｃ））、その結果電流共通バス電位Ｖ−Ｉｓｈａｒｅの上昇時であっても電流バランス増幅器Ａ１の差分入力が必要以上に広がることがなく、結果的に差動出力が異常上昇することがなく、出力電圧の異常上昇も発生しない。

図１９は、図１０の回路構成の電流バランス回路１０を有するｎ台のＤＤＣ１００−１乃至１００−ｎが互いに並列接続され、負荷３００に対し相互に分担して負荷電流を供給する構成の、本発明の一実施例による電源装置のブロック図を示す。

図示の如く本電源装置によれば、直流出力電源装置２００から供給された直流電源が並列接続されたＤＤＣ１００−１乃至１００−ｎに供給される。尚、これら並列のＤＤＣには、上記「Ｎ＋１台並列冗長方式」が適用されている。即ち、実際に必要な負荷容量としてはＤＤＣ、ｎ−１台分で足るため、そのうちの一台が故障等により使用不可状態となっても電源の供給に支障がない構成とされている。

ｎ台並列のＤＤＣ１００−１乃至１００−ｎの出力ＩＬＯＡＤ１乃至ＩＬＯＡＤｎは負荷３００に供給される。負荷としては、例えばＣＰＵ，メモリ、ＬＳＩ等であり、ひとつのシステムにおいて、ｎ台のＤＤＣの出力の内、数台ごとに分割されて各負荷機器に接続される。

上記の如く、各ＤＤＣ１００−１乃至１００−ｎ間は電流共通バスＢＵＳで相互に接続されている。

図２０は図１９に示す並列ＤＤＣ１００−１乃至１００−ｎの各々のＤＤＣ（ここでは例として１００−１）の内部構成を示すブロック図である。

図示の如く、ＤＤＣ１００−１は、ＤＣ出力電源装置２００から供給された直流の電源電圧を、整流素子のスイッチングと平滑回路による平滑機能により変換して出力するＤＣ−ＤＣ電圧変換部２０と、これに対し前記の如く所定のデューティーのパルス信号を供給するＰＷＭ比較器４０と、前記の如くＰＷＭ比較器に対し三角波を供給する発振器３０と、図１０に示す電流バランス回路１０とを含む。

ＤＣ−ＤＣ電圧変換部２０の出力端子からはフィードバック用出力電圧信号が取り出され上記の如く電流バランス回路１０の電圧制御増幅器Ａ３の反転入力端子に入力される。

またＤＣ−ＤＣ電圧変換部２０の出力ラインには図１０に示す如く抵抗ＲＳを介して電流検出増幅器Ａ２が接続され（図２０では図示を省略）、上記の如く自己の負荷電流を検出している。

なお、電流バランス増幅器Ａ１が負荷比較手段に対応し、電圧制御増幅器Ａ３が電源電圧比較手段に対応し、ダイオードＤ１が方向性を有するインピーダンス素子に対応し、コンデンサＣｇが高周波除去用容量素子に対応し、抵抗Ｒｄ０が方向性のないインピーダンス素子に対応し、Ｒｄ１が容量素子放電用インピーダンス素子に対応し、Ｒｇが高周波除去用容量素子と直列に接続されるインピーダンス素子に対応する。
（付記１）
複数台が互いに並列に接続され夫々が分担して負荷に対して負荷電流を供給する構成の電源装置であって、
一の入力端子に印加される信号と他の入力端子に印加される信号との間のレベル差を出力する負荷電流比較手段よりなり、
前記負荷電流比較手段は差動増幅器よりなり、
差動増幅器の一の入力端子は前記複数台間で相互に接続され、
差動増幅器の他の入力端子には自己が供給する負荷電流を示す信号が入力され、
差動増幅器の両入力端子間には方向性のないインピーダンス素子が挿入されてなる電源回路。
（付記２）
更に差動増幅器の他の入力端子には方向性を有するインピーダンス素子を介して自己が供給する負荷電流を示す信号が入力され、
前記方向性を有するインピーダンス素子は自己が供給している負荷電流のレベルが前記複数台の負荷電流のうちの最大負荷電流のレベルより低い際に信号を遮断する構成とされ、
更に差動増幅器の一の入力端子には高周波除去用容量素子が接続されてなる付記１に記載の電源装置。
（付記３）
複数台が互いに並列に接続され夫々が分担して負荷に対する負荷電流の供給を行う構成の電源装置であって、
前記複数台の負荷電流うちの最大負荷電流を示す信号と自己が供給している負荷電流を示す信号とを比較する負荷電流比較手段と、
負荷電流比較手段の二つに入力端子間に方向性のないインピーダンス素子を挿入してなる電源装置。
（付記４）
更に自己が供給している負荷電流を示す信号のレベルが前記最大負荷電流を示す信号のレベルより低い際に自己の供給している負荷電流を遮断する構成とされた方向性を有するインピーダンス素子と、
高周波除去用容量素子とよりなり、
前記方向性のないインピーダンス素子は負荷電流比較手段と自己の負荷電流を示す信号との間に挿入されてなる付記３に記載の電源装置。
（付記５）
更に容量素子放電用のインピーダンス素子を設けてなる付記１乃至４の内の何れかに記載の電源装置。
（付記６）
更に前記容量素子と直列にインピーダンス素子を挿入してなる付記１乃至５の内の何れかに記載の電源装置。
（付記７）
更に自己が供給している電源電圧を示す信号と、電源電圧の基準電圧を示す信号に負荷電流比較手段の出力信号を重畳した信号とを比較する電源電圧比較手段と、
電源電圧比較手段の出力信号と三角波信号とを比較するＰＷＭ比較手段と、
ＰＷＭ比較手段の出力のデューティー比に応じた電源電圧を発生させる電源電圧発生手段とよりなり、
電源電圧比較手段は、電源電圧レベルが前記基準電圧に負荷電流制御手段の出力信号が重畳されたレベルと等しくなるよう、ＰＷＭ比較手段を介して電源電圧発生手段を制御する構成とされてなる付記１乃至６の内の何れかに記載の電源装置。

従来の一例の電流バランス回路の回路図である。 従来の他の例の電流バランス回路の回路図である。 従来の更に他の例の電流バランス回路の回路図である。 従来の問題点を説明するための波形図（その１）である。 従来の問題点を説明するための回路図である。 従来の問題点を説明するための波形図（その２）である。 従来の問題点を説明するための波形図（その３）である。 従来の問題点を説明するための波形図（その４）である。 従来の問題点を説明するための波形図（その３）である。 本発明の一実施例による電流バランス回路の回路図である。 図１０の構成に基づくシミュレーション結果を説明するための図（その１）である。 図１０の構成に基づくシミュレーション結果を説明するための図（その２）である。 図１０の構成に基づくシミュレーション結果を説明するための図（その３）である。 図１０の構成に基づくシミュレーション結果を説明するための図（その４）である。 図１０の構成の作用効果を説明するための図である。 図１５の説明用の回路図である。 従来の問題点を説明するための図である。 図１７の説明用の回路図である。 図１０の構成を適用した電源装置全体の構成を示すブロック図である。 図１９中、各ＤＤコンバータの構成を示すブロック図である。

符号の説明

Ａ１ 電流バランス増幅器
Ａ２ 電流検出増幅器
Ａ３ 電圧制御増幅器
Ｄ１ ダイオード
Ｒｄ０、Ｒｄ１，Ｒｇ 抵抗
Ｃｇ コンデンサ

Claims (5)

1. 複数台が互いに並列に接続され夫々が分担して負荷に対し負荷電流を供給する構成の電源装置であって、
   一の入力端子に印加される信号と他の入力端子に印加される信号との間のレベル差を出力する負荷電流比較手段よりなり、
   前記負荷電流比較手段は差動増幅器よりなり、
   差動増幅器の一の入力端子は前記複数台間で相互に接続され、
   差動増幅器の他の入力端子には自己が供給する負荷電流を示す信号が入力され、
   差動増幅器の両入力端子間には方向性のないインピーダンス素子が挿入されてなる電源回路。
2. 差動増幅器の他の入力端子には方向性を有するインピーダンス素子を介して自己が供給する負荷電流を示す信号が接続され、
   前記方向性を有するインピーダンス素子は自己が供給している負荷電流のレベルが前記複数台の負荷電流のうちの最大負荷電流のレベルより低い際に信号を遮断する構成とされ、
   更に差動増幅器の一の入力端子には高周波除去用容量素子が接続されてなる請求項１に記載の電源装置。
3. 複数台が互いに並列に接続され夫々が分担して負荷に対する負荷電流の供給を行う構成の電源装置であって、
   前記複数台の負荷電流うちの最大負荷電流を示す信号と自己が供給している負荷電流を示す信号とを比較する負荷電流比較手段よりなり、
   負荷電流比較手段の二つに入力端子間に方向性のないインピーダンス素子を挿入してなる電源装置。
4. 更に自己が供給している負荷電流を示す信号のレベルが前記最大負荷電流を示す信号のレベルより低い際に自己が供給している負荷電流を示す信号を遮断する構成とされた方向性を有するインピーダンス素子と、
   高周波除去用容量素子とよりなり、
   前記方向性を有するインピーダンス素子は負荷電流比較手段と自己の負荷電流を示す信号との間に挿入されてなる請求項３に記載の電源装置。
5. 更に容量素子放電用のインピーダンス素子を設けてなる請求項１乃至４の内の何れか一項に記載の電源装置。
   

Images