JP2006261610A - 核スピンメモリセルおよび情報処理回路 - Google Patents

Abstract

【課題】 より高性能なメモリセルおよび情報処理回路を実現する。
【解決手段】 本発明のメモリセルは、スピントランジスタ構造を用いてチャンネル１４中の核スピン１３に電子スピン１２を転写することによりメモリ情報を保持するようになっている。
【選択図】 図１

Description

本発明は、半導体を用いた核スピンメモリセルおよび情報処理回路に関するものである。

強磁性体から半導体へスピン注入する技術としては、例えば非特許文献１のようなものがある。
Kanji Yoh他、「Spin polarization in photo- and electroluminescence of InAs and metal/InAs hybrid structures」、Institute of Physics Publishing発行、Semiconductor Science and Technology、Vol.19、(2004)、S386-S389

より高性能なメモリセルおよび情報処理回路が求められている。

上記の課題を解決するため、本発明に係るメモリセルは、メモリ情報を保持するメモリセルにおいて、チャンネル中の核スピンに電子スピンを転写することによりメモリ情報を保持するスピントランジスタ構造を備えたことを特徴としている。

上記の構成により、チャンネル中の核スピンに電子スピンを転写することによりメモリ情報を保持するスピントランジスタ構造が備えられている。したがって、より高性能なメモリセルを実現することができるという効果を奏する。

また、本発明に係るメモリセルは、上記の構成に加えて、上記スピントランジスタ構造がソース電極およびドレイン電極の少なくとも一方として強磁性電極を有することを特徴としている。

上記の構成により、上記スピントランジスタ構造がソース電極およびドレイン電極の少なくとも一方として強磁性電極を有する。したがって、上記の構成による効果に加えて、好適に、高性能なメモリセルを実現することができるという効果を奏する。

また、本発明に係るメモリセルは、上記の構成に加えて、上記スピントランジスタ構造がソース電極およびドレイン電極の少なくとも一方として磁性半導体を有することを特徴としている。

上記の構成により、上記スピントランジスタ構造がソース電極およびドレイン電極の少なくとも一方として磁性半導体を有する。したがって、上記の構成による効果に加えて、強磁性電極を有する場合と比べて、チャンネルへの注入電圧を低減することができるという効果を奏する。

また、本発明に係るメモリセルは、上記の構成に加えて、上記チャンネルが、原子当たりの核スピンの全角運動量が０でない同位体を含有する半導体ヘテロ構造により構成されていることを特徴としている。

上記の構成により、上記チャンネルが、原子当たりの核スピンの全角運動量が０でない同位体を含有する半導体ヘテロ構造により構成されている。したがって、特に細工をしなくとも、そのような同位体が存在する分、その原子の原子核にチャンネル中の電子スピンが効果的に転写される。それゆえ、上記の構成による効果に加えて、チャンネル中の原子が効率よくメモリ情報を保持することができるという効果を奏する。

また、本発明に係るメモリセルは、上記の構成に加えて、上記チャンネルが、Ｓｉの同位体による半導体ヘテロ構造により構成されていることを特徴としている。

上記の構成により、上記チャンネルが、Ｓｉの同位体による半導体ヘテロ構造により構成されている。したがって、これにより、²⁹Ｓｉは、原子当たりの核スピンの全角運動量が、ｈ／２π（ｈはプランク定数、πは円周率）を単位とすると１／２であるので、その分、その原子の原子核にチャンネル中の電子スピンが効果的に転写される。それゆえ、上記の構成による効果に加えて、チャンネル中の原子が効率よくメモリ情報を保持することができるという効果を奏する。

また、本発明に係るメモリセルは、上記の構成に加えて、上記チャンネルが、ＧａＡｓ系の同位体による半導体ヘテロ構造により構成されていることを特徴としている。

上記の構成により、上記チャンネルが、ＧａＡｓ系の同位体による半導体ヘテロ構造により構成されている。したがって、⁶⁹Ｇａ、⁷¹Ｇａ、⁷⁵Ａｓは、原子当たりの核スピンの全角運動量が、ｈ／２π（ｈはプランク定数、πは円周率）を単位とするといずれも３／２であるので、その分、その原子の原子核にチャンネル中の電子スピンが効果的に転写される。それゆえ、上記の構成による効果に加えて、チャンネル中の原子が効率よくメモリ情報を保持することができるという効果を奏する。

また、本発明に係るメモリセルは、上記の構成に加えて、上記チャンネルが、ＩｎＧａＡｓ系の同位体による半導体ヘテロ構造により構成されていることを特徴としている。

上記の構成により、上記チャンネルが、ＩｎＧａＡｓ系の同位体による半導体ヘテロ構造により構成されている。したがって、¹¹³Ｉｎ、¹¹⁵Ｉｎは、原子当たりの核スピンの全角運動量が、ｈ／２π（ｈはプランク定数、πは円周率）を単位とするといずれも９／２であるので、その分、その原子の原子核にチャンネル中の電子スピンが効果的に転写される。それゆえ、上記の構成による効果に加えて、チャンネル中の原子が効率よくメモリ情報を保持することができるという効果を奏する。

また、本発明に係る情報処理回路は、メモリ情報を保持するメモリセルからメモリ情報を読み出す情報処理回路において、上記いずれかのメモリセルが保持するメモリ情報を、ホール効果によるホール電圧により検知するホール電圧端子を備えたことを特徴としている。

上記の構成により、上記メモリセルが保持するメモリ情報を、ホール効果によるホール電圧により検知する。したがって、より高性能な情報処理回路を実現することができるという効果を奏する。なお、上記ホール電圧端子と、アクティブ領域との間に、ゲートを設けてもよい。これにより、読み出しの高速化を図ることができる。

以上のように、本発明に係るメモリセルは、チャンネル中の核スピンに電子スピンを転写することによりメモリ情報を保持するスピントランジスタ構造を備えた構成である。これにより、より高性能なメモリセルを実現することができるという効果を奏する。

また、本発明に係る情報処理回路は、上記いずれかのメモリセルが保持するメモリ情報を、ホール効果によるホール電圧により検知するホール電圧端子を備えた構成である。これにより、より高性能な情報処理回路を実現することができるという効果を奏する。

図１および図２に、本形態のメモリセルの構造を模式的に示す。本形態に係るメモリセルは、ソース電極およびドレイン電極の少なくとも一方として強磁性電極を有している。図１は、Ｒ／Ｗ側強磁性コンタクトである強磁性電極１１から電子がチャンネルに流入する場合であり、図２は、ＶＭ側強磁性コンタクトである強磁性電極１５から電子がチャンネルに流入する場合である。２つの強磁性電極の強磁性体はお互いに反対向きに磁化されているものとする。電流の向きによって、注入される電子のスピンの向きが異なるので、お互いに逆の極性のホール電圧が発生する。このホール電圧を読み出せばよい。以下に、より詳しく述べる。

図１および図２に示すように、メモリセル１０において、強磁性電極１１を負側に印加すると、スピン偏極した電子１２がチャンネル１４に注入され、そのスピン状態がチャンネル１４中の原子の核スピン１３に転写される。これは以下による。すなわち、電気伝導に寄与している伝導帯中の電子状態がｓ状態であるため、この波動関数（ブロッホ状態）が半導体チャンネル部分を構成している結晶構造の原子核の波動関数と重なり、超微細相互作用を通して電子スピン１２が反転することがある。その際に、核スピン１３の一つが元の電子スピン１２の向きに反転する。これが繰り返されることにより、チャンネル１４中の核スピン１３に、注入された電子スピン１２の向きが転写される。核スピン１３の寿命は数十秒から数分あるので、それよりはるかに短い書き込み時間中に核スピン１３は次々に揃っていき、一定時間たつとその磁化は飽和する。読み出しモードで電流を流すと、流れる電流がその核スピン１３の作る局所磁場を感じてホール電圧が生じるので、読み出し端子（ホール電圧端子）の電圧に、核スピン１３の向きに応じた電圧が読み出されることになる。

具体的にどのように「１」／「０」の２値の情報を書き込み、読み出すのかについて述べる。ＶＭ端子である強磁性電極１５の電圧は、接地電圧（グラウンド）をとってもよいし、回路全体で用いる電圧範囲の中間電圧をとってもよい。中間電圧をとる理由は、書き込み時に、読み出し／書き込み（Ｒ／Ｗ）信号のハイレベル／ローレベル（Ｈ／Ｌ）に応じて、流す電流の向きを切り替える場合に、どちらの向きの場合も、ソース電極に強磁性体を用いて核スピン１３の向きをアップ（上向き）・ダウン（下向き）と変化させると、ホール電圧がＶＭ端子の電圧より高い場合と低い場合とがあるためである。

まず、ＶＭ端子の電圧として、回路全体で用いる電圧範囲の中間電圧をとった場合について、図３を用いて説明する。強磁性電極１１および強磁性電極１５は強磁性金属（Ferromagnetic metal）であり、ゲート電極１７、ホール電圧端子１８、ホール電圧端子１９は通常の金属である。

「１」を書き込みたいときは、Ｒ／Ｗ端子である強磁性電極１１をローレベルにすれば、電流は強磁性電極１５からチャンネル１４に向かって流れ込む。したがって、強磁性コンタクトである強磁性電極１１から、スピン偏極した電子がチャンネル１４に流れ込むことになり、チャンネル１４中の核スピン１３が揃い、局所磁場が発生する。このホール電圧を観測すれば、メモリセルに「１」が書き込まれていることがわかる。

「０」を書き込みたいときは、Ｒ／Ｗ端子である強磁性電極１１をハイレベルにすれば、電流は強磁性電極１１からチャンネル１４に向かって流れ込む。つまり、通常の強磁性コンタクトである強磁性電極１５から、スピン偏極した電子がチャンネル１４に流れ込むことになり、チャンネル１４中の核スピン１３が、「１」のときとは反対の向きに磁化され、ホール電圧は負になる。この負のホール電圧を観測すれば、メモリセルに「０」が書き込まれていることがわかる。

このようなやり方が有効であるためには、メモリセルあたり２つの強磁性コンタクトが必要であり、強磁性コンタクトである強磁性電極１１と強磁性電極１５の磁化を反対向きに設定する必要がある。

回路を簡単化してＶＭ端子として接地電圧をとる場合について図４を用いて説明する。

「１」を書き込みたいときは、上記のときと同じで、Ｒ／Ｗ端子である強磁性電極１１をローレベルにすれば、電流は強磁性電極１５からチャンネル１４に向かって流れ込む。したがって、強磁性コンタクトである強磁性電極１１から、スピン偏極した電子がチャンネル１４に流れ込むことになり、チャンネル１４中の核スピン１３が揃い、局所磁場が発生する。このホール電圧を観測すれば、メモリセルに「１」が書き込まれていることがわかる。

「０」を書き込みたいときは、Ｒ／Ｗ端子である強磁性電極１１をハイレベルにすれば、電流は強磁性コンタクトである強磁性電極１１からチャンネル１４に向かって流れ込む。つまり、通常のオーミック電極である強磁性電極１５から、スピン偏極した電子がチャンネル１４に流れ込むことになり、チャンネル１４中の核スピン１３はランダムに分布し、実効的に局所磁場は０になる。したがってホール電圧は発生しない。ホール電圧が０であることを観測すれば、メモリセルに「０」が書き込まれていることがわかる。

核スピンについて補足する。半導体としてシリコンを用いた場合、一般のシリコン基板に用いられるシリコン原子は、²⁸Ｓｉ（９２．２３％）、²⁹Ｓｉ（４．６７％）、³⁰Ｓｉ（３．１％）の同位元素が混ざっており、原子当たりの核スピンの全角運動量はそれぞれｈ／２πを単位として測って０、１／２、０である。ただしｈはプランク定数である。したがって、とくに細工をしなくとも、このような材料系を用いたＦＥＴ構造にすれば、４．６７％の原子の原子核にチャンネル中の電子スピンが転写される可能性を有する。このようなシリコン基板を用いた場合に、同位体元素を使い分けた半導体ヘテロ構造としてチャンネル部分に高い²⁸Ｓｉ含有率を実現すれば、効率よくチャンネル原子の核スピンの磁化が行えることになる。

上述のように本形態はソース電極およびドレイン電極の少なくとも一方として強磁性電極を有する構成であるが、強磁性電極を磁性半導体で置き換えてもこの動作原理はかわらず有効である。動作電圧に関してもショットキー障壁を介してスピン注入する場合と比べて低電圧動作が可能な点もメリットとなる。

半導体としてＧａＡｓ系の化合物半導体を用いた場合、ガリウム原子は、⁶⁹Ｇａ（６０．１１％）、⁷¹Ｇａ（３９．８９％）の同位元素が混ざっており、原子当たりの核スピンの全角運動量はそれぞれｈ／２πを単位として測って３／２である。また砒素原子は、⁷⁵Ａｓ（１００％）で原子当たりの核スピンの全角運動量はｈ／２πを単位として測って３／２である。したがって、とくに細工をしなくとも、このような材料系を用いたＦＥＴ構造にすれば、チャンネル中のすべての原子核にチャンネル中の電子スピンが転写される可能性を有する。

半導体としてＩｎＧａＡｓ系の狭ギャップ半導体を用いた場合について考えると、インジウム原子は、¹¹³Ｉｎ（４．２９％）、¹¹⁵Ｉｎ（９５．７１％）の同位元素が混ざっており、原子当たりの核スピンの全角運動量はｈ／２πを単位として測ってどちらも９／２である。したがって、ＧａＡｓ系の場合と同様に、とくに細工をしなくとも、このような材料系を用いたＦＥＴ構造にすれば、チャンネル中のすべての原子核にチャンネル中の電子スピンが転写される可能性を有する。

回路方式としては、読み出し端子とアクティブ領域との間にゲートを設けることも可能である。これは、読み出し線に寄生する付加容量を減らすことになるため、読み出し動作をより高速化することに寄与する。ＶＭ端子の電圧を回路全体で用いる電圧範囲の中間電圧にとる理由は、書き込み時に流す電流の向きをＲ／Ｗ信号のハイレベル／ローレベルに応じて切り替えるためである。

リフレッシュについて補足すると、チャンネル中の核スピンの緩和時間は数十秒から数分なので、このあいだにメモリ内容をリフレッシュする必要がある。つまり定期的に読み出し書き込みを繰り返す必要がある。このサイクルは長いので、例えば１０秒に一回１×１ギガビットのメモリを１ビットごとに順番にリフレッシュするとすれば、単純に計算すると、常に１０ナノ秒に１ビットずつリフレッシュし続けていなければならないことになる。

本発明は上述した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。すなわち、請求項に示した範囲で適宜変更した技術的手段を組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。

なお、本発明に係るメモリセル構造は、強磁性電極を有するスピントランジスタ構造を用いてチャンネル中の核スピンに電子スピンの情報を転写することにより情報を保持することをもってするメモリセル構造であるように構成してもよい。

また、本発明に係る回路方式は、強磁性電極を有するスピントランジスタ構造を用いてチャンネル中の核スピンに電子スピンの情報を転写することにより情報を保持することをもってするメモリの情報をホール効果によるホール電圧により検知するように構成してもよい。

また、本発明に係る回路方式は、強磁性電極を有するスピントランジスタ構造を用いてチャンネル中の核スピンに電子スピンの情報を転写することにより情報を保持することをもってするメモリの情報をホール効果によるホール電圧により検知する読み出し端子とアクティブ領域との間にゲートを設けて読み出しの高速化を図ることが可能なように構成してもよい。

また、本発明に係るメモリセル構造は、強磁性電極を有するスピントランジスタ構造を用いてチャンネル中の核スピンに電子スピンの情報を転写することにより情報を保持することをもってするメモリセル構造において、強磁性電極を磁性半導体に置き換えて注入電圧を低減させるように構成してもよい。

また、本発明に係るデバイス作製方法は、強磁性電極を有するスピントランジスタ構造を用いてチャンネル中の核スピンに電子スピンの情報を転写することにより情報を保持することをもってするメモリセル構造において、同位体による半導体ヘテロ構造を用いてチャンネル中のほとんどすべての原子の核スピンに電子スピンの情報を転写できる可能性を有するように構成してもよい。

種々の情報を記録再生する装置のような用途にも適用できる。

メモリセルの一構成例を示すＡ−Ａ’矢視断面図である。 メモリセルの一構成例を示すＡ−Ａ’矢視断面図である。 メモリセルの一構成例を示す平面図である。 メモリセルの一構成例を示す回路図である。

符号の説明

１０ メモリセル
１１ 強磁性電極
１２ 電子スピン
１３ 核スピン
１４ チャンネル
１５ 強磁性電極
１６ ゲート絶縁膜
１７ ゲート電極
１８ ホール電圧端子
１９ ホール電圧端子
２０ ＶＭ端子配線
２１ Ｒ／Ｗ端子配線
２２ Ａｄｄｒｅｓｓ端子配線
２３ ＲＥ端子配線

Claims (8)

1. メモリ情報を保持するメモリセルにおいて、
   チャンネル中の核スピンに電子スピンを転写することによりメモリ情報を保持するスピントランジスタ構造を備えたことを特徴とするメモリセル。
2. 上記スピントランジスタ構造がソース電極およびドレイン電極の少なくとも一方として強磁性電極を有することを特徴とする請求項１に記載のメモリセル。
3. 上記スピントランジスタ構造がソース電極およびドレイン電極の少なくとも一方として磁性半導体を有することを特徴とする請求項１に記載のメモリセル。
4. 上記チャンネルが、原子当たりの核スピンの全角運動量が０でない同位体を含有する半導体ヘテロ構造により構成されていることを特徴とする請求項１ないし３のいずれかに記載のメモリセル。
5. 上記チャンネルが、Ｓｉの同位体による半導体ヘテロ構造により構成されていることを特徴とする請求項４に記載のメモリセル。
6. 上記チャンネルが、ＧａＡｓ系の同位体による半導体ヘテロ構造により構成されていることを特徴とする請求項４に記載のメモリセル。
7. 上記チャンネルが、ＩｎＧａＡｓ系の同位体による半導体ヘテロ構造により構成されていることを特徴とする請求項４に記載のメモリセル。
8. メモリ情報を保持するメモリセルからメモリ情報を読み出す情報処理回路において、
   請求項１ないし７のいずれかに記載のメモリセルが保持するメモリ情報を、ホール効果によるホール電圧により検知するホール電圧端子を備えたことを特徴とする情報処理回路。

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