JP2006261477A - メモリおよびメモリの製造方法 - Google Patents

Abstract

【課題】小型化が可能なメモリを提供することである。
【解決手段】マスクＲＯＭ（メモリ）３０は、誘電率ε_１を有するＳｉＮ膜５を含む第１キャパシタ１１により構成された第１メモリセル１０と、ＳｉＮ膜５の誘電率ε_１よりも大きい誘電率ε_２を有するＳＢＴ膜４を含む第２キャパシタ２１により構成された第２メモリセル２０とを備えている。
【選択図】図２

Description

本発明は、メモリおよびメモリの製造方法に関し、特に、キャパシタを有するメモリおよびメモリの製造方法に関する。

従来、メモリとしては、基本的に読み出し専用であるとともに、電源を切ってもデータを保持可能なＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）と、任意のアドレスを指定して読み出しおよび書き込みを行うＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）とが知られている。また、ＲＯＭの一種として、製造段階でデータを記憶させるマスクＲＯＭが知られている（非特許文献１）。このマスクＲＯＭでは、１つのトランジスタからなるメモリセルがマトリックス状に配置されている。このマスクＲＯＭでのデータの記憶方法としては、たとえば、メモリセルを構成するトランジスタのゲート酸化膜の厚みを大きくすることにより、ゲート電極に電圧を印加しても常にトランジスタがオフ状態になるメモリセルと、ゲート酸化膜の厚みを小さくすることにより、ゲート電極に電圧を印加するとトランジスタがオン状態になるメモリセルとを形成することによって、２種類のデータを記憶させている。

堀田厚生著、「入門技術解説 半導体の基礎理論」、初版、株式会社技術評論社、平成１２年１２月２５日、ｐ．２０７

しかしながら、上記した従来のマスクＲＯＭのメモリセルを構成するトランジスタは、ゲート電極と、ゲート電極を水平方向に挟むように形成されるソース領域およびドレイン領域とを有するため、トランジスタの微細化には限界がある。その結果、従来では、ＲＯＭの小型化を図るのは困難であるという問題点があった。特に、近年では、マイコンの多機能化に伴い、多くのプログラムをＲＯＭに記憶させる必要があるため、ＲＯＭ領域の面積がマイコンチップ面積の６０％以上になるものも製品化されている。このため、ＲＯＭ領域の小型化の要望は高い。

この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、小型化が可能なメモリを提供することである。
この発明のもう一つの目的は、小型化が可能なメモリを容易に形成することが可能なメモリの製造方法を提供することである。

課題を解決するための手段および発明の効果

この発明の第１の局面によるメモリは、第１誘電率を有する第１誘電体を含む第１キャパシタにより構成された第１メモリセルと、第１誘電体の第１誘電率よりも大きい第２誘電率を有する第２誘電体を含む第２キャパシタにより構成された第２メモリセルとを備えている。

この発明の第１の局面によるメモリでは、上記のように、第１誘電率を有する第１誘電体を含む第１キャパシタにより構成された第１メモリセルと、第１誘電体の第１誘電率よりも大きい第２誘電率を有する第２誘電体を含む第２キャパシタにより構成された第２メモリセルとを設けることによって、第１メモリセルの第１キャパシタの静電容量を、第２メモリセルの第２キャパシタの静電容量よりも小さくすることができる。これにより、第１メモリセルの第１キャパシタと第２メモリセルの第２キャパシタとに同じ電圧を印加した場合に、第１キャパシタに蓄えられる電荷量と第２キャパシタの電荷量とを異ならせることができるので、第１キャパシタおよび第２キャパシタから異なる電流を出力させることができる。そして、この異なる電流に異なる２種類のデータを対応させれば、異なる２種類のデータを記憶させることが可能なメモリを実現することができる。また、第１メモリセルおよび第２メモリセルを、それぞれ、１つの第１キャパシタおよび１つの第２キャパシタにより構成することによって、垂直方向に配置された上下電極とその間に挟まれる誘電体膜とからなるキャパシタの平面積は、ゲート電極とそのゲート電極を水平方向に挟む一対のソース／ドレインとからなるトランジスタの平面積よりも小さいので、メモリセルをトランジスタにより構成する場合に比べて、メモリセルをより小型化することができる。その結果、メモリの小型化を図ることができる。また、第２誘電体を、第１誘電体の第１誘電率との差の大きい第２誘電率を有するように構成すれば、第２誘電体を含む第２キャパシタの静電容量と第１誘電体を含む第１キャパシタの静電容量との差を大きくすることができるので、データの読み出し時のマージン（許容差）を大きくすることができる。

上記第１の局面によるメモリにおいて、好ましくは、第１誘電体は、第１誘電体膜と、第１誘電体膜よりも誘電率が大きい第２誘電体膜とを含み、第２誘電体は、第２誘電体膜と同じ材料からなる第３誘電体膜を含む。このように構成すれば、第１誘電体が、第２誘電体膜と、第２誘電体膜よりも誘電率の小さい第１誘電体膜との積層構造になるので、第１誘電体の実効的な第１誘電率と、第２誘電体膜と同じ材料からなる第３誘電体膜により構成される第２誘電体の第２誘電率との差を大きくすることができる。これにより、第１メモリセルの第１キャパシタと第２メモリセルの第２キャパシタとの静電容量の差を大きくすることができるので、データの読み出し時のマージン（許容差）を大きくすることができる。

上記第１の局面によるメモリにおいて、好ましくは、第２誘電体膜は、第１誘電体膜の上に形成されている。このように構成すれば、第２誘電体膜を所定の製造条件で形成した場合に、第２誘電体膜を第１誘電体膜の下に形成する場合に比べて、第２誘電体膜の結晶化率が低下する。これにより、第１誘電体膜上に形成された第２誘電体膜の誘電率を、第２誘電体膜と同じ材料からなる第３誘電体膜の誘電率よりも小さくすることができる。このため、第２誘電体膜と第３誘電体膜とが同じ誘電率を有する場合に比べて、第１誘電体膜および第２誘電体膜を含む第１キャパシタの静電容量を、第３誘電体膜を含む第２キャパシタの静電容量に比べてより小さくすることができるので、第１メモリセルの第１キャパシタと第２メモリセルの第２キャパシタとの静電容量の差をより大きくすることができる。その結果、データの読み出し時のマージン（許容差）をより大きくすることができる。

上記第１の局面によるメモリにおいて、好ましくは、第２誘電体膜および第３誘電体膜は、ＳｒＢｉ_２Ｔａ_２Ｏ_９［ＳＢＴ］、（Ｂｉ，Ｌａ）_４Ｔｉ_３Ｏ_１２［ＢＬＴ］、Ｂｉ_４Ｔｉ_３Ｏ_１２［ＢＩＴ］、（Ｂａ，Ｓｒ）ＴｉＯ_３［ＢＳＴ］、および、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ_３［ＰＺＴ］からなるグループから選択される少なくとも１つの誘電体を含む。このように第２誘電体膜および第３誘電体膜を大きい誘電率を有するＳｒＢｉ_２Ｔａ_２Ｏ_９［ＳＢＴ］、（Ｂｉ，Ｌａ）_４Ｔｉ_３Ｏ_１２［ＢＬＴ］、Ｂｉ_４Ｔｉ_３Ｏ_１２［ＢＩＴ］、（Ｂａ，Ｓｒ）ＴｉＯ_３［ＢＳＴ］、または、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ_３［ＰＺＴ］により構成することによって、誘電率の小さい第１誘電体膜および誘電率の大きい第２誘電体膜からなる第１キャパシタの静電容量と、誘電率の大きい第３誘電体膜からなる第２キャパシタの静電容量との差をより大きくすることができる。

上記第１の局面によるメモリにおいて、好ましくは、第１誘電体膜は、シリコン窒化膜、シリコン酸化膜、シリコン窒化膜を主成分とする膜およびシリコン酸化膜を主成分とする膜からなるグループより選択される少なくとも１つの膜を含む。このように第１誘電体膜を小さい誘電率を有するシリコン窒化膜、シリコン酸化膜、シリコン窒化膜を主成分とする膜またはシリコン酸化膜を主成分とする膜により構成することによって、誘電率の小さい第１誘電体膜および誘電率の大きい第２誘電体膜からなる第１キャパシタの静電容量と、誘電率の大きい第３誘電体膜からなる第２キャパシタの静電容量との差をより大きくすることができる。

上記第１の局面によるメモリにおいて、好ましくは、互いに交差するようにマトリックス状に配置された複数の第１導電層および複数の第２導電層をさらに備え、第１キャパシタの第１誘電体および第２キャパシタの第２誘電体は、第１導電層と第２導電層とが交差する位置の第１導電層と第２導電層との間に配置されている。このように構成すれば、容易に、第１導電層と第２導電層との交差する位置に、１つのキャパシタからなるメモリセルがマトリックス状に配置されたメモリを実現することができる。

上記第１の局面によるメモリにおいて、好ましくは、第１メモリセルおよび第２メモリセルは、読み出し専用のメモリセルである。このように構成すれば、メモリの製造段階で記憶すべきデータに対応して第１キャパシタからなる第１メモリセルおよび第２キャパシタからなる第２メモリセルを形成することができるので、本発明のメモリをマスクＲＯＭとして使用することができる。

この発明の第２の局面によるメモリの製造方法は、第１電極上に第１誘電体膜を形成する工程と、第１電極上および第１誘電体膜上に、第１誘電体膜よりも誘電率の大きい第２誘電体膜を形成する工程と、第２誘電体膜上に第２電極を形成する工程とを備えている。

この発明の第２の局面によるメモリの製造方法では、上記のように、第１電極上に第１誘電体膜を形成した後、第１電極上および第１誘電体膜上に第１誘電体膜よりも誘電率の大きい第２誘電体膜を形成することによって、第１電極上に第１誘電体膜および第２誘電体膜が形成された部分の静電容量と、第１電極上に第２誘電体膜のみが形成された部分の静電容量とを異ならせることができる。これにより、第１誘電体膜および第２誘電体膜が形成された部分と、第２誘電体膜のみが形成された部分とに同じ電圧を印加した場合に、第１誘電体膜および第２誘電体膜が形成された部分に蓄えられる電荷量と第２誘電体のみが形成された部分に蓄えられる電荷量とを異ならせることができるので、第１誘電体膜および第２誘電体膜が形成された部分と第２誘電体膜のみが形成された部分とから互いに異なる電流を出力させることができる。そして、この異なる電流に異なる２種類のデータを対応させれば、異なる２種類のデータを記憶させることが可能なメモリを実現することができる。また、異なる２種類のデータを記憶させるメモリセルを、それぞれ、第１誘電体膜と第２誘電体膜とからなる１つのキャパシタおよび第２誘電体膜からなる１つのキャパシタにより構成することによって、垂直方向に配置された上下電極とその間に挟まれる誘電体膜とからなるキャパシタの平面積は、ゲート電極とそのゲート電極を水平方向に挟む一対のソース／ドレインとからなるトランジスタの平面積よりも小さいので、メモリセルをトランジスタにより構成する場合に比べて、メモリセルをより小型化することができる。その結果、小型化が可能なメモリを、容易に、形成することができる。また、上記第２の局面では、第１電極上および第１誘電体膜上に第２誘電体膜を形成することによって、第２誘電体膜を所定の条件下で形成すれば、第１誘電体膜上に形成される第２誘電体膜の部分の結晶化率が、第１電極上に形成される第２誘電体膜の部分の結晶化率に比べて低下するので、第１誘電体膜上に形成された第２誘電体膜の部分の誘電率を、第１電極上に形成された第２誘電体膜の部分の誘電率よりも小さくすることができる。これにより、第１電極上に第１誘電体膜および第２誘電体膜が形成された部分の静電容量を、第１電極上に第２誘電体膜のみが形成された部分の静電容量に比べてより小さくすることができるので、第１誘電体膜および第２誘電体膜が形成された部分と第２誘電体膜のみが形成された部分との静電容量の差をより大きくすることができる。これにより、データの読み出し時のマージン（許容差）を大きくすることができる。

以下、本発明を具体化した実施形態を図面に基づいて説明する。

（第１実施形態）
図１は、本発明の第１実施形態によるマスクＲＯＭ（メモリ）のメモリセルアレイを示した平面図である。図２は、図１の１００−１００線に沿った断面図である。図３は、第１実施形態によるマスクＲＯＭの２種類のメモリセルを構成するキャパシタの誘電体の誘電率および静電容量を説明するための概略図である。図４は、図２に示した各メモリセルを構成するキャパシタの電圧と電荷量との関係を示した相関図である。図１〜図４を参照して、本発明の第１実施形態によるマスクＲＯＭ３０の構造について説明する。

図２に示すように、本発明の第１実施形態によるマスクＲＯＭ３０では、シリコン基板１上に、絶縁膜２を介して、約１００ｎｍの厚みを有するＰｔからなる下部電極層３が形成されている。この下部電極層３は、図１のＸ方向に延びるとともに、Ｙ方向に所定の間隔を隔てて複数配置されている。また、下部電極層３の所定領域上には、約１２０ｎｍの厚みを有するＳｒＢｉ_２Ｔａ_２Ｏ_９膜（以下、ＳＢＴ膜という）４が形成されている。下部電極層３およびＳＢＴ膜４上には、ＳＢＴ膜４上の所定領域に開口部５ａを有し、約１２０ｎｍの厚みを有するＳｉＮ膜５が形成されている。また、ＳｉＮ膜５の開口部５ａを介してＳＢＴ膜４の上面に接触するように、約１００ｎｍの厚みを有するＰｔからなる上部電極層６が形成されている。また、ＳｉＮ膜５の所定領域上にも、上部電極層６が形成されている。この上部電極層６は、図１のＹ方向に延びるとともに、Ｘ方向に所定の間隔を隔てて複数形成されている。すなわち、この第１実施形態では、図１に示すように、複数の下部電極層３および複数の上部電極層６は、互いに直交するようにマトリックス状に配置されている。

ここで、第１実施形態では、下部電極層３と、上部電極層６と、下部電極層３および上部電極層６の間に配置されたＳｉＮ膜５とによって、第１メモリセル１０を構成する第１キャパシタ１１が形成されている。また、下部電極層３と、上部電極層６と、下部電極層３および上部電極層６の間に配置されたＳＢＴ膜４とによって、第２メモリセル２０を構成する第２キャパシタ２１が形成されている。つまり、第１実施形態では、図１に示すように、マトリックス状に配置された下部電極層３と上部電極層６とが直交する位置に、第１メモリセル１０または第２メモリセル２０が配置されている。なお、第１メモリセル１０および第２メモリセル２０の配置は、記憶されるデータによって決定される。そして、第１実施形態によるマスクＲＯＭ３０では、後述する製造プロセスにより製造段階で第１メモリセル１０および第２メモリセル２０が作り込まれる。なお、ＳｉＮ膜５は、本発明の「第１誘電体」の一例であり、ＳＢＴ膜４は、本発明の「第２誘電体」の一例である。また、下部電極層３は、本発明の「第１導電層」の一例であり、上部電極層６は、本発明の「第２導電層」の一例である。

次に、図３および図４を参照して、第１メモリセル１０を構成する第１キャパシタ１１のＳｉＮ膜５および第２メモリセル２０を構成する第２キャパシタ２１のＳＢＴ膜４の誘電率と、第１キャパシタ１１および第２キャパシタ２１の静電容量とについて説明する。第１メモリセル１０を構成する第１キャパシタ１１のＳｉＮ膜５の誘電率ε_１は、ＳｉＮの比誘電率ε_{１：ＳｉＮ}（＝７．４）と、真空の誘電率ε_０とを用いて、ε_１＝ε_{１：ＳｉＮ}×ε_０＝７．４×ε_０になる。また、第２メモリセル２０を構成する第２キャパシタ２１のＳＢＴ膜４の誘電率ε_２は、ＳＢＴ膜４の比誘電率ε_{２：ＳＢＴ}と真空の誘電率ε_０とを用いて、ε_２＝ε_{２：ＳＢＴ}×ε_０＝２００×ε_０になる。これにより、ＳＢＴ膜４の誘電率（２００×ε_０）の方が、ＳｉＮ膜５の誘電率（７．４×ε_０）よりも大きいことがわかる。

また、静電容量Ｃは、以下の式（１）により表される。
Ｃ＝ε×（Ｓ／ｄ） ・・・・・（１）
（ε：誘電率、Ｓ：キャパシタの電極の表面積、ｄ：誘電体の厚み）
ここで、図３に示すように、ＳｉＮ膜５の厚みｄ_１およびＳＢＴ膜４の厚みｄ_２は、共に１２０ｎｍであり、同じである。また、第１キャパシタ１１の電極の表面積Ｓ_１と第２キャパシタ２１の電極の表面積Ｓ_２とも同じであるとする。第１キャパシタ１１の静電容量Ｃ_１および第２キャパシタ２１の静電容量Ｃ_２は、上記式（１）より、それぞれ、Ｃ_１＝ε_１×（Ｓ_１／ｄ_１）およびＣ_２＝ε_２×（Ｓ_２／ｄ_２）になる。この場合、Ｓ_１＝Ｓ_２、ｄ_１＝ｄ_２であるので、Ｃ_１／Ｃ_２＝ε_１／ε_２＝７．４×ε_０／２００×ε_０＝７．４／２００になる。このように、第１実施形態では、誘電率ε_１を有するＳｉＮ膜５を含む第１キャパシタ１１の静電容量Ｃ_１は、誘電率ε_２を有するＳＢＴ膜４を含む第２キャパシタ２１の静電容量Ｃ_２の７．４／２００倍になるので、静電容量Ｃ_１と静電容量Ｃ_２との差が大きくなる。このような静電容量Ｃ_１および静電容量Ｃ_２を有する第１キャパシタ１１からなる第１メモリセル１０および第２キャパシタ２１からなる第２メモリセル２０のキャパシタ特性は、図４に示すようになる。

第１実施形態では、上記のように、誘電率ε_１（＝７．４×ε_０）を有するＳｉＮ膜５を含む第１キャパシタ１１により構成された第１メモリセル１０と、ＳｉＮ膜５の誘電率ε_１より大きい誘電率ε_２（＝２００×ε_０）を有するＳＢＴ膜４を含む第２キャパシタ２１により構成された第２メモリセル２０とを設けることによって、第１メモリセル１０の第１キャパシタ１１の静電容量Ｃ_１を、第２メモリセル２０の第２キャパシタ２１の静電容量Ｃ_２よりも小さくすることができる。これにより、第１メモリセル１０の第１キャパシタ１１と第２メモリセル２０の第２キャパシタ２１とに同じ電圧を印加した場合に、第１キャパシタ１１に蓄えられる電荷量と第２キャパシタ２１に蓄えられる電荷量とを異ならせることができるので、第１キャパシタ１１および第２キャパシタ２１から異なる電流を出力させることができる。たとえば、下部電極層３をフローティング状態にした後、上部電極層６に所定の電圧を印加すれば、第１メモリセル１０と第２メモリセル２０とで、下部電極層３に流れる電流を異ならせることができる。そして、この異なる電流に異なる２種類のデータを対応させれば、異なる２種類のデータを第１メモリセル１０および第２メモリセル２０に記憶させることが可能なマスクＲＯＭ３０を実現することができる。

また、第１実施形態では、第１メモリセル１０および第２メモリセル２０を、それぞれ、１つの第１キャパシタ１１および１つの第２キャパシタ２１により構成することによって、垂直方向に配置された下部電極層３および上部電極層６と、それらの間に配置されたＳｉＮ膜５（ＳＢＴ膜４）とからなる第１キャパシタ１１（第２キャパシタ２１）の表面積は、ゲート電極と、そのゲート電極を水平方向に挟む一対のソース／ドレイン領域とからなるトランジスタの表面積よりも小さいので、メモリセルをトランジスタにより構成する場合に比べて、第１メモリセル１０および第２メモリセル２０をより小型化することができる。その結果、マスクＲＯＭ３０の小型化を図ることができる。

また、第１実施形態では、第２キャパシタ２１を、第１キャパシタ１１を構成するＳｉＮ膜５の誘電率ε_１（＝７．４×ε_０）との差の大きい誘電率ε_２（＝２００×ε_０）を有するＳＢＴ膜４により構成しているので、ＳＢＴ膜４を含む第２キャパシタ２１の静電容量Ｃ_２とＳｉＮ膜５を含む第１キャパシタ１１の静電容量Ｃ_１との差を大きくすることができる。これにより、データの読み出し時のマージン（許容差）を大きくすることができる。

また、第１実施形態では、第１キャパシタ１１のＳｉＮ膜５および第２キャパシタ２１のＳＢＴ膜４を、マトリックス状に配置された下部電極層３と上部電極層６とが直交する位置の下部電極層３と上部電極層６との間に配置することによって、容易に、下部電極層３と上部電極層６との直交する位置に１つの第１キャパシタ１１からなる第１メモリセル１０および１つの第２キャパシタ２１からなる第２メモリセル２０がマトリックス状に配置されたマスクＲＯＭ３０を実現することができる。

次に、図５〜図１１を参照して、第１実施形態のマスクＲＯＭ３０の製造方法について説明する。

まず、図５に示すように、シリコン基板１上に絶縁膜２を形成する。そして、スパッタ法を用いて、絶縁膜２の全面上に約１００ｎｍの厚みを有するＰｔ膜を形成した後、そのＰｔ膜をフォトリソグラフィー技術とエッチング技術とを用いてパターニングする。これにより、図１に示したような所定の間隔を隔ててＸ方向に延びる複数のストライプ状の下部電極層３を形成する。

次に、図６に示すように、ゾルゲル法を用いて、下部電極層３および絶縁膜２上に、約１２０ｎｍの厚みを有するＳＢＴ膜４を形成する。ここで、ＳＢＴ膜４を形成する際には、仮焼成工程として、約２００℃で約５分間の熱処理を行った後、焼成工程として、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）法により約６００℃で約５分間の熱処理を行う。その後、ＳＢＴ膜４上の第２メモリセル２０が形成される領域にレジスト膜１２を形成する。

次に、図７に示すように、レジスト膜１２をマスクとして、ＳＢＴ膜４をエッチングすることにより、第２メモリセル２０が形成される領域以外のＳＢＴ膜４を除去する。その後、レジスト膜１２を除去する。

次に、図８に示すように、下部電極層３、ＳＢＴ膜４、および、絶縁膜２の全面を覆うように、約１２０ｎｍの厚みを有するＳｉＮ膜５を形成する。この後、第２メモリセル２０が形成される領域以外の領域を覆うようにレジスト膜１３を形成する。

次に、図９に示すように、レジスト膜１３をマスクとして、ＳｉＮ膜５をエッチングすることによって、ＳｉＮ膜５に開口部５ａを形成する。この後、レジスト膜１３を除去する。

次に、図１０に示すように、スパッタ法を用いて、ＳｉＮ膜５およびＳＢＴ膜４を覆うように、約１００ｎｍの厚みを有するＰｔ膜６ａを形成する。そして、Ｐｔ膜６ａの上部電極層６となる領域上に、レジスト膜１４を形成する。そして、レジスト膜１４をマスクとして、Ｐｔ膜６ａをエッチングする。

次に、図１１に示すように、下部電極層３と直交するＹ方向（図１参照）に延びる複数のストライプ状の上部電極層６を形成する。最後に、レジスト膜１４を除去することにより、図２に示したような第１実施形態のマスクＲＯＭ３０が完成される。

なお、上記した第１実施形態の製造プロセスにより、６インチウェハに作製したマスクＲＯＭ３０について、面内の１２点で第１キャパシタ１１および第２キャパシタ２１の静電容量のばらつきを測定した。その結果、第１キャパシタ１１および第２キャパシタ２１の静電容量のばらつきは、１５％程度であった。

（第２実施形態）
図１２は、本発明の第２実施形態によるマスクＲＯＭの断面図である。図１３は、第２実施形態によるマスクＲＯＭの２種類のメモリセルを構成するキャパシタの誘電体の誘電率および静電容量を説明するための概略図である。図１４は、図１２に示した各メモリセルを構成するキャパシタの電圧と電荷量との関係を示した相関図である。図１２〜図１４を参照して、本発明の第２実施形態によるマスクＲＯＭ６０の構成について説明する。

図１２に示すように、第２実施形態によるマスクＲＯＭ６０では、シリコン基板３１上に、絶縁膜３２を介して、約１００ｎｍの厚みを有するＰｔからなる下部電極層３３が形成されている。絶縁膜３２および下部電極層３３の全面を覆うように、約１２０ｎｍの厚みを有するＳｒＢｉ_２Ｔａ_２Ｏ_９膜（以下、ＳＢＴ膜という）３４が形成されている。このＳＢＴ膜３４は、第１メモリセル４０が形成される部分に位置するＳＢＴ膜３４ａと、第２メモリセル５０が形成される部分に位置するＳＢＴ膜３４ｂとからなるとともに、ＳＢＴ膜３４ａおよびＳＢＴ膜３４ｂは、同じ誘電率を有する。ＳＢＴ膜３４上の所定領域には、約２０ｎｍの厚みを有するＳｉＮ膜３５が形成されている。また、ＳＢＴ膜３４の上面の所定領域およびＳｉＮ膜３５の上面にそれぞれ接触するように、約１００ｎｍの厚みを有するＰｔからなる上部電極３６が所定の間隔を隔てて形成されている。なお、下部電極層３３および上部電極層３６は、図１に示した第１実施形態と同様、互いに直交するようにマトリックス状に配置されている。

ここで、第２実施形態では、下部電極層３３と、上部電極層３６と、下部電極層３３および上部電極層３６の間に配置されたＳＢＴ膜３４ａおよびＳｉＮ膜３５とによって、第１メモリセル４０を構成する第１キャパシタ４１が形成されている。また、下部電極層３３と、上部電極層３６と、下部電極層３３および上部電極層３６の間に配置されたＳＢＴ膜３４ｂとによって、第２メモリセル５０を構成する第２キャパシタ５１が形成されている。なお、ＳｉＮ膜３５は、本発明の「第１誘電体膜」の一例であり、ＳＢＴ膜３４ａは、本発明の「第２誘電体膜」の一例であり、ＳＢＴ膜３４ｂは、本発明の「第３誘電体膜」の一例である。

次に、図１３および図１４を参照して、第１メモリセル４０を構成する第１キャパシタ４１のＳＢＴ膜３４ａおよびＳｉＮ膜３５からなる２層の誘電体膜の実効的な誘電率ε_１および第２メモリセル５０を構成する第２キャパシタ５１のＳＢＴ膜３４ｂの誘電率ε_２について説明する。まず、第１メモリセル４０のＳＢＴ膜３４ａとＳｉＮ膜３５とからなる２層の誘電体膜の実効的な誘電率ε_１を求めるために、第１キャパシタ４１の静電容量Ｃ_１を求める。第１キャパシタ４１の静電容量Ｃ_１は、ＳｉＮ膜３５のみからなるキャパシタの静電容量Ｃ_{１：ＳｉＮ}と、ＳＢＴ膜３４ａのみからなるキャパシタの静電容量Ｃ_{１：ＳＢＴ}とを用いて、以下の式（２）により表される。
１／Ｃ_１＝（１／Ｃ_{１：ＳｉＮ}）＋（１／Ｃ_{１：ＳＢＴ}）
Ｃ_１＝（Ｃ_{１：ＳｉＮ}×Ｃ_{１：ＳＢＴ}）／（Ｃ_{１：ＳｉＮ}＋Ｃ_{１：ＳＢＴ}） ・・・（２）
ここで、図１３に示すように、第１メモリセル４０のＳＢＴ膜３４ａの厚みおよび比誘電率を、それぞれ、ｄ_{１：ＳＢＴ}およびε_{１：ＳＢＴ}とし、第１メモリセル４０のＳｉＮ膜３５の厚みおよび比誘電率を、それぞれ、ｄ_{１：ＳｉＮ}およびε_{１：ＳｉＮ}とし、第１キャパシタ４１の電極の表面積をＳ_１として、静電容量Ｃ_{１：ＳｉＮ}およびＣ_{１：ＳＢＴ}を上記式（１）から求める。その結果、Ｃ_{１：ＳｉＮ}＝ε_{１：ＳｉＮ}×ε_０×（Ｓ_１／ｄ_{１：ＳｉＮ}）、Ｃ_{１：ＳＢＴ}＝ε_{１：ＳＢＴ}×ε_０×（Ｓ_１／ｄ_{１：ＳＢＴ}）を得る。これらを上記式（２）に代入すると、次の式（３）になる。
Ｃ_１＝（ε_{１：ＳｉＮ}×ε_０×Ｓ_１／ｄ_{１：ＳｉＮ}）×（ε_{１：ＳＢＴ}×ε_０×Ｓ_１／ｄ_{１：ＳＢＴ}）
／｛（ε_{１：ＳｉＮ}×ε_０×Ｓ_１／ｄ_{１：ＳｉＮ}）＋（ε_{１：ＳＢＴ}×ε_０×Ｓ_１／ｄ_{１：ＳＢＴ}）｝
・・・（３）
そして、式（３）の右辺を整理すると、次の式（４）が導かれる。
Ｃ_１＝（ε_{１：ＳｉＮ}×ε_{１：ＳＢＴ}×ε_０）×Ｓ_１
／（ｄ_{１：ＳｉＮ}×ε_{１：ＳＢＴ}＋ｄ_{１：ＳＢＴ}×ε_{１：ＳｉＮ}） ・・・（４）
となる。ここで、図１３より、第１キャパシタ４１の誘電体膜の厚みをｄ_{１：ＳｉＮ}＋ｄ_{１：ＳＢＴ}とし、電極の表面積をＳ_１として、第１キャパシタ４１の静電容量Ｃ_１を上記式（１）から求める。その結果、Ｃ_１＝ε_１×Ｓ_１／（ｄ_{１：ＳｉＮ}＋ｄ_{１：ＳＢＴ}）を得る。これを上記式（４）の左辺に代入すると、次の式（５）になる。
ε_１×Ｓ_１／（ｄ_{１：ＳｉＮ}＋ｄ_{１：ＳＢＴ}）
＝（ε_{１：ＳｉＮ}×ε_{１：ＳＢＴ}×ε_０）×Ｓ_１
／（ｄ_{１：ＳｉＮ}×ε_{１：ＳＢＴ}＋ｄ_{１：ＳＢＴ}×ε_{１：ＳｉＮ}）
・・・（５）
そして、式（５）の両辺を整理して、誘電率ε_１を求めると、
ε_１＝（ε_{１：ＳｉＮ}×ε_{１：ＳＢＴ}）×（ｄ_{１：ＳｉＮ}＋ｄ_{１：ＳＢＴ}）×ε_０
／（ｄ_{１：ＳｉＮ}×ε_{１：ＳＢＴ}＋ｄ_{１：ＳＢＴ}×ε_{１：ＳｉＮ}） ・・・（６）
となる。ここで、ε_{１：ＳｉＮ}＝７．４、ε_{１：ＳＢＴ}＝２００、ｄ_{１：ＳｉＮ}＝２０ｎｍ、ｄ_{１：ＳＢＴ}＝１２０ｎｍを上記式（６）に代入すると、第１キャパシタ４１の実効的な誘電率ε_１は、ε_１＝４２×ε_０となる。

また、第２キャパシタ５１の誘電率ε_２は、ＳＢＴ膜３４ｂの比誘電率ε_{２：ＳＢＴ}（＝２００）と真空の誘電率ε_０とより、ε_２＝ε_{２：ＳＢＴ}×ε_０＝２００×ε_０となる。これにより、第２キャパシタ５１の誘電率ε_２（＝２００×ε_０）の方が、第１キャパシタ４１の誘電率ε_１（＝４２×ε_０）よりも大きいことがわかる。

また、第２キャパシタ５１の誘電率ε_２＝ε_{２：ＳＢＴ}×ε_０、ＳＢＴ膜３４ｂの厚みｄ_{２：ＳＢＴ}および電極の表面積Ｓ_２を上記式（１）に代入して、第２キャパシタ５１の静電容量Ｃ_２を求めると、次の式（７）になる。
Ｃ_２＝ε_{２：ＳＢＴ}×ε_０×（Ｓ_２／ｄ_{２：ＳＢＴ}） ・・・（７）

ここで、この第２実施形態では、ＳＢＴ膜３４ａおよびＳＢＴ膜３４ｂは、同じ材質（ＳＢＴ）からなり、かつ、同じＰｔからなる下部電極層３３上に形成されているので、ＳＢＴ膜３４ａの誘電率ε_{１：ＳＢＴ}とＳＢＴ膜３４ｂの誘電率ε_{２：ＳＢＴ}とは等しく、ε_{１：ＳＢＴ}＝ε_{２：ＳＢＴ}の関係になる。また、ＳＢＴ膜３４ａの厚みｄ_{１：ＳＢＴ}とＳＢＴ膜３４ｂの厚みｄ_{２：ＳＢＴ}とは等しく、ｄ_{１：ＳＢＴ}＝ｄ_{２：ＳＢＴ}＝１２０ｎｍの関係になる。また、第１キャパシタ４１の電極の表面積Ｓ_１と第２キャパシタ５１の電極の表面積Ｓ_２とを等しいとすると、Ｓ_１＝Ｓ_２となる。これらの関係を上記（７）に適用すると、次の式（８）が得られる。
Ｃ_２＝ε_{２：ＳＢＴ}×ε_０×（Ｓ_２／ｄ_{２：ＳＢＴ}）
＝ε_{１：ＳＢＴ}×ε_０×（Ｓ_１／ｄ_{１：ＳＢＴ}）＝Ｃ_{１：ＳＢＴ} ・・・（８）
上記式（８）より、第２キャパシタ５１の静電容量Ｃ_２は、第１キャパシタ４１のＳＢＴ膜３４ａ部分の静電容量Ｃ_{１：ＳＢＴ}と等しくなることがわかる。したがって、第２キャパシタ５１の静電容量Ｃ_２と第１キャパシタ４１の静電容量Ｃ_１との差（Ｃ_２−Ｃ_１）は、上記式（８）と式（２）とから、以下の式（９）のようになる。
Ｃ_２−Ｃ_１＝Ｃ_{１：ＳＢＴ}−｛（Ｃ_{１：ＳｉＮ}×Ｃ_{１：ＳＢＴ}）／（Ｃ_{１：ＳｉＮ}＋Ｃ_{１：ＳＢＴ}）｝
＝Ｃ_{１：ＳＢＴ} ^２／（Ｃ_{１：ＳｉＮ}＋Ｃ_{１：ＳＢＴ}）＞０ ・・・（９）

上記式（９）より、Ｃ_２＞Ｃ_１となることがわかる。これにより、ＳＢＴ膜３４ａおよびＳｉＮ膜３５を含む第１キャパシタ４１からなる第１メモリセル４０およびＳＢＴ膜３４ｂを含む第２キャパシタ５１からなる第２メモリセル５０のキャパシタ特性は、図１４に示すようになる。

この第２実施形態では、第１キャパシタ４１の誘電体膜をＳＢＴ膜３４ａとＳｉＮ膜３５との２層構造にすることにより、第１キャパシタ４１の誘電率ε_１（＝４２×ε_０）を、第１キャパシタ４１のＳＢＴ膜３４ａと同じ材料および同じ誘電率からなるＳＢＴ膜３４ｂの１層により構成される第２キャパシタ５１の誘電率ε_２（＝２００×ε_０）よりも小さくすることができる。これにより、第１メモリセル４０の第１キャパシタ４１の静電容量Ｃ_１と、第２メモリセル５０の第２キャパシタ５１の静電容量Ｃ_２とを異ならせることができるので、容易に、２種類のデータを記憶可能なマスクＲＯＭ６０を実現することができる。

ここで、上記第２キャパシタ５１の静電容量Ｃ_２＝ε_{２：ＳＢＴ}×ε_０×（Ｓ_２／ｄ_{２：ＳＢＴ}）と、上記式（４）から得られる第１キャパシタ４１の静電容量Ｃ_１とを用いて、静電容量の差（Ｃ_２−Ｃ_１）を求めると、静電容量の差（Ｃ_２−Ｃ_１）は、以下の式（１０）によっても表される。
Ｃ_２−Ｃ_１＝（ε_{２：ＳＢＴ}×ε_０×Ｓ_２／ｄ_{２：ＳＢＴ}）
−（ε_{１：ＳｉＮ}×ε_{１：ＳＢＴ}×ε_０×Ｓ_１）／（ｄ_{１：ＳｉＮ}×ε_{１：ＳＢＴ}＋ｄ_{１：ＳＢＴ}×ε_{１：ＳｉＮ}） ・・・（１０）
また、この式（１０）を、上記したε_{１：ＳＢＴ}＝ε_{２：ＳＢＴ}、ｄ_{１：ＳＢＴ}＝ｄ_{２：ＳＢＴ}、および、Ｓ_１＝Ｓ_２の関係を用いて整理すると、次の式（１１）になる。
Ｃ_２−Ｃ_１＝（ε_{１：ＳＢＴ} ^２×ε_０×Ｓ_１×ｄ_{１：ＳｉＮ}）
／ｄ_{１：ＳＢＴ}×（ε_{１：ＳＢＴ}×ｄ_{１：ＳｉＮ}＋ε_{１：ＳｉＮ}×ｄ_{１：ＳＢＴ}）＞０
・・・（１１）
また、上記式（１１）の右辺の分母分子をε_{１：ＳＢＴ}で割って、整理すると、以下の式（１２）が得られる。
Ｃ_２−Ｃ_１＝（ε_{１：ＳＢＴ}×ε_０×Ｓ_１×ｄ_{１：ＳｉＮ}）
／ｄ_{１：ＳＢＴ}×｛ｄ_{１：ＳｉＮ}＋（ε_{１：ＳｉＮ}／ε_{１：ＳＢＴ}）×ｄ_{１：ＳＢＴ}｝
・・・（１２）
上記式（１２）から明らかなように、ε_{１：ＳＢＴ}が大きければ大きいほど、式（１２）の右辺の分子は大きくなる。その一方、ε_{１：ＳＢＴ}が大きければ大きいほど、式（１２）の右辺の分母の（ε_{１：ＳｉＮ}／ε_{１：ＳＢＴ}）は０に近づき、分母は一定値（＝ｄ_{１：ＳＢＴ}×ｄ_{１：ＳｉＮ}）に近づく。すなわち、ε_{１：ＳＢＴ}が大きければ大きいほど、第１キャパシタ４１と第２キャパシタ５１との静電容量の差である（Ｃ_２−Ｃ_１）が大きくなることがわかる。第２実施形態では、第１キャパシタ４１および第２キャパシタ５１が、大きい比誘電率ε_{１：ＳＢＴ}＝ε_{２：ＳＢＴ}（＝２００）を有するＳＢＴ膜３４（３４ａ、３４ｂ）を含んでいるので、第１キャパシタ４１と第２キャパシタ５１との静電容量の差である（Ｃ_２−Ｃ_１）を大きくすることができる。さらに、上記した式（１１）から明らかなように、ε_{１：ＳｉＮ}が小さければ小さいほど、式（１１）の右辺の分母が小さくなるので、第１キャパシタ４１と第２キャパシタ５１との静電容量の差である（Ｃ_２−Ｃ_１）は大きくなる。第２実施形態では、第１キャパシタ４１が、小さい比誘電率ε_{１：ＳｉＮ}（＝７．４）を有するＳｉＮ膜３５を含んでいるので、第１キャパシタ４１と第２キャパシタ５１との静電容量の差である（Ｃ_２−Ｃ_１）を大きくすることができる。これにより、データ読み出し時のマージン（許容差）を大きくすることができる。

次に、図１５〜図１９を参照して、第２実施形態のマスクＲＯＭ６０の製造方法について説明する。

まず、第１実施形態の製造方法と同様の工程により、シリコン基板３１上に絶縁膜３２および約１００ｎｍの厚みを有するＰｔからなる下部電極層３３を形成する。その後、図１５に示すように、ゾルゲル法を用いて、絶縁膜３２および下部電極層３３の全面を覆うように、約１２０ｎｍの厚みを有するＳＢＴ膜３４を形成する。ここで、ＳＢＴ膜３４を形成する際には、仮焼成工程として、約２００℃で５分間の熱処理を行った後、焼成工程として、ＲＴＡ法により約６００℃で約５分間の熱処理を行う。このＳＢＴ膜３４は、第１メモリセル４０が形成される部分に位置するＳＢＴ膜３４ａと第２メモリセル５０が形成される部分に位置するＳＢＴ膜３４ｂとを構成する。

次に、図１６に示すように、ＳＢＴ膜３４上の全面を覆うように、約２０ｎｍの厚みを有するＳｉＮ膜３５を形成する。その後、ＳｉＮ膜３５上の第１メモリセル４０が形成される領域にレジスト膜４２を形成する。

次に、図１７に示すように、レジスト膜４２をマスクとして、ＳｉＮ膜３５をエッチングすることにより、第１メモリセル４０が形成される部分に位置するＳＢＴ膜３４ａ上の領域以外のＳｉＮ膜３５を除去する。その後、レジスト膜４２を除去する。

次に、図１８に示すように、ＳＢＴ膜３４およびＳｉＮ膜３５の全面を覆うように、約１００ｎｍの厚みを有するＰｔ膜３６ａを形成する。そして、Ｐｔ膜３６ａの上部電極層３６となる領域上に、レジスト膜４３を形成する。そして、レジスト膜４３をマスクとして、Ｐｔ膜３６ａをエッチングすることによって、図１９に示すように、下部電極層３３と直交するストライプ状の上部電極層３６を形成する。最後に、レジスト膜４３を除去することにより、図１２に示したような第２実施形態のマスクＲＯＭ６０が完成される。

この第２実施形態のマスクＲＯＭ６０の製造方法では、ＳＢＴ膜３４（３４ａ、３４ｂ）のパターニングを行う必要がないので、その分、マスクＲＯＭ６０の製造プロセスを簡略化することができる。また、ＳＢＴ膜３４にパターニングを行う必要がないので、エッチング工程の際に、ＳＢＴ膜３４が受けるエッチングダメージを防ぐことができる。これにより、ＳｉＮ膜５とＳＢＴ膜４との両方がパターニング（エッチング）される上記第１実施形態に比べて、第１キャパシタ４１および第２キャパシタ５１の静電容量のばらつきを低減することができる。

（第３実施形態）
図２０は、本発明の第３実施形態によるマスクＲＯＭの断面図である。図２１は、第３実施形態によるマスクＲＯＭの２種類のメモリセルを構成するキャパシタの誘電体の誘電率および静電容量を説明するための概略図である。図２２は、図２０に示した各メモリセルを構成するキャパシタの電圧と電荷量との関係を示した相関図である。図２０〜図２２を参照して、本発明の第３実施形態によるマスクＲＯＭ９０の構成について説明する。

図２０に示すように、第３実施形態によるマスクＲＯＭ９０では、シリコン基板６１上に、絶縁膜６２を介して、約１００ｎｍの厚みを有するＰｔからなる下部電極層６３が形成されている。下部電極層６３の所定領域上には、約２０ｎｍの厚みを有するＳｉＮ膜６４が形成されている。絶縁膜６２、下部電極層６３、および、ＳｉＮ膜６４の全面を覆うように、ＳｒＢｉ_２Ｔａ_２Ｏ_９膜（以下、ＳＢＴ膜という）６５が形成されている。このＳＢＴ膜６５は、第１メモリセル７０が形成される部分に位置するＳＢＴ膜６５ａと、第２メモリセル８０が形成される部分に位置するＳＢＴ膜６５ｂとからなる。また、ＳＢＴ膜６５上には、約１００ｎｍの厚みを有するＰｔからなるストライプ状の上部電極層６６が形成されている。なお、下部電極層６３および上部電極層６６は、図１に示した第１実施形態と同様、互いに直交するようにマトリックス状に配置されている。

ここで、第３実施形態では、下部電極層６３と、上部電極層６６と、下部電極層６３および上部電極層６６の間に配置されたＳｉＮ膜６４およびＳＢＴ膜６５ａとによって、第１メモリセル７０を構成する第１キャパシタ７１が形成されている。また、下部電極層６３と、上部電極層６６と、下部電極層６３および上部電極層６６の間に配置されたＳＢＴ膜６５ｂとによって、第２メモリセル８０を構成する第２キャパシタ８１が形成されている。

この第３実施形態において、本願発明者は、後述する製造プロセスにおいて、Ｐｔからなる下部電極層６３上に形成されたＳＢＴ膜６５ｂの結晶化率に比べて、ＳｉＮ膜６４上に形成されたＳＢＴ膜６５ａの結晶化率が低下することを見い出した。すなわち、ＳｉＮ膜６４上に形成された第１メモリセル７０のＳＢＴ膜６５ａの比誘電率ε_{１：ＳＢＴ}（＝４５）は、下部電極層６３上に直接形成された第２メモリセル８０のＳＢＴ膜６５ｂの比誘電率ε_{２：ＳＢＴ}（＝２００）に比べて、大きく低下することを見い出した。なお、ＳｉＮ膜６４は、本発明の「第１誘電体膜」の一例であり、ＳＢＴ膜６５ａは、本発明の「第２誘電体膜」の一例であり、ＳＢＴ膜６５ｂは、本発明の「第３誘電体膜」の一例である。

次に、図２１および図２２を参照して、第１メモリセル７０を構成する第１キャパシタ７１のＳＢＴ膜６５ａおよびＳｉＮ膜６４からなる２層の誘電体膜の実効的な誘電率ε_１および第２メモリセル８０を構成する第２キャパシタ８１のＳＢＴ膜６５ｂの誘電率ε_２について説明する。ここで、第１キャパシタ７１は、第２実施形態の第１キャパシタ４１と同様に、ＳｉＮ膜６４とＳＢＴ膜６５ａとの２層構造からなるので、第２実施形態において求めた上記式（６）から第１キャパシタ７１の実効的な誘電率ε_１を求めることができる。したがって、上記式（６）にε_{１：ＳｉＮ}＝７．４、ε_{１：ＳＢＴ}＝４５、ｄ_{１：ＳｉＮ}＝２０ｎｍ、ｄ_{１：ＳＢＴ}＝１２０ｎｍを代入して第１キャパシタ７１の実効的な誘電率ε_１を計算すると、ε_１＝２６×ε_０となる。また、第２キャパシタ８１の誘電率ε_２は、ＳＢＴ膜６５ｂの比誘電率ε_{２：ＳＢＴ}（＝２００）と真空の誘電率ε_０より、ε_２＝ε_{２：ＳＢＴ}×ε_０＝２００×ε_０である。これにより、第１キャパシタ７１の有する誘電率ε_１（＝２６×ε_０）は、第２キャパシタ８１の有する誘電率ε_２（＝２００×ε_０）よりも小さくなることがわかる。また、この第３実施形態の第１キャパシタ７１の実効的な誘電率ε_１（＝２６×ε_０）は、上記した第２実施形態の第１キャパシタ４１の実効的な誘電率ε_１（＝４２×ε_０）よりも小さくなることがわかる。

ここで、第３実施形態による第１キャパシタ７１の誘電率ε_１、厚みｄ_{１：ＳｉＮ}＋ｄ_{１：ＳＢＴ}、および、電極の表面積Ｓ_１を上記式（１）に代入して、第１キャパシタ７１の静電容量Ｃ_１を求める。その結果、Ｃ_１＝ε_１×Ｓ_１／（ｄ_{１：ＳｉＮ}＋ｄ_{１：ＳＢＴ}）となる。また、第２キャパシタ８１の誘電率ε_２、ＳＢＴ膜６５ｂの厚みｄ_{２：ＳＢＴ}、および、電極の表面積Ｓ_２を上記式（１）に代入して、第２キャパシタ８１の静電容量Ｃ_２を求める。その結果、Ｃ_２＝ε_２×Ｓ_２／ｄ_{２：ＳＢＴ}となる。これらの静電容量Ｃ_１および静電容量Ｃ_２を用いると、静電容量の差（Ｃ_２−Ｃ_１）は、以下の式（１３）のようになる。
Ｃ_２−Ｃ_１＝（ε_２×Ｓ_２／ｄ_{２：ＳＢＴ}）−｛ε_１×Ｓ_１／（ｄ_{１：ＳｉＮ}＋ｄ_{１：ＳＢＴ}）｝
・・・（１３）
また、第１キャパシタ７１および第２キャパシタ８１の電極の表面積の関係Ｓ_１＝Ｓ_２と、ＳＢＴ膜６５ａおよびＳＢＴ膜６５ｂの厚みの関係ｄ_{１：ＳＢＴ}＝ｄ_{２：ＳＢＴ}とを用いて、上記式（１３）を整理すると、次の式（１４）が得られる。
Ｃ_２−Ｃ_１＝｛ε_２×ｄ_{１：ＳｉＮ}＋（ε_２−ε_１）×ｄ_{１：ＳＢＴ}｝×Ｓ_１
／｛ｄ_{１：ＳＢＴ}（ｄ_{１：ＳｉＮ}＋ｄ_{１：ＳＢＴ}）｝ ・・・（１４）
式（１４）中の、ε_２（＝２００×ε_０）は、ε_１（＝２６×ε_０）よりも大きいので、Ｃ_２−Ｃ_１＞０となる。この結果、第１キャパシタ７１の静電容量Ｃ_１が、第２キャパシタ８１の静電容量Ｃ_２よりも小さくなることがわかる。これにより、ＳｉＮ膜６４およびＳＢＴ膜６５ａを含む第１キャパシタ７１からなる第１メモリセル７０およびＳＢＴ膜６５ｂを含む第２キャパシタ８１からなる第２メモリセル８０のキャパシタ特性は、図２２に示すようになる。

この第３実施形態では、ＳＢＴ膜６５ａをＳｉＮ膜６４上に形成することにより、下部電極層６３上に形成されたＳＢＴ膜６５ｂの結晶化率に比べて、ＳＢＴ膜６５ａの結晶化率が低下するので、第１メモリセル７０のＳＢＴ膜６５ａの比誘電率ε_{１：ＳＢＴ}（＝４５）を第２メモリセル８０のＳＢＴ膜６５ｂの比誘電率ε_{２：ＳＢＴ}（＝２００）よりも小さくすることができる。これにより、ＳＢＴ膜３４ａとＳＢＴ膜３４ｂとが同じ比誘電率（＝２００）を有する第２実施形態に比べて、第１メモリセル７０の第１キャパシタ７１の静電容量Ｃ_１を、第２メモリセル８０の第２キャパシタ８１の静電容量Ｃ_２よりもより小さくすることができるので、第１メモリセル７０の第１キャパシタ７１と第２メモリセル８０の第２キャパシタ８１との静電容量の差をより大きくすることができる。これにより、第３実施形態では、データの読み出し時のマージン（許容差）を第２実施形態よりも大きくすることができる。

次に、図２３〜図２７を参照して、第３実施形態のマスクＲＯＭ９０の製造方法について説明する。

まず、第１実施形態の製造方法と同様の工程により、シリコン基板６１上に絶縁膜６２および約１００ｎｍの厚みを有するＰｔからなる下部電極層６３を形成する。この図２３に示すように、絶縁膜６２および下部電極層６３の全面を覆うように約２０ｎｍの厚みを有するＳｉＮ膜６４を形成する。この後、ＳｉＮ膜６４上の第１メモリセル７０が形成される領域に、レジスト膜７２を形成する。

次に、図２４に示すように、レジスト膜７２をマスクとして、ＳｉＮ膜６４をエッチングすることにより、第１メモリセル７０が形成される領域以外のＳｉＮ膜６４を除去する。その後、レジスト膜７２を除去する。

次に、図２５に示すように、ゾルゲル法を用いて、ＳｉＮ膜６４、絶縁膜６２、および、下部電極層６３の全面上に約１２０ｎｍの厚みを有するＳＢＴ膜６５を形成する。ここで、ＳＢＴ膜６５を形成する際には、仮焼成工程として、約２００℃で５分間の熱処理を行った後、焼成工程として、ＲＴＡ法により約６００℃で５分間の熱処理を行う。ここで、本願発明者は、Ｐｔからなる下部電極層６３上に形成された後約６００℃で焼成されたＳＢＴ膜６５ｂの結晶化率に比べて、ＳｉＮ膜６４上に形成された後約６００℃で焼成されたＳＢＴ膜６５ａの結晶化率が低下することを見い出した。すなわち、ＳｉＮ膜６４上に形成された第１メモリセル７０のＳＢＴ膜６５ａの比誘電率ε_{１：ＳＢＴ}（＝４５）は、下部電極層６３上に形成された第２メモリセル８０のＳＢＴ膜６５ｂの比誘電率ε_{２：ＳＢＴ}（＝２００）に比べて、大きく低下することを見い出した。

次に、図２６に示すように、ＳＢＴ膜６５上の全面を覆うように約１００ｎｍの厚みを有するＰｔ膜６６ａをスパッタ法により形成した後、Ｐｔ膜６６ａ上の上部電極層６６となる領域にレジスト膜７３を形成する。そして、レジスト膜７３をマスクとして、Ｐｔ膜６６ａをエッチングすることによって、図２７に示すような、上部電極層６６を形成する。最後に、レジスト膜７３を除去して、図２０に示したような第３実施形態のマスクＲＯＭ９０が完成される。なお、上記した第３実施形態の製造プロセスにおいて、下部電極層６３は、本発明の請求項８の「第１電極」の一例であり、上部電極層６６は、本発明の請求項８の「第２電極」の一例であり、ＳｉＮ膜６４は、本発明の請求項８の「第１誘電体膜」の一例であり、ＳＢＴ膜６５は、本発明の請求項８の「第２誘電体膜」の一例である。

この第３実施形態のマスクＲＯＭ９０の製造方法では、上記第２実施形態と同様に、ＳＢＴ膜６５のパターニングを行う必要がないので、その分、マスクＲＯＭ９０の製造プロセスを簡略化することができるとともに、エッチング工程の際にＳＢＴ膜６５が受けるエッチングダメージを防ぐことができる。これにより、第１キャパシタ７１および第２キャパシタ８１の静電容量のばらつきを低減することができる。具体的には、第３実施形態の製造プロセスにより６インチウェハに作製したマスクＲＯＭ９０について、面内の１２点で第１キャパシタ７１および第２キャパシタ８１の静電容量のばらつきを測定した。その結果、第１キャパシタ７１および第２キャパシタ８１の静電容量のばらつきは、５％以下であった。これにより、上記第１実施形態のキャパシタの静電容量の約１５％のばらつきに比べて、低減されていることがわかる。また、ＳｉＮ膜６４をＳＢＴ膜６５よりも先に形成することにより、ＳＢＴ膜３４をＳｉＮ膜３５よりも先に形成する第２実施形態と異なり、ＳｉＮ膜６４のエッチング時に、ＳＢＴ膜６５がエッチングダメージを受けることがない。これにより、第３実施形態では、第２実施形態に比べて、第１キャパシタ７１および第２キャパシタ８１の静電容量のばらつきをより抑制することができると考えらる。

なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。

たとえば、上記実施形態では、誘電率の高い誘電体膜の材料として、ＳＢＴを用いた例を示したが、本発明はこれに限らず、（Ｂｉ，Ｌａ）_４Ｔｉ_３Ｏ_１２［ＢＬＴ］、Ｂｉ_４Ｔｉ_３Ｏ_１２［ＢＩＴ］、（Ｂａ，Ｓｒ）ＴｉＯ_３［ＢＳＴ］、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ_３［ＰＺＴ］およびこれらに準ずる誘電体からなるグループから選択することができる。また、第２実施形態および第３実施形態においては、第１メモリセルおよび第２メモリセルに用いられる誘電率の高い誘電体膜として、同じ材料（ＳＢＴ膜）からなる誘電体膜を用いたが、本発明はこれに限らず、第１メモリセルに適用される誘電率の高い誘電体膜と第２メモリセルに適用される誘電率の高い誘電体膜とを異なる材料により構成してもよい。

また、上記実施形態では、誘電率の低い誘電体膜の材料として、ＳｉＮ膜（シリコン窒化膜）を用いた例を示したが、本発明はこれに限らず、誘電率の低い誘電体膜としては、シリコン窒化膜以外に、シリコン酸化膜、シリコン窒化膜を主成分とする膜、シリコン酸化膜を主成分とする膜およびこれらに準ずる誘電体からなるグループから選択することができる。

また、上記第２および第３実施形態では、ＳＢＴ膜をパターニングしない例を示したが、ＳＢＴ膜をパターニングしてもよい。このように構成することにより、寄生容量の増加を抑制することができる。

また、上記実施形態では、ＳＢＴ膜の焼成工程において、ＲＴＡ法により、約６００℃で熱処理する例を示したが、熱処理の温度は６００℃に限定されるものではない。特に、第３実施形態においては、約３００℃〜約６００℃の範囲における熱処理によって、ＳｉＮ膜上に形成される第１キャパシタのＳＢＴ膜の誘電率ε_{１：ＳＢＴ}と下部電極層上に形成される第２キャパシタのＳＢＴ膜の誘電率ε_{２：ＳＢＴ}とを、ε_{１：ＳＢＴ}＜ε_{２：ＳＢＴ}の関係になるようにすることができる。

本発明の第１実施形態によるマスクＲＯＭ（メモリ）のメモリセルアレイを示した平面図である。 図１の１００−１００線に沿った断面図である。 第１実施形態によるマスクＲＯＭの２種類のメモリセルを構成するキャパシタの誘電体の誘電率および静電容量を説明するための概略図である。 図２に示した各メモリセルを構成するキャパシタの電圧と電荷量との関係を示した相関図である。 図２に示したメモリの製造工程を説明する断面図である。 図２に示したメモリの製造工程を説明する断面図である。 図２に示したメモリの製造工程を説明する断面図である。 図２に示したメモリの製造工程を説明する断面図である。 図２に示したメモリの製造工程を説明する断面図である。 図２に示したメモリの製造工程を説明する断面図である。 図２に示したメモリの製造工程を説明する断面図である。 本発明の第２実施形態によるマスクＲＯＭの断面図である。 第２実施形態によるマスクＲＯＭの２種類のメモリセルを構成するキャパシタの誘電体の誘電率および静電容量を説明するための概略図である。 図１２に示した各メモリセルを構成するキャパシタの電圧と電荷量との関係を示した相関図である。 図１２に示したメモリの製造工程を説明する断面図である。 図１２に示したメモリの製造工程を説明する断面図である。 図１２に示したメモリの製造工程を説明する断面図である。 図１２に示したメモリの製造工程を説明する断面図である。 図１２に示したメモリの製造工程を説明する断面図である。 本発明の第３実施形態によるマスクＲＯＭの断面図である。 第３実施形態によるマスクＲＯＭの２種類のメモリセルを構成するキャパシタの誘電体の誘電率および静電容量を説明するための概略図である。 図２０に示した各メモリセルを構成するキャパシタの電圧と電荷量との関係を示した相関図である。 図２０に示したメモリの製造工程を説明する断面図である。 図２０に示したメモリの製造工程を説明する断面図である。 図２０に示したメモリの製造工程を説明する断面図である。 図２０に示したメモリの製造工程を説明する断面図である。 図２０に示したメモリの製造工程を説明する断面図である。

符号の説明

３、３３、６３ 下部電極層
６、３６、６６ 上部電極層
１０、４０、７０ 第１メモリセル
２０、５０、８０ 第２メモリセル
４、３４ａ、３４ｂ、６５ａ、６５ｂ ＳＢＴ膜
５、３５、６４ ＳｉＮ膜
１１、４１、７１ 第１キャパシタ
２１、５１、８１ 第２キャパシタ
３０、６０、９０ マスクＲＯＭ（メモリ）

Claims (8)

1. 第１誘電率を有する第１誘電体を含む第１キャパシタにより構成された第１メモリセルと、
   前記第１誘電体の第１誘電率よりも大きい第２誘電率を有する第２誘電体を含む第２キャパシタにより構成された第２メモリセルとを備えた、メモリ。
2. 前記第１誘電体は、第１誘電体膜と、前記第１誘電体膜よりも誘電率が大きい第２誘電体膜とを含み、
   前記第２誘電体は、前記第２誘電体膜と同じ材料からなる第３誘電体膜を含む、請求項１に記載のメモリ。
3. 前記第２誘電体膜は、前記第１誘電体膜の上に形成されている、請求項２に記載のメモリ。
4. 前記第２誘電体膜および前記第３誘電体膜は、ＳｒＢｉ_２Ｔａ_２Ｏ_９［ＳＢＴ］、（Ｂｉ，Ｌａ）_４Ｔｉ_３Ｏ_１２［ＢＬＴ］、Ｂｉ_４Ｔｉ_３Ｏ_１２［ＢＩＴ］、（Ｂａ，Ｓｒ）ＴｉＯ_３［ＢＳＴ］、および、Ｐｂ（Ｚｒ，Ｔｉ）Ｏ_３［ＰＺＴ］からなるグループから選択される少なくとも１つの誘電体を含む、請求項２または３に記載のメモリ。
5. 前記第１誘電体膜は、シリコン窒化膜、シリコン酸化膜、シリコン窒化膜を主成分とする膜およびシリコン酸化膜を主成分とする膜からなるグループより選択される少なくとも１つの膜を含む、請求項２〜４のいずれか１項に記載のメモリ。
6. 互いに交差するようにマトリックス状に配置された複数の第１導電層および複数の第２導電層をさらに備え、
   前記第１キャパシタの第１誘電体および前記第２キャパシタの第２誘電体は、前記第１導電層と前記第２導電層とが交差する位置の前記第１導電層と前記第２導電層との間に配置されている、請求項１〜５のいずれか１項に記載のメモリ。
7. 前記第１メモリセルおよび前記第２メモリセルは、読み出し専用のメモリセルである、請求項１〜６のいずれか１項に記載のメモリ。
8. 第１電極上に第１誘電体膜を形成する工程と、
   前記第１電極上および前記第１誘電体膜上に、前記第１誘電体膜よりも誘電率の大きい第２誘電体膜を形成する工程と、
   前記第２誘電体膜上に第２電極を形成する工程とを備えた、メモリの製造方法。
   
   

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