JP2006261477A - メモリおよびメモリの製造方法 - Google Patents
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Abstract
【課題】小型化が可能なメモリを提供することである。
【解決手段】マスクROM(メモリ)30は、誘電率ε1を有するSiN膜5を含む第1キャパシタ11により構成された第1メモリセル10と、SiN膜5の誘電率ε1よりも大きい誘電率ε2を有するSBT膜4を含む第2キャパシタ21により構成された第2メモリセル20とを備えている。
【選択図】図2
【解決手段】マスクROM(メモリ)30は、誘電率ε1を有するSiN膜5を含む第1キャパシタ11により構成された第1メモリセル10と、SiN膜5の誘電率ε1よりも大きい誘電率ε2を有するSBT膜4を含む第2キャパシタ21により構成された第2メモリセル20とを備えている。
【選択図】図2
Description
本発明は、メモリおよびメモリの製造方法に関し、特に、キャパシタを有するメモリおよびメモリの製造方法に関する。
従来、メモリとしては、基本的に読み出し専用であるとともに、電源を切ってもデータを保持可能なROM(Read Only Memory)と、任意のアドレスを指定して読み出しおよび書き込みを行うRAM(Random Access Memory)とが知られている。また、ROMの一種として、製造段階でデータを記憶させるマスクROMが知られている(非特許文献1)。このマスクROMでは、1つのトランジスタからなるメモリセルがマトリックス状に配置されている。このマスクROMでのデータの記憶方法としては、たとえば、メモリセルを構成するトランジスタのゲート酸化膜の厚みを大きくすることにより、ゲート電極に電圧を印加しても常にトランジスタがオフ状態になるメモリセルと、ゲート酸化膜の厚みを小さくすることにより、ゲート電極に電圧を印加するとトランジスタがオン状態になるメモリセルとを形成することによって、2種類のデータを記憶させている。
堀田厚生著、「入門技術解説 半導体の基礎理論」、初版、株式会社技術評論社、平成12年12月25日、p.207
しかしながら、上記した従来のマスクROMのメモリセルを構成するトランジスタは、ゲート電極と、ゲート電極を水平方向に挟むように形成されるソース領域およびドレイン領域とを有するため、トランジスタの微細化には限界がある。その結果、従来では、ROMの小型化を図るのは困難であるという問題点があった。特に、近年では、マイコンの多機能化に伴い、多くのプログラムをROMに記憶させる必要があるため、ROM領域の面積がマイコンチップ面積の60%以上になるものも製品化されている。このため、ROM領域の小型化の要望は高い。
この発明は、上記のような課題を解決するためになされたものであり、この発明の1つの目的は、小型化が可能なメモリを提供することである。
この発明のもう一つの目的は、小型化が可能なメモリを容易に形成することが可能なメモリの製造方法を提供することである。
この発明のもう一つの目的は、小型化が可能なメモリを容易に形成することが可能なメモリの製造方法を提供することである。
この発明の第1の局面によるメモリは、第1誘電率を有する第1誘電体を含む第1キャパシタにより構成された第1メモリセルと、第1誘電体の第1誘電率よりも大きい第2誘電率を有する第2誘電体を含む第2キャパシタにより構成された第2メモリセルとを備えている。
この発明の第1の局面によるメモリでは、上記のように、第1誘電率を有する第1誘電体を含む第1キャパシタにより構成された第1メモリセルと、第1誘電体の第1誘電率よりも大きい第2誘電率を有する第2誘電体を含む第2キャパシタにより構成された第2メモリセルとを設けることによって、第1メモリセルの第1キャパシタの静電容量を、第2メモリセルの第2キャパシタの静電容量よりも小さくすることができる。これにより、第1メモリセルの第1キャパシタと第2メモリセルの第2キャパシタとに同じ電圧を印加した場合に、第1キャパシタに蓄えられる電荷量と第2キャパシタの電荷量とを異ならせることができるので、第1キャパシタおよび第2キャパシタから異なる電流を出力させることができる。そして、この異なる電流に異なる2種類のデータを対応させれば、異なる2種類のデータを記憶させることが可能なメモリを実現することができる。また、第1メモリセルおよび第2メモリセルを、それぞれ、1つの第1キャパシタおよび1つの第2キャパシタにより構成することによって、垂直方向に配置された上下電極とその間に挟まれる誘電体膜とからなるキャパシタの平面積は、ゲート電極とそのゲート電極を水平方向に挟む一対のソース/ドレインとからなるトランジスタの平面積よりも小さいので、メモリセルをトランジスタにより構成する場合に比べて、メモリセルをより小型化することができる。その結果、メモリの小型化を図ることができる。また、第2誘電体を、第1誘電体の第1誘電率との差の大きい第2誘電率を有するように構成すれば、第2誘電体を含む第2キャパシタの静電容量と第1誘電体を含む第1キャパシタの静電容量との差を大きくすることができるので、データの読み出し時のマージン(許容差)を大きくすることができる。
上記第1の局面によるメモリにおいて、好ましくは、第1誘電体は、第1誘電体膜と、第1誘電体膜よりも誘電率が大きい第2誘電体膜とを含み、第2誘電体は、第2誘電体膜と同じ材料からなる第3誘電体膜を含む。このように構成すれば、第1誘電体が、第2誘電体膜と、第2誘電体膜よりも誘電率の小さい第1誘電体膜との積層構造になるので、第1誘電体の実効的な第1誘電率と、第2誘電体膜と同じ材料からなる第3誘電体膜により構成される第2誘電体の第2誘電率との差を大きくすることができる。これにより、第1メモリセルの第1キャパシタと第2メモリセルの第2キャパシタとの静電容量の差を大きくすることができるので、データの読み出し時のマージン(許容差)を大きくすることができる。
上記第1の局面によるメモリにおいて、好ましくは、第2誘電体膜は、第1誘電体膜の上に形成されている。このように構成すれば、第2誘電体膜を所定の製造条件で形成した場合に、第2誘電体膜を第1誘電体膜の下に形成する場合に比べて、第2誘電体膜の結晶化率が低下する。これにより、第1誘電体膜上に形成された第2誘電体膜の誘電率を、第2誘電体膜と同じ材料からなる第3誘電体膜の誘電率よりも小さくすることができる。このため、第2誘電体膜と第3誘電体膜とが同じ誘電率を有する場合に比べて、第1誘電体膜および第2誘電体膜を含む第1キャパシタの静電容量を、第3誘電体膜を含む第2キャパシタの静電容量に比べてより小さくすることができるので、第1メモリセルの第1キャパシタと第2メモリセルの第2キャパシタとの静電容量の差をより大きくすることができる。その結果、データの読み出し時のマージン(許容差)をより大きくすることができる。
上記第1の局面によるメモリにおいて、好ましくは、第2誘電体膜および第3誘電体膜は、SrBi2Ta2O9[SBT]、(Bi,La)4Ti3O12[BLT]、Bi4Ti3O12[BIT]、(Ba,Sr)TiO3[BST]、および、Pb(Zr,Ti)O3[PZT]からなるグループから選択される少なくとも1つの誘電体を含む。このように第2誘電体膜および第3誘電体膜を大きい誘電率を有するSrBi2Ta2O9[SBT]、(Bi,La)4Ti3O12[BLT]、Bi4Ti3O12[BIT]、(Ba,Sr)TiO3[BST]、または、Pb(Zr,Ti)O3[PZT]により構成することによって、誘電率の小さい第1誘電体膜および誘電率の大きい第2誘電体膜からなる第1キャパシタの静電容量と、誘電率の大きい第3誘電体膜からなる第2キャパシタの静電容量との差をより大きくすることができる。
上記第1の局面によるメモリにおいて、好ましくは、第1誘電体膜は、シリコン窒化膜、シリコン酸化膜、シリコン窒化膜を主成分とする膜およびシリコン酸化膜を主成分とする膜からなるグループより選択される少なくとも1つの膜を含む。このように第1誘電体膜を小さい誘電率を有するシリコン窒化膜、シリコン酸化膜、シリコン窒化膜を主成分とする膜またはシリコン酸化膜を主成分とする膜により構成することによって、誘電率の小さい第1誘電体膜および誘電率の大きい第2誘電体膜からなる第1キャパシタの静電容量と、誘電率の大きい第3誘電体膜からなる第2キャパシタの静電容量との差をより大きくすることができる。
上記第1の局面によるメモリにおいて、好ましくは、互いに交差するようにマトリックス状に配置された複数の第1導電層および複数の第2導電層をさらに備え、第1キャパシタの第1誘電体および第2キャパシタの第2誘電体は、第1導電層と第2導電層とが交差する位置の第1導電層と第2導電層との間に配置されている。このように構成すれば、容易に、第1導電層と第2導電層との交差する位置に、1つのキャパシタからなるメモリセルがマトリックス状に配置されたメモリを実現することができる。
上記第1の局面によるメモリにおいて、好ましくは、第1メモリセルおよび第2メモリセルは、読み出し専用のメモリセルである。このように構成すれば、メモリの製造段階で記憶すべきデータに対応して第1キャパシタからなる第1メモリセルおよび第2キャパシタからなる第2メモリセルを形成することができるので、本発明のメモリをマスクROMとして使用することができる。
この発明の第2の局面によるメモリの製造方法は、第1電極上に第1誘電体膜を形成する工程と、第1電極上および第1誘電体膜上に、第1誘電体膜よりも誘電率の大きい第2誘電体膜を形成する工程と、第2誘電体膜上に第2電極を形成する工程とを備えている。
この発明の第2の局面によるメモリの製造方法では、上記のように、第1電極上に第1誘電体膜を形成した後、第1電極上および第1誘電体膜上に第1誘電体膜よりも誘電率の大きい第2誘電体膜を形成することによって、第1電極上に第1誘電体膜および第2誘電体膜が形成された部分の静電容量と、第1電極上に第2誘電体膜のみが形成された部分の静電容量とを異ならせることができる。これにより、第1誘電体膜および第2誘電体膜が形成された部分と、第2誘電体膜のみが形成された部分とに同じ電圧を印加した場合に、第1誘電体膜および第2誘電体膜が形成された部分に蓄えられる電荷量と第2誘電体のみが形成された部分に蓄えられる電荷量とを異ならせることができるので、第1誘電体膜および第2誘電体膜が形成された部分と第2誘電体膜のみが形成された部分とから互いに異なる電流を出力させることができる。そして、この異なる電流に異なる2種類のデータを対応させれば、異なる2種類のデータを記憶させることが可能なメモリを実現することができる。また、異なる2種類のデータを記憶させるメモリセルを、それぞれ、第1誘電体膜と第2誘電体膜とからなる1つのキャパシタおよび第2誘電体膜からなる1つのキャパシタにより構成することによって、垂直方向に配置された上下電極とその間に挟まれる誘電体膜とからなるキャパシタの平面積は、ゲート電極とそのゲート電極を水平方向に挟む一対のソース/ドレインとからなるトランジスタの平面積よりも小さいので、メモリセルをトランジスタにより構成する場合に比べて、メモリセルをより小型化することができる。その結果、小型化が可能なメモリを、容易に、形成することができる。また、上記第2の局面では、第1電極上および第1誘電体膜上に第2誘電体膜を形成することによって、第2誘電体膜を所定の条件下で形成すれば、第1誘電体膜上に形成される第2誘電体膜の部分の結晶化率が、第1電極上に形成される第2誘電体膜の部分の結晶化率に比べて低下するので、第1誘電体膜上に形成された第2誘電体膜の部分の誘電率を、第1電極上に形成された第2誘電体膜の部分の誘電率よりも小さくすることができる。これにより、第1電極上に第1誘電体膜および第2誘電体膜が形成された部分の静電容量を、第1電極上に第2誘電体膜のみが形成された部分の静電容量に比べてより小さくすることができるので、第1誘電体膜および第2誘電体膜が形成された部分と第2誘電体膜のみが形成された部分との静電容量の差をより大きくすることができる。これにより、データの読み出し時のマージン(許容差)を大きくすることができる。
以下、本発明を具体化した実施形態を図面に基づいて説明する。
(第1実施形態)
図1は、本発明の第1実施形態によるマスクROM(メモリ)のメモリセルアレイを示した平面図である。図2は、図1の100−100線に沿った断面図である。図3は、第1実施形態によるマスクROMの2種類のメモリセルを構成するキャパシタの誘電体の誘電率および静電容量を説明するための概略図である。図4は、図2に示した各メモリセルを構成するキャパシタの電圧と電荷量との関係を示した相関図である。図1〜図4を参照して、本発明の第1実施形態によるマスクROM30の構造について説明する。
図1は、本発明の第1実施形態によるマスクROM(メモリ)のメモリセルアレイを示した平面図である。図2は、図1の100−100線に沿った断面図である。図3は、第1実施形態によるマスクROMの2種類のメモリセルを構成するキャパシタの誘電体の誘電率および静電容量を説明するための概略図である。図4は、図2に示した各メモリセルを構成するキャパシタの電圧と電荷量との関係を示した相関図である。図1〜図4を参照して、本発明の第1実施形態によるマスクROM30の構造について説明する。
図2に示すように、本発明の第1実施形態によるマスクROM30では、シリコン基板1上に、絶縁膜2を介して、約100nmの厚みを有するPtからなる下部電極層3が形成されている。この下部電極層3は、図1のX方向に延びるとともに、Y方向に所定の間隔を隔てて複数配置されている。また、下部電極層3の所定領域上には、約120nmの厚みを有するSrBi2Ta2O9膜(以下、SBT膜という)4が形成されている。下部電極層3およびSBT膜4上には、SBT膜4上の所定領域に開口部5aを有し、約120nmの厚みを有するSiN膜5が形成されている。また、SiN膜5の開口部5aを介してSBT膜4の上面に接触するように、約100nmの厚みを有するPtからなる上部電極層6が形成されている。また、SiN膜5の所定領域上にも、上部電極層6が形成されている。この上部電極層6は、図1のY方向に延びるとともに、X方向に所定の間隔を隔てて複数形成されている。すなわち、この第1実施形態では、図1に示すように、複数の下部電極層3および複数の上部電極層6は、互いに直交するようにマトリックス状に配置されている。
ここで、第1実施形態では、下部電極層3と、上部電極層6と、下部電極層3および上部電極層6の間に配置されたSiN膜5とによって、第1メモリセル10を構成する第1キャパシタ11が形成されている。また、下部電極層3と、上部電極層6と、下部電極層3および上部電極層6の間に配置されたSBT膜4とによって、第2メモリセル20を構成する第2キャパシタ21が形成されている。つまり、第1実施形態では、図1に示すように、マトリックス状に配置された下部電極層3と上部電極層6とが直交する位置に、第1メモリセル10または第2メモリセル20が配置されている。なお、第1メモリセル10および第2メモリセル20の配置は、記憶されるデータによって決定される。そして、第1実施形態によるマスクROM30では、後述する製造プロセスにより製造段階で第1メモリセル10および第2メモリセル20が作り込まれる。なお、SiN膜5は、本発明の「第1誘電体」の一例であり、SBT膜4は、本発明の「第2誘電体」の一例である。また、下部電極層3は、本発明の「第1導電層」の一例であり、上部電極層6は、本発明の「第2導電層」の一例である。
次に、図3および図4を参照して、第1メモリセル10を構成する第1キャパシタ11のSiN膜5および第2メモリセル20を構成する第2キャパシタ21のSBT膜4の誘電率と、第1キャパシタ11および第2キャパシタ21の静電容量とについて説明する。第1メモリセル10を構成する第1キャパシタ11のSiN膜5の誘電率ε1は、SiNの比誘電率ε1:SiN(=7.4)と、真空の誘電率ε0とを用いて、ε1=ε1:SiN×ε0=7.4×ε0になる。また、第2メモリセル20を構成する第2キャパシタ21のSBT膜4の誘電率ε2は、SBT膜4の比誘電率ε2:SBTと真空の誘電率ε0とを用いて、ε2=ε2:SBT×ε0=200×ε0になる。これにより、SBT膜4の誘電率(200×ε0)の方が、SiN膜5の誘電率(7.4×ε0)よりも大きいことがわかる。
また、静電容量Cは、以下の式(1)により表される。
C=ε×(S/d) ・・・・・(1)
(ε:誘電率、S:キャパシタの電極の表面積、d:誘電体の厚み)
ここで、図3に示すように、SiN膜5の厚みd1およびSBT膜4の厚みd2は、共に120nmであり、同じである。また、第1キャパシタ11の電極の表面積S1と第2キャパシタ21の電極の表面積S2とも同じであるとする。第1キャパシタ11の静電容量C1および第2キャパシタ21の静電容量C2は、上記式(1)より、それぞれ、C1=ε1×(S1/d1)およびC2=ε2×(S2/d2)になる。この場合、S1=S2、d1=d2であるので、C1/C2=ε1/ε2=7.4×ε0/200×ε0=7.4/200になる。このように、第1実施形態では、誘電率ε1を有するSiN膜5を含む第1キャパシタ11の静電容量C1は、誘電率ε2を有するSBT膜4を含む第2キャパシタ21の静電容量C2の7.4/200倍になるので、静電容量C1と静電容量C2との差が大きくなる。このような静電容量C1および静電容量C2を有する第1キャパシタ11からなる第1メモリセル10および第2キャパシタ21からなる第2メモリセル20のキャパシタ特性は、図4に示すようになる。
C=ε×(S/d) ・・・・・(1)
(ε:誘電率、S:キャパシタの電極の表面積、d:誘電体の厚み)
ここで、図3に示すように、SiN膜5の厚みd1およびSBT膜4の厚みd2は、共に120nmであり、同じである。また、第1キャパシタ11の電極の表面積S1と第2キャパシタ21の電極の表面積S2とも同じであるとする。第1キャパシタ11の静電容量C1および第2キャパシタ21の静電容量C2は、上記式(1)より、それぞれ、C1=ε1×(S1/d1)およびC2=ε2×(S2/d2)になる。この場合、S1=S2、d1=d2であるので、C1/C2=ε1/ε2=7.4×ε0/200×ε0=7.4/200になる。このように、第1実施形態では、誘電率ε1を有するSiN膜5を含む第1キャパシタ11の静電容量C1は、誘電率ε2を有するSBT膜4を含む第2キャパシタ21の静電容量C2の7.4/200倍になるので、静電容量C1と静電容量C2との差が大きくなる。このような静電容量C1および静電容量C2を有する第1キャパシタ11からなる第1メモリセル10および第2キャパシタ21からなる第2メモリセル20のキャパシタ特性は、図4に示すようになる。
第1実施形態では、上記のように、誘電率ε1(=7.4×ε0)を有するSiN膜5を含む第1キャパシタ11により構成された第1メモリセル10と、SiN膜5の誘電率ε1より大きい誘電率ε2(=200×ε0)を有するSBT膜4を含む第2キャパシタ21により構成された第2メモリセル20とを設けることによって、第1メモリセル10の第1キャパシタ11の静電容量C1を、第2メモリセル20の第2キャパシタ21の静電容量C2よりも小さくすることができる。これにより、第1メモリセル10の第1キャパシタ11と第2メモリセル20の第2キャパシタ21とに同じ電圧を印加した場合に、第1キャパシタ11に蓄えられる電荷量と第2キャパシタ21に蓄えられる電荷量とを異ならせることができるので、第1キャパシタ11および第2キャパシタ21から異なる電流を出力させることができる。たとえば、下部電極層3をフローティング状態にした後、上部電極層6に所定の電圧を印加すれば、第1メモリセル10と第2メモリセル20とで、下部電極層3に流れる電流を異ならせることができる。そして、この異なる電流に異なる2種類のデータを対応させれば、異なる2種類のデータを第1メモリセル10および第2メモリセル20に記憶させることが可能なマスクROM30を実現することができる。
また、第1実施形態では、第1メモリセル10および第2メモリセル20を、それぞれ、1つの第1キャパシタ11および1つの第2キャパシタ21により構成することによって、垂直方向に配置された下部電極層3および上部電極層6と、それらの間に配置されたSiN膜5(SBT膜4)とからなる第1キャパシタ11(第2キャパシタ21)の表面積は、ゲート電極と、そのゲート電極を水平方向に挟む一対のソース/ドレイン領域とからなるトランジスタの表面積よりも小さいので、メモリセルをトランジスタにより構成する場合に比べて、第1メモリセル10および第2メモリセル20をより小型化することができる。その結果、マスクROM30の小型化を図ることができる。
また、第1実施形態では、第2キャパシタ21を、第1キャパシタ11を構成するSiN膜5の誘電率ε1(=7.4×ε0)との差の大きい誘電率ε2(=200×ε0)を有するSBT膜4により構成しているので、SBT膜4を含む第2キャパシタ21の静電容量C2とSiN膜5を含む第1キャパシタ11の静電容量C1との差を大きくすることができる。これにより、データの読み出し時のマージン(許容差)を大きくすることができる。
また、第1実施形態では、第1キャパシタ11のSiN膜5および第2キャパシタ21のSBT膜4を、マトリックス状に配置された下部電極層3と上部電極層6とが直交する位置の下部電極層3と上部電極層6との間に配置することによって、容易に、下部電極層3と上部電極層6との直交する位置に1つの第1キャパシタ11からなる第1メモリセル10および1つの第2キャパシタ21からなる第2メモリセル20がマトリックス状に配置されたマスクROM30を実現することができる。
次に、図5〜図11を参照して、第1実施形態のマスクROM30の製造方法について説明する。
まず、図5に示すように、シリコン基板1上に絶縁膜2を形成する。そして、スパッタ法を用いて、絶縁膜2の全面上に約100nmの厚みを有するPt膜を形成した後、そのPt膜をフォトリソグラフィー技術とエッチング技術とを用いてパターニングする。これにより、図1に示したような所定の間隔を隔ててX方向に延びる複数のストライプ状の下部電極層3を形成する。
次に、図6に示すように、ゾルゲル法を用いて、下部電極層3および絶縁膜2上に、約120nmの厚みを有するSBT膜4を形成する。ここで、SBT膜4を形成する際には、仮焼成工程として、約200℃で約5分間の熱処理を行った後、焼成工程として、RTA(Rapid Thermal Annealing)法により約600℃で約5分間の熱処理を行う。その後、SBT膜4上の第2メモリセル20が形成される領域にレジスト膜12を形成する。
次に、図7に示すように、レジスト膜12をマスクとして、SBT膜4をエッチングすることにより、第2メモリセル20が形成される領域以外のSBT膜4を除去する。その後、レジスト膜12を除去する。
次に、図8に示すように、下部電極層3、SBT膜4、および、絶縁膜2の全面を覆うように、約120nmの厚みを有するSiN膜5を形成する。この後、第2メモリセル20が形成される領域以外の領域を覆うようにレジスト膜13を形成する。
次に、図9に示すように、レジスト膜13をマスクとして、SiN膜5をエッチングすることによって、SiN膜5に開口部5aを形成する。この後、レジスト膜13を除去する。
次に、図10に示すように、スパッタ法を用いて、SiN膜5およびSBT膜4を覆うように、約100nmの厚みを有するPt膜6aを形成する。そして、Pt膜6aの上部電極層6となる領域上に、レジスト膜14を形成する。そして、レジスト膜14をマスクとして、Pt膜6aをエッチングする。
次に、図11に示すように、下部電極層3と直交するY方向(図1参照)に延びる複数のストライプ状の上部電極層6を形成する。最後に、レジスト膜14を除去することにより、図2に示したような第1実施形態のマスクROM30が完成される。
なお、上記した第1実施形態の製造プロセスにより、6インチウェハに作製したマスクROM30について、面内の12点で第1キャパシタ11および第2キャパシタ21の静電容量のばらつきを測定した。その結果、第1キャパシタ11および第2キャパシタ21の静電容量のばらつきは、15%程度であった。
(第2実施形態)
図12は、本発明の第2実施形態によるマスクROMの断面図である。図13は、第2実施形態によるマスクROMの2種類のメモリセルを構成するキャパシタの誘電体の誘電率および静電容量を説明するための概略図である。図14は、図12に示した各メモリセルを構成するキャパシタの電圧と電荷量との関係を示した相関図である。図12〜図14を参照して、本発明の第2実施形態によるマスクROM60の構成について説明する。
図12は、本発明の第2実施形態によるマスクROMの断面図である。図13は、第2実施形態によるマスクROMの2種類のメモリセルを構成するキャパシタの誘電体の誘電率および静電容量を説明するための概略図である。図14は、図12に示した各メモリセルを構成するキャパシタの電圧と電荷量との関係を示した相関図である。図12〜図14を参照して、本発明の第2実施形態によるマスクROM60の構成について説明する。
図12に示すように、第2実施形態によるマスクROM60では、シリコン基板31上に、絶縁膜32を介して、約100nmの厚みを有するPtからなる下部電極層33が形成されている。絶縁膜32および下部電極層33の全面を覆うように、約120nmの厚みを有するSrBi2Ta2O9膜(以下、SBT膜という)34が形成されている。このSBT膜34は、第1メモリセル40が形成される部分に位置するSBT膜34aと、第2メモリセル50が形成される部分に位置するSBT膜34bとからなるとともに、SBT膜34aおよびSBT膜34bは、同じ誘電率を有する。SBT膜34上の所定領域には、約20nmの厚みを有するSiN膜35が形成されている。また、SBT膜34の上面の所定領域およびSiN膜35の上面にそれぞれ接触するように、約100nmの厚みを有するPtからなる上部電極36が所定の間隔を隔てて形成されている。なお、下部電極層33および上部電極層36は、図1に示した第1実施形態と同様、互いに直交するようにマトリックス状に配置されている。
ここで、第2実施形態では、下部電極層33と、上部電極層36と、下部電極層33および上部電極層36の間に配置されたSBT膜34aおよびSiN膜35とによって、第1メモリセル40を構成する第1キャパシタ41が形成されている。また、下部電極層33と、上部電極層36と、下部電極層33および上部電極層36の間に配置されたSBT膜34bとによって、第2メモリセル50を構成する第2キャパシタ51が形成されている。なお、SiN膜35は、本発明の「第1誘電体膜」の一例であり、SBT膜34aは、本発明の「第2誘電体膜」の一例であり、SBT膜34bは、本発明の「第3誘電体膜」の一例である。
次に、図13および図14を参照して、第1メモリセル40を構成する第1キャパシタ41のSBT膜34aおよびSiN膜35からなる2層の誘電体膜の実効的な誘電率ε1および第2メモリセル50を構成する第2キャパシタ51のSBT膜34bの誘電率ε2について説明する。まず、第1メモリセル40のSBT膜34aとSiN膜35とからなる2層の誘電体膜の実効的な誘電率ε1を求めるために、第1キャパシタ41の静電容量C1を求める。第1キャパシタ41の静電容量C1は、SiN膜35のみからなるキャパシタの静電容量C1:SiNと、SBT膜34aのみからなるキャパシタの静電容量C1:SBTとを用いて、以下の式(2)により表される。
1/C1=(1/C1:SiN)+(1/C1:SBT)
C1=(C1:SiN×C1:SBT)/(C1:SiN+C1:SBT) ・・・(2)
ここで、図13に示すように、第1メモリセル40のSBT膜34aの厚みおよび比誘電率を、それぞれ、d1:SBTおよびε1:SBTとし、第1メモリセル40のSiN膜35の厚みおよび比誘電率を、それぞれ、d1:SiNおよびε1:SiNとし、第1キャパシタ41の電極の表面積をS1として、静電容量C1:SiNおよびC1:SBTを上記式(1)から求める。その結果、C1:SiN=ε1:SiN×ε0×(S1/d1:SiN)、C1:SBT=ε1:SBT×ε0×(S1/d1:SBT)を得る。これらを上記式(2)に代入すると、次の式(3)になる。
C1=(ε1:SiN×ε0×S1/d1:SiN)×(ε1:SBT×ε0×S1/d1:SBT)
/{(ε1:SiN×ε0×S1/d1:SiN)+(ε1:SBT×ε0×S1/d1:SBT)}
・・・(3)
そして、式(3)の右辺を整理すると、次の式(4)が導かれる。
C1=(ε1:SiN×ε1:SBT×ε0)×S1
/(d1:SiN×ε1:SBT+d1:SBT×ε1:SiN) ・・・(4)
となる。ここで、図13より、第1キャパシタ41の誘電体膜の厚みをd1:SiN+d1:SBTとし、電極の表面積をS1として、第1キャパシタ41の静電容量C1を上記式(1)から求める。その結果、C1=ε1×S1/(d1:SiN+d1:SBT)を得る。これを上記式(4)の左辺に代入すると、次の式(5)になる。
ε1×S1/(d1:SiN+d1:SBT)
=(ε1:SiN×ε1:SBT×ε0)×S1
/(d1:SiN×ε1:SBT+d1:SBT×ε1:SiN)
・・・(5)
そして、式(5)の両辺を整理して、誘電率ε1を求めると、
ε1=(ε1:SiN×ε1:SBT)×(d1:SiN+d1:SBT)×ε0
/(d1:SiN×ε1:SBT+d1:SBT×ε1:SiN) ・・・(6)
となる。ここで、ε1:SiN=7.4、ε1:SBT=200、d1:SiN=20nm、d1:SBT=120nmを上記式(6)に代入すると、第1キャパシタ41の実効的な誘電率ε1は、ε1=42×ε0となる。
1/C1=(1/C1:SiN)+(1/C1:SBT)
C1=(C1:SiN×C1:SBT)/(C1:SiN+C1:SBT) ・・・(2)
ここで、図13に示すように、第1メモリセル40のSBT膜34aの厚みおよび比誘電率を、それぞれ、d1:SBTおよびε1:SBTとし、第1メモリセル40のSiN膜35の厚みおよび比誘電率を、それぞれ、d1:SiNおよびε1:SiNとし、第1キャパシタ41の電極の表面積をS1として、静電容量C1:SiNおよびC1:SBTを上記式(1)から求める。その結果、C1:SiN=ε1:SiN×ε0×(S1/d1:SiN)、C1:SBT=ε1:SBT×ε0×(S1/d1:SBT)を得る。これらを上記式(2)に代入すると、次の式(3)になる。
C1=(ε1:SiN×ε0×S1/d1:SiN)×(ε1:SBT×ε0×S1/d1:SBT)
/{(ε1:SiN×ε0×S1/d1:SiN)+(ε1:SBT×ε0×S1/d1:SBT)}
・・・(3)
そして、式(3)の右辺を整理すると、次の式(4)が導かれる。
C1=(ε1:SiN×ε1:SBT×ε0)×S1
/(d1:SiN×ε1:SBT+d1:SBT×ε1:SiN) ・・・(4)
となる。ここで、図13より、第1キャパシタ41の誘電体膜の厚みをd1:SiN+d1:SBTとし、電極の表面積をS1として、第1キャパシタ41の静電容量C1を上記式(1)から求める。その結果、C1=ε1×S1/(d1:SiN+d1:SBT)を得る。これを上記式(4)の左辺に代入すると、次の式(5)になる。
ε1×S1/(d1:SiN+d1:SBT)
=(ε1:SiN×ε1:SBT×ε0)×S1
/(d1:SiN×ε1:SBT+d1:SBT×ε1:SiN)
・・・(5)
そして、式(5)の両辺を整理して、誘電率ε1を求めると、
ε1=(ε1:SiN×ε1:SBT)×(d1:SiN+d1:SBT)×ε0
/(d1:SiN×ε1:SBT+d1:SBT×ε1:SiN) ・・・(6)
となる。ここで、ε1:SiN=7.4、ε1:SBT=200、d1:SiN=20nm、d1:SBT=120nmを上記式(6)に代入すると、第1キャパシタ41の実効的な誘電率ε1は、ε1=42×ε0となる。
また、第2キャパシタ51の誘電率ε2は、SBT膜34bの比誘電率ε2:SBT(=200)と真空の誘電率ε0とより、ε2=ε2:SBT×ε0=200×ε0となる。これにより、第2キャパシタ51の誘電率ε2(=200×ε0)の方が、第1キャパシタ41の誘電率ε1(=42×ε0)よりも大きいことがわかる。
また、第2キャパシタ51の誘電率ε2=ε2:SBT×ε0、SBT膜34bの厚みd2:SBTおよび電極の表面積S2を上記式(1)に代入して、第2キャパシタ51の静電容量C2を求めると、次の式(7)になる。
C2=ε2:SBT×ε0×(S2/d2:SBT) ・・・(7)
C2=ε2:SBT×ε0×(S2/d2:SBT) ・・・(7)
ここで、この第2実施形態では、SBT膜34aおよびSBT膜34bは、同じ材質(SBT)からなり、かつ、同じPtからなる下部電極層33上に形成されているので、SBT膜34aの誘電率ε1:SBTとSBT膜34bの誘電率ε2:SBTとは等しく、ε1:SBT=ε2:SBTの関係になる。また、SBT膜34aの厚みd1:SBTとSBT膜34bの厚みd2:SBTとは等しく、d1:SBT=d2:SBT=120nmの関係になる。また、第1キャパシタ41の電極の表面積S1と第2キャパシタ51の電極の表面積S2とを等しいとすると、S1=S2となる。これらの関係を上記(7)に適用すると、次の式(8)が得られる。
C2=ε2:SBT×ε0×(S2/d2:SBT)
=ε1:SBT×ε0×(S1/d1:SBT)=C1:SBT ・・・(8)
上記式(8)より、第2キャパシタ51の静電容量C2は、第1キャパシタ41のSBT膜34a部分の静電容量C1:SBTと等しくなることがわかる。したがって、第2キャパシタ51の静電容量C2と第1キャパシタ41の静電容量C1との差(C2−C1)は、上記式(8)と式(2)とから、以下の式(9)のようになる。
C2−C1=C1:SBT−{(C1:SiN×C1:SBT)/(C1:SiN+C1:SBT)}
=C1:SBT 2/(C1:SiN+C1:SBT)>0 ・・・(9)
C2=ε2:SBT×ε0×(S2/d2:SBT)
=ε1:SBT×ε0×(S1/d1:SBT)=C1:SBT ・・・(8)
上記式(8)より、第2キャパシタ51の静電容量C2は、第1キャパシタ41のSBT膜34a部分の静電容量C1:SBTと等しくなることがわかる。したがって、第2キャパシタ51の静電容量C2と第1キャパシタ41の静電容量C1との差(C2−C1)は、上記式(8)と式(2)とから、以下の式(9)のようになる。
C2−C1=C1:SBT−{(C1:SiN×C1:SBT)/(C1:SiN+C1:SBT)}
=C1:SBT 2/(C1:SiN+C1:SBT)>0 ・・・(9)
上記式(9)より、C2>C1となることがわかる。これにより、SBT膜34aおよびSiN膜35を含む第1キャパシタ41からなる第1メモリセル40およびSBT膜34bを含む第2キャパシタ51からなる第2メモリセル50のキャパシタ特性は、図14に示すようになる。
この第2実施形態では、第1キャパシタ41の誘電体膜をSBT膜34aとSiN膜35との2層構造にすることにより、第1キャパシタ41の誘電率ε1(=42×ε0)を、第1キャパシタ41のSBT膜34aと同じ材料および同じ誘電率からなるSBT膜34bの1層により構成される第2キャパシタ51の誘電率ε2(=200×ε0)よりも小さくすることができる。これにより、第1メモリセル40の第1キャパシタ41の静電容量C1と、第2メモリセル50の第2キャパシタ51の静電容量C2とを異ならせることができるので、容易に、2種類のデータを記憶可能なマスクROM60を実現することができる。
ここで、上記第2キャパシタ51の静電容量C2=ε2:SBT×ε0×(S2/d2:SBT)と、上記式(4)から得られる第1キャパシタ41の静電容量C1とを用いて、静電容量の差(C2−C1)を求めると、静電容量の差(C2−C1)は、以下の式(10)によっても表される。
C2−C1=(ε2:SBT×ε0×S2/d2:SBT)
−(ε1:SiN×ε1:SBT×ε0×S1)/(d1:SiN×ε1:SBT+d1:SBT×ε1:SiN) ・・・(10)
また、この式(10)を、上記したε1:SBT=ε2:SBT、d1:SBT=d2:SBT、および、S1=S2の関係を用いて整理すると、次の式(11)になる。
C2−C1=(ε1:SBT 2×ε0×S1×d1:SiN)
/d1:SBT×(ε1:SBT×d1:SiN+ε1:SiN×d1:SBT)>0
・・・(11)
また、上記式(11)の右辺の分母分子をε1:SBTで割って、整理すると、以下の式(12)が得られる。
C2−C1=(ε1:SBT×ε0×S1×d1:SiN)
/d1:SBT×{d1:SiN+(ε1:SiN/ε1:SBT)×d1:SBT}
・・・(12)
上記式(12)から明らかなように、ε1:SBTが大きければ大きいほど、式(12)の右辺の分子は大きくなる。その一方、ε1:SBTが大きければ大きいほど、式(12)の右辺の分母の(ε1:SiN/ε1:SBT)は0に近づき、分母は一定値(=d1:SBT×d1:SiN)に近づく。すなわち、ε1:SBTが大きければ大きいほど、第1キャパシタ41と第2キャパシタ51との静電容量の差である(C2−C1)が大きくなることがわかる。第2実施形態では、第1キャパシタ41および第2キャパシタ51が、大きい比誘電率ε1:SBT=ε2:SBT(=200)を有するSBT膜34(34a、34b)を含んでいるので、第1キャパシタ41と第2キャパシタ51との静電容量の差である(C2−C1)を大きくすることができる。さらに、上記した式(11)から明らかなように、ε1:SiNが小さければ小さいほど、式(11)の右辺の分母が小さくなるので、第1キャパシタ41と第2キャパシタ51との静電容量の差である(C2−C1)は大きくなる。第2実施形態では、第1キャパシタ41が、小さい比誘電率ε1:SiN(=7.4)を有するSiN膜35を含んでいるので、第1キャパシタ41と第2キャパシタ51との静電容量の差である(C2−C1)を大きくすることができる。これにより、データ読み出し時のマージン(許容差)を大きくすることができる。
C2−C1=(ε2:SBT×ε0×S2/d2:SBT)
−(ε1:SiN×ε1:SBT×ε0×S1)/(d1:SiN×ε1:SBT+d1:SBT×ε1:SiN) ・・・(10)
また、この式(10)を、上記したε1:SBT=ε2:SBT、d1:SBT=d2:SBT、および、S1=S2の関係を用いて整理すると、次の式(11)になる。
C2−C1=(ε1:SBT 2×ε0×S1×d1:SiN)
/d1:SBT×(ε1:SBT×d1:SiN+ε1:SiN×d1:SBT)>0
・・・(11)
また、上記式(11)の右辺の分母分子をε1:SBTで割って、整理すると、以下の式(12)が得られる。
C2−C1=(ε1:SBT×ε0×S1×d1:SiN)
/d1:SBT×{d1:SiN+(ε1:SiN/ε1:SBT)×d1:SBT}
・・・(12)
上記式(12)から明らかなように、ε1:SBTが大きければ大きいほど、式(12)の右辺の分子は大きくなる。その一方、ε1:SBTが大きければ大きいほど、式(12)の右辺の分母の(ε1:SiN/ε1:SBT)は0に近づき、分母は一定値(=d1:SBT×d1:SiN)に近づく。すなわち、ε1:SBTが大きければ大きいほど、第1キャパシタ41と第2キャパシタ51との静電容量の差である(C2−C1)が大きくなることがわかる。第2実施形態では、第1キャパシタ41および第2キャパシタ51が、大きい比誘電率ε1:SBT=ε2:SBT(=200)を有するSBT膜34(34a、34b)を含んでいるので、第1キャパシタ41と第2キャパシタ51との静電容量の差である(C2−C1)を大きくすることができる。さらに、上記した式(11)から明らかなように、ε1:SiNが小さければ小さいほど、式(11)の右辺の分母が小さくなるので、第1キャパシタ41と第2キャパシタ51との静電容量の差である(C2−C1)は大きくなる。第2実施形態では、第1キャパシタ41が、小さい比誘電率ε1:SiN(=7.4)を有するSiN膜35を含んでいるので、第1キャパシタ41と第2キャパシタ51との静電容量の差である(C2−C1)を大きくすることができる。これにより、データ読み出し時のマージン(許容差)を大きくすることができる。
次に、図15〜図19を参照して、第2実施形態のマスクROM60の製造方法について説明する。
まず、第1実施形態の製造方法と同様の工程により、シリコン基板31上に絶縁膜32および約100nmの厚みを有するPtからなる下部電極層33を形成する。その後、図15に示すように、ゾルゲル法を用いて、絶縁膜32および下部電極層33の全面を覆うように、約120nmの厚みを有するSBT膜34を形成する。ここで、SBT膜34を形成する際には、仮焼成工程として、約200℃で5分間の熱処理を行った後、焼成工程として、RTA法により約600℃で約5分間の熱処理を行う。このSBT膜34は、第1メモリセル40が形成される部分に位置するSBT膜34aと第2メモリセル50が形成される部分に位置するSBT膜34bとを構成する。
次に、図16に示すように、SBT膜34上の全面を覆うように、約20nmの厚みを有するSiN膜35を形成する。その後、SiN膜35上の第1メモリセル40が形成される領域にレジスト膜42を形成する。
次に、図17に示すように、レジスト膜42をマスクとして、SiN膜35をエッチングすることにより、第1メモリセル40が形成される部分に位置するSBT膜34a上の領域以外のSiN膜35を除去する。その後、レジスト膜42を除去する。
次に、図18に示すように、SBT膜34およびSiN膜35の全面を覆うように、約100nmの厚みを有するPt膜36aを形成する。そして、Pt膜36aの上部電極層36となる領域上に、レジスト膜43を形成する。そして、レジスト膜43をマスクとして、Pt膜36aをエッチングすることによって、図19に示すように、下部電極層33と直交するストライプ状の上部電極層36を形成する。最後に、レジスト膜43を除去することにより、図12に示したような第2実施形態のマスクROM60が完成される。
この第2実施形態のマスクROM60の製造方法では、SBT膜34(34a、34b)のパターニングを行う必要がないので、その分、マスクROM60の製造プロセスを簡略化することができる。また、SBT膜34にパターニングを行う必要がないので、エッチング工程の際に、SBT膜34が受けるエッチングダメージを防ぐことができる。これにより、SiN膜5とSBT膜4との両方がパターニング(エッチング)される上記第1実施形態に比べて、第1キャパシタ41および第2キャパシタ51の静電容量のばらつきを低減することができる。
(第3実施形態)
図20は、本発明の第3実施形態によるマスクROMの断面図である。図21は、第3実施形態によるマスクROMの2種類のメモリセルを構成するキャパシタの誘電体の誘電率および静電容量を説明するための概略図である。図22は、図20に示した各メモリセルを構成するキャパシタの電圧と電荷量との関係を示した相関図である。図20〜図22を参照して、本発明の第3実施形態によるマスクROM90の構成について説明する。
図20は、本発明の第3実施形態によるマスクROMの断面図である。図21は、第3実施形態によるマスクROMの2種類のメモリセルを構成するキャパシタの誘電体の誘電率および静電容量を説明するための概略図である。図22は、図20に示した各メモリセルを構成するキャパシタの電圧と電荷量との関係を示した相関図である。図20〜図22を参照して、本発明の第3実施形態によるマスクROM90の構成について説明する。
図20に示すように、第3実施形態によるマスクROM90では、シリコン基板61上に、絶縁膜62を介して、約100nmの厚みを有するPtからなる下部電極層63が形成されている。下部電極層63の所定領域上には、約20nmの厚みを有するSiN膜64が形成されている。絶縁膜62、下部電極層63、および、SiN膜64の全面を覆うように、SrBi2Ta2O9膜(以下、SBT膜という)65が形成されている。このSBT膜65は、第1メモリセル70が形成される部分に位置するSBT膜65aと、第2メモリセル80が形成される部分に位置するSBT膜65bとからなる。また、SBT膜65上には、約100nmの厚みを有するPtからなるストライプ状の上部電極層66が形成されている。なお、下部電極層63および上部電極層66は、図1に示した第1実施形態と同様、互いに直交するようにマトリックス状に配置されている。
ここで、第3実施形態では、下部電極層63と、上部電極層66と、下部電極層63および上部電極層66の間に配置されたSiN膜64およびSBT膜65aとによって、第1メモリセル70を構成する第1キャパシタ71が形成されている。また、下部電極層63と、上部電極層66と、下部電極層63および上部電極層66の間に配置されたSBT膜65bとによって、第2メモリセル80を構成する第2キャパシタ81が形成されている。
この第3実施形態において、本願発明者は、後述する製造プロセスにおいて、Ptからなる下部電極層63上に形成されたSBT膜65bの結晶化率に比べて、SiN膜64上に形成されたSBT膜65aの結晶化率が低下することを見い出した。すなわち、SiN膜64上に形成された第1メモリセル70のSBT膜65aの比誘電率ε1:SBT(=45)は、下部電極層63上に直接形成された第2メモリセル80のSBT膜65bの比誘電率ε2:SBT(=200)に比べて、大きく低下することを見い出した。なお、SiN膜64は、本発明の「第1誘電体膜」の一例であり、SBT膜65aは、本発明の「第2誘電体膜」の一例であり、SBT膜65bは、本発明の「第3誘電体膜」の一例である。
次に、図21および図22を参照して、第1メモリセル70を構成する第1キャパシタ71のSBT膜65aおよびSiN膜64からなる2層の誘電体膜の実効的な誘電率ε1および第2メモリセル80を構成する第2キャパシタ81のSBT膜65bの誘電率ε2について説明する。ここで、第1キャパシタ71は、第2実施形態の第1キャパシタ41と同様に、SiN膜64とSBT膜65aとの2層構造からなるので、第2実施形態において求めた上記式(6)から第1キャパシタ71の実効的な誘電率ε1を求めることができる。したがって、上記式(6)にε1:SiN=7.4、ε1:SBT=45、d1:SiN=20nm、d1:SBT=120nmを代入して第1キャパシタ71の実効的な誘電率ε1を計算すると、ε1=26×ε0となる。また、第2キャパシタ81の誘電率ε2は、SBT膜65bの比誘電率ε2:SBT(=200)と真空の誘電率ε0より、ε2=ε2:SBT×ε0=200×ε0である。これにより、第1キャパシタ71の有する誘電率ε1(=26×ε0)は、第2キャパシタ81の有する誘電率ε2(=200×ε0)よりも小さくなることがわかる。また、この第3実施形態の第1キャパシタ71の実効的な誘電率ε1(=26×ε0)は、上記した第2実施形態の第1キャパシタ41の実効的な誘電率ε1(=42×ε0)よりも小さくなることがわかる。
ここで、第3実施形態による第1キャパシタ71の誘電率ε1、厚みd1:SiN+d1:SBT、および、電極の表面積S1を上記式(1)に代入して、第1キャパシタ71の静電容量C1を求める。その結果、C1=ε1×S1/(d1:SiN+d1:SBT)となる。また、第2キャパシタ81の誘電率ε2、SBT膜65bの厚みd2:SBT、および、電極の表面積S2を上記式(1)に代入して、第2キャパシタ81の静電容量C2を求める。その結果、C2=ε2×S2/d2:SBTとなる。これらの静電容量C1および静電容量C2を用いると、静電容量の差(C2−C1)は、以下の式(13)のようになる。
C2−C1=(ε2×S2/d2:SBT)−{ε1×S1/(d1:SiN+d1:SBT)}
・・・(13)
また、第1キャパシタ71および第2キャパシタ81の電極の表面積の関係S1=S2と、SBT膜65aおよびSBT膜65bの厚みの関係d1:SBT=d2:SBTとを用いて、上記式(13)を整理すると、次の式(14)が得られる。
C2−C1={ε2×d1:SiN+(ε2−ε1)×d1:SBT}×S1
/{d1:SBT(d1:SiN+d1:SBT)} ・・・(14)
式(14)中の、ε2(=200×ε0)は、ε1(=26×ε0)よりも大きいので、C2−C1>0となる。この結果、第1キャパシタ71の静電容量C1が、第2キャパシタ81の静電容量C2よりも小さくなることがわかる。これにより、SiN膜64およびSBT膜65aを含む第1キャパシタ71からなる第1メモリセル70およびSBT膜65bを含む第2キャパシタ81からなる第2メモリセル80のキャパシタ特性は、図22に示すようになる。
C2−C1=(ε2×S2/d2:SBT)−{ε1×S1/(d1:SiN+d1:SBT)}
・・・(13)
また、第1キャパシタ71および第2キャパシタ81の電極の表面積の関係S1=S2と、SBT膜65aおよびSBT膜65bの厚みの関係d1:SBT=d2:SBTとを用いて、上記式(13)を整理すると、次の式(14)が得られる。
C2−C1={ε2×d1:SiN+(ε2−ε1)×d1:SBT}×S1
/{d1:SBT(d1:SiN+d1:SBT)} ・・・(14)
式(14)中の、ε2(=200×ε0)は、ε1(=26×ε0)よりも大きいので、C2−C1>0となる。この結果、第1キャパシタ71の静電容量C1が、第2キャパシタ81の静電容量C2よりも小さくなることがわかる。これにより、SiN膜64およびSBT膜65aを含む第1キャパシタ71からなる第1メモリセル70およびSBT膜65bを含む第2キャパシタ81からなる第2メモリセル80のキャパシタ特性は、図22に示すようになる。
この第3実施形態では、SBT膜65aをSiN膜64上に形成することにより、下部電極層63上に形成されたSBT膜65bの結晶化率に比べて、SBT膜65aの結晶化率が低下するので、第1メモリセル70のSBT膜65aの比誘電率ε1:SBT(=45)を第2メモリセル80のSBT膜65bの比誘電率ε2:SBT(=200)よりも小さくすることができる。これにより、SBT膜34aとSBT膜34bとが同じ比誘電率(=200)を有する第2実施形態に比べて、第1メモリセル70の第1キャパシタ71の静電容量C1を、第2メモリセル80の第2キャパシタ81の静電容量C2よりもより小さくすることができるので、第1メモリセル70の第1キャパシタ71と第2メモリセル80の第2キャパシタ81との静電容量の差をより大きくすることができる。これにより、第3実施形態では、データの読み出し時のマージン(許容差)を第2実施形態よりも大きくすることができる。
次に、図23〜図27を参照して、第3実施形態のマスクROM90の製造方法について説明する。
まず、第1実施形態の製造方法と同様の工程により、シリコン基板61上に絶縁膜62および約100nmの厚みを有するPtからなる下部電極層63を形成する。この図23に示すように、絶縁膜62および下部電極層63の全面を覆うように約20nmの厚みを有するSiN膜64を形成する。この後、SiN膜64上の第1メモリセル70が形成される領域に、レジスト膜72を形成する。
次に、図24に示すように、レジスト膜72をマスクとして、SiN膜64をエッチングすることにより、第1メモリセル70が形成される領域以外のSiN膜64を除去する。その後、レジスト膜72を除去する。
次に、図25に示すように、ゾルゲル法を用いて、SiN膜64、絶縁膜62、および、下部電極層63の全面上に約120nmの厚みを有するSBT膜65を形成する。ここで、SBT膜65を形成する際には、仮焼成工程として、約200℃で5分間の熱処理を行った後、焼成工程として、RTA法により約600℃で5分間の熱処理を行う。ここで、本願発明者は、Ptからなる下部電極層63上に形成された後約600℃で焼成されたSBT膜65bの結晶化率に比べて、SiN膜64上に形成された後約600℃で焼成されたSBT膜65aの結晶化率が低下することを見い出した。すなわち、SiN膜64上に形成された第1メモリセル70のSBT膜65aの比誘電率ε1:SBT(=45)は、下部電極層63上に形成された第2メモリセル80のSBT膜65bの比誘電率ε2:SBT(=200)に比べて、大きく低下することを見い出した。
次に、図26に示すように、SBT膜65上の全面を覆うように約100nmの厚みを有するPt膜66aをスパッタ法により形成した後、Pt膜66a上の上部電極層66となる領域にレジスト膜73を形成する。そして、レジスト膜73をマスクとして、Pt膜66aをエッチングすることによって、図27に示すような、上部電極層66を形成する。最後に、レジスト膜73を除去して、図20に示したような第3実施形態のマスクROM90が完成される。なお、上記した第3実施形態の製造プロセスにおいて、下部電極層63は、本発明の請求項8の「第1電極」の一例であり、上部電極層66は、本発明の請求項8の「第2電極」の一例であり、SiN膜64は、本発明の請求項8の「第1誘電体膜」の一例であり、SBT膜65は、本発明の請求項8の「第2誘電体膜」の一例である。
この第3実施形態のマスクROM90の製造方法では、上記第2実施形態と同様に、SBT膜65のパターニングを行う必要がないので、その分、マスクROM90の製造プロセスを簡略化することができるとともに、エッチング工程の際にSBT膜65が受けるエッチングダメージを防ぐことができる。これにより、第1キャパシタ71および第2キャパシタ81の静電容量のばらつきを低減することができる。具体的には、第3実施形態の製造プロセスにより6インチウェハに作製したマスクROM90について、面内の12点で第1キャパシタ71および第2キャパシタ81の静電容量のばらつきを測定した。その結果、第1キャパシタ71および第2キャパシタ81の静電容量のばらつきは、5%以下であった。これにより、上記第1実施形態のキャパシタの静電容量の約15%のばらつきに比べて、低減されていることがわかる。また、SiN膜64をSBT膜65よりも先に形成することにより、SBT膜34をSiN膜35よりも先に形成する第2実施形態と異なり、SiN膜64のエッチング時に、SBT膜65がエッチングダメージを受けることがない。これにより、第3実施形態では、第2実施形態に比べて、第1キャパシタ71および第2キャパシタ81の静電容量のばらつきをより抑制することができると考えらる。
なお、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
たとえば、上記実施形態では、誘電率の高い誘電体膜の材料として、SBTを用いた例を示したが、本発明はこれに限らず、(Bi,La)4Ti3O12[BLT]、Bi4Ti3O12[BIT]、(Ba,Sr)TiO3[BST]、Pb(Zr,Ti)O3[PZT]およびこれらに準ずる誘電体からなるグループから選択することができる。また、第2実施形態および第3実施形態においては、第1メモリセルおよび第2メモリセルに用いられる誘電率の高い誘電体膜として、同じ材料(SBT膜)からなる誘電体膜を用いたが、本発明はこれに限らず、第1メモリセルに適用される誘電率の高い誘電体膜と第2メモリセルに適用される誘電率の高い誘電体膜とを異なる材料により構成してもよい。
また、上記実施形態では、誘電率の低い誘電体膜の材料として、SiN膜(シリコン窒化膜)を用いた例を示したが、本発明はこれに限らず、誘電率の低い誘電体膜としては、シリコン窒化膜以外に、シリコン酸化膜、シリコン窒化膜を主成分とする膜、シリコン酸化膜を主成分とする膜およびこれらに準ずる誘電体からなるグループから選択することができる。
また、上記第2および第3実施形態では、SBT膜をパターニングしない例を示したが、SBT膜をパターニングしてもよい。このように構成することにより、寄生容量の増加を抑制することができる。
また、上記実施形態では、SBT膜の焼成工程において、RTA法により、約600℃で熱処理する例を示したが、熱処理の温度は600℃に限定されるものではない。特に、第3実施形態においては、約300℃〜約600℃の範囲における熱処理によって、SiN膜上に形成される第1キャパシタのSBT膜の誘電率ε1:SBTと下部電極層上に形成される第2キャパシタのSBT膜の誘電率ε2:SBTとを、ε1:SBT<ε2:SBTの関係になるようにすることができる。
3、33、63 下部電極層
6、36、66 上部電極層
10、40、70 第1メモリセル
20、50、80 第2メモリセル
4、34a、34b、65a、65b SBT膜
5、35、64 SiN膜
11、41、71 第1キャパシタ
21、51、81 第2キャパシタ
30、60、90 マスクROM(メモリ)
6、36、66 上部電極層
10、40、70 第1メモリセル
20、50、80 第2メモリセル
4、34a、34b、65a、65b SBT膜
5、35、64 SiN膜
11、41、71 第1キャパシタ
21、51、81 第2キャパシタ
30、60、90 マスクROM(メモリ)
Claims (8)
- 第1誘電率を有する第1誘電体を含む第1キャパシタにより構成された第1メモリセルと、
前記第1誘電体の第1誘電率よりも大きい第2誘電率を有する第2誘電体を含む第2キャパシタにより構成された第2メモリセルとを備えた、メモリ。 - 前記第1誘電体は、第1誘電体膜と、前記第1誘電体膜よりも誘電率が大きい第2誘電体膜とを含み、
前記第2誘電体は、前記第2誘電体膜と同じ材料からなる第3誘電体膜を含む、請求項1に記載のメモリ。 - 前記第2誘電体膜は、前記第1誘電体膜の上に形成されている、請求項2に記載のメモリ。
- 前記第2誘電体膜および前記第3誘電体膜は、SrBi2Ta2O9[SBT]、(Bi,La)4Ti3O12[BLT]、Bi4Ti3O12[BIT]、(Ba,Sr)TiO3[BST]、および、Pb(Zr,Ti)O3[PZT]からなるグループから選択される少なくとも1つの誘電体を含む、請求項2または3に記載のメモリ。
- 前記第1誘電体膜は、シリコン窒化膜、シリコン酸化膜、シリコン窒化膜を主成分とする膜およびシリコン酸化膜を主成分とする膜からなるグループより選択される少なくとも1つの膜を含む、請求項2〜4のいずれか1項に記載のメモリ。
- 互いに交差するようにマトリックス状に配置された複数の第1導電層および複数の第2導電層をさらに備え、
前記第1キャパシタの第1誘電体および前記第2キャパシタの第2誘電体は、前記第1導電層と前記第2導電層とが交差する位置の前記第1導電層と前記第2導電層との間に配置されている、請求項1〜5のいずれか1項に記載のメモリ。 - 前記第1メモリセルおよび前記第2メモリセルは、読み出し専用のメモリセルである、請求項1〜6のいずれか1項に記載のメモリ。
- 第1電極上に第1誘電体膜を形成する工程と、
前記第1電極上および前記第1誘電体膜上に、前記第1誘電体膜よりも誘電率の大きい第2誘電体膜を形成する工程と、
前記第2誘電体膜上に第2電極を形成する工程とを備えた、メモリの製造方法。
Priority Applications (1)
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JP2005078469A JP2006261477A (ja) | 2005-03-18 | 2005-03-18 | メモリおよびメモリの製造方法 |
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