JP2006261158A - 半導体パッケージ - Google Patents

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Abstract

【課題】 誘電体多層基板に半導体部品を収納した半導体パッケージに於いて、金属シールリングの接合面に生じる熱応力を緩和して、金属シールリングの接合面におけるクラックやメタライズ層の剥がれの発生を、抑圧する方法を提供する。
【解決手段】 半導体部品4が収納された誘電体多層基板1と、前記誘電体多層基板の上面に接合された金属シールリング2と、前記金属シールリングの上面に接合された金属蓋体3と、を備え、前記金属蓋体は、上記金属シールリングに接合される外縁部を除いた外表面に、交差配列された複数のスリット状の溝5を形成する。
【選択図】図2

Description

この発明は、誘電体多層基板に半導体部品を収納した半導体パッケージに関する。
従来の半導体パッケージでは、セラミック基板とコバール製の蓋体との熱膨張率の相違による熱応力が作用して、シールリングとセラミック基板の接合面にメタライズ層の剥がれやクラックが発生し、パッケージの気密性が損なわれていた。このため、接合面に設けられたメタライズ層の外側全周にセラミックと同一材質からなる被覆層を設けて、接合面の強度を補強する技術が開示されている。
特開平6−310614号公報(第4〜第5段落)
しかしながら、上述した構成の半導体パッケージは、熱膨張率の相違による熱応力自体を緩和したものではないので、半導体パッケージには依然として熱応力が内在する。このため、温度変化の発生によって、シールリングと蓋体の接合部にクラックが発生する。
また、シールリングとセラミック基板の接合面でも、温度変化が繰り返し発生することにより、メタライズ層の剥がれやクラックが発生し、これによってシールリングの接合面に僅かな気密漏れを生じてしまう。
そもそも、パッケージを小型化する場合には、シールリング接合面の外周面積を出来るだけ小さくする必要があり、メタライズ層の外側に被覆層を設けた場合には、パッケージの小型化を妨げることになる。
この発明による半導体パッケージは、金属シールリングの接合面に生じる熱応力を緩和して、金属シールリングの接合面におけるクラックやメタライズ層の剥がれの発生を、抑圧することを目的とする。
この発明による半導体パッケージは、半導体部品と、前記半導体部品が収納された誘電体多層基板と、前記誘電体多層基板の上面に接合された金属シールリングと、前記金属シールリングの上面に接合された金属蓋体と、を備え、前記金属蓋体は、上記金属シールリングに接合される外縁部を除いた外表面に、交差配列された複数の溝が形成されたものである。
また、半導体部品と、前記半導体部品が収納された誘電体多層基板と、前記誘電体多層基板の上面に接合された金属シールリングと、前記金属シールリングの上面に接合された金属蓋体と、を備え、前記金属蓋体は、上記金属シールリングに接合される外縁部を除いた外表面に、複数の波形状の凹凸が形成されたものであっても良い。
この発明によれば、金属蓋に伸縮性を持たせることにより、誘電体多層基板に接合された金属シールリングと金属蓋体との接合面で、温度変化時に発生する熱応力を緩和し、より気密信頼性の高い半導体パッケージを得ることができる。
実施の形態1.
図1は、この発明の実施の形態1による半導体パッケージの外観の概略を示す上面図である。図2は、図1のAA断面図である。
図において、半導体パッケージは、誘電体多層基板1とシールリング2と金属蓋3とを備えて構成される。誘電体多層基板1は誘電体を多層に積層して構成され、アルミナセラミック基板や低温焼成基板などで形成される。誘電体多層基板1は上面に金属製のシールリング2が接合される。シールリング2は矩形の枠型を成し、コバールで構成される。シールリング2の上面には、コバールなどの導電性の金属蓋3が接合される。誘電体多層基板1は誘電体を多層に積層して構成される。
誘電体多層基板1を構成する各誘電体層には、信号伝送や電源供給を行うための導体線路や導体ビアホールが設けられている。誘電体多層基板1は、半導体部品4を収納する空洞(キャビティ)が形成されている。誘電体多層基板1のキャビティと面する底面には、半導体部品4が接合されている。
誘電体多層基板1は、シールリング2との接合面に導電性のメタライズ層13が形成されている。シールリング2は、AuSnはんだやAgCuろうなどのろう材12によって、メタライズ層13の上面に接合されている。金属蓋3は板形状を成して、互いに交差する複数のスリット状の溝5が形成されている。
図1、図2に示す例では、シールリング2外周の縦方向と横方向に対して平行に、複数の縦溝と横溝が井型形状に並列に配置されている。これによって、金属蓋3は板面内の縦方向と横方向の剛性が低く伸縮性を有している。スリット状の溝は、コバールにエッチング加工を施すことによって形成される。また、スリット状の溝は、金属蓋3とシールリング2とが接合される外縁部を除く、金属蓋3の外表面に設けられている。
なお、スリット状の溝の形状、寸法、位置、数量は、所望の低剛性を得るように加工性やコストなどを考慮して、適宜設定すれば良い。
半導体部品4は、例えばマイクロストリップ線路のような導体線路8や導体線路9との間で、金などで構成される導体ワイヤ10を用いて電気的に接続されている。半導体部品4は、外部から入力される制御信号に基いて信号増幅や減衰動作、およびフィルタ処理などを行い、外部に処理信号を出力する。半導体部品4は、例えば信号処理を行う動作帯域がマイクロ波やミリ波などの高周波帯域で行われる。金属蓋3は、不活性ガス中で、シールリング2上にシーム溶接により封止した構造となっている。この構造によって、内部の半導体部品4が腐食から保護されるとともに、不活性ガスの比誘電率を一定に維持する。導体線路8は、誘電体多層基板に設けられたフィードスルー7を通じて、内部のキャビティ空間と外部との間で、電気信号を伝送する。
次に、熱変動が生じた場合の動作について説明する。
シールリング2と金属蓋3の接合体は、誘電体多層基板1に対して熱膨張率がわずかに異なる。したがって、金属蓋3にスリット状の溝5が形成されていない場合、急激な温度変化があったときに、誘電体多層基板1とシールリング2の接合面に熱応力を生じる。
しかしながら、この実施の形態による半導体パッケージは、金属蓋3がスリット状の溝5を備えて伸縮性を有している。このため、シールリング2及び金属蓋3の接合体と、誘電体多層基板1との熱膨張率差は、金属蓋3の微小な伸縮動作によって吸収されるので、誘電体多層基板1とシールリング2の接合面に作用する熱応力が緩和される。また、誘電体多層基板1と金属蓋3との接合部に作用する熱応力が極めて小さくなる。
したがって、金属蓋3とシールリング2の接合面で、クラックや割れが発生することを防止できる。
また、誘電体多層基板1とシールリング2の接合面で、メタライズ層の剥がれが発生したり、誘電体多層基板1にクラックが発生することを防止できる。
以上により、この実施の形態1による半導体パッケージは、金属蓋3にスリット状の溝5を設けて伸縮性を備えることにより、誘電体多層基板1と金属蓋3との接合部に作用する熱応力を抑圧することができる。
実施の形態2.
図3は、この発明の実施の形態2による半導体パッケージの外観の概略を示す上面図である。図4は図3のBB断面図である。
実施の形態2による半導体パッケージは、誘電体多層基板1とシールリング2と金属蓋19とが、実施の形態1と同様に接合されて構成される。さらに、実施の形態2による金属蓋19は、板面内の複数箇所に波状の凹凸形状を成す波状部20が設けられている。なお、その他の構成については、図1、2に示した実施の形態1と同じである。
図3、4に示す例では、金属蓋19の長手方向に対して連続した波状を成す波状部が、金属蓋3の2箇所に設けられている。これによって金属蓋3は、板面内の長手方向に剛性が低く伸縮性を有する。波状部20はコバールに波状の金型を押し当ててプレス加工するなど板金加工によって成形される。
なお、波状部20の形状、寸法、位置、数量は、所望の低剛性を得るように、加工性やコストなどを考慮して、適宜設定すれば良い。
半導体部品4は、例えばマイクロストリップ線路のような導体線路8や導体線路9との間で、金などで構成される導体ワイヤ10を用いて電気的に接続されている。金属蓋19は、不活性ガス中で、シールリング2上にシーム溶接により封止した構造となっている。この構造によって、内部の半導体部品4が腐食から保護されるとともに、不活性ガスの比誘電率を一定に維持する。導体線路8は、誘電体多層基板に設けられたフィードスルー7を通じて、内部のキャビティ空間と外部との間で、電気信号を伝送する。
次に、熱変動が生じた場合の動作について説明する。
シールリング2と金属蓋19の接合体は、誘電体多層基板1に対して熱膨張率がわずかに異なる。したがって、金属蓋19に波状部20が形成されていない場合、急激な温度変化があったときに、誘電体多層基板1とシールリング2の接合面に熱応力を生じる。
しかしながら、この実施の形態による半導体パッケージは、金属蓋19が波状部20を備えて伸縮性を有している。このため、シールリング2及び金属蓋19の接合体と、誘電体多層基板1との熱膨張率差は、金属蓋19の微小な伸縮動作によって吸収されるので、誘電体多層基板1とシールリング2の接合面に作用する熱応力が緩和される。また、誘電体多層基板1と金属蓋19との接合部に作用する熱応力が極めて小さくなる。
したがって、金属蓋19とシールリング2の接合面で、クラックや割れが発生することを防止できる。
また、誘電体多層基板1とシールリング2の接合面で、メタライズ層の剥がれが発生したり、誘電体多層基板1にクラックが発生することを防止できる。
以上により、この実施の形態2による半導体パッケージは、金属蓋19に波状部20を設けて伸縮性を備えることにより、誘電体多層基板1と金属蓋19との接合部に作用する熱応力を抑圧することができる。
この実施の形態1による半導体パッケージの上面外観図を示す。 この実施の形態1による半導体パッケージの断面図を示す。 この実施の形態2による半導体パッケージの上面外観図を示す。 この実施の形態2による半導体パッケージの断面図を示す。
符号の説明
1 誘電体多層基板、2 シールリング、3 金属蓋、4 半導体部品、5 溝、19 金属蓋、20 波状部。

Claims (2)

  1. 半導体部品と、
    前記半導体部品が収納された誘電体多層基板と、
    前記誘電体多層基板の上面に接合された金属シールリングと、
    前記金属シールリングの上面に接合された金属蓋体と、
    を備え、
    前記金属蓋体は、上記金属シールリングに接合される外縁部を除いた外表面に、交差配列された複数の溝が形成されたことを特徴とする半導体パッケージ。
  2. 半導体部品と、
    前記半導体部品が収納された誘電体多層基板と、
    前記誘電体多層基板の上面に接合された金属シールリングと、
    前記金属シールリングの上面に接合された金属蓋体と、
    を備え、
    前記金属蓋体は、上記金属シールリングに接合される外縁部を除いた外表面に、複数の波形状の凹凸が形成されたことを特徴とする半導体パッケージ。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1024913A (ja) * 1996-07-10 1998-01-27 Takeda Giken Kogyo:Kk 熱風による加熱方法とその装置
JP2014067849A (ja) * 2012-09-26 2014-04-17 Seiko Epson Corp 電子デバイス用容器の製造方法、電子デバイスの製造方法、電子機器及び移動体機器
JP2018074124A (ja) * 2016-11-04 2018-05-10 太陽誘電株式会社 電子デバイス
JP2018182574A (ja) * 2017-04-14 2018-11-15 株式会社村田製作所 圧電振動子及び電子部品
WO2021006157A1 (ja) * 2019-07-10 2021-01-14 株式会社村田製作所 弾性波装置

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1024913A (ja) * 1996-07-10 1998-01-27 Takeda Giken Kogyo:Kk 熱風による加熱方法とその装置
JP2014067849A (ja) * 2012-09-26 2014-04-17 Seiko Epson Corp 電子デバイス用容器の製造方法、電子デバイスの製造方法、電子機器及び移動体機器
US9660176B2 (en) 2012-09-26 2017-05-23 Seiko Epson Corporation Method of manufacturing electronic device, electronic apparatus, and mobile apparatus
JP2018074124A (ja) * 2016-11-04 2018-05-10 太陽誘電株式会社 電子デバイス
JP2018182574A (ja) * 2017-04-14 2018-11-15 株式会社村田製作所 圧電振動子及び電子部品
WO2021006157A1 (ja) * 2019-07-10 2021-01-14 株式会社村田製作所 弾性波装置

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