JP2006250651A - テストパターン生成支援装置、テストパターン生成支援方法、テストパターン生成支援プログラム、および記録媒体 - Google Patents

Abstract

【課題】ＴＡＴの短縮化およびトランジションディレイ試験の検出率の向上を図ること。
【解決手段】テストパターン生成支援装置３１０では、取得部３１１がテスト対象回路２００の接続情報３０１およびテスト対象外パスが取得された場合、検出部３１２はテスト対象回路２００を構成する全ＦＦ間のパスを検出し、テスト対象外パスリスト４００を作成する。テスト対象パス抽出部３１３はテスト対象パスを抽出し、テスト対象パスリスト５００を作成する。探索部３１４は探索結果リスト６００を作成する。テスト対象外セル抽出部３１５はテスト対象外セルを抽出し、抽出されたテスト対象外セルを含むテスト対象外パスの終了フラグを「０」から「１」に変更する。すべてのテスト対象外パスリスト４００の終了フラグが「１」に変更された場合、修正部３１６は、テスト対象外セルのデータピンにダミーバッファを挿入するように、接続情報３０１を修正する。
【選択図】 図３

Description

この発明は、テストパターンの生成を支援するテストパターン生成支援装置、テストパターン生成支援方法、テストパターン生成支援プログラム、および記録媒体に関する。

従来から、ディレイテストの一種であるトランジションディレイ試験では、セルの入出力に立ち上がり遅延や立ち下がり遅延を仮定し、それらの故障を検出するテストパターンを生成する。トランジションディレイ試験のテストパターン生成前に、ＳＴＡ（Static Timing Analysis）において、テストモードにおけるタイミング検証をおこない、エラーがないことを確認する。トランジションディレイ試験ではＡＴＰＧ（Auto Test pattern Generator）が自動的に故障を伝播するパスを決定するため、同期クロック間のタイミングをＳＴＡで検証し、ＡＴＰＧがどのパスを活性化しても問題がないようにする必要がある。

また、タイミング制約にマルチサイクルパス、フォールスパスが存在する場合には、それらをテスト対象外にするための設定が必要である。このフォールスパスとは、テスト対象回路において、ＳＴＡでのＳｅｔｕｐ／Ｈｏｌｄチェックの対象外となるパスである。ＡＴＰＧは、ＳＴＡでＳｅｔｕｐ／Ｈｏｌｄチェックをおこなったエラーがないパスを扱うため、フォールスパスはＡＴＰＧの対象外となる。

また、マルチサイクルパスはクロック周期が２倍以上のパスである。ＡＴＰＧでは同期クロック間のパスが対象となるので、マルチサイクルパスは対象外となる。フォールスパスのＳＤＣ（Synopsys design Constraints）形式で設定された記述の一例を下記に示す。

set_false_path-from CLOCK_NAME_OR_CONCAT_PIN_LIST
-through CONCAT_PIN_LIST
-to CLOCK_NAME_OR_CONCAT_PIN_LIST

・「-from」で、タイミング解析対象外となるパスの始点が指定される。
・「-through」で、タイミング解析対象外となるパスが必ず通過するピン名を指定される。
・「-to」で、タイミング解析対象外となるパスの終点が指定される。

従来においては、このＳＤＣ形式の記述から、人手によってテスト対象外パスを指定する指定ファイルを作成していた。通常は、「-to」で指定されたＦＦセルのデータピンに接続するセルを指定していた。

また、従来では、ＳＴＡのタイミング制約情報からクロック設定情報を取り出し、トランジションテストパターンのタイミング情報を設定していた。ＳＤＣ形式で設定されたテストクロック情報の記述の一例を下記に記す。

create_clock -period 周期 -waveform [rise fall] クロック端子名

ＳＴＡにおいてエラーが発生した場合、タイミングエラーがなくなるまで、タイミングを調整する。但し、どうしてもタイミングを調整できない場合は、そのパスをテスト対象外としてＡＴＰＧを実行することが可能である。その場合、ＳＴＡの結果リストから収束できなかったタイミングエラー情報を取り出して、トランジションディレイ試験のテスト対象外にしていた。なお、従来からＳＴＡの情報をＡＴＰＧに入力する発明としては、下記特許文献１〜４の発明が提案されている。

特開２００４−０１３７２０号公報 特開２００３−１４１２０６号公報 特開２００１−２９７１２５号公報 特開２００３−１５７２９７号公報

しかしながら、上述した従来技術では、人手によってテスト対象外セルを指定していたため、作成ミスなどにより手戻りが発生し、ＴＡＴ（Turn Around Time）が増加してしまうという問題があった。また、タイミング制約情報のみでテスト対象外パスを決定すると、トランジションディレイ試験の検出率が低下してしまうという問題があった。この検出率の低下について具体的に説明する。図１１は、試験対象回路を示す回路図である。図１１においては、下記に示す２本のパスＰａ、Ｐｂが存在する。

・パスＰａ：ＦＦ１１０１−セル１１１０−ＦＦ１１０２
・パスＰｂ：ＦＦ１１０１−セル１１１０−ＦＦ１１０３

パスＰａのみがフォールスパスの場合、セル１１１０をテスト対象外のセルにすると、パスＰｂもテスト対象外のパスになってしまうこととなり、トランジションディレイ試験の検出率が低下することとなる。

この発明は、上述した従来技術による問題点を解消するため、ＴＡＴの短縮化およびトランジションディレイ試験の検出率の向上を図ることができるテストパターン生成支援装置、テストパターン生成支援方法、テストパターン生成支援プログラム、および記録媒体を提供することを目的とする。

上述した課題を解決し、目的を達成するため、この発明にかかるテストパターン生成支援装置、テストパターン生成支援方法、テストパターン生成支援プログラム、および記録媒体は、テスト対象回路に関する接続情報と、テスト対象外パスとを取得し、取得された接続情報に基づいて、前記テスト対象回路内のＦＦ間のすべてのパスを検出し、取得されたテスト対象外パスに基づいて、検出されたパスの中から、テスト対象パスを抽出し、前記テスト対象外パスを構成するセルと、抽出されたテスト対象パスを構成するセルとに基づいて、前記テスト対象回路を構成するセルの中から、テスト対象外セルを抽出することを特徴とする。

また、上記発明において、前記テスト対象外パスは、前記テスト対象回路のタイミング解析によってタイミング収束されなかったタイミング収束違反パスを含むこととしてもよい。

また、上記発明において、前記テスト対象回路内の各セルが前記テスト対象外パスおよびテスト対象パスにそれぞれ含まれている数を探索し、探索された探索結果に基づいて、前記テスト対象回路を構成するセルの中から、テスト対象外セルを抽出することとしてもよい。

また、上記発明において、前記テスト対象外セル抽出手段によって抽出されたテスト対象外セルの前段にダミーバッファを挿入するように、前記接続情報を修正することとしてもよい。

これらの発明によれば、テスト対象外パスであると誤って検出されるポイント、すなわち、テスト対象外セルの前段（データピン）を自動的に検出することができるため、当該ポイントにダミーバッファを挿入することで、テスト対象パスが誤ってテスト対象外パスになることを防止することができる。

本発明にかかるテストパターン生成支援装置、テストパターン生成支援方法、テストパターン生成支援プログラム、および記録媒体によれば、ＴＡＴの短縮化およびトランジションディレイ試験の検出率の向上を図ることができるという効果を奏する。

以下に添付図面を参照して、この発明にかかるテストパターン生成支援装置、テストパターン生成支援方法、テストパターン生成支援プログラム、および記録媒体の好適な実施の形態を詳細に説明する。

（テストパターン生成支援装置のハードウェア構成）
まず、この発明の実施の形態にかかるテストパターン生成支援装置のハードウェア構成について説明する。図１は、この発明の実施の形態にかかるテストパターン生成支援装置のハードウェア構成を示すブロック図である。

図１において、テストパターン生成支援装置は、ＣＰＵ１０１と、ＲＯＭ１０２と、ＲＡＭ１０３と、ＨＤＤ（ハードディスクドライブ）１０４と、ＨＤ（ハードディスク）１０５と、ＦＤＤ（フレキシブルディスクドライブ）１０６と、着脱可能な記録媒体の一例としてのＦＤ（フレキシブルディスク）１０７と、ディスプレイ１０８と、Ｉ／Ｆ（インターフェース）１０９と、キーボード１１０と、マウス１１１と、スキャナ１１２と、プリンタ１１３と、を備えている。また、各構成部はバス１００によってそれぞれ接続されている。

ここで、ＣＰＵ１０１は、テストパターン生成支援装置の全体の制御を司る。ＲＯＭ１０２は、ブートプログラムなどのプログラムを記憶している。ＲＡＭ１０３は、ＣＰＵ１０１のワークエリアとして使用される。ＨＤＤ１０４は、ＣＰＵ１０１の制御にしたがってＨＤ１０５に対するデータのリード／ライトを制御する。ＨＤ１０５は、ＨＤＤ１０４の制御で書き込まれたデータを記憶する。

ＦＤＤ１０６は、ＣＰＵ１０１の制御にしたがってＦＤ１０７に対するデータのリード／ライトを制御する。ＦＤ１０７は、ＦＤＤ１０６の制御で書き込まれたデータを記憶したり、ＦＤ１０７に記憶されたデータをテストパターン生成支援装置に読み取らせたりする。

また、着脱可能な記録媒体として、ＦＤ１０７のほか、ＣＤ−ＲＯＭ（ＣＤ−Ｒ、ＣＤ−ＲＷ）、ＭＯ、ＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｋ）、メモリーカードなどであってもよい。ディスプレイ１０８は、カーソル、アイコンあるいはツールボックスをはじめ、文書、画像、機能情報などのデータを表示する。このディスプレイ１０８は、たとえば、ＣＲＴ、ＴＦＴ液晶ディスプレイ、プラズマディスプレイなどを採用することができる。

Ｉ／Ｆ１０９は、通信回線を通じてインターネットなどのネットワーク１１４に接続され、このネットワーク１１４を介して他の装置に接続される。そして、Ｉ／Ｆ１０９は、ネットワーク１１４と内部のインターフェースを司り、外部装置からのデータの入出力を制御する。Ｉ／Ｆ１０９には、たとえばモデムやＬＡＮアダプタなどを採用することができる。

キーボード１１０は、文字、数字、各種指示などの入力のためのキーを備え、データの入力をおこなう。また、タッチパネル式の入力パッドやテンキーなどであってもよい。マウス１１１は、カーソルの移動や範囲選択、あるいはウィンドウの移動やサイズの変更などをおこなう。ポインティングデバイスとして同様に機能を備えるものであれば、トラックボールやジョイスティックなどであってもよい。

スキャナ１１２は、画像を光学的に読み取り、テストパターン生成支援装置内に画像データを取り込む。なお、スキャナ１１２は、ＯＣＲ機能を持たせてもよい。また、プリンタ１１３は、画像データや文書データを印刷する。プリンタ１１３には、たとえば、レーザプリンタやインクジェットプリンタを採用することができる。

（テスト対象回路の回路構成）
つぎに、テスト対象回路の回路構成について説明する。図２は、テスト対象回路の回路構成の一例を示す回路図である。図２において、テスト対象回路２００は、複数のセル、すなわち、ＦＦセル（ＦＦ１〜ＦＦ８）と、組み合わせセルＡ〜Ｇとが接続されて構成されている。なお、このテスト対象回路２００のＦＦ１〜ＦＦ８は、すべて同じ外部クロックで制御されているものとする。

（テストパターン生成支援装置の機能的構成）
つぎに、テストパターン生成支援装置の機能的構成について説明する。図３は、テストパターン生成支援装置の機能的構成を示すブロック図である。図３において、符号３０１は、図２に示したテスト対象回路２００の接続情報（ネットリスト）である。符号３０２は、テスト対象回路２００におけるテストクロックのタイミング、端子、周波数に関する情報からなるテストクロック情報である。

符号３０３は、ＳＤＣ形式で設定されたテスト対象回路２００のシステム動作用タイミング制約情報である。システム動作用タイミング制約情報３０３には、テスト対象回路２００のマルチサイクルパス、フォールスパスが含まれる。符号３０４は、テスト対象回路２００におけるテスト端子、テストクロック、ドメイン境界を規定したＤＦＴ情報である。

また、テスト動作用タイミング制約情報作成部３０５は、テストクロック情報３０２、システム動作タイミング制約情報３０３およびＤＦＴ情報３０４から、システム動作用タイミング制約情報３０３内のパスを駆動するテスト動作時のクロックを判定する。そして、システム動作時と同一でなければそのパスを無効にする処理をおこなって、テスト動作用タイミング制約情報３０６を作成する。テスト動作用タイミング制約情報３０６にも、テスト対象回路２００のマルチサイクルパス、フォールスパスが含まれる。

タイミング解析部３０７は、いわゆるＳＴＡであり、システム動作用タイミング制約情報３０３とテスト動作用タイミング制約情報３０６とが同一の場合には、システム動作用タイミング制約情報３０３を、テストパターン生成支援装置３１０に出力する。一方、システム動作用タイミング制約情報３０３とテスト動作用タイミング制約情報３０６とが異なる場合には、テスト動作用タイミング制約情報３０６を、テストパターン生成支援装置３１０に出力する。また、タイミング解析部３０７のよる解析後、レイアウト修正によってもタイミングエラーが収束できないときは、タイミング収束違反パス３０８を、テストパターン生成支援装置３１０に出力する。

また、テストパターン生成支援装置３１０は、取得部３１１と、検出部３１２と、テスト対象パス抽出部３１３と、探索部３１４と、テスト対象外セル抽出部３１５と、修正部３１６と、を備えている。まず、取得部３１１は、テスト対象回路２００に関する接続情報３０１と、テスト対象外パスとを取得する。ここで、テスト対象外パスとは、タイミング制約情報３０３（または３０６）またはタイミング収束違反パス３０８である。このテスト対象回路２００におけるタイミング制約情報３０３（または３０６）の一例を以下のａ〜ｄに示す。

ａ） set_false_path -from FF2/Q -to FF4/D
ｂ） set_false_path -from FF3/Q -through E -to FF6/D
ｃ） set_false_path -from FF3/Q -through E -to FF7/D
ｄ） set_multicycle_path 2 -from FF1/Q -to FF3/D

また、テスト対象回路２００におけるタイミング収束ができなかったタイミング収束違反パス３０８の一例を以下のｅに示す。

ｅ） FF5/Q _ FF8/D

このａ〜ｅは、図２の点線矢印の符号に対応している。そして、取得部３１１において取得されたテスト対象外パスａ〜ｅからテスト対象パスリストを作成する。図４は、テスト対象外パスリストを示す図表である。図４において、テスト対象外パスリスト４００では、当該テスト対象外パスａ〜ｅごとに、当該パスを構成するセルを列挙している。また、この段階では、すべてのテスト対象外パスａ〜ｅの終了フラグは「０」に設定しておく。

図３において、検出部３１２は、取得部３１１によって取得された接続情報３０１に基づいて、テスト対象回路２００内のＦＦ間のすべてのパスを検出する。このテスト対象回路２００の全ＦＦ間のパスは以下のとおりである。

パス１：ＦＦ１−Ａ−Ｂ−ＦＦ３
パス２：ＦＦ２−Ｃ−Ｂ−ＦＦ３
パス３：ＦＦ２−Ｃ−Ｄ−ＦＦ４
パス４：ＦＦ２−Ｃ−Ｄ−ＦＦ５
パス５：ＦＦ３−Ｆ−ＦＦ６
パス６：ＦＦ３−Ｅ−Ｆ−ＦＦ６
パス７：ＦＦ３−Ｆ−Ｇ−ＦＦ７
パス８：ＦＦ３−Ｅ−Ｆ−Ｇ−ＦＦ７
パス９：ＦＦ５−ＦＦ８

また、テスト対象パス抽出部３１３は、取得部３１１によって取得されたテスト対象外パスａ〜ｅに基づいて、検出部３１２によって検出されたパス１〜パス９の中から、テスト対象パスを抽出する。具体的には、上述した全ＦＦ間のパス１〜パス９から、上述したテスト対象外パスａ〜ｅのパスを除いたパス（パス２、パス３、パス５、パス７）がテスト対象パスとして抽出される。テスト対象パス抽出部３１３では、抽出したテスト対象パスからテスト対象パスリスト５００を作成する。図５は、テスト対象パスリスト５００を示す図表である。図５において、テスト対象パスリスト５００では、当該テスト対象パス（パス２、パス３、パス５、パス７）ごとに、当該パスを構成するセルを列挙している。

また、図３において、探索部３１４は、テスト対象回路２００内の各セルがテスト対象外パスおよびテスト対象パスにそれぞれ含まれている数を探索する。具体的には、図４に示したテスト対象外パスリスト４００と、図５に示したテスト対象パスリスト５００とを参照して、探索処理をおこなう。なお、図４に示したテスト対象外パスリスト４００を参照する場合、終了フラグが「０」に設定されているパスのみを参照する。すなわち、探索部３１４は、この終了フラグがすべて「１」に変更されるまで探索処理を実行する。

この探索処理を具体的に説明する。図６は、探索部３１４による探索結果リストを示す図表である。図６に示した探索結果リスト６００において、テスト対象回路２００のセルごとに、それぞれテスト対象外パスａ〜ｅに含まれている数（以下、「対象外パラメータＦ」と称す。）およびテスト対象パス（パス２、パス３、パス５、パス７）（以下、「対象パラメータＲ」と称す。）に含まれている数が示されている。

また、テスト対象回路２００のセルごとに、対象外パラメータＦから、対象パラメータＲを引いた減算値（Ｆ−Ｒ）も算出されている。この減算値が「０」より大きい場合には、テスト対象パスよりもテスト対象外パスに含まれている数が大きく、「０」よりも小さい場合には、テスト対象パスよりもテスト対象外パスに含まれている数が小さい。

たとえば、ＦＦ２は、図４に示した図表を参照すると、パスｂにのみ、すなわち１本のテスト対象外パスに含まれているため、対象外パラメータは「１」である。同様に、図５に示した図表を参照すると、ＦＦ２は、パス２およびパス３の２本のテスト対象パスに含まれているため、対象パラメータは「２」である。また、減算値（Ｆ−Ｒ）は、「−１」である。

また、図３において、テスト対象外セル抽出部３１５は、テスト対象外パスａ〜ｅを構成するセル（図４を参照）と、テスト対象パス抽出部３１３によって抽出されたテスト対象パス（パス２、パス３、パス５、パス７）を構成するセル（図５を参照）とに基づいて、テスト対象回路２００を構成するセルの中から、テスト対象外セルを抽出する。具体的には、図６に示したように、セルごとの対象外パラメータＦと対象パラメータＲとの減算値（Ｆ−Ｒ）の中から、最も減算値が大きいセルを、テスト対象外セルとして抽出する。減算値（Ｆ−Ｒ）が同じ値のセルが複数ある場合の選択基準は以下である。対象パラメータが小さいほうを選択する。組み合わせセル（Ａ〜Ｇ）の対象パラメータとＦＦセルの対象パラメータの値が同じである場合、組み合わせセル（Ａ〜Ｇ）を選ぶ。図６に示した図表においては、セルＥをテスト対象外セルとして抽出する。

また、テスト対象外セル抽出部３１５は、テスト対象外セルを抽出すると、抽出されたテスト対象外セルを含むテスト対象外パスの終了フラグ（図４を参照）を「１」に変更する。この場合、テスト対象外セルとしてセルＥが抽出されたため、図４において、セルＥを含むテスト対象外パスｃ，ｄの終了フラグを「１」に変更する。図７は、終了フラグ変更後におけるテスト対象外パスリスト４００を示す図表である。

このあと、探索部３１４では、図７に示した終了フラグ変更後のテスト対象外パスリスト４００を参照して、探索処理をおこなう。図７に示したように、終了フラグが「１」に変更されたパスｃ、ｄは参照することができないため、図６に示した対象外パラメータＦ、対象パラメータＲ、および減算値（Ｆ−Ｒ）の値も変更する。

図８は、探索部３１４による、図７に示した終了フラグ変更後における探索結果リストを示す図表である。図８に示した探索結果リスト６００において、網掛けで示された箇所が変更箇所である。そして、テスト対象外セル抽出部３１５は、図８に示した減算値の中で最も大きい減算値のセルを、テスト対象外セルとして抽出する。この場合、減算値が「１」であるＦＦ１、ＦＦ４、ＦＦ８、セルＡがテスト対象外セルの候補になる。前記の選択基準によりセルＡを、テスト対象外セルとして抽出する。

このあと、上述したように、テスト対象外セル抽出部３１５は、セルＡを含むテスト対象外パスの終了フラグ（図７を参照）を「１」に変更する。すべての終了フラグが「１」になるまで探索部３１４およびテスト対象外セル抽出部３１５による処理を繰り返す。最終的に得られたテスト対象外セルは、セルＥ、セルＡ、ＦＦ４、ＦＦ８となる。

また、図３において、修正部３１６は、テスト対象外セル抽出部３１５によって抽出されたテスト対象外セル（セルＥ、セルＡ、ＦＦ４、ＦＦ８）の前段にダミーバッファを挿入するように、接続情報３０１を修正する。具体的には、テスト対象外セル（セルＥ、セルＡ、ＦＦ４、ＦＦ８）のうち、ＦＦであるＦＦ４およびＦＦ８の入力端子であるデータピンにダミーバッファを接続する。

図９は、テスト対象回路２００にダミーバッファを挿入した状態を示す回路図である。図９において、ダミーバッファＨは、ＦＦ４のデータピンに接続され、ダミーバッファＩは、ＦＦ８のデータピンに接続される。また、図３において、テストパターン生成部３２０は、修正部３１６によって修正されたテスト対象回路２００の接続情報３０１を入力することによってテストパターン３２１を生成する。

なお、上述したテスト動作用タイミング制約情報作成部３０５、タイミング解析部３０７、テストパターン生成支援装置３１０内の各構成３１１〜３１６、およびテストパターン生成部３２０は、具体的には、たとえば、図１に示したＲＯＭ１０２、ＲＡＭ１０３、ＨＤ１０５などの記録媒体に記録されたプログラムを、ＣＰＵ１０１が実行することによって、またはＩ／Ｆ１０９によって、その機能を実現する。

（テストパターン生成支援処理手順）
つぎに、この発明の実施の形態にかかるテストパターン生成支援処理手順について説明する。図１０は、この発明の実施の形態にかかるテストパターン生成支援処理手順を示すフローチャートである。図１０において、まず、取得部３１１により、テスト対象回路２００の接続情報３０１およびテスト対象外パスａ〜ｅが取得された場合（ステップＳ１００１：Ｙｅｓ）、検出部３１２により、テスト対象回路２００を構成する全ＦＦ間のパス（パス１〜パス９）を検出する（ステップＳ１００２）。そして、図４に示したテスト対象外パスリスト４００を作成する（ステップＳ１００３）。

つぎに、テスト対象パス抽出部３１３により、テスト対象パス（パス２、パス３、パス５、パス７）を抽出し（ステップＳ１００４）、図５に示したテスト対象パスリスト５００を作成する（ステップＳ１００５）。つぎに、探索部３１４による探索処理により、図６に示した探索結果リスト６００を作成して、テスト対象回路２００を構成するセルごとに、対象外パラメータＦ、対象パラメータＲ、および減算値（Ｆ−Ｒ）を設定する（ステップＳ１００６）。

つぎに、テスト対象外セル抽出部３１５により、テスト対象外セルを抽出し（ステップＳ１００７）、抽出されたテスト対象外セルを含むテスト対象外パスの終了フラグを「０」から「１」に変更する（ステップＳ１００８）。そして、すべてのテスト対象外パスリスト４００の終了フラグが「１」に変更されていない場合（ステップＳ１００９：Ｎｏ）、ステップＳ１００６に移行して、探索処理を実行する。この場合、終了フラグ「１」のテスト対象外パスは参照しないため、図８に示したように、対象外パラメータＦ、対象パラメータＲ、および減算値（Ｆ−Ｒ）が、再設定される。

また、すべてのテスト対象外パスリスト４００の終了フラグが「１」に変更された場合（ステップＳ１００９：Ｙｅｓ）、抽出されたテスト対象外セルにＦＦが含まれているか否かを判定する（ステップＳ１０１０）。ＦＦが含まれている場合（ステップＳ１０１０：Ｙｅｓ）、当該ＦＦのデータピンにダミーバッファを挿入するように、接続情報３０１を修正して（ステップＳ１０１１）、一連の処理を終了する。一方、ＦＦが含まれていない場合（ステップＳ１０１０：Ｎｏ）、一連の処理を終了する。

このように、この発明の実施の形態にかかるテストパターン生成支援装置３１０によれば、テスト対象外パスであると誤って検出されるポイント、すなわち、テスト対象外セルのデータピンを自動的に検出することができるため、当該ポイントにダミーバッファを挿入することで、テスト対象パスが誤ってテスト対象外パスになることを防止することができる。したがって、トランジションディレイ試験の検出率の向上を図ることができる。

以上説明したように、テストパターン生成支援装置３１０、テストパターン生成支援方法、テストパターン生成支援プログラム、および記録媒体によれば、ＴＡＴの短縮化およびトランジションディレイ試験の検出率の向上を図ることができる。これにより、テストパターン生成部３２０（ＡＴＰＧ）に対し高精度なテスト対象外パスを与えることができ、生成されるテストパターンの信頼性の向上を図ることができる。

なお、本実施の形態で説明したテストパターン生成支援方法は、予め用意されたプログラムをパーソナル・コンピュータやワークステーション等のコンピュータで実行することにより実現することができる。このプログラムは、ハードディスク、フレキシブルディスク、ＣＤ−ＲＯＭ、ＭＯ、ＤＶＤ等のコンピュータで読み取り可能な記録媒体に記録され、コンピュータによって記録媒体から読み出されることによって実行される。またこのプログラムは、インターネット等のネットワークを介して配布することが可能な伝送媒体であってもよい。

（付記１）テスト対象回路に関する接続情報と、テスト対象外パスとを取得する取得手段と、
前記取得手段によって取得された接続情報に基づいて、前記テスト対象回路内のＦＦ間のすべてのパスを検出する検出手段と、
前記取得手段によって取得されたテスト対象外パスに基づいて、前記検出手段によって検出されたパスの中から、テスト対象パスを抽出するテスト対象パス抽出手段と、
前記テスト対象外パスを構成するセルと、前記テスト対象パス抽出手段によって抽出されたテスト対象パスを構成するセルとに基づいて、前記テスト対象回路を構成するセルの中から、テスト対象外セルを抽出するテスト対象外セル抽出手段と、
を備えることを特徴とするテストパターン生成支援装置。

（付記２）前記テスト対象外パスは、前記テスト対象回路のタイミング解析によってタイミング収束されなかったタイミング収束違反パスを含むことを特徴とする付記１に記載のテストパターン生成支援装置。

（付記３）前記テスト対象回路内の各セルが前記テスト対象外パスおよびテスト対象パスにそれぞれ含まれている数を探索する探索手段を備え、
前記テスト対象外セル抽出手段は、
前記探索手段によって探索された探索結果に基づいて、前記テスト対象回路を構成するセルの中から、テスト対象外セルを抽出することを特徴とする付記１または２に記載のテストパターン生成支援装置。

（付記４）前記テスト対象外セル抽出手段によって抽出されたテスト対象外セルの前段にダミーバッファを挿入するように、前記接続情報を修正する修正手段を備えることを特徴とする付記１〜３のいずれか一つに記載のテストパターン生成支援装置。

（付記５）テスト対象回路に関する接続情報と、テスト対象外パスとを取得する取得工程と、
前記取得工程によって取得された接続情報に基づいて、前記テスト対象回路内のＦＦ間のすべてのパスを検出する検出工程と、
前記取得工程によって取得されたテスト対象外パスに基づいて、前記検出工程によって検出されたパスの中から、テスト対象パスを抽出するテスト対象パス抽出工程と、
前記テスト対象外パスを構成するセルと、前記テスト対象パス抽出工程によって抽出されたテスト対象パスを構成するセルとに基づいて、前記テスト対象回路を構成するセルの中から、テスト対象外セルを抽出するテスト対象外セル抽出工程と、
を含んだことを特徴とするテストパターン生成支援方法。

（付記６）前記テスト対象外パスは、前記テスト対象回路のタイミング解析によってタイミング収束されなかったタイミング収束違反パスを含むことを特徴とする付記５に記載のテストパターン生成支援方法。

（付記７）前記テスト対象回路内の各セルが前記テスト対象外パスおよびテスト対象パスにそれぞれ含まれている数を探索する探索工程を含み、
前記テスト対象外セル抽出工程は、
前記探索工程によって探索された探索結果に基づいて、前記テスト対象回路を構成するセルの中から、テスト対象外セルを抽出することを特徴とする付記５または６に記載のテストパターン生成支援方法。

（付記８）前記テスト対象外セル抽出工程によって抽出されたテスト対象外セルの前段にダミーバッファを挿入するように、前記接続情報を修正する修正工程を含んだことを特徴とする付記５〜７のいずれか一つに記載のテストパターン生成支援方法。

（付記９）テスト対象回路に関する接続情報と、テスト対象外パスとを取得させる取得工程と、
前記取得工程によって取得された接続情報に基づいて、前記テスト対象回路内のＦＦ間のすべてのパスを検出させる検出工程と、
前記取得工程によって取得されたテスト対象外パスに基づいて、前記検出工程によって検出されたパスの中から、テスト対象パスを抽出させるテスト対象パス抽出工程と、
前記テスト対象外パスを構成するセルと、前記テスト対象パス抽出工程によって抽出されたテスト対象パスを構成するセルとに基づいて、前記テスト対象回路を構成するセルの中から、テスト対象外セルを抽出させるテスト対象外セル抽出工程と、
をコンピュータに実行させることを特徴とするテストパターン生成支援プログラム。

（付記１０）前記テスト対象外パスは、前記テスト対象回路のタイミング解析によってタイミング収束されなかったタイミング収束違反パスを含むことを特徴とする付記９に記載のテストパターン生成支援プログラム。

（付記１１）前記テスト対象回路内の各セルが前記テスト対象外パスおよびテスト対象パスにそれぞれ含まれている数を探索する探索工程をコンピュータに実行させ、
前記テスト対象外セル抽出工程は、
前記探索工程によって探索された探索結果に基づいて、前記テスト対象回路を構成するセルの中から、テスト対象外セルを抽出させることを特徴とする付記９または１０に記載のテストパターン生成支援プログラム。

（付記１２）前記テスト対象外セル抽出工程によって抽出されたテスト対象外セルの前段にダミーバッファを挿入するように、前記接続情報を修正させる修正工程をコンピュータに実行させることを特徴とする付記９〜１１のいずれか一つに記載のテストパターン生成支援プログラム。

（付記１３）付記９〜１２のいずれか一つに記載のテストパターン生成支援プログラムを記録したコンピュータに読み取り可能な記録媒体。

以上のように、本発明にかかるテストパターン生成支援装置、テストパターン生成支援方法、テストパターン生成支援プログラム、および記録媒体は、ＬＳＩのテストパターンを生成するＡＴＰＧに有用である。

この発明の実施の形態にかかるテストパターン生成支援装置のハードウェア構成を示すブロック図である。 テスト対象回路の回路構成の一例を示す回路図である。 テストパターン生成支援装置の機能的構成を示すブロック図である。 テスト対象外パスリストを示す図表である。 テスト対象パスリストを示す図表である。 探索部による探索結果リストを示す図表である。 終了フラグ変更後におけるテスト対象外パスリストを示す図表である。 図７に示した終了フラグ変更後における探索結果リストを示す図表である。 テスト対象回路にダミーバッファを挿入した状態を示す回路図である。 この発明の実施の形態にかかるテストパターン生成支援処理手順を示すフローチャートである。 試験対象回路を示す回路図である。

符号の説明

２００ テスト対象回路
３０１ 接続情報
３０３ システム動作用タイミング制約情報
３０６ テスト動作用タイミング制約情報
３０７ タイミング解析部
３０８ タイミング収束違反パス
３１０ テストパターン生成支援装置
３１１ 取得部
３１２ 検出部
３１３ テスト対象パス抽出部
３１４ 探索部
３１５ テスト対象外セル抽出部
３１６ 修正部
３２１ テストパターン
４００ テスト対象外パスリスト
５００ テスト対象パスリスト
６００ 探索結果リスト

Claims (10)

1. テスト対象回路に関する接続情報と、テスト対象外パスとを取得する取得手段と、
   前記取得手段によって取得された接続情報に基づいて、前記テスト対象回路内のＦＦ間のすべてのパスを検出する検出手段と、
   前記取得手段によって取得されたテスト対象外パスに基づいて、前記検出手段によって検出されたパスの中から、テスト対象パスを抽出するテスト対象パス抽出手段と、
   前記テスト対象外パスを構成するセルと、前記テスト対象パス抽出手段によって抽出されたテスト対象パスを構成するセルとに基づいて、前記テスト対象回路を構成するセルの中から、テスト対象外セルを抽出するテスト対象外セル抽出手段と、
   を備えることを特徴とするテストパターン生成支援装置。
2. 前記テスト対象外パスは、前記テスト対象回路のタイミング解析によってタイミング収束されなかったタイミング収束違反パスを含むことを特徴とする請求項１に記載のテストパターン生成支援装置。
3. 前記テスト対象回路内の各セルが前記テスト対象外パスおよびテスト対象パスにそれぞれ含まれている数を探索する探索手段を備え、
   前記テスト対象外セル抽出手段は、
   前記探索手段によって探索された探索結果に基づいて、前記テスト対象回路を構成するセルの中から、テスト対象外セルを抽出することを特徴とする請求項１または２に記載のテストパターン生成支援装置。
4. テスト対象回路に関する接続情報と、テスト対象外パスとを取得する取得工程と、
   前記取得工程によって取得された接続情報に基づいて、前記テスト対象回路内のＦＦ間のすべてのパスを検出する検出工程と、
   前記取得工程によって取得されたテスト対象外パスに基づいて、前記検出工程によって検出されたパスの中から、テスト対象パスを抽出するテスト対象パス抽出工程と、
   前記テスト対象外パスを構成するセルと、前記テスト対象パス抽出工程によって抽出されたテスト対象パスを構成するセルとに基づいて、前記テスト対象回路を構成するセルの中から、テスト対象外セルを抽出するテスト対象外セル抽出工程と、
   を含んだことを特徴とするテストパターン生成支援方法。
5. 前記テスト対象外パスは、前記テスト対象回路のタイミング解析によってタイミング収束されなかったタイミング収束違反パスを含むことを特徴とする請求項４に記載のテストパターン生成支援方法。
6. 前記テスト対象回路内の各セルが前記テスト対象外パスおよびテスト対象パスにそれぞれ含まれている数を探索する探索工程を含み、
   前記テスト対象外セル抽出工程は、
   前記探索工程によって探索された探索結果に基づいて、前記テスト対象回路を構成するセルの中から、テスト対象外セルを抽出することを特徴とする請求項４または５に記載のテストパターン生成支援方法。
7. テスト対象回路に関する接続情報と、テスト対象外パスとを取得させる取得工程と、
   前記取得工程によって取得された接続情報に基づいて、前記テスト対象回路内のＦＦ間のすべてのパスを検出させる検出工程と、
   前記取得工程によって取得されたテスト対象外パスに基づいて、前記検出工程によって検出されたパスの中から、テスト対象パスを抽出させるテスト対象パス抽出工程と、
   前記テスト対象外パスを構成するセルと、前記テスト対象パス抽出工程によって抽出されたテスト対象パスを構成するセルとに基づいて、前記テスト対象回路を構成するセルの中から、テスト対象外セルを抽出させるテスト対象外セル抽出工程と、
   をコンピュータに実行させることを特徴とするテストパターン生成支援プログラム。
8. 前記テスト対象外パスは、前記テスト対象回路のタイミング解析によってタイミング収束されなかったタイミング収束違反パスを含むことを特徴とする請求項７に記載のテストパターン生成支援プログラム。
9. 前記テスト対象回路内の各セルが前記テスト対象外パスおよびテスト対象パスにそれぞれ含まれている数を探索する探索工程をコンピュータに実行させ、
   前記テスト対象外セル抽出工程は、
   前記探索工程によって探索された探索結果に基づいて、前記テスト対象回路を構成するセルの中から、テスト対象外セルを抽出させることを特徴とする請求項７または８に記載のテストパターン生成支援プログラム。
10. 請求項７〜９のいずれか一つに記載のテストパターン生成支援プログラムを記録したコンピュータに読み取り可能な記録媒体。
    

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