JP2006246221A - カスケードａ／ｄ変換器 - Google Patents

Abstract

【課題】 ８ビットのデジタル値を得るためには基本構成要素を７段カスケード接続しなければならないためセトリングに時間がかかり、高速化が困難であったという課題を解決する。
【解決手段】 比較器、±４ＬＳＢの検出範囲を有するウインドウ・コンパレータ、Ｄ／Ａ変換器、減算器からなる基本構成要素を４段カスケード接続する。これらの基本構成要素の出力を４つのウインドウ・コンパレータを有し、これらのウインドウ・コンパレータの出力を前記基本構成要素中のウインドウ・コンパレータの出力で選択する３個のマルチプレクサに入力して、これらマルチプレクサ内のウインドウ・コンパレータの検出範囲をそれぞれ±３ＬＳＢ、±２ＬＳＢ、±１ＬＳＢに設定する。高速化が可能でかつ構成が簡単になる。
【選択図】 図１

Description

本発明は、デジタルオシロスコープのようなデジタル測定器等に使用するカスケードＡ／Ｄ変換器に関するものである。

カスケードＡ／Ｄ変換器は、基本構成要素（ＡＤＡ）を複数段カスケード接続する構成のＡ／Ｄ変換器であり、例えば特許文献１に記載されている。以下、この特許文献１に基づいてカスケードＡ／Ｄ変換器を簡単に説明する。

図８はカスケードＡ／Ｄ変換器の構成図である。この図において、１００ａ〜１００ｇは基本構成要素（ＡＤＡ）であり、これらの基本構成要素１００ａ〜１００ｇがカスケード接続されている。これらの基本構成要素１００ａ〜１００ｇは、ほぼ同じ構成になっている。

基本構成要素１００ａは、その非反転入力端子に入力信号ＡＩＮが入力され、反転入力端子に比較電圧０が入力される比較器１１０ａ，この比較器１１０ａの出力をアナログ信号に変換するＤ／Ａ変換器１３０ａ，入力信号ＡＩＮとＤ／Ａ変換器１３０ａの出力を減算する減算器１４０ａおよび２つの比較器とＡＮＤゲートで構成されるウインドウ・コンパレータ１２０ａで構成される。

ウインドウ・コンパレータ１２０ａは入力信号ＡＩＮが±１ＬＳＢの範囲にあるかどうかを判定する。ここにおいて、１ＬＳＢとは、このカスケードＡ／Ｄ変換器の最下位ビットに対応する電圧である。比較器１１０ａの出力はＢ７として、ウインドウ・コンパレータ１２０ａの出力はＷ７としてエラー補正・エンコーダ回路２００に入力される。なお、入力信号ＡＩＮは０を基準として＋ＦＳ／２〜−ＦＳ／２の範囲にあるものとする。ここにおいて、ＦＳはこのカスケードＡ／Ｄ変換器のフルスケールである。

基本構成要素１００ｂもほぼ同じ構成を有する。但し、入力信号ＡＩＮの代わりに基本構成要素１００ａの出力であるＡ１が入力される。また、そのウインドウ・コンパレータのＡＮＤゲートには、基本構成要素１００ａのウインドウ・コンパレータの出力を反転した信号が入力される。この基本構成要素１００ｂの比較器の出力はＢ６として、ウインドウ・コンパレータの出力はＷ６としてエラー補正・エンコーダ回路２００に入力される。

基本構成要素１００ｃ〜１００ｆも基本構成要素１００ｂと同様の構成を有する。但し、これらの基本構成要素には直前の基本構成要素の出力が入力される。また、そのウインドウ・コンパレータ内のＡＮＤゲートには、上位側全ての基本構成要素中のウインドウ・コンパレータの出力を反転した信号が入力される。これら基本構成要素中の比較器の出力はＢ５〜Ｂ２およびウインドウ・コンパレータの出力Ｗ５〜Ｗ２はエラー補正・エンコーダ回路２００に入力される。

基本構成要素１００ｇも同様の構成を有するが、最下位段であるので、Ｄ／Ａ変換器および減算器を有しない。この基本構成要素１００ｇ内の比較器の出力Ｂ１およびウインドウ・コンパレータの出力Ｗ１はエラー補正・エンコーダ回路２００に入力される。

エラー補正・エンコーダ回路２００は、入力された信号Ｂ７〜Ｂ１およびＷ７〜Ｗ１から下記（１）〜（８）に基づいてデジタル値Ｄ７〜Ｄ０を演算して出力する。
D7=B7 ・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・ (1)
D6=(B7 xor B6) or W7 ・・・・・・・・・・・・・・・・・・・・・・・・・・・ (2)
D5={(B6 xor B5) or W6} and (not W7) ・・・・・・・・・・・・・・・・・・・・ (3)
D4={(B5 xor B4) or W5} and (not W7) and (not W6) ・・・・・・・・・・・・・ (4)
D3={(B4 xor B3) or W4} and (not W7) and (not W6) and (not W5) ・・・・・・・ (5)
D2={(B3 xor B2) or W3} and (not W7) and (not W6) and (not W5) and (not W4) ・(6)
D1={(B2 xor B1) or W2} and (not W7) and (not W6) and (not W5) and (not W4)
and (not W3) ・・・・・・・・・・・・・・・・・・・・・・・・・・・・・ (7)
D0=W1 ・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・ (8)

このようにすることにより、８ビットのグレイコード（Ｇｒａｙ Ｃｏｄｅ）を得ることができる。なお、各基本構成要素のウインドウ・コンパレータは、マスク信号を発生して比較器の０から１への遷移点および１から０への遷移点におけるエラーの発生を抑止する。

特開平９−２３８０７７号公報

しかし、このようなカスケードＡ／Ｄ変換器は、８ビットのデジタル値を得るためには基本構成要素を７段カスケード接続しなければならない。そのためセトリングに長い時間がかかり、高速化が困難であるという課題があった。

従って本発明が解決しようとする課題は、高速化が可能でかつ構成が簡単なカスケードＡ／Ｄ変換器を提供することにある。

このような課題を達成するために、本発明のうち請求項１記載の発明は、
入力された信号と比較電圧とを比較する第１の比較器と、前記入力された信号が所定の検出範囲に入っていることを検出する第１のウインドウ・コンパレータと、この第１の比較器の出力をアナログ信号に変換するＤ／Ａ変換器と、前記入力された信号とこのＤ／Ａ変換器の出力の差を演算して出力する減算器とで構成され、前記減算器の出力をそのアナログ出力とする基本構成要素を複数個カスケード接続し、前記第１の比較器および前記第１のウインドウ・コンパレータの出力に基づいて入力アナログ信号をデジタル値に変換するカスケードＡ／Ｄ変換器において、
前記入力アナログ信号および前記基本構成要素のうち最終段の基本構成要素以外の基本構成要素の出力が入力され、この入力された信号が所定の検出範囲にあるかどうかを検出し、かつ前記第１のウインドウ・コンパレータの出力によってこの検出結果を選択して出力するマルチプレクサと、
最終段の前記基本構成要素の出力が入力され、比較電圧と比較する第２の比較器と、
最終段の前記基本構成要素の出力が入力され、この入力された信号が所定の検出範囲にあるかどうかを検出する第２のウインドウ・コンパレータと、
前記第１および第２の比較器の出力、前記第１および第２のウインドウ・コンパレータの出力および前記マルチプレクサの出力が入力され、これらの入力値から前記入力アナログ信号に対応するデジタル値を演算して出力するエラー補正・エンコーダ回路と、
を具備したものである。高速化が可能で、かつ構成が簡単になる。

請求項２記載の発明は、請求項１記載の発明において、
前記第１のウインドウ・コンパレータは、前段の基本構成要素に内蔵される第１のウインドウ・コンパレータの出力のいずれかがアクティブのときは、その出力がアクティブにならないようにしたものである。マルチプレクサの構成を簡単にできる。

請求項３記載の発明は、請求項１若しくは請求項２記載の発明において、
前記比較電圧を０とするようにしたものである。構成が簡単になる。

請求項４記載の発明は、請求項１若しくは請求項３いずれかに記載の発明において、
前記マルチプレクサを複数個有し、これらのマルチプレクサの検出範囲を±１ＬＳＢから順次増加させ、前記第１のウインドウ・コンパレータの検出範囲を前記マルチプレクサに設定した検出範囲より高くするようにしたものである。構成が簡単になる。

請求項５記載の発明は、請求項４記載の発明において、
前記マルチプレクサおよび前記第２のウインドウ・コンパレータを各々３個有し、これらのマルチプレクサおよび第２のウインドウ・コンパレータの検出範囲をそれぞれ±１ＬＳＢ、±２ＬＳＢ、±３ＬＳＢとし、前記第１のウインドウ・コンパレータの検出範囲を±４ＬＳＢとしたものである。構成が簡単になる。

請求項６記載の発明は、請求項５記載の発明において、
前記エラー補正・エンコード回路は、下式に基づいてデジタル値の下位３ビットＤ２、Ｄ１，Ｄ０を演算するようにしたものである。正確にデジタル変換できる。
D2=not (W74 or W64 or W54 or W44)
D1=not (W2 or W32)
D0=(W3 or W33) and (not (W1 or W31))
ここにおいて、Ｗ７４、Ｗ６４、Ｗ５４、Ｗ４４はそれぞれ初段、２段目、３段目、４段目の基本構成要素に内蔵された第１のウインドウ・コンパレータの出力、Ｗ３１、Ｗ３２、Ｗ３３はそれぞれ検出範囲が±３ＬＳＢ、±２ＬＳＢ、±１ＬＳＢの第２のウインドウ・コンパレータの出力、Ｗ３，Ｗ２，Ｗ１はそれぞれ検出範囲が±３ＬＳＢ、±２ＬＳＢ、±１ＬＳＢのマルチプレクサの出力である。

請求項７記載の発明は、請求項４記載の発明において、
前記マルチプレクサを４個有し、これらのマルチプレクサの検出範囲をそれぞれ±１ＬＳＢ、±２ＬＳＢ、±３ＬＳＢ、±４ＬＳＢとし、前記第１のウインドウ・コンパレータの検出範囲を±６ＬＳＢとしたものである。ノイズで誤動作することがなくなる。

請求項８記載の発明は、請求項７記載の発明において、
前記エラー補正・エンコード回路は、下式に基づいてデジタル値の下位３ビットＤ２、Ｄ１，Ｄ０を演算するようにしたものである。正確にデジタル変換できる。
D2=not W4
D1=not (W2 or W32)
D0=(W3 or W33) and (not (W1 or W31))
ここにおいて、Ｗ４、Ｗ３、Ｗ２、Ｗ１はそれぞれ検出範囲が±４ＬＳＢ、±３ＬＳＢの±２ＬＳＢ、±１ＬＳＢのマルチプレクサの出力、Ｗ３３、Ｗ３２、Ｗ３１はそれぞれ検出範囲が±１ＬＳＢ、±２ＬＳＢ、±３ＬＳＢの第２のウインドウ・コンパレータの出力である。

請求項９記載の発明は、請求項１若しくは請求項４いずれかに記載の発明において、
前記第２のウインドウ・コンパレータを前記マルチプレクサに内蔵するようにしたものである。構成が簡単になる。

請求項１０記載の発明は、請求項９記載の発明において、
前記エラー補正・エンコード回路は、下式に基づいてデジタル値の下位３ビットＤ２、Ｄ１，Ｄ０を演算するようにしたものである。正確にデジタル変換できる。
D2=not (W74 or W64 or W54 or W44)
D1=not W2
D0=not (W3 and W1)
ここにおいて、Ｗ７４、Ｗ６４、Ｗ５４、Ｗ４４はそれぞれ初段、２段目、３段目、４段目の基本構成要素に内蔵された第１のウインドウ・コンパレータの出力、Ｗ３，Ｗ２，Ｗ１はそれぞれ検出範囲が±３ＬＳＢ、±２ＬＳＢ、±１ＬＳＢのマルチプレクサの出力である。

請求項１１記載の発明は、請求項１若しくは請求項１０いずれかに記載の発明において、ラッチを第１および第２のウインドウ・コンパレータの後段に配置するようにしたものである。回路規模を小さくできる。

以上説明したことから明らかなように、本発明によれば次のような効果がある。
請求項１，２，３，４、５、６、７，８，９、１０および請求項１１の発明によれば、入力アナログ信号と基本構成要素の出力をマルチプレクサに入力し、このマルチプレクサ内のウインドウ・コンパレータで入力した信号が所定の検出範囲に入っているかどうかを判定し、その結果を基本構成要素内のウインドウ・コンパレータの出力で選択するようにした。

基本構成要素の接続段数を７段から４段に削減することができるので、セトリング時間が短くなり、高速化が可能になるという効果がある。また、ウインドウ・コンパレータをマルチプレクサに内蔵し、その出力を選択できるようにしたので、構成が簡単になり、回路規模が大幅に小さくなるという効果もある。

以下本発明を図面を用いて詳細に説明する。図１は本発明に係るカスケードＡ／Ｄ変換器の一実施例を示す構成図である。このカスケードＡ／Ｄ変換器には＋ＦＳ／２〜−ＦＳ／２の入力信号ＡＩＮが入力される。図１において、３１０ａは比較器であり、入力信号ＡＩＮと比較電圧０を比較する。

３２０ａはウインドウ・コンパレータであり、２つの比較器３２１ａ、３２２ａおよびＡＮＤゲート３２３ａで構成される。比較器３２１ａと３２２ａの非反転入力端子には入力信号ＡＩＮが入力され、反転入力端子には大きさ−４ＬＳＢと＋４ＬＳＢの信号が入力される。なお、１ＬＳＢはこのカスケードＡ／Ｄ変換器の最下位ビットに相当する電圧である。比較器３２１ａの出力および比較器３２２ａの出力を反転した信号はＡＮＤゲート３２３ａに入力される。このウインドウ・コンパレータ３２０ａは、入力信号ＡＩＮが±４ＬＳＢの範囲にあると１すなわちアクティブになる。

３３０ａはＤ／Ａ変換器であり、比較器３１０ａの出力をアナログ信号に変換する。３４０ａは減算器であり、入力信号ＡＩＮとＤ／Ａ変換器３３０ａの出力が入力され、前者から後者を減算する。比較器３１０ａ、ウインドウ・コンパレータ３２０ａ、Ｄ／Ａ変換器３３０ａおよび減算器３４０ａで基本構成要素を構成している。比較器３１０ａの出力はラッチ６１０ａを介して信号Ｂ７としてエラー補正・エンコーダ回路７００に入力され、ウインドウ・コンパレータ３２０ａの出力はラッチ６２０ａを介して信号Ｗ７４としてエラー補正・エンコーダ回路７００に入力される。

比較器３１０ｂ、ウインドウ・コンパレータ３２０ｂ、Ｄ／Ａ変換器３３０ｂ、減算器３４０ｂで次段の基本構成要素が構成される。この基本構成要素には減算器３４０ａの出力が入力される。また、ＡＮＤゲート３２３ｂには、比較器３２１ｂと３２２ｂの出力の他にＡＮＤゲート３２３ａの出力を反転した信号が入力される。従って、ウインドウ・コンパレータ３２０ａの出力が１すなわちアクティブになると、ウインドウ・コンパレータ３２０ｂの出力は１すなわちアクティブにならない。比較器３１０ｂの出力はラッチ６１０ｂを介して信号Ｂ６としてエラー補正・エンコーダ回路７００に入力され、ウインドウ・コンパレータ３２０ｂの出力はラッチ６２０ｂを介して信号Ｗ６４としてエラー補正・エンコーダ回路７００に入力される。

比較器３１０ｃ、ウインドウ・コンパレータ３２０ｃ、Ｄ／Ａ変換器３３０ｃ、減算器３４０ｃでその次の段の基本構成要素が構成される。この基本構成要素には減算器３４０ｂの出力が入力される。また、ＡＮＤゲート３２３ｃには、比較器３２１ｃと３２２ｃの出力の他にウインドウ・コンパレータ３２０ａ、３２０ｂの出力を反転した信号が入力される。比較器３１０ｃの出力はラッチ６１０ｃを介して信号Ｂ５としてエラー補正・エンコーダ回路７００に入力され、ウインドウ・コンパレータ３２０ｃの出力はラッチ６２０ｃを介して信号Ｗ５４としてエラー補正・エンコーダ回路７００に入力される。

比較器３１０ｄ、ウインドウ・コンパレータ３２０ｄ、Ｄ／Ａ変換器３３０ｄ、減算器３４０ｄでその次の段の基本構成要素が構成される。この基本構成要素には減算器３４０ｃの出力が入力される。また、ＡＮＤゲート３２３ｄには、比較器３２１ｄと３２２ｄの出力の他にウインドウ・コンパレータ３２０ａ、３２０ｂ、３２０ｃの出力を反転した信号が入力される。比較器３１０ｄの出力はラッチ６１０ｄを介して信号Ｂ４としてエラー補正・エンコーダ回路７００に入力され、ウインドウ・コンパレータ３２０ｄの出力はラッチ６２０ｄを介して信号Ｗ４４としてエラー補正・エンコーダ回路７００に入力される。すなわち、この実施例では４段の基本構成要素がカスケード接続されている。

４００ａはマルチプレクサであり、４つのウインドウ・コンパレータ４１０ａ、４２０ａ、４３０ａ、４４０ａおよびこれらのウインドウ・コンパレータの出力を選択するセレクタ（図示せず）で構成されている。ウインドウ・コンパレータ４１０ａ〜４４０ａの構成はウインドウ・コンパレータ３２０ａと同じく、２つの比較器とこの比較器の出力が入力されるＡＮＤゲートで構成される。

ウインドウ・コンパレータ４１０ａを構成する２つの比較器の非反転入力端子には入力信号ＡＩＮが、４２０ａを構成する２つの比較器の非反転入力端子には減算器３４０ａの出力が入力される。同様に、ウインドウ・コンパレータ４３０ａを構成する２つの比較器の非反転入力端子には減算器３４０ｂの出力が、４４０ａを構成する２つの比較器の非反転入力端子には減算器３４０ｃの出力が入力される。また、これら４つのウインドウ・コンパレータ４１０ａ〜４４０ａを構成する２つの比較器の反転入力端子には、図１に示すようにそれぞれ−３ＬＳＢ、＋３ＬＳＢの電圧が入力される。なお、１ＬＳＢはこのカスケードＡ／Ｄ変換器の最下位ビットに相当する電圧である。

マルチプレクサ４００ａには、ＳＥＬ−Ａ、ＳＥＬ−Ｂ、ＳＥＬ−Ｃ、ＳＥＬ−Ｄの４つの選択端子が設けられる。選択端子ＳＥＬ−Ａにはウインドウ・コンパレータ３２０ａの出力が、ＳＥＬ−Ｂにはウインドウ・コンパレータ３２０ｂの出力が、ＳＥＬ−Ｃにはウインドウ・コンパレータ３２０ｃの出力が、ＳＥＬ−Ｄにはウインドウ・コンパレータ３２０ｄの出力が入力される。

選択端子ＳＥＬ−Ａが１すなわちアクティブになるとウインドウ・コンパレータ４１０ａの出力が選択され、ＯＵＴ端子に出力される。同様に、ＳＥＬ−Ｂが１になるとウインドウ・コンパレータ４２０ａの出力が選択され、ＳＥＬ−Ｃが１になるとウインドウ・コンパレータ４３０ａの出力が選択され、ＳＥＬ−Ｄが１になるとウインドウ・コンパレータ４４０ａの出力が選択される。また、全ての選択端子が０になると、ＯＵＴ端子の出力も０になる。ＯＵＴ端子から出力された信号は、ラッチ６３０ａを介して信号Ｗ３としてエラー補正・エンコーダ回路７００に入力される。

なお、２つ以上の選択端子が同時に１になることは禁止される。前述したように、ＡＮＤゲート３２３ｂ〜３２３ｄには、それより前段のウインドウ・コンパレータの出力を反転した信号が入力されるので、２つ以上の選択端子が同時に１になることはない。

マルチプレクサ４００ｂの構成および接続関係は、マルチプレクサ４００ａと同じである。但し、このマルチプレクサ４００ｂを構成するウインドウ・コンパレータ内の比較器の反転入力端子には、図１に示すように＋２ＬＳＢと−２ＬＳＢの電圧が入力される。選択された信号はＯＵＴ端子から出力され、ラッチ６３０ｂを介して信号Ｗ２としてエラー補正・エンコーダ回路７００に入力される。

マルチプレクサ４００ｃの構成および接続関係は、マルチプレクサ４００ａと同じである。但し、このマルチプレクサ４００ｃを構成するウインドウ・コンパレータ内の比較器の反転入力端子には、図１に示すように＋１ＬＳＢと−１ＬＳＢの電圧が入力される。選択された信号はＯＵＴ端子から出力され、ラッチ６３０ｃを介して信号Ｗ１としてエラー補正・エンコーダ回路７００に入力される。

３１０ｅは比較器であり、その非反転入力端子には減算器３４０ｄの出力が、反転入力端子には比較電圧０が入力される。この比較器３１０ｅの出力はラッチ６１０ｅを介して信号Ｂ３としてエラー補正・エンコーダ回路７００に入力される。

５００ａ、５００ｂ、５００ｃはウインドウ・コンパレータである。これらのウインドウ・コンパレータの構成は、ウインドウ・コンパレータ３２０ａと同じである。これらのウインドウ・コンパレータを構成する比較器の非反転入力端子には、減算器３４０ｄの出力が入力される。

また、ウインドウ・コンパレータ５００ａを構成する比較器の反転入力端子には、図１に示すように＋３ＬＳＢと−３ＬＳＢの電圧が入力される。同様に、ウインドウ・コンパレータ５００ｂを構成する比較器の反転入力端子には＋２ＬＳＢと−２ＬＳＢの電圧が、ウインドウ・コンパレータ５００ｃを構成する比較器の反転入力端子には＋１ＬＳＢと−１ＬＳＢの電圧が入力される。

ウインドウ・コンパレータ５００ａの出力は、ラッチ６４０ａを介して、信号Ｗ３１としてエラー補正・エンコーダ回路７００に入力される。同様に、ウインドウ・コンパレータ５００ｂの出力はラッチ６４０ｂを介して信号Ｗ３２としてエラー補正・エンコーダ回路７００に入力され、ウインドウ・コンパレータ５００ｃの出力はラッチ６４０ｃを介して信号Ｗ３３としてエラー補正・エンコーダ回路７００に入力される。

エラー補正・エンコーダ回路７００は、これら入力された信号Ｂ７〜Ｂ３およびＷ７４、Ｗ６４、Ｗ５４、Ｗ４４、Ｗ３〜Ｗ１，Ｗ３１〜Ｗ３３から、下記（９）〜（１６）式に基づいてグレーコードのデジタル出力Ｄ７〜Ｄ０を演算して出力する。
D7=B7 ・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・ (9)
D6=(B7 xor B6) or W74 ・・・・・・・・・・・・・・・・・・・・・・・ (10)
D5={(B6 xor B5) or W64} and (not W74) ・・・・・・・・・・・・・・・ (11)
D4={(B5 xor B4) or W54} and (not W74) and (not W64) ・・・・・・・・ (12)
D3={(B4 xor B3) or W44} and (not W74) and (not W64) and (not W54) ・ (13)
D2=not (W74 or W64 or W54 or W44) ・・・・・・・・・・・・・・・ (14)
D1=not (W2 or W32) ・・・・・・・・・・・・・・・・・・・・・・・・ (15)
Do=(W3 or W33) and (not (W1 or W31)) ・・・・・・・・・・・・・・・ (16)

図８従来例では８ビットのグレーコードを得るのに基本構成要素を７段カスケード接続しなければならなかったのに対して、この実施例では４段の基本構成要素をカスケード接続するだけで８ビットのグレーコードを得ることができる。

次に、図２および図３に基づいてこの実施例の動作を説明する。図２はエラー補正・エンコーダ回路７００に入力される信号の変化を表したものであり、横軸は入力信号ＡＩＮの値を表す。この図では、入力信号ＡＩＮは−ＦＳ／４〜＋ＦＳ／４の範囲を示している。なお、ＦＳはこの実施例のフルスケールである。

図２（１）はＢ７，（２）はＢ６、（３）はＢ５、（４）はＢ４、（５）はＢ３の入力信号ＡＩＮに対する変化を表したものである。この図からわかるように、信号Ｂ７〜Ｂ３で±４ＬＳＢの単位で入力信号ＡＩＮをデジタル値に変換できることを示している。また、これらの信号Ｂ７〜Ｂ３の１から０への遷移点で１ＬＳＢの不定領域Ｐ１が存在する。

図２（６）はＷ７４，（７）はＷ６４，（８）はＷ５４，（９）はＷ４４の入力信号ＡＩＮに対する変化を表したものである。それぞれＢ７〜Ｂ４の０から１の遷移点で±４ＬＳＢの間１になる。なお、ＡＮＤゲート３２３ｂ、３２３ｃ、３２３ｄによって上位側のウインドウ・コンパレータの出力でマスクしているので、不定領域は存在しない。

図２（１０）はＷ１〜Ｗ３の入力信号ＡＩＮに対する変化を表したものである。Ｂ３の１から０への遷移点で、それぞれ±１ＬＳＢ、±２ＬＳＢ、±３ＬＳＢの間１になる。

図３はエラー補正・エンコード回路７００が出力するグレーコードの、入力信号ＡＩＮに対する変化を表したものであり、（１）はＤ７（最上位ビット）、（２）はＤ６、（３）はＤ５、（４）はＤ４、（５）はＤ３、（６）はＤ２、（７）はＤ１、（８）はＤ０（最下位ビット）である。８ビットのグレーコードが得られていることがわかる。

図４にマルチプレクサ４００ａの内部構成の一例を示す。なお、図１と同じ要素には同一符号を付し、説明を省略する。ＳＥＬ−Ａが１のときに、トランジスタＱ２８、Ｑ２９で構成される２つの電流源の電流はトランジスタＱ１，Ｑ６に流れる。そのため、トランジスタＱ１１とＱ１２の差動ペア、トランジスタＱ１９とＱ２０の差動ペアが有効になる。

入力信号ＡＩＮが−３ＬＳＢより小さいときは、Ｑ１２とＱ２０がオンになり、負荷抵抗Ｒに電流が流れて出力端子ＯＵＴが０になる。ＡＩＮが−３ＬＳＢと＋３ＬＳＢの間のときはＱ１１とＱ２０がオンになり、負荷抵抗Ｒに電流が流れずＯＵＴ端子は１になる。ＡＩＮが＋３ＬＳＢ以上のときはＱ１１とＱ１９がオンになり、負荷抵抗Ｒに電流が流れてＯＵＴ端子は０になる。

ＳＥＬ−Ｂ〜ＳＥＬ−Ｄ端子が１のときも同様に考えることができる。なお、ＳＥＬ−Ａ〜ＳＥＬ−Ｄの全てが０のときは、トランジスタＱ２８，Ｑ２９に流れる電流ＩはそれぞれＱ５、Ｑ１０に流れる。そのため負荷抵抗Ｒに電流が流れてＯＵＴ端子は０になる。

なお、マルチプレクサ４００ｂ、４００ｃも同じ構成であるので、説明を省略する。４００ｂは±２ＬＳＢ、４００ｃは±１ＬＳＢの間のときに、ＯＵＴ端子が１になる。

図５に本発明の他の実施例を示す。なお、図１と同じ要素には同一符号を付し、説明を省略する。この実施例は、ウインドウ・コンパレータ５００ａ、５００ｂ、５００ｃをマルチプレクサに内蔵するようにしたものである。

図５において、８００ａ、８００ｂ、８００ｃはマルチプレクサであり、それぞれ図１実施例のマルチプレクサ４００ａ、４００ｂ、４００ｃに対応するものである。マルチプレクサ８００ａには５つのウインドウ・コンパレータ８１０ａ、８２０ａ、８３０ａ、８４０ａ、８５０ａおよびこれらのウインドウ・コンパレータの出力を選択するセレクタ（図示せず）が内蔵されている。これらのウインドウ・コンパレータは、ウインドウ・コンパレータ３２０ａと同じ構成を有している。

ウインドウ・コンパレータ８１０ａを構成する２つの比較器の非反転入力端子には、入力信号ＡＩＮが入力される。同様に、ウインドウ・コンパレータ８２０ａを構成する比較器の非反転入力端子には減算器３４０ａの出力が、ウインドウ・コンパレータ８３０ａを構成する比較器の非反転入力端子には減算器３４０ｂの出力が、ウインドウ・コンパレータ８４０ａを構成する比較器の非反転入力端子には減算器３４０ｃの出力が、ウインドウ・コンパレータ８５０ａを構成する比較器の非反転入力端子には減算器３４０ｄの出力が入力される。また、これらのウインドウ・コンパレータ８１０ａ〜８５０ａを構成する比較器の反転入力端子には、図５に示すように−３ＬＳＢと＋３ＬＳＢの電圧が入力される。

マルチプレクサ８００ｂと８００ｃもマルチプレクサ８００ａと同様の構成であり、ウインドウ・コンパレータを構成する比較器の非反転入力端子にはマルチプレクサ８００ａと同じ信号が入力される。また、それらの反転入力端子には、マルチプレクサ８００ｂには−２ＬＳＢと＋２ＬＳＢの電圧が、マルチプレクサ８００ｃには−１ＬＳＢと＋１ＬＳＢの電圧が入力される。

マルチプレクサ８００ａの出力端子ＯＵＴには、選択端子ＳＥＬ−Ａ、ＳＥＬ−Ｂ、ＳＥＬ−Ｃ、ＳＥＬ−Ｄによって選択されたウインドウ・コンパレータの出力が出力される。すなわち、ＳＥＬ−Ａが１になるとウインドウ・コンパレータ８１０ａの出力が、ＳＥＬ−Ｂが１になるとウインドウ・コンパレータ８２０ａの出力が、ＳＥＬ−Ｃが１になるとウインドウ・コンパレータ８３０ａの出力が、ＳＥＬ−Ｄが１になるとウインドウ・コンパレータ８４０ａの出力がＯＵＴ端子に出力される。また、全ての選択端子が０になると、ウインドウ・コンパレータ８５０ａの出力が出力される。なお、複数の選択端子を１にすることは禁止される。マルチプレクサ８００ｂ、８００ｃもマルチプレクサ８００ａと同じ動作を行う。

動作は図１実施例と同じなので、説明を省略する。この実施例では、ウインドウ・コンパレータ５００ａ〜５００ｃをマルチプレクサ８００ａ〜８００ｃに内蔵することができるので、構成を簡単にすることができる。

図６にマルチプレクサ８００ａの構成を示す。なお、図４と同じ要素には同一符号を付し、説明を省略する。選択端子ＳＥＬ−Ａ〜ＳＥＬ−Ｄのいずれかが１になったときの動作は図４実施例と同じなので、説明を省略する。選択端子の全てが０になると、トランジスタＱ２８、Ｑ２９で構成される２つの電流源の電流はそれぞれトランジスタＱ５，Ｑ１０に流れる。そのため、Ｑ３１とＱ３２で構成される差動ペアと、Ｑ３３とＱ３４で構成される差動ペアが有効になり、減算器３４０ｄの出力が選択される。なお、マルチプレクサ８００ｂ、８００ｃも同様の構成を有する。

図７に他の実施例を示す。なお、図１と同じ要素には同一符号を付し、説明を省略する。図１実施例ではウインドウ・コンパレータ３２０ａ〜３２０ｄは±４ＬＳＢの範囲で検出を行い、これらのウインドウ・コンパレータの出力でマルチプレクサ４００ａを制御している。マルチプレクサ４００ａは±３ＬＳＢで検出を行っているので、ウインドウ・コンパレータ３２０ａ〜３２０ｄの検出範囲とマルチプレクサ４００ａの検出範囲よ１ＬＳＢしか外側にない。

しかし、マルチプレクサ４００ａの選択端子に入力する信号はラッチする前の信号であるので、回路定数によってはノイズによって誤動作する危険性がある。この実施例ではこのような誤動作の危険性を回避することができるものである。

図７において、４００ｄはマルチプレクサであり、マルチプレクサ４００ａと同様の構成を有する。すなわち、４つのウインドウ・コンパレータを内蔵し、選択端子ＳＥＬ−Ａ〜ＳＥＬ−Ｄによってこれらのウインドウ・コンパレータの出力を選択することができる。

マルチプレクサ４００ｄ内のウインドウ・コンパレータを構成する比較器の非反転入力端子には、マルチプレクサ４００ａと同じ信号、すなわち減算器３４０ａ〜３４０ｃの出力が入力される。また、反転入力端子には、図７に示すように−４ＬＳＢと＋４ＬＳＢの電圧が入力される。さらに、ウインドウ・コンパレータ３２０ａ〜３２０ｄを構成する比較器の反転入力端子には、図７に示すように−６ＬＳＢと＋６ＬＳＢの電圧が入力される。

選択端子ＳＥＬ−Ａ〜ＳＥＬ−Ｄには、マルチプレクサ４００ａと同じ信号が入力される。また、選択された出力はラッチ６３０ｄを介して信号Ｗ４としてエラー補正・エンコーダ回路７００に入力される。また、ラッチ６２０ａの出力をＷ７６、ラッチ６２０ｂの出力をＷ６６、ラッチ６２０ｃの出力をＷ５６とする。

エラー補正・エンコーダ回路７００は、下記（１７）〜（２４）式に基づいて８ビットのグレーコードＤ７〜Ｄ０を出力する。
D7=B7 ・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・ (17)
D6=(B7 xor B6) or W76 ・・・・・・・・・・・・・・・・・・・・・・・・・ (18)
D5={(B6 xor B5) or W66} and (not W76) ・・・・・・・・・・・・・・・・・ (19)
D4={(B5 xor B4) or W56} and (not W76) and (not W66) ・・・・・・・・・・ (20)
D3={(B4 xor B3) or W46} and (not W76) and (not W66) and (not W56) ・・・ (21)
D2=not W4 ・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・・ (22)
D1=not (W2 or W32) ・・・・・・・・・・・・・・・・・・・・・・・・・・ (23)
D0=(W3 or W33) and {not (W1 or W31)} ・・・・・・・・・・・・・・・・・・(24)

このようにすることにより、マルチプレクサ４００ａ〜４００ｄの選択端子には±６ＬＳＢの検出結果が入力され、かつマルチプレクサ４００ｄ内のウインドウ・コンパレータの検出範囲は±４ＬＳＢになる。そのため、２ＬＳＢの差があるので、誤動作の危険性はなくなる。

なお、図１，図５、図７実施例では、ラッチ６１０ａ〜６１０ｅ、６２０ａ〜６２０ｄ、６３０ａ〜６３０ｄ、６４０ａ〜６４０ｃを比較器の後段ではなく、ウインドウ・コンパレータを構成するＡＮＤゲートの後段に挿入するようにした。これによってラッチの数を半分に減らすことができ、更に回路規模を小さくすることができる。

また、図７の実施例は、第１のウインドウ・コンパレータの検出範囲を±６ＬＳＢとするものであったが、これとは別に、図７の実施例において、第１のウインドウ・コンパレータの検出範囲を±３ＬＳＢから±８ＬＳＢのいずれかにする場合を説明する。

このときの動作は、図７の実施例の動作と同等となり、Ａ／Ｄ変換の結果は同じとなる。即ち、ノイズによる誤動作を防ぐために、±３ＬＳＢよりも絶対値が大きいウインドウ幅であれば、同等の作用効果を得ることができる。ただし、第１のウインドウ・コンパレータの検出範囲は、±８ＬＳＢを超えないようにする。

本発明の一実施例を示す構成図である。 本発明の一実施例の動作を示す特性図である。 本発明の一実施例の動作を示す特性図である。 マルチプレクサの構成図である。 本発明の他の実施例を示す構成図である。 マルチプレクサの構成図である。 本発明の他の実施例を示す構成図である。 従来のカスケードＡ／Ｄ変換器の構成図である。

符号の説明

３１０ａ〜３１０ｅ 比較器
３２０ａ〜３２０ｄ、５００ａ〜５００ｃ ウインドウ・コンパレータ
３２１ａ〜３２１ｄ、３２２ａ〜３２２ｄ 比較器
３３０ａ〜３３０ｄ Ｄ／Ａ変換器
３４０ａ〜３４０ｄ 減算器
３２３ａ〜３２３ｄ ＡＮＤゲート
４００ａ〜４００ｄ マルチプレクサ
４１０ａ〜４４０ａ ウインドウ・コンパレータ
６１０ａ〜６１０ｅ、６２０ａ〜６２０ｄ ラッチ
６３０ａ〜６３０ｄ、６４０ａ〜６４０ｃ ラッチ
７００ エラー補正・エンコード回路
８００ａ〜８００ｃ マルチプレクサ

Claims (11)

1. 入力された信号と比較電圧とを比較する第１の比較器と、前記入力された信号が所定の検出範囲に入っていることを検出する第１のウインドウ・コンパレータと、この第１の比較器の出力をアナログ信号に変換するＤ／Ａ変換器と、前記入力された信号とこのＤ／Ａ変換器の出力の差を演算して出力する減算器とで構成され、前記減算器の出力をそのアナログ出力とする基本構成要素を複数個カスケード接続し、前記第１の比較器および前記第１のウインドウ・コンパレータの出力に基づいて入力アナログ信号をデジタル値に変換するカスケードＡ／Ｄ変換器において、
   前記入力アナログ信号および前記基本構成要素のうち最終段の基本構成要素以外の基本構成要素の出力が入力され、この入力された信号が所定の検出範囲にあるかどうかを検出し、かつ前記第１のウインドウ・コンパレータの出力によってこの検出結果を選択して出力するマルチプレクサと、
   最終段の前記基本構成要素の出力が入力され、比較電圧と比較する第２の比較器と、
   最終段の前記基本構成要素の出力が入力され、この入力された信号が所定の検出範囲にあるかどうかを検出する第２のウインドウ・コンパレータと、
   前記第１および第２の比較器の出力、前記第１および第２のウインドウ・コンパレータの出力および前記マルチプレクサの出力が入力され、これらの入力値から前記入力アナログ信号に対応するデジタル値を演算して出力するエラー補正・エンコーダ回路と、
   を具備したことを特徴とするカスケードＡ／Ｄ変換器。
2. 前記第１のウインドウ・コンパレータは、前段の基本構成要素に内蔵される第１のウインドウ・コンパレータの出力のいずれかがアクティブのときは、その出力がアクティブにならないようにしたことを特徴とする請求項１記載のカスケードＡ／Ｄ変換器。
3. 前記比較電圧を０としたことを特徴とする請求項１若しくは請求項２記載のカスケードＡ／Ｄ変換器。
4. 前記マルチプレクサを複数個有し、これらのマルチプレクサの検出範囲を±１ＬＳＢから順次増加させ、前記第１のウインドウ・コンパレータの検出範囲を前記マルチプレクサに設定した検出範囲より高くするようにしたことを特徴とする請求項１若しくは請求項３いずれかに記載のカスケードＡ／Ｄ変換器。なお、１ＬＳＢとは、このカスケードＡ／Ｄ変換器の最下位ビットに相当する電圧である。
5. 前記マルチプレクサおよび前記第２のウインドウ・コンパレータを各々３個有し、これらのマルチプレクサおよび第２のウインドウ・コンパレータの検出範囲をそれぞれ±１ＬＳＢ、±２ＬＳＢ、±３ＬＳＢとし、前記第１のウインドウ・コンパレータの検出範囲を±４ＬＳＢとしたことを特徴とする請求項４記載のカスケードＡ／Ｄ変換器。
6. 前記エラー補正・エンコード回路は、下式に基づいてデジタル値の下位３ビットＤ２、Ｄ１，Ｄ０を演算するようにしたことを特徴とする請求項５記載のカスケードＡ／Ｄ変換器。
   D2=not (W74 or W64 or W54 or W44)
   D1=not (W2 or W32)
   D0=(W3 or W33) and (not (W1 or W31))
   ここにおいて、Ｗ７４、Ｗ６４、Ｗ５４、Ｗ４４はそれぞれ初段、２段目、３段目、４段目の基本構成要素に内蔵された第１のウインドウ・コンパレータの出力、Ｗ３１、Ｗ３２、Ｗ３３はそれぞれ検出範囲が±３ＬＳＢ、±２ＬＳＢ、±１ＬＳＢの第２のウインドウ・コンパレータの出力、Ｗ３，Ｗ２，Ｗ１はそれぞれ検出範囲が±３ＬＳＢ、±２ＬＳＢ、±１ＬＳＢのマルチプレクサの出力である。
7. 前記マルチプレクサを４個有し、これらのマルチプレクサの検出範囲をそれぞれ±１ＬＳＢ、±２ＬＳＢ、±３ＬＳＢ、±４ＬＳＢとし、前記第１のウインドウ・コンパレータの検出範囲を±３ＬＳＢから±８ＬＳＢのいずれかとしたことを特徴とする請求項４記載のカスケードＡ／Ｄ変換器。
8. 前記エラー補正・エンコード回路は、下式に基づいてデジタル値の下位３ビットＤ２、Ｄ１，Ｄ０を演算するようにしたことを特徴とする請求項７記載のカスケードＡ／Ｄ変換器。
   D2=not W4
   D1=not (W2 or W32)
   D0=(W3 or W33) and (not (W1 or W31))
   ここにおいて、Ｗ４、Ｗ３、Ｗ２、Ｗ１はそれぞれ検出範囲が±４ＬＳＢ、±３ＬＳＢの±２ＬＳＢ、±１ＬＳＢのマルチプレクサの出力、Ｗ３３、Ｗ３２、Ｗ３１はそれぞれ検出範囲が±１ＬＳＢ、±２ＬＳＢ、±３ＬＳＢの第２のウインドウ・コンパレータの出力である。
9. 前記第２のウインドウ・コンパレータを前記マルチプレクサに内蔵するようにしたことを特徴とする請求項１若しくは請求項４いずれかに記載のカスケードＡ／Ｄ変換器。
10. 前記エラー補正・エンコード回路は、下式に基づいてデジタル値の下位３ビットＤ２、Ｄ１，Ｄ０を演算するようにしたことを特徴とする請求項９記載のカスケードＡ／Ｄ変換器。
    D2=not (W74 or W64 or W54 or W44)
    D1=not W2
    D0=not (W3 and W1)
    ここにおいて、Ｗ７４、Ｗ６４、Ｗ５４、Ｗ４４はそれぞれ初段、２段目、３段目、４段目の基本構成要素に内蔵された第１のウインドウ・コンパレータの出力、Ｗ３，Ｗ２，Ｗ１はそれぞれ検出範囲が±３ＬＳＢ、±２ＬＳＢ、±１ＬＳＢのマルチプレクサの出力である。
11. ラッチを第１および第２のウインドウ・コンパレータの後段に配置するようにしたことを特徴とする請求項１若しくは請求項１０いずれかに記載のカスケードＡ／Ｄ変換器。
    

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