JP3733062B2 - アナログ−デジタル変換回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、多段パイプライン（ステップフラッシュ）構成を有するアナログ−デジタル変換回路に関する。
【０００２】
【従来の技術】
近年、ビデオ信号のデジタル処理技術の進歩に伴い、ビデオ信号処理用のアナログ−デジタル変換回路（Ａ／Ｄコンバータ）の需要が大きくなっている。ビデオ信号処理用のアナログ−デジタル変換回路には高速変換動作が要求されるため、従来、２ステップフラッシュ（２ステップパラレル）方式が広く用いられていた。
【０００３】
しかし、変換ビット数の増大に伴い、２ステップフラッシュ方式では十分な変換精度が得られなくなってきたため、多段パイプライン（ステップフラッシュ）構成を有するアナログ−デジタル変換回路が開発された。
【０００４】
図２３は特開平１１−８８１７２号公報に開示された従来のアナログ−デジタル変換回路を示すブロック図である。図２３のアナログ−デジタル変換回路１００は、１０ビット４段パイプライン構成を有する。
【０００５】
図２３において、アナログ−デジタル変換回路１００は、サンプルホールド回路２、１段目〜４段目の回路３〜６、複数のラッチ回路７および出力回路８から構成されている。
【０００６】
１段目（初段）〜３段目の回路３，４，５は、サブＡ／Ｄコンバータ９、Ｄ／Ａコンバータ１０、演算増幅回路１１、減算回路１２および演算増幅回路１３を備える。減算回路１２および演算増幅回路１３が減算増幅回路１４を構成する。１段目の回路３内の演算増幅回路１１の利得は１であり、１段目の回路３内の演算増幅回路１３および２段目および３段目の回路４，５内の演算増幅回路１１，１３の利得は２である。４段目（最終段）の回路６は、サブＡ／Ｄコンバータ９のみを備える。
【０００７】
１段目の回路３は４ビット構成、２〜４段目の回路４〜６はそれぞれ２ビット構成である。１〜３段目の回路３〜５において、サブＡ／Ｄコンバータ９およびＤ／Ａコンバータ１０のビット数（ビット構成）は同じに設定されている。
【０００８】
【発明が解決しようとする課題】
ここで、上記のアナログ−デジタル変換回路１００では、アナログ入力信号Ｖｉｎの電圧レンジをＶＩＮp-p とすると、１段目の回路３内のサブＡ／Ｄコンバータ９のフルスケールレンジはアナログ入力信号の電圧レンジＶＩＮp-p と等しい。２〜４段目の回路４〜６内のサブＡ／Ｄコンバータ９のフルスケールレンジはそれぞれ１〜３段目の回路３〜５の減算増幅回路１４の出力電圧レンジＶＩＮp-p ／８と等しい。
【０００９】
また、１段目の回路３内のＤ／Ａコンバータ１０のフルスケールレンジはサブＡ／Ｄコンバータ９と同様にアナログ入力信号Ｖｉｎの電圧レンジＶＩＮp-p と等しい。２段目および３段目の回路４，５内のＤ／Ａコンバータ１０の電圧のフルスケールレンジは利得２を有する演算増幅回路１１の出力電圧レンジとの整合を取るためにサブＡ／Ｄコンバータ９のフルスケールレンジの２倍のＶＩＮp-p ／４となる。
【００１０】
次に、図２３のアナログ−デジタル変換回路１の動作を説明する。サンプルホールド回路２は、アナログ入力信号Ｖｉｎをサンプリングして一定時間保持する。サンプルホールド回路２から出力されたアナログ入力信号Ｖｉｎは、１段目の回路３へ転送される。
【００１１】
１段目の回路３において、サブＡ／Ｄコンバータ９は、電圧レンジＶＩＮp-p のアナログ入力信号Ｖｉｎに対してアナログ−デジタル変換を行う。ここで、サブＡ／Ｄコンバータ９のフルスケールレンジは、上記のようにＶＩＮp-p である。サブＡ／Ｄコンバータ９のアナログ−デジタル変換結果であるデジタル出力（２9 ，２8 ，２7 ，２6 ）は、Ｄ／Ａコンバータ１０へ転送されるとともに、４つのラッチ回路７を介して出力回路８へ転送される。Ｄ／Ａコンバータ１０の正規出力電圧レンジは、次式のように表される。
【００１２】
一方、演算増幅回路１１は、アナログ入力信号Ｖｉｎをサンプリングして増幅および保持する。演算増幅回路１１の出力電圧レンジは、次式のように表される。
【００１３】
減算増幅回路１４は、演算増幅回路１１から出力されたアナログ入力信号ＶｉｎとＤ／Ａコンバータ１０のＤ／Ａ変換結果とを減算して増幅する。減算増幅幅回路１４の出力は、２段目の回路４へ転送される。１段目の減算増幅回路１４の出力電圧レンジは、次式のように表される。
【００１４】
２段目の回路４においては、サブＡ／Ｄコンバータ９が、１段目の回路３の減算増幅回路１４の出力に対してＡ／Ｄ変換を行う。サブＡ／Ｄコンバータ９のＡ／Ｄ変換結果は、Ｄ／Ａコンバータ１０へ転送されるとともに、３つのラッチ回路７を介して出力回路８へ転送される。これにより、２段目の回路４から中上位２ビットのデジタル出力（２5 ，２4 ）が得られる。Ｄ／Ａコンバータ１０の正規出力電圧レンジは、次式のように表される。
【００１５】
一方、演算増幅回路１１は、１段目の回路３の演算増幅回路１３の出力を増幅する。演算増幅回路１１の出力電圧レンジは次式のように表される。
【００１６】
減算増幅回路１４は、演算増幅回路１１の出力とＤ／Ａコンバータ１０のＤ／Ａ変換結果とを減算して増幅する。減算増幅回路１４の出力は、３段目の回路５へ転送される。２段目の減算増幅回路１４の出力電圧のレンジは，次式のように表される。
【００１７】
３段目の回路５においては、２段目の回路３の減算増幅回路１４の出力に対して２段目の回路４と同様の動作が行われる。それにより、３段目の回路５から中下位２ビットのデジタル出力（２3 ，２2 ）が得られる。各部の出力電圧レンジは２段目の回路４と同様である。
【００１８】
４段目の回路６においては、３段目の回路５の減算増幅回路１４の出力に対してサブＡ／Ｄコンバータ９がＡ／Ｄ変換を行い、下位２ビットのデジタル出力（２1 ，２0 ）が得られる。
【００１９】
１段目〜４段目の回路３〜６のデジタル出力は、各ラッチ回路７を経て同時に出力回路８に到達する。すなわち、各ラッチ回路７は各回路３〜６のデジタル出力の同期をとるために設けられている。
【００２０】
出力回路８は、アナログ入力信号Ｖｉｎの１０ビットのデジタル出力Ｄｏｕｔを必要な場合はデジタル補正処理後パラレル出力する。
【００２１】
このようにして、変換ビット数が増大し、電源電圧の減少に伴いＬＳＢ（Least Significant Bit）が小さくなっても、サブＡ／Ｄコンバータ９の分解能を向上させることができ、十分な変換精度が得られる。
【００２２】
図２４（ａ）は図２３のアナログ−デジタル変換回路の減算増幅回路の構成を示す回路図、図２４（ｂ）は図２４（ａ）の減算増幅回路の動作を説明するための図である。
【００２３】
図２４において、演算増幅器１０１の反転入力端子はノードｎｂに接続され、非反転入力端子は接地されている。また、演算増幅器１０１の出力端子はノードｎｏに接続されるとともにコンデンサ１０２を介して反転入力端子に接続されている。演算増幅器１の反転入力端子と非反転入力端子との間にはスイッチＳＷ１が接続され、ノードｎｂとノードｎａとの間にコンデンサ１０３が接続されている。ノードｎａは、スイッチＳＷ２を介してノードｎ１に接続され、かつスイッチＳＷ３を介してノードｎ２に接続されている。これらのスイッチＳＷ２，ＳＷ３は、通常ＣＭＯＳ（相補型金属酸化物半導体）電界効果トランジスタからなるＣＭＯＳスイッチにより構成される。
【００２４】
ノードｎ１に電圧Ｖ1 が入力され、ノードｎ２に電圧Ｖ2 が入力され、ノードｎｏから電圧ＶO が出力される。
【００２５】
ここで、図２４（ｂ）を参照しながら図２４（ａ）の減算増幅回路の動作を説明する。なお、コンデンサ１０１の容量値をＣとし、コンデンサ１０３の容量値をＫＣとし、接地電位をＶG とする。Ｋは定数である。
【００２６】
まず、スイッチＳＷ１およびスイッチＳＷ２をオンにし、スイッチＳＷ３をオフにする。それにより、ノードｎａの電圧はＶ1 となる。また、ノードｎｏの電圧は０となる。このとき、ノードｎｂの電荷Ｑａは次式のようになる。
【００２７】
Ｑａ＝（ＶG −Ｖ1 ）ＫＣ
次に、スイッチＳＷ１をオフにした後、スイッチＳＷ２をオフにし、かつスイッチＳＷ３をオンにする。それにより、ノードｎａの電圧はＶ2 となる。また、ノードｎｏの電圧はＶO となる。このとき、ノードｎｂは仮想接地するため、ノードｎｂの電荷Ｑｂは次式のようになる。
【００２８】
Ｑｂ＝（ＶG −Ｖ2 ）ＫＣ＋（ＶG −ＶO ）Ｃ
ノードｎｂには電荷が抜け出る経路がないので、電荷保存則によりＱａ＝Ｑｂとなる。したがって、次式が成立する。
【００２９】
（ＶG −Ｖ1 ）ＫＣ＝（ＶG −Ｖ2 ）ＫＣ＋（ＶG −ＶO ）Ｃ
上式から、ノードｎｏの電圧ＶO は次式のようになる。
【００３０】
ＶO ＝ＶG ＋（Ｖ1 −Ｖ2 ）Ｋ
このようにして、電圧Ｖ1 から電圧Ｖ2 が減算され、その減算値がＫ倍に増幅される。
【００３１】
したがって、減算増幅回路は電圧Ｖ1 と電圧Ｖ2 との差をコンデンサ１０３とコンデンサ１０２との容量比で決まる利得によって出力する機能を有する。例えば、ＫＣ＝Ｃ（Ｋ＝１）に設定することにより、減算増幅回路に利得１倍のサンプルホールド機能を持たせることとなる。
【００３２】
図２５は図２３のアナログ−デジタル変換回路において用いられるサブＡ／Ｄコンバータの構成を示す図である。
【００３３】
図２５の並列型アナログ−デジタルコンバータ９においては、複数のコンパレータ９００が配置されている。複数のコンパレータ９００の一方の入力端子にはアナログ入力電圧Ｖｉｎが与えられ、他方の入力端子には高電位側基準電圧ＶＲＴと低電位側基準電圧ＶＲＢとの間の電圧を複数の抵抗Ｒで分圧することにより得られる基準電圧がそれぞれ与えられる。各コンパレータ９００は、一方の入力端子の電圧と他方の入力端子の電圧とを比較する。複数のコンパレータ９００の比較結果をエンコーダ９１０によってエンコードすることにより、デジタルコードＤｃｏｄｅを得ることができる。
【００３４】
ところで、アナログ−デジタル変換回路に与えるアナログ入力信号の電圧レンジを変更する場合、またはアナログ−デジタル変換回路に与えるアナログ入力信号の方式を差動ダブルエンド入力とシングルエンド入力とで変更する場合には、アナログ−デジタル変換回路の仕様を変更する必要がある。
【００３５】
ここで、差動ダブルエンド入力およびシングルエンド入力について説明する。図２６（ａ），（ｂ）は差動ダブルエンド入力およびシングルエンド入力におけるアナログ−デジタル変換を説明するための図である。横軸はアナログ入力電圧ＶＩＮを示し、縦軸は出力されたデジタルコードＤｃｏｄｅを示す。
【００３６】
図２６（ａ）に示すように、差動ダブルエンド入力時においては、アナログ入力信号Ｖｉｎの正側アナログ入力電圧Ｖｉｎ（＋）および負側アナログ入力電圧Ｖｉｎ（−）が相補的に変化する。それにより、正側アナログ入力電圧Ｖｉｎ（＋）と負側アナログ入力電圧Ｖｉｎ（−）との差分がアナログ入力信号Ｖｉｎの電圧レンジＶＩＮp-pとなる。
【００３７】
したがって、図２６（ａ）に示すように、正側アナログ入力電圧Ｖｉｎ（＋）が１．０Ｖから２．０の範囲で変化し、負側アナログ入力電圧Ｖｉｎ（−）が２．０Ｖから１．０Ｖの範囲で変化する場合、アナログ入力信号Ｖｉｎの電圧レンジはＶｉｎ（＋）−Ｖｉｎ（−）の演算から２．０Ｖとなる。
【００３８】
一方、図２６（ｂ）に示すように、シングルエンド入力時においては、正側アナログ入力電圧Ｖｉｎ（＋）のみが変化する。それにより、正側アナログ入力電圧Ｖｉｎ（＋）の電圧レンジがアナログ入力信号Ｖｉｎの電圧レンジとなる。
【００３９】
したがって、図２６（ｂ）に示すように、正側アナログ入力電圧Ｖｉｎ（＋）が１．０Ｖから２．０Ｖの範囲で変化する場合、アナログ入力信号の電圧レンジは１．０Ｖとなる。
【００４０】
すなわち、差動ダブルエンド入力方式のアナログ入力信号Ｖｉｎの電圧レンジを２ＶＩＮp-p とすると、シングルエンド入力方式のアナログ入力信号Ｖｉｎの電圧レンジはＶＩＮp-p となる。
【００４１】
このように、差動ダブルエンド入力方式とシングルエンド入力方式とでは、各アナログ入力電圧の変化の範囲が同じであっても、アナログ入力信号の電圧レンジが異なることになる。
【００４２】
上記の従来のアナログ−デジタル変換回路では、アナログ入力信号の電圧レンジの変更を行う場合、またはアナログ入力信号の入力方式の変更を行う場合に、回路構成を再設計する必要がある。
【００４３】
本発明の目的は、回路構成の再設計を行うことなくアナログ入力信号の電圧レンジの変更または差動ダブルエンド入力とシングルエンド入力との間の入力方式の変更を容易に行うことができるパイプライン型アナログ−デジタル変換回路を提供することである。
【００４４】
【課題を解決するための手段および発明の効果】
（１）第１の発明
第１の発明に係るアナログ−デジタル変換回路は、複数段の回路からなる多段パイプライン構成を有し、最終段の回路を除く各段の回路は、入力されたアナログ信号をデジタル信号に変換するアナログ−デジタル変換器と、アナログ−デジタル変換器から出力されるデジタル信号をアナログ信号に変換するデジタル−アナログ変換器と、入力されるアナログ信号とデジタル−アナログ変換器から出力されるアナログ信号との差分を増幅する第１の演算増幅回路とを備え、最終段の回路は、入力されたアナログ信号をデジタル信号に変換するアナログ−デジタル変換器を含み、最終段の回路を除く少なくとも１段の回路が、フルスケールレンジを複数段に切り替える切り替え手段を有するアナログ−デジタル変換器、フルスケールレンジを複数段に切り替える切り替え手段を有するデジタル−アナログ変換器および利得を複数段に切り替える切り替え手段を有する第１の演算増幅回路のうち少なくとも１つを含み、および／または最終段の回路がフルスケールレンジを複数段に切り替える切り替え手段を有するアナログ−デジタル変換器を含むものである。
【００４５】
本発明に係るアナログ−デジタル変換回路においては、最終段の回路を除く少なくとも１段の回路が、フルスケールレンジを複数段に切り替える切り替え手段を有するアナログ−デジタル変換器、フルスケールレンジを複数段に切り替える切り替える切り替え手段を有するデジタル−アナログ変換器および利得を複数段に切り替える切り替え手段を有する第１の演算増幅回路のうち少なくとも１つを含み、および／または最終段の回路がフルスケールレンジを複数段に切り替える切り替え手段を有するアナログ−デジタル変換器を含むので、アナログ−デジタル変換回路のフルスケールレンジ、デジタル−アナログ変換器のフルスケールレンジおよび第１の演算増幅回路の利得のうち少なくとも１つを切り替えることができる。
【００４６】
それにより、差動ダブルエンド入力方式をシングルエンド入力方式に変更することによりアナログ入力信号の電圧レンジが変更されても、回路構成の再設計が不要となる。また、シングルエンド入力のアナログ入力信号の電圧レンジを変更する場合または差動ダブルエンド入力のアナログ入力信号の電圧レンジを変更する場合にも、回路構成の再設計が不要となる。
【００４７】
したがって、回路構成の再設計を行うことなくアナログ入力信号の電圧レンジの変更または差動ダブルエンド入力とシングルエンド入力との間の入力方式の変更を容易に行うことができる。
【００４８】
その結果、アナログ−デジタル変換回路の開発期間の短縮化を図ることができるとともに、電圧レンジの最適化を最適化することにより低消費電力化を容易に行うことができる。
【００４９】
（２）第２の発明
第２の発明に係るアナログ−デジタル変換回路は、第１の発明に係るアナログ−デジタル変換回路の構成において、最終段の回路を除く各段の回路は、入力されたアナログ信号を増幅して第１の演算増幅回路に与える第２の演算増幅回路をさらに含み、最終段の回路を除く少なくとも１段の回路の第２の演算増幅回路は、利得を複数段に切り替える切り替え手段を有するものである。
【００５０】
この場合、少なくとも１段の回路の第２の演算増幅回路の利得を複数段に切り替えることにより、回路構成の再設計を行うことなくアナログ入力信号の電圧レンジの変更または差動ダブルエンド入力とシングルエンド入力との間の入力方式の変更を容易に行うことが可能となる。
【００５１】
（３）第３の発明
第３の発明に係るアナログ−デジタル変換回路は、第１または第２の発明に係るアナログ−デジタル変換回路の構成において、最終段の回路を除く少なくとも１段の回路の第１の演算増幅回路は、利得を複数段に切り替える切り替え手段を有するものである。
【００５２】
この場合、少なくとも１段の回路の第１の演算増幅回路の利得を複数段に切り替えることにより、回路構成の再設計を行うことなくアナログ入力信号の電圧レンジの変更または差動ダブルエンド入力とシングルエンド入力との間の入力方式の変更を容易に行うことが可能となる。
【００５３】
（４）第４の発明
第４の発明に係るアナログ−デジタル変換回路は、第１〜第３のいずれかの発明に係るアナログ−デジタル変換回路の構成において、少なくとも１段の回路のアナログ−デジタル変換器は、フルスケールレンジを複数段に切り替える切り替え手段を有するものである。
【００５４】
この場合、少なくとも１段の回路のアナログ−デジタル変換器のフルスケールレンジを複数段に切り替え可能ることにより、回路構成の再設計を行うことなくアナログ入力信号の電圧レンジの変更または差動ダブルエンド入力とシングルエンド入力との間の入力方式の変更を容易に行うことが可能となる。
【００５５】
（５）第５の発明
第５の発明に係るアナログ−デジタル変換回路は、第１〜第４のいずれかの発明に係るアナログ−デジタル変換回路の構成において、最終段の回路を除く少なくとも１段の回路のデジタル−アナログ変換器は、フルスケールレンジを複数段に切り替える切り替え手段を有するものである。
【００５６】
この場合、少なくとも１段の回路のデジタル−アナログ変換器のフルスケールレンジを複数段に切り替えることにより、回路構成の再設計を行うことなくアナログ入力信号の電圧レンジの変更または差動ダブルエンド入力とシングルエンド入力との間の入力方式の変更を容易に行うことが可能となる。
【００５７】
（６）第６の発明
第６の発明に係るアナログ−デジタル変換回路は、第２の発明に係るアナログ−デジタル変換回路の構成において、少なくとも１段の回路の第２の演算増幅回路は、入力容量、帰還容量および演算増幅器を有し、入力されたアナログ信号を入力容量の値および帰還容量の値により定まる利得で増幅し、切り替え手段は、入力容量の値および帰還容量の値の少なくとも一方を可変に設定する可変部を含むものである。
【００５８】
この場合、入力されたアナログ信号が入力容量の値および帰還容量の値により定まる利得で増幅される。したがって、演算増幅器の入力容量の値および帰還容量の値の少なくとも一方を変更することにより、第２の演算増幅回路の利得を容易に切り替えることができる。
【００５９】
（７）第７の発明
第７の発明に係るアナログ−デジタル変換回路は、第６の発明に係るアナログ−デジタル変換回路の構成において、可変部は、入力容量または帰還容量の一部を切り離された状態または短絡された状態に切り替える切り替え部を含むものである。
【００６０】
この場合、切り替え部により入力容量または帰還容量の一部を切り離された状態または短絡された状態に切り替えることにより、演算増幅器の入力容量または帰還容量を変更することができる。それにより、第２の演算増幅回路の利得を容易に切り替えることができる。
【００６１】
（８）第８の発明
第８の発明に係るアナログ−デジタル変換回路は、第３の発明に係るアナログ−デジタル変換回路の構成において、少なくとも１段の回路の第１の演算増幅回路は、入力容量、帰還容量および演算増幅器を有し、入力されたアナログ信号を入力容量の値および帰還容量の値により定まる利得で増幅し、切り替え手段は、入力容量の値および帰還容量の値の少なくとも一方を可変に設定する可変部を含むものである。
【００６２】
この場合、入力されたアナログ信号が入力容量の値および帰還容量の値により定まる利得で増幅される。したがって、演算増幅器の入力容量の値および帰還容量の値の少なくとも一方を変更することにより、第１の演算増幅回路の利得を容易に切り替えることができる。
【００６３】
（９）第９の発明
第９の発明に係るアナログ−デジタル変換回路は、第８の発明に係るアナログ−デジタル変換回路の構成において、可変部は、入力容量または帰還容量の一部を切り離された状態または短絡された状態に切り替える切り替え部を含むものである。
【００６４】
この場合、切り替え部により入力容量または帰還容量の一部を切り離された状態または短絡された状態に切り替えることより、演算増幅器の入力容量または帰還容量を変更することができる。それにより、第１の演算増幅回路の利得を容易に切り替えることができる。
【００６５】
（１０）第１０の発明
第１０の発明に係るアナログ−デジタル変換回路は、第９の発明に係るアナログ−デジタル変換回路の構成において、帰還容量は、演算増幅器の入力端子と出力端子との間に並列または直列に設けられた第１および第２の容量を含み、切り替え部は、第２の容量に直列または並列に接続されたものである。
【００６６】
切り替え部を接続状態にすると、演算増幅器の入力端子と出力端子との間に第１および第２の容量が並列または直列に接続される。それにより、帰還容量が増加または減少する。また、切り替え部を遮断状態にすると、演算増幅器の入力端子と出力端子との間に第１の容量のみが接続される。それにより、帰還容量が減少または増加する。
【００６７】
（１１）第１１の発明
第１１の発明に係るアナログ−デジタル変換回路は、第１０の発明に係るアナログ−デジタル変換回路の構成において、切り替え部は、演算増幅器の出力端子に接続されたものである。
【００６８】
第２の容量が切り替え部よりも出力側に接続されている場合、切り替え部が遮断状態に設定されても、第２の容量の寄生容量が充電される。それにより、利得の設定時に、寄生容量を考慮する必要が生じ、寄生容量のばらつきにより利得がばらつくことになる。ここでは、切り替え部が第２の容量よりも出力側に接続されることにより、切り替え部が遮断状態に設定された場合に切り替え部により第２の容量が出力端子から寄生容量とともに切り離される。したがって、利得の設定時に第２の容量の寄生容量を考慮する必要がなくなり、寄生容量のばらつきによる利得のばらつきがなくなる。
【００６９】
（１２）第１２の発明
第１２の発明に係るアナログ−デジタル変換回路は、第９の発明に係るアナログ−デジタル変換回路の構成において、入力容量は、演算増幅器の入力端子に並列または直列に設けられたものである。
【００７０】
切り替え部を接続状態にすると、演算増幅器の入力端子に第１および第２の容量が並列または直列に接続される。それにより、入力容量が増加または減少する。また、切り替え部を遮断状態にすると、演算増幅器の入力端子に第１の容量のみが接続される。それにより、入力容量が減少または増加する。
【００７１】
（１３）第１３の発明
第１３の発明に係るアナログ−デジタル変換回路は、第１２の発明に係るアナログ−デジタル変換回路の構成において、切り替え部は、第２の容量の入力側に接続されたものである。
【００７２】
第２の容量が切り替え部よりも入力側に接続されている場合、切り替え部が遮断状態に設定されても、第２の容量の寄生容量が充電される。それにより、利得の設定時に、寄生容量を考慮する必要が生じ、寄生容量のばらつきにより利得がばらつくことになる。ここでは、切り替え部が第２の容量よりも入力側に接続されることにより、切り替え部が遮断状態に設定された場合に切り替え部により第２の容量が入力信号を受けるノードから寄生容量とともに切り離される。したがって、利得の設定時に第２の容量の寄生容量を考慮する必要がなくなり、寄生容量のばらつきによる利得のばらつきがなくなる。
【００７３】
（１４）第１４の発明
第１４の発明に係るアナログ−デジタル変換回路は、第４の発明に係るアナログ−デジタル変換回路の構成において、少なくとも１段の回路のアナログ−デジタル変換器は、複数の基準電圧を発生する基準電圧発生回路と、基準電圧発生回路により発生された複数の基準電圧を入力されたアナログ信号と比較する複数の比較器とを含み、切り替え手段は、基準電圧発生回路により発生される複数の基準電圧を可変に設定する可変部を含むものである。
【００７４】
この場合、基準電圧発生回路により発生される基準電圧を変更することにより、基準電圧の電圧レンジを変更することができる。それにより、アナログ−デジタル変換器のフルスケールレンジを容易に切り替えることができる。
【００７５】
（１５）第１５の発明
第１５の発明に係るアナログ−デジタル変換回路は、第５の発明に係るアナログ−デジタル変換回路の構成において、最終段の回路を除く少なくとも１段の回路のデジタル−アナログ変換器は、基準電圧を発生する基準電圧発生回路と、共通の端子に接続される複数の容量と、基準電圧発生回路と複数の容量との間に接続され、入力されるデジタル信号に応じて基準電圧発生回路により発生された基準電圧を複数の容量にそれぞれ与える複数のスイッチとを含み、切り替え手段は、基準電圧発生回路により発生される基準電圧を可変に設定する可変部を含むものである。
【００７６】
この場合、基準電圧発生回路により発生される基準電圧を変更することにより、基準電圧の電圧レンジを変更することができる。それにより、デジタル−アナログ変換器のフルスケールレンジを容易に切り替えることができる。
【００７７】
【発明の実施の形態】
（１）第１の実施の形態
図１は本発明の第１の実施の形態におけるパイプライン型アナログ−デジタル変換回路の構成を示すブロック図である。図１のアナログ−デジタル変換回路は、１０ビット４段パイプライン構成を有する。
【００７８】
図１において、アナログ−デジタル変換回路１は、サンプルホールド回路２、１段目〜４段目の回路３〜６、複数のラッチ回路７および出力回路８から構成されている。
【００７９】
１段目（初段）の回路３は、切り替え可能なフルスケールレンジを有するサブＡ／Ｄコンバータ９ａ、Ｄ／Ａコンバータ１０、切り替え可能な利得を有する演算増幅回路１１ａ、減算回路１２および演算増幅回路１３を備える。減算回路１２および演算増幅回路１３が減算増幅回路１４を構成する。２段目および３段目の回路４，５は、サブＡ／Ｄコンバータ９、Ｄ／Ａコンバータ１０、演算増幅回路１１、減算回路１２および演算増幅回路１３を備える。減算回路１２および演算増幅回路１３が減算増幅回路１４を構成する。４段目（最終段）の回路６は、サブＡ／Ｄコンバータ９のみを備える。
【００８０】
図１のパイプライン型アナログ−デジタル変換回路１が図２０の従来のアナログ−デジタル変換回路１００と異なるのは、１段目の回路３に切り替え可能なフルスケールレンジを有するサブＡ／Ｄコンバータ９ａおよび切り替え可能な利得を有する演算増幅回路１１ａが用いられる点である。
【００８１】
ここでは、１段目の回路３内のサブＡ／Ｄコンバータ９のフルスケールレンジは、アナログ入力信号の電圧レンジがＶＩＮp-p のときに、それと等しい電圧レンジＶＩＮp-p に切り替えられ、アナログ入力信号の電圧レンジがＶＩＮp-p ／２のときには、それと等しい電圧レンジＶＩＮp-p ／２に切り替えられる。また、１段目の回路３内の演算増幅回路１１ａの利得は、アナログ入力信号の電圧レンジがＶＩＮp-p のときには１倍に切り替えられ、アナログ入力信号の電圧レンジがＶＩＮp-p ／２のときには２倍に切り替えられる。
【００８２】
１段目〜３段目の回路３〜５内のＤ／Ａコンバータ１０のフルスケールレンジは固定され、２段目〜４段目の回路４〜６内のサブＡ／Ｄコンバータ９のフルスケールレンジは固定されている。また、１段目の回路３内の演算増幅回路１３および２段目および３段目の回路３，４内の演算増幅回路１１，１３の利得は２である。
【００８３】
１段目の回路３は４ビット構成、２〜４段目の回路４〜６はそれぞれ２ビット構成である。１〜３段目の回路３〜５において、サブＡ／Ｄコンバータ９，９ａおよびＤ／Ａコンバータ１０のビット数（ビット構成）は同じに設定されている。
【００８４】
アナログ入力信号の電圧レンジがＶＩＮp-p の場合における図１のアナログ−デジタル変換回路１の動作および各部の電圧レンジは、図２０のアナログ−デジタル変換回路１００と同様である。
【００８５】
ここでは、アナログ入力信号の電圧レンジがＶＩＮp-p ／２の場合における図１のアナログ−デジタル変換回路１の動作および各部の出力電圧レンジについて説明する。
【００８６】
サンプルホールド回路２は、アナログ入力信号Ｖｉｎをサンプリングして一定時間保持する。サンプルホールド回路２から出力されたアナログ入力信号Ｖｉｎは、１段目の回路３へ転送される。
【００８７】
１段目の回路３において、サブＡ／Ｄコンバータ９ａは電圧レンジＶＩＮp-p ／２のアナログ入力信号Ｖｉｎに対してアナログ−デジタル変換を行う。このときのサブＡ／Ｄコンバータ９ａのフルスケールレンジは、上記のようにＶＩＮp-p ／２に切り替えられている。
【００８８】
サブＡ／Ｄコンバータ９ａのＡ／Ｄ変換結果である上位４ビットのデジタル出力（２9 ，２8 ，２7 ，２6 ）は、Ｄ／Ａコンバータ１０へ転送されるとともに、４つのラッチ回路７を介して出力回路８へ転送される。Ｄ／Ａコンバータ１０は、サブＡ／Ｄコンバータ９ａのＡ／Ｄ変換結果である上位４ビットのデジタル出力をアナログ信号に変換する。
【００８９】
Ｄ／Ａコンバータ１０のフルスケールレンジはＶＩＮp-p に固定されているので、Ｄ／Ａコンバータ１０の正規出力電圧レンジは、次式のように表される。
【００９０】
一方、演算増幅回路１１ａは、アナログ入力信号Ｖｉｎをサンプリングして増幅および保持する。上記のように、アナログ入力信号の電圧レンジがＶＩＮp-p ／２の場合には利得は２倍に切り替えられるので、演算増幅回路１１ａの出力電圧レンジは次式のように表される。
【００９１】
減算増幅回路１４は、演算増幅回路１１ａから出力されたアナログ入力信号ＶｉｎとＤ／Ａコンバータ１０のＤ／Ａ変換結果とを減算して増幅する。減算増幅回路１４の出力は、２段目の回路４へ転送される。
【００９２】
１段目の減算増幅回路１４の出力電圧レンジは、次式のように表される。
２段目の回路４においては、サブＡ／Ｄコンバータ９が、１段目の回路３の減算増幅回路１４の出力に対してＡ／Ｄ変換を行う。サブＡ／Ｄコンバータ９のＡ／Ｄ変換結果は、Ｄ／Ａコンバータ１０へ転送されるとともに、３つのラッチ回路７を介して出力回路８へ転送される。これにより、２段目の回路４から中上位２ビットのデジタル出力（２5 ，２4 ）が得られる。
【００９３】
一方、演算増幅回路１１は、１段目の回路３の減算増幅回路１４の出力を増幅する。減算増幅回路１４は、演算増幅回路１１の出力とＤ／Ａコンバータ１０のＤ／Ａ変換結果とを減算して増幅する。減算増幅回路１４の出力は、３段目の回路５へ転送される。
【００９４】
３段目の回路５においては、２段目の回路４の減算増幅回路１４の出力に対して２段目の回路４と同様の動作が行われる。それにより、３段目の回路５から中下位２ビットのデジタル出力（２3 ，２2 ）が得られる。
【００９５】
４段目の回路６においては、３段目の回路５の減算増幅回路１４の出力に対してサブＡ／Ｄコンバータ９がＡ／Ｄ変換を行い、下位２ビットのデジタル出力（２1 ，２0 ）が得られる。
【００９６】
１段目〜４段目の回路３〜６のデジタル出力は、各ラッチ回路７を経て同時に出力回路８に到達する。すなわち、各ラッチ回路７は各回路３〜６のデジタル出力の同期をとるために設けられている。
【００９７】
出力回路８は、アナログ入力信号Ｖｉｎの１０ビットのデジタル出力Ｄｏｕｔを必要な場合はデジタル補正処理後パラレル出力する。
【００９８】
上記のように、アナログ入力信号の電圧レンジがＶＩＮp-p ／２の場合には、１段目の回路３の演算増幅回路１１ａの利得および１段目の回路３のサブＡ／Ｄコンバータ９ａのフルスケールレンジを切り替えることにより、１段目の回路３の減算増幅回路１４から２段目の回路５へ与えられる出力信号の電圧レンジは、アナログ入力信号の電圧レンジがＶＩＮp-p の場合と同様に、ＶＩＮp-p ／８となる。それにより、アナログ入力信号Ｖｉｎの電圧レンジが半分になったにもかかわらず、アナログ入力信号の電圧レンジは半分になる前と同じデジタル出力が得られる。
【００９９】
したがって、回路設計の変更を行うことなく、アナログ入力信号の電圧レンジの変更に対応したアナログ−デジタル変換回路を提供することができる。
【０１００】
本実施の形態によれば、回路構成を変更することなく、差動ダブルエンド入力方式のアナログ−デジタル変換回路をシングルエンド入力方式のアナログ−デジタル変換回路に変更することができる。
【０１０１】
図２（ａ），（ｂ）は図１のアナログ−デジタル変換回路１をそれぞれ差動ダブルエンド入力方式およびシングルエンド入力方式に切り替える場合の設定を示す図である。
【０１０２】
図２（ａ）に示すように、差動ダブルエンド入力時には、演算増幅回路１１ａの利得を１倍に切り替え、サブＡ／Ｄコンバータ９ａのフルスケールレンジを２ＶＩＮp-p に切り替える。本例では、差動ダブルエンド入力のアナログ入力信号Ｖｉｎの正側アナログ入力電圧Ｖｉｎ（＋）は１．０Ｖから２．０Ｖの範囲で変化し、負側アナログ入力電圧Ｖｉｎ（−）は２．０Ｖから１．０Ｖの範囲で変化する。アナログ入力信号Ｖｉｎの電圧レンジは、次式のようになる。
【０１０３】
２ＶＩＮp-p ＝｛Ｖｉｎ（＋）−Ｖｉｎ（−）｝の最大値−｛Ｖｉｎ（＋）−Ｖｉｎ（−）｝の最小値＝２．０［Ｖ］
この場合、サブＡ／Ｄコンバータ９ａの正側基準電圧Ｖｒｅｆ（＋）は１．０Ｖから２．０Ｖの範囲で変化し、負側基準電圧Ｖｒｅｆ（−）は２．０Ｖから１．０Ｖの範囲で変化する。
【０１０４】
図２（ｂ）に示すように、シングルエンド入力時には、演算増幅回路１１ａの利得を２倍に切り替え、サブＡ／Ｄコンバータ９ａのフルスケールレンジをＶＩＮp-p に切り替える。本例では、シングルエンド入力のアナログ入力信号Ｖｉｎの正側アナログ入力電圧Ｖｉｎ（＋）は１．０Ｖから２．０Ｖの範囲で変化し、負側アナログ入力電圧Ｖｉｎ（−）は１．５Ｖで一定である。アナログ入力信号Ｖｉｎの電圧レンジは、次式のようになる。
【０１０５】
ＶＩＮp-p ＝｛Ｖｉｎ（＋）−Ｖｉｎ（−）｝の最大値−｛Ｖｉｎ（＋）−Ｖｉｎ（−）｝の最小値＝１．０［Ｖ］
この場合、サブＡ／Ｄコンバータ９ａの正側基準電圧Ｖｒｅｆ（＋）は１．０Ｖから２．０Ｖの範囲で変化し、負側基準電圧Ｖｒｅｆ（−）は１．５Ｖで一定である。
【０１０６】
このように、図１のアナログ−デジタル変換回路１においては、差動ダブルエンド入力方式をシングルエンド入力方式に変更することによりアナログ入力信号の電圧レンジが１／２になっても、回路構成の再設計が不要となる。
【０１０７】
また、シングルエンド入力のアナログ入力信号の電圧レンジを１／２に変更する場合、および差動ダブルエンド入力のアナログ入力信号の電圧レンジを１／２に変更する場合にも、回路構成の再設計が不要となる。
【０１０８】
このようにして、同一のＬＳＩ（大規模集積回路）において、アナログ入力信号、演算増幅回路の出力、Ｄ／Ａ変換回路の出力および減算増幅回路の出力の電圧レンジをプログラマブルに変更することができる。その結果、開発期間の短縮化を図ることができるとともに、低消費電力化を行うことも可能である。
【０１０９】
（２）第２の実施の形態
図３は本発明の第２の実施の形態におけるパイプライン型アナログ−デジタル変換回路の構成を示すブロック図である。図３のアナログ−デジタル変換回路１も、１０ビット４段パイプライン構成を有する。
【０１１０】
図３において、アナログ−デジタル変換回路１は、サンプルホールド回路２、１段目〜４段目の回路３〜６、複数のラッチ回路７および出力回路８から構成されている。
【０１１１】
１段目の回路３は４ビット構成、２〜４段目の回路４〜６はそれぞれ２ビット構成である。１〜３段目の回路３〜５において、サブＡ／Ｄコンバータ９，９ｂおよびＤ／Ａコンバータ１０，１０ｂのビット数（ビット構成）は同じに設定されている。
【０１１２】
１段目（初段）の回路３は、サブＡ／Ｄコンバータ９、Ｄ／Ａコンバータ１０、演算増幅回路１１、減算回路１２および切り替え可能な利得を有する演算増幅回路１３ａを備える。減算回路１２および演算増幅回路１３ａが減算増幅回路１４ａを構成する。
【０１１３】
２段目および３段目の回路４，５は、切り替え可能なフルスケールレンジを有するサブＡ／Ｄコンバータ９ｂ、切り替え可能なフルスケールレンジを有するＤ／Ａコンバータ１０ｂ、演算増幅回路１１、減算回路１２および演算増幅回路１３を備える。減算回路１２および演算増幅回路１３が減算増幅回路１４を構成する。４段目（最終段）の回路６は、切り替え可能なフルスケールレンジを有するサブＡ／Ｄコンバータ９ｂのみを備える。
【０１１４】
ここでは、２段目〜４段目のサブＡ／Ｄコンバータ９ｂが、図２０の２段目〜４段目のサブＡ／Ｄコンバータ９の２倍の精度を有するものとする。以下、２段目〜４段目に２倍の精度を有するサブＡ／Ｄコンバータ９ｂを用いた場合のアナログ−デジタル変換回路１の再設計について説明する。
【０１１５】
１段目の回路３内の減算増幅回路１４ａの利得は１倍と２倍とに切り替え可能である。また、２段目〜４段目の回路４〜６内のサブＡ／Ｄコンバータ９ｂのフルスケールレンジはＶＩＮp-p ／８とＶＩＮp-p ／１６とに切り替え可能である。さらに、２段目および３段目の回路４，５内のＤ／Ａコンバータ１０ｂのフルスケールレンジはＶＩＮp-p ／４とＶＩＮp-p ／８とに切り替え可能である。
【０１１６】
ここでは、１段目の回路３内の減算増幅回路１４ａの利得を１倍に切り替える。また、２段目〜４段目の回路４〜６内のサブＡ／Ｄコンバータ９ｂのフルスケールレンジをＶＩＮp-p ／１６に切り替え、２段目および３段目の回路４，５内のＤ／Ａコンバータ１０ｂのフルスケールレンジをＶＩＮp-p ／８に切り替える。１段目の回路３内のサブＡ／Ｄコンバータ９のフルスケールレンジはＶＩＮp-p である。また、２段目および３段目の回路３，４内の演算増幅回路１１，１３の利得は２である。
【０１１７】
ここでは、アナログ入力信号の電圧レンジがＶＩＮp-pの場合における図１のアナログ−デジタル変換回路１の動作および各部の出力電圧レンジについて説明する。
【０１１８】
サンプルホールド回路２は、アナログ入力信号Ｖｉｎをサンプリングして一定時間保持する。サンプルホールド回路２から出力されたアナログ入力信号Ｖｉｎは、１段目の回路３へ転送される。
【０１１９】
１段目の回路３において、サブＡ／Ｄコンバータ９は電圧レンジＶＩＮp-pのアナログ入力信号Ｖｉｎに対してアナログ−デジタル変換を行う。このときのサブＡ／Ｄコンバータ９のフルスケールレンジはＶＩＮp-p である。
【０１２０】
サブＡ／Ｄコンバータ９のＡ／Ｄ変換結果である上位４ビットのデジタル出力（２9 ，２8 ，２7 ，２6 ）は、Ｄ／Ａコンバータ１０へ転送されるとともに、４つのラッチ回路７を介して出力回路８へ転送される。Ｄ／Ａコンバータ１０は、サブＡ／Ｄコンバータ９のＡ／Ｄ変換結果である上位４ビットのデジタル出力をアナログ信号に変換する。
【０１２１】
Ｄ／Ａコンバータ１０のフルスケールレンジは固定されているので、Ｄ／Ａコンバータ１０の正規出力電圧レンジは、次式のように表される。
【０１２２】
一方、演算増幅回路１１は、アナログ入力信号Ｖｉｎをサンプリングして増幅および保持する。演算増幅回路１１の利得は１倍であるので、演算増幅回路１１の出力電圧レンジは次式のように表される。
【０１２３】
減算増幅回路１４ａは、演算増幅回路１１から出力されたアナログ入力信号ＶｉｎとＤ／Ａコンバータ１０のＤ／Ａ変換結果とを減算して増幅する。減算増幅回路１４ａの出力は、２段目の回路４へ転送される。
【０１２４】
１段目の減算増幅回路１４ａの利得は１に切り替えられているので、１段目の減算増幅回路１４ａの出力電圧レンジは、次式のように表される。
【０１２５】
２段目の回路４においては、サブＡ／Ｄコンバータ９ｂが、１段目の回路３の減算増幅回路１４ａの出力に対してＡ／Ｄ変換を行う。サブＡ／Ｄコンバータ９ｂのＡ／Ｄ変換結果は、Ｄ／Ａコンバータ１０ｂへ転送されるとともに、３つのラッチ回路７を介して出力回路８へ転送される。
【０１２６】
この場合、サブＡ／Ｄコンバータ９ｂは、図２０のサブＡ／Ｄコンバータ９の２倍の精度を有するので、図２０のサブＡ／Ｄコンバータ９の半分のフルスケールレンジＶＩＮp-p ／１６で２段目の回路４から中上位２ビットのデジタル出力（２5 ，２4 ）が得られる。
【０１２７】
Ｄ／Ａコンバータ１０ｂは、サブＡ／Ｄコンバータ９ｂのＡ／Ｄ変換結果である中上位２ビットのデジタル出力をアナログ信号に変換する。
【０１２８】
Ｄ／Ａコンバータ１０ｂのフルスケールレンジは図２０のＤ／Ａコンバータ１０の半分のＶＩＮp-p ／８に切り替えられているので、Ｄ／Ａコンバータ１０ｂの正規出力電圧レンジは、次式のように表される。
【０１２９】
一方、演算増幅回路１１は、１段目の回路３の減算増幅回路１４ａの出力を増幅する。上記のように、１段目の回路３の減算増幅回路１４ａの利得は１に切り替えられているので、演算増幅回路１１ａの出力電圧レンジは次式のように表される。
【０１３０】
減算増幅回路１４は、演算増幅回路１１の出力とＤ／Ａコンバータ１０ｂのＤ／Ａ変換結果とを減算して増幅する。減算増幅回路１４の出力は、３段目の回路５へ転送される。
【０１３１】
２段目の減算増幅回路１４の出力電圧レンジは、次式のように表される。
３段目の回路５においては、２段目の回路４の減算増幅回路１４の出力に対して２段目の回路４と同様の動作が行われる。この場合、サブＡ／Ｄコンバータ９ｂは、図２０のサブＡ／Ｄコンバータ９の２倍の精度を有するので、図２０のサブＡ／Ｄコンバータ９の半分のフルスケールレンジＶＩＮp-p ／１６で３段目の回路５から中下位２ビットのデジタル出力（２3 ，２2 ）が得られる。各部の出力電圧レンジは、２段目の回路４と同様である。
【０１３２】
４段目の回路６においては、３段目の回路５の減算増幅回路１４の出力に対してサブＡ／Ｄコンバータ９ｂがＡ／Ｄ変換を行う。この場合、サブＡ／Ｄコンバータ９ｂは、図２０のサブＡ／Ｄコンバータ９の２倍の精度を有するので、図２０のサブＡ／Ｄコンバータ９の半分のフルスケールレンジＶＩＮp-p ／１６で４段目の回路６から下位２ビットのデジタル出力（２1 ，２0 ）が得られる。
【０１３３】
１段目〜４段目の回路３〜６のデジタル出力は、各ラッチ回路７を経て同時に出力回路８に到達する。すなわち、各ラッチ回路７は各回路３〜６のデジタル出力の同期をとるために設けられている。
【０１３４】
出力回路８は、アナログ入力信号Ｖｉｎの１０ビットのデジタル出力Ｄｏｕｔを必要な場合はデジタル補正処理後パラレル出力する。
【０１３５】
上記のように、図３のアナログ−デジタル変換回路１では、２倍の精度を有するサブＡ／Ｄコンバータ９ｂを用いることにより、２段目以降の回路４〜６の各部の電圧レンジが図２０のアナログ−デジタル変換回路１００の半分になったにもかかわらず、電圧レンジが半分になる前と同じデジタル出力が得られる。
【０１３６】
この場合、電圧レンジを２倍の精度を有するサブＡ／Ｄコンバータ９ｂに最適化して半分に設定することにより、各段の回路３〜６を流れる電流の交流成分が減少する。それにより、回路設計の変更を行うことなく、電圧レンジを最適化することにより消費電流が低減化されたアナログ−デジタル変換回路を提供することができる。
【０１３７】
（３）各部の回路構成
図４は図１のアナログ−デジタル変換回路１における演算増幅回路１１ａの構成の第１の例を示す回路図である。
【０１３８】
図４の演算増幅回路１１ａは、演算増幅器１１０、容量値切り替え回路１１１，１１２、コンデンサ１１３，１１４およびスイッチ１１５〜１２２を含む。スイッチ１１５〜１２２は、例えばＭＯＳ（金属酸化物半導体）トランジスタにより構成される。
【０１３９】
演算増幅器１１０の反転入力端子と反転出力端子との間にフィードバック容量として容量値切り替え回路１１１が接続され、非反転入力端子と非反転出力端子との間にフィードバック容量として容量値切り替え回路１１２が接続されている。また、演算増幅器１１０の反転入力端子に入力容量としてコンデンサ１１３が接続され、非反転入力端子に入力容量としてコンデンサ１１４が接続されている。
【０１４０】
正側アナログ入力電圧Ｖｉｎ（＋）および中間基準電圧ＶＲＴ１がそれぞれスイッチ１１５，１１６を介してコンデンサ１１３に与えられる。また、負側アナログ入力電圧Ｖｉｎ（−）および中間基準電圧ＶＲＴ１がそれぞれスイッチ１１７，１１８を介してコンデンサ１１４に与えられる。演算増幅器１１０の反転入力端子、反転出力端子、非反転入力端子および非反転出力端子は、それぞれスイッチ１１９，１２０，１２１，１２２を介して接地されている。
【０１４１】
ここで、コンデンサ１１３，１１４の容量値をそれぞれＣＡとし、容量値切り替え回路１１１，１１２の容量値をそれぞれＣＢとすると、演算増幅器１１０の反転出力端子の正側アナログ出力電圧Ｖｏ（＋）および非反転出力端子の負側アナログ出力電圧Ｖｏ（−）は次式のようになる。
【０１４２】
したがって、容量値切り替え回路１１１，１１２の容量値ＣＢを切り替えることにより、演算増幅回路１１ａの利得を切り替えることができる。
【０１４３】
図５は図１のアナログ−デジタル変換回路１における演算増幅回路１１ａの構成の第２の例を示す回路図である。
【０１４４】
図５の演算増幅回路１１ａは、演算増幅器１１０、コンデンサ１２３，１２４、容量値切り替え回路１２５，１２６およびスイッチ１１５〜１２２を含む。
【０１４５】
演算増幅器１１０の反転入力端子と反転出力端子との間にフィードバック容量としてコンデンサ１２３が接続され、非反転入力端子と非反転出力端子との間にフィードバック容量としてコンデンサ１２４が接続されている。また、演算増幅器１１０の反転入力端子に入力容量として容量値切り替え回路１２５が接続され、非反転入力端子に入力容量として容量値切り替え回路１２６が接続されている。
【０１４６】
正側アナログ入力電圧Ｖｉｎ（＋）および中間基準電圧ＶＲＴ１がそれぞれスイッチ１１５，１１６を介して容量値切り替え回路１２５に与えられる。また、負側アナログ入力電圧Ｖｉｎ（−）および中間基準電圧ＶＲＴ１がそれぞれスイッチ１１７，１１８を介して容量値切り替え回路１２６に与えられる。演算増幅器１１０の反転入力端子、反転出力端子、非反転入力端子および非反転出力端子は、それぞれスイッチ１１９，１２０，１２１，１２２を介して接地されている。
【０１４７】
ここで、容量値切り替え回路１２５，１２６の容量値をそれぞれＣＣとし、コンデンサ１２３，１２４の容量値をそれぞれＣＤとすると、演算増幅器１１０の反転出力端子の正側アナログ出力電圧Ｖｏ（＋）および非反転出力端子の負側アナログ出力電圧Ｖｏ（−）は次式のようになる。
【０１４８】
したがって、容量値切り替え回路１２５，１２６の容量値ＣＣを切り替えることにより、演算増幅回路１１ａの利得を切り替えることができる。
【０１４９】
図６〜図１１は演算増幅回路１１ａの具体的な回路構成の第１〜第６の例を示す回路図である。
【０１５０】
図６〜図１１において、コンデンサＣａ，Ｃｂ，Ｃｃの各々は等しい容量値Ｃを有するものとする。また、ｍを任意の正の整数とする。
【０１５１】
図６の例では、演算増幅器１１０の反転入力端子と反転出力端子との間にｍ個のコンデンサＣａの並列回路とスイッチＳａとが直列に接続され、かつｍ個のコンデンサＣａの並列回路が接続されている。ここで、ｍは任意の正の整数である。同様に、演算増幅器１１０の非反転入力端子と非反転出力端子との間にｍ個のコンデンサＣａの並列回路とスイッチＳａとが直列に接続され、かつｍ個のコンデンサＣａの並列回路が接続されている。また、演算増幅器１１０の反転入力端子に２ｍ個のコンデンサＣｂが接続され、非反転入力端子に２ｍ個のコンデンサＣｂが接続されている。
【０１５２】
正側アナログ入力電圧Ｖｉｎ（＋）がそれぞれスイッチＳ１を介して反転入力端子側の２ｍ個のコンデンサＣｂに与えられる。また、負側アナログ入力電圧Ｖｉｎ（−）がそれぞれスイッチＳ１を介して非反転入力端子側のコンデンサＣｂに与えられる。高電位側基準電圧ＶＲＴがそれぞれスイッチＳ２を介して反転入力端子側のｍ個のコンデンサＣｂおよび非反転入力端子側のｍ個のコンデンサＣｂに与えられ、低電位側基準電圧ＶＲＢがそれぞれスイッチＳ２を介して非反転入力端子側のｍ個のコンデンサＣｂおよび非反転入力端子側のｍ個のコンデンサＣｂに与えられる。
【０１５３】
本例では、入力容量の値は２ｍＣである。スイッチＳａをオンにすると、フィードバック容量の値が２ｍＣとなり、スイッチＳａをオフにすると、フィードバック容量の値がｍＣとなる。したがって、差動ダブルエンド入力時には、スイッチＳａをオンに切り替えることにより利得が１倍となり、シングルエンド入力時には、スイッチＳａをオフに切り替えることにより利得が２倍となる。
【０１５４】
図７の例では、演算増幅器１１０の反転入力端子と反転出力端子との間に２ｍ個のコンデンサＣａの並列回路と２ｍ個のコンデンサＣｃの並列回路とが直列に接続され、かつコンデンサＣｃに並列にスイッチＳａが接続されている。同様に、演算増幅器１１０の非反転入力端子と非反転出力端子との間に２ｍ個のコンデンサＣａの並列回路と２ｍ個のコンデンサＣｃの並列回路とが直列に接続され、かつコンデンサＣｃに並列にスイッチＳａが接続されている。図７の演算増幅回路１１ａの他の部分の構成は、図６の演算増幅回路１１ａと同様である。
【０１５５】
本例では、入力容量の値は２ｍＣである。スイッチＳａをオンにすると、フィードバック容量の値が２ｍＣとなり、スイッチＳａをオフにすると、フィードバック容量の値がｍＣとなる。したがって、差動ダブルエンド入力時には、スイッチＳａをオンに切り替えることにより利得が１倍となり、シングルエンド入力時には、スイッチＳａをオフに切り替えることにより利得が２倍となる。
【０１５６】
図８の例では、演算増幅器１１０の反転入力端子と反転出力端子との間に２ｍ個のコンデンサＣａの並列回路と２ｍ個のコンデンサＣｃの並列回路とが直列に接続され、かつコンデンサＣａに並列にスイッチＳａが接続されている。同様に、演算増幅器１１０の非反転入力端子と非反転出力端子との間に２ｍ個のコンデンサＣａの並列回路と２ｍ個のコンデンサＣｃの並列回路とが直列に接続され、かつコンデンサＣａに並列にスイッチＳａが接続されている。図８の演算増幅回路１１ａの他の部分の構成は、図６の演算増幅回路１１ａと同様である。
【０１５７】
本例では、入力容量の値は２ｍＣである。スイッチＳａをオンにすると、フィードバック容量の値が２ｍＣとなり、スイッチＳａをオフにすると、フィードバック容量の値がｍＣとなる。したがって、差動ダブルエンド入力時には、スイッチＳａをオンに切り替えることにより利得が１倍となり、シングルエンド入力時には、スイッチＳａをオフに切り替えることにより利得が２倍となる。
【０１５８】
図９の例では、演算増幅器１１０の反転入力端子と反転出力端子との間にｍ個のコンデンサＣａの並列回路が接続されている。同様に、演算増幅器１１０の非反転入力端子と非反転出力端子との間にｍ個のコンデンサＣａの並列回路が接続されている。また、演算増幅器１１０の反転入力端子に２ｍ個のコンデンサＣｂが接続され、非反転入力端子に２ｍ個のコンデンサＣｂが接続されている。
【０１５９】
正側アナログ入力電圧Ｖｉｎ（＋）がそれぞれスイッチＳ１，Ｓ１ａを介して反転入力端子側の２ｍ個のコンデンサＣｂに与えられる。また、負側アナログ入力電圧Ｖｉｎ（−）がそれぞれスイッチＳ１，Ｓ１ａを介して非反転入力端子側のコンデンサＣｂに与えられる。高電位側基準電圧ＶＲＴがそれぞれスイッチＳ２，Ｓ２ａを介して反転入力端子側のｍ個のコンデンサＣｂおよび非反転入力端子側のｍ個のコンデンサＣｂに与えられ、低電位側基準電圧ＶＲＢがそれぞれスイッチＳ２，Ｓ２ａを介して非反転入力端子側のｍ個のコンデンサＣｂおよび非反転入力端子側のｍ個のコンデンサＣｂに与えられる。
【０１６０】
本例では、フィードバック容量の値はｍＣである。スイッチＳ１ａ，Ｓ２ａをオンにすると、入力容量の値が２ｍＣとなり、スイッチＳ１ａ，Ｓ２ａをオフにすると、入力容量の値がｍＣとなる。したがって、差動ダブルエンド入力時には、スイッチＳ１ａ，Ｓ２ａを常にオフにすることにより利得が１倍となり、シングルエンド入力時には、スイッチＳ１ａ，Ｓ２ａをスイッチＳ１，Ｓ２と同様にスイッチング動作することにより利得が２倍となる。
【０１６１】
図１０の例では、演算増幅器１１０の反転入力端子と反転出力端子との間にｍ個のコンデンサＣａの並列回路が接続されている。同様に、演算増幅器１１０の非反転入力端子と非反転出力端子との間にｍ個のコンデンサＣａの並列回路が接続されている。また、演算増幅器１１０の反転入力端子に２ｍ個のコンデンサＣｃの並列回路が接続され、コンデンサＣｃの並列回路に２ｍ個のコンデンサＣｂが接続され、コンデンサＣｃに並列にスイッチＳａが接続されている。また、非反転入力端子に２ｍ個のコンデンサＣｃの並列回路が接続され、コンデンサＣｃの並列回路に２ｍ個のコンデンサＣｂが接続され、コンデンサＣｃに並列にスイッチＳａが接続されている。図１０の演算増幅回路１１ａの他の部分の構成は、図６の演算増幅回路１１ａと同様である。
【０１６２】
本例では、フィードバック容量の値はｍＣである。スイッチＳａをオンにすると、入力容量の値が２ｍＣとなり、スイッチＳａをオフにすると、入力容量の値がｍＣとなる。したがって、差動ダブルエンド入力時には、スイッチＳａをオフにすることにより利得が１倍となり、シングルエンド入力時には、スイッチＳａをオンにすることにより利得が２倍となる。
【０１６３】
図１１の例では、演算増幅器１１０の反転入力端子と反転出力端子との間にｍ個のコンデンサＣａの並列回路が接続されている。同様に、演算増幅器１１０の非反転入力端子と非反転出力端子との間にｍ個のコンデンサＣａの並列回路が接続されている。また、演算増幅器１１０の反転入力端子に２ｍ個のコンデンサＣｃの並列回路が接続され、コンデンサＣｃの並列回路に２ｍ個のコンデンサＣｂが接続され、コンデンサＣｂに並列にスイッチＳａが接続されている。また、非反転入力端子に２ｍ個のコンデンサＣｃの並列回路が接続され、コンデンサＣｃの並列回路に２ｍ個のコンデンサＣｂが接続され、コンデンサＣｂに並列にスイッチＳａが接続されている。図１１の演算増幅回路１１ａの他の部分の構成は、図６の演算増幅回路１１ａの構成と同様である。
【０１６４】
本例では、フィードバック容量の値はｍＣである。スイッチＳａをオンにすると、入力容量の値が２ｍＣとなり、スイッチＳａをオフにすると、入力容量の値がｍＣとなる。したがって、差動ダブルエンド入力時には、スイッチＳａをオフにすることにより利得が１倍となり、シングルエンド入力時には、スイッチＳａをオンにすることにより利得が２倍となる。
【０１６５】
図６〜図１１の演算増幅回路１１ａにおいて、上記のように、スイッチＳａはＭＯＳトランジスタにより構成される。それにより、スイッチＳａが接続されるノードにはＭＯＳトランジスタの拡散容量が付加され、スイッチＳａのオン時にはゲート容量が付加される。演算増幅器１１０の反転入力端子または非反転入力端子に容量が付加されると、演算増幅回路１１ａの動作速度が低下する。
【０１６６】
図６および図７の例では、スイッチＳａが演算増幅器１１０の反転出力端子および非反転出力端子に接続されている。それにより、演算増幅回路１１ａの動作速度が低下しない。したがって、図６および図７の例が好ましい。
【０１６７】
また、スイッチＳａがコンデンサに並列に接続された場合、スイッチＳａのオン時にオン抵抗が存在するため、コンデンサの容量を完全に切り離すことができない。
【０１６８】
図６の例では、スイッチＳａがコンデンサＣａに直列に接続されかつスイッチＳａが演算増幅器１１０の反転出力端子および非反転出力端子に接続されている。それにより、スイッチＳａのオン時に、コンデンサＣａの容量を完全に切り離すことができる。したがって、図６の例が最も好ましい。
【０１６９】
また、図９の例では、スイッチＳ１ａ，Ｓ２ａがコンデンサＣｂよりも入力側に接続されている。逆に、コンデンサＣｂがスイッチＳ１ａ，Ｓ２ａよりも入力側に接続されている場合、スイッチＳ１ａ，Ｓ２ａがオフ状態に設定されても、コンデンサＣｂの寄生容量が充電される。それにより、利得の設定時に、寄生容量を考慮する必要が生じ、寄生容量のばらつきにより利得がばらつくことになる。図９の例のように、スイッチＳ１ａ，Ｓ２ａがコンデンサＣｂよりも入力側に接続されることにより、スイッチＳ１ａ，Ｓ２ａがオフ状態に設定された場合にスイッチＳ１ａ，Ｓ２ａによりコンデンサＣｂが寄生容量とともに切り離される。したがって、図９の例では、利得の設定時にコンデンサＣｂの寄生容量を考慮する必要がなくなり、寄生容量のばらつきによる利得のばらつきがなくなる。
【０１７０】
図１２は図１のアナログ−デジタル変換回路１におけるサブＡ／Ｄコンバータ９ａの構成の第１の例を示す回路図、図１３は図１２のサブＡ／Ｄコンバータ９ａに用いられるコンパレータの構成を示す回路図である。
【０１７１】
図１２において、サブＡ／Ｄコンバータ９ａは、基準電圧を発生する基準電圧発生回路９２，９３ａ，９３ｂおよび複数のコンパレータ９０を備える。
【０１７２】
基準電圧発生回路９２は、直列に接続された複数の抵抗Ｒからなる。基準電圧発生回路９３ａは、直列に接続された複数の抵抗Ｒからなる。基準電圧発生回路９３ｂは、直列に接続された複数の抵抗Ｒ１からなる。複数の抵抗Ｒは等しい抵抗値を有し、複数の抵抗Ｒ１は等しい抵抗値を有する。
【０１７３】
基準電圧発生回路９２は、高電位側基準電圧ＶＲＴを受けるノードＮ９１と低電位側基準電圧ＶＲＢを受けるノードＮ９２との間に接続されている。基準電圧発生回路９３ａは、高電位側基準電圧ＶＲＴを受けるノードＮ９３と低電位側基準電圧ＶＲＢを受けるノードＮ９４との間に、スイッチＳ２４，Ｓ２５を介して接続されている。基準電圧発生回路９３ｂは、高電位側基準電圧ＶＲＴを受けるノードＮ９３と低電位側基準電圧ＶＲＢを受けるノードＮ９４との間に接続されている。基準電圧発生回路９３ａの中間ノードＮ９５と基準電圧発生回路９３ｂの中間ノードＮ９６との間には、スイッチＳ２６が接続されている。
【０１７４】
基準電圧発生回路９２の抵抗Ｒ間の接続点にそれぞれ異なる基準電圧が生成される。同様に、基準電圧発生回路９３ａの抵抗Ｒ間の接続点にそれぞれ異なる基準電圧が生成される。ここでは、基準電圧発生回路９２により得られる異なる基準電圧を正側基準電圧Ｖｒｅｆ（＋）と呼ぶ。基準電圧発生回路９３ａにより得られる異なる基準電圧を負側基準電圧Ｖｒｅｆ（−）と呼ぶ。
【０１７５】
基準電圧発生回路９３ｂの中間ノードＮ９６には、高電位側基準電圧ＶＲＴと低電位側基準電圧ＶＲＢとの中間の電圧である中間基準電圧ＶＲＴ１（＝（ＶＲＴ−ＶＲＢ）／２）が生成される。
【０１７６】
図１３に示すように、各コンパレータ９０は、演算増幅器９１、コンデンサＣ１，Ｃ２およびスイッチＳ１３〜Ｓ１８を含む。演算増幅器９１の反転入力端子と反転出力端子との間にスイッチＳ１３が接続され、非反転入力端子と非反転出力端子との間にスイッチＳ１４が接続されている。また、演算増幅器９１の反転入力端子にはコンデンサＣ１が接続され、非反転入力端子にはコンデンサＣ２が接続されている。コンデンサＣ１にはスイッチＳ１５，Ｓ１６が接続され、コンデンサＣ２にはスイッチＳ１７，Ｓ１８が接続されている。なお、図１２では、各コンパレータ９０のスイッチＳ１３，Ｓ１４の図示を省略している。
【０１７７】
正側アナログ入力電圧Ｖｉｎ（＋）および正側基準電圧Ｖｒｅｆ（＋）がそれぞれスイッチＳ１５，Ｓ１６を介してコンデンサＣ１に与えられる。また、負側アナログ入力電圧Ｖｉｎ（−）および負側基準電圧Ｖｒｅｆ（−）がそれぞれスイッチＳ１７，Ｓ１８を介してコンデンサＣ２に与えられる。
【０１７８】
初期状態では、スイッチＳ１３，Ｓ１４，Ｓ１５，Ｓ１７がオンし、スイッチＳ１６，Ｓ１８がオフしている。次に、スイッチＳ１３，Ｓ１４をオフした後、スイッチＳ１５，Ｓ１７をオフし、スイッチＳ１６，Ｓ１８をオンする。スイッチＳ１３，Ｓ１４をオフした時点で、演算増幅器９１の反転入力端子および非反転入力端子がフローティング状態となっているので、反転入力端子の電圧が（Ｖｉｎ（＋）−Ｖｒｅｆ（＋））遷移し、非反転入力端子の電圧が（Ｖｉｎ（−）−Ｖｒｅｆ（−））遷移する。結果的に、差動アナログ入力電圧（Ｖｉｎ（＋）−Ｖｉｎ（−））と差動基準電圧（Ｖｒｅｆ（＋）−Ｖｒｅｆ（−））とが比較され、比較結果に応じて正側アナログ出力電圧Ｖｏｕｔ（＋）および負側アナログ出力電圧Ｖｏｕｔ（−）が変化する。
【０１７９】
図１２の複数のコンパレータ９０の比較結果をエンコーダ９５０によってエンコードすることにより、デジタルコードＤｃｏｄｅを得ることができる。
【０１８０】
図１２のサブＡ／Ｄコンバータ９ａにおいて、差動ダブルエンド入力時には、スイッチＳ２４，Ｓ２５をオンし、スイッチＳ２６をオフする。それにより、各コンパレータ９０のコンデンサＣ２にスイッチＳ１８を介して基準電圧発生回路９３ａによりそれぞれ異なる負側基準電圧Ｖｒｅｆ（−）が与えられる。シングルエンド入力時には、スイッチＳ２４，Ｓ２５をオフし、スイッチＳ２６をオンにする。それにより、各コンパレータ９０のコンデンサＣ２にスイッチＳ１８を介して基準電圧発生回路９３ｂにより中間基準電圧ＶＲＴ１が与えられる。
【０１８１】
このようにして、サブＡ／Ｄコンバータ９ａにおいて、フルスケールレンジが切り替えられる。
【０１８２】
なお、基準電圧発生回路９３ｂを設けずに、スイッチＳ２６を基準電圧発生回路９３ａの中間ノードＮ９５と基準電圧発生回路９２の中間ノードとの間に接続してもよい。
【０１８３】
図１４は図１のアナログ−デジタル変換回路１におけるサブＡ／Ｄコンバータ９ａの構成の第２の例を示す回路図、図１５は図１４のサブＡ／Ｄコンバータ９ａに用いられるコンパレータの構成を示す回路図である。
【０１８４】
図１４において、基準電圧発生回路９３ａの中間ノードＮ９５と基準電圧発生回路９３ｂの中間ノードＮ９６との間には、図１２のスイッチＳ２６が接続されていない。
【０１８５】
図１５に示すように、各コンパレータ９０は、演算増幅器９１、コンデンサＣ１，Ｃ２およびスイッチＳ１３〜Ｓ１８を含み、さらにスイッチＳ２１，Ｓ２２を含む。スイッチＳ２１の一端はコンデンサＣ１に接続され、スイッチＳ２１の他端は開放されている。スイッチＳ２２の一端はコンデンサＣ２に接続され、他端は図１４の基準電圧発生回９３ｂの中間ノードＮ９６に接続されている。図１５のコンパレータ９０の他の部分の構成は、図１３のコンパレータ９０の構成と同様である。
【０１８６】
基準電圧発生回９３ｂにより中間基準電圧ＶＲＴ１がスイッチＳ２２を介してコンデンサＣ２に与えられる。
【０１８７】
差動ダブルエンド入力時の図１５のコンパレータ９０の動作は、図１３のコンパレータ９０の動作と同様である。このとき、スイッチＳ２１，Ｓ２２は常時オフしている。シングルエンド入力時には、スイッチＳ１８の代わりにスイッチＳ２２を動作させる。このとき、スイッチＳ２１は常時オフしている。
【０１８８】
図１４のサブＡ／Ｄコンバータ９ａにおいて、差動ダブルエンド入力時には、スイッチＳ２４，Ｓ２５をオンする。このとき、スイッチＳ２１，Ｓ２２は常時オフにする。それにより、各コンパレータ９０のコンデンサＣ２にスイッチＳ１８を介して基準電圧発生回路９３ａによりそれぞれ異なる負側基準電圧Ｖｒｅｆ（−）が与えられる。シングルエンド入力時には、スイッチＳ２４，Ｓ２５をオフし、スイッチＳ１８の代わりにスイッチＳ２２を動作させる。このとき、スイッチＳ２１は常時オフしている。それにより、各コンパレータ９０のコンデンサＣ２にスイッチＳ２２を介して基準電圧発生回路９３ｂにより中間基準電圧ＶＲＴ１が与えられる。
【０１８９】
このようにして、サブＡ／Ｄコンバータ９ａにおいて、フルスケールレンジが切り替えられる。
【０１９０】
なお、各コンパレータ９０にスイッチＳ２１を設けなくてもよいが、コンパレータ９０の回路構成の対称性を確保するためには、スイッチＳ２１を設けることが好ましい。
【０１９１】
図１６は図３のアナログ−デジタル変換回路１における２段目の回路４内のサブＡ／Ｄコンバータ９ｂの回路図である。図１６のサブＡ／Ｄコンバータ９ｂは全並列比較（フラッシュ）方式サブＡ／Ｄコンバータである。
【０１９２】
サブＡ／Ｄコンバータ９ｂは、基準電圧を発生する基準電圧発生回路９４，９５および複数個のコンパレータ９０から構成される。基準電圧発生回路９４，９５の各々は、抵抗Ｒ２、２ｎ個の抵抗Ｒおよび抵抗Ｒ３からなる。抵抗Ｒ２，Ｒ３はそれぞれ抵抗Ｒのｎ倍の抵抗値を有する。抵抗Ｒ２、２ｎ個の抵抗Ｒおよび抵抗Ｒ３は、高電位側基準電圧ＶＲＴ２を受けるノードＮ９７と低電位側基準電圧ＶＲＢ２を受けるノードＮ９８との間に接続されている。抵抗Ｒ２の両端にはスイッチＳ２８が接続され、抵抗Ｒ３の両端にはスイッチＳ２９が接続されている。
【０１９３】
基準電圧発生回路９４の抵抗Ｒ間の接続点にそれぞれ異なる基準電圧が生成される。同様に、基準電圧発生回路９５の抵抗Ｒ間の接続点にそれぞれ異なる基準電圧が生成される。ここでは、基準電圧発生回路９４により得られる異なる基準電圧を正側基準電圧Ｖｒｅｆ（＋）と呼ぶ。基準電圧発生回路９５により得られる異なる基準電圧を負側基準電圧Ｖｒｅｆ（−）と呼ぶ。
【０１９４】
正側アナログ入力電圧Ｖｉｎ（＋）および正側基準電圧Ｖｒｅｆ（＋）がそれぞれスイッチＳ１５，Ｓ１６を介して各コンパレータ９０のコンデンサＣ１に与えられる。また、負側アナログ入力電圧Ｖｉｎ（−）および負側基準電圧Ｖｒｅｆ（−）がそれぞれスイッチＳ１７，Ｓ１８を介して各コンパレータ９０のコンデンサＣ２に与えられる。図１６のコンパレータ９０の構成および動作は、図１３のコンパレータ９０の構成および動作と同様である。
【０１９５】
ここで、高電位側基準電圧ＶＲＴ２と低電位側基準電圧ＶＲＢ２との差はＶＩＮp-p ／８に設定される。基準電圧発生回路９５，９６のスイッチＳ２８，Ｓ２９がオフの場合には、フルスケールレンジはＶＩＮp-p ／１６である。また、スイッチＳ２８，Ｓ２９をオンにすると、フルスケールレンジはＶＩＮp-p ／８となる。このようにして、サブＡ／Ｄコンバータ９ｂでは、フルスケールレンジを１倍と２倍とに切り替えることができる。
【０１９６】
図１７は図３のアナログ−デジタル変換回路１における２段目の回路４内のＤ／Ａコンバータ１０の回路図である。図１７のＤ／Ａコンバータ１０は容量アレイ方式Ｄ／Ａコンバータである。
【０１９７】
Ｄ／Ａコンバータ１０は、基準電圧を発生する基準電圧発生回路９６、アレイ状に接続されたそれぞれ複数個の正側のスイッチＳ５１，Ｓ５２、複数個の負側のスイッチＳ５３，Ｓ５４、複数個の正側コンデンサＣ５０、および複数個の負側コンデンサＣ５１から構成される。
【０１９８】
基準電圧発生回路９６は、抵抗Ｒ４、複数個の抵抗Ｒおよび抵抗Ｒ５からなる。抵抗Ｒ４，Ｒ５は、複数個の抵抗Ｒの合計の抵抗値の半分の抵抗値を有する。抵抗Ｒ４、複数個の抵抗Ｒおよび抵抗Ｒ５は、高電位側基準電圧ＶＲＴ３を受けるノードＮ１０１と低電位側基準電圧ＶＲＢ３を受けるノードＮ１０２との間に直列に接続されている。抵抗Ｒ４の両端にはスイッチＳ３０が接続され、抵抗Ｒ５の両端にはスイッチＳ３１が接続されている。
【０１９９】
コンデンサＣ５０，Ｃ５１はすべて同じ容量値を有する。コンデンサＣ５０の一方の端子（以下、出力端子と呼ぶ）Ｎ１１１からは差動正側出力電圧ＶＤＡ（＋）が生成され、コンデンサＣ５１の一方の端子（以下、出力端子という）Ｎ１１２からは差動負側出力電圧ＶＤＡ（−）が生成される。なお、各コンデンサＣ５０，Ｃ５１の他方の端子を入力端子と呼ぶ。
【０２００】
各スイッチＳ５１の一方の端子は抵抗Ｒ４と抵抗Ｒとの間のノードＮ１０３に接続され、他方の端子はコンデンサＣ５０の入力端子に接続されている。各スイッチＳ５２の一方の端子は抵抗Ｒ５と抵抗Ｒとの間のノードＮ１０４に接続され、他方の端子はコンデンサＣ５０の入力端子に接続されている。各スイッチＳ５３の一方の端子は抵抗Ｒ４と抵抗Ｒとの間のノードＮ１０３に接続され、他方の端子はコンデンサＣ５１の入力端子に接続されている。各スイッチＳ５４の一方の端子は抵抗Ｒ５と抵抗Ｒとの間のノードＮ１０４に接続され、他方の端子はコンデンサＣ５１の入力端子に接続されている。
【０２０１】
スイッチＳ５１，Ｓ５２，Ｓ５３，Ｓ５４は、図１６のサブＡ／Ｄコンバータ９ｂのコンパレータ９０の出力レベルに従ってオンオフ動作する。同じコンパレータ９０の出力信号を受ける４個のスイッチＳ５１，Ｓ５２，Ｓ５３，Ｓ５４が４連スイッチを構成する。例えば、１つのコンパレータ９０の出力がハイレベルの場合、４連スイッチのスイッチＳ５１，Ｓ５４がオンし、スイッチＳ５２，Ｓ５３がオフする。逆に、１つのコンパレータ９０の出力がローレベルの場合、４連スイッチのスイッチＳ５１，Ｓ５４がオフし、スイッチＳ５２，Ｓ５３がオンする。
【０２０２】
サブＡ／Ｄコンバータ９ｂの複数のコンパレータ９０の出力レベルに応じて複数のスイッチＳ５１，Ｓ５２，Ｓ５３，Ｓ５４がオンオフ動作し、出力端子Ｎ１１１，Ｎ１１２に差動正側出力電圧ＶＤＡ（＋）および差動負側出力電圧ＶＤＡ（−）が得られる。
【０２０３】
ここで、高電位側基準電圧ＶＲＴ３と低電位側基準電圧ＶＲＢ３との差はＶＩＮp-p ／４に設定される。基準電圧発生回路９６のスイッチＳ３０，Ｓ３１がオフの場合には、フルスケールレンジはＶＩＮp-p ／８である。スイッチＳ３０，Ｓ３１をオンにすると、フルスケールレンジはＶＩＮp-p ／４となる。このようにして、Ｄ／Ａコンバータ１０ｂでは、フルスケールレンジを１倍と２倍とに切り替えることができる。
【０２０４】
図１８は図３のアナログ−デジタル変換回路１における減算増幅回路１４ａの構成の第１の例を示す回路図である。
【０２０５】
図１８の減算増幅回路１４ａは、演算増幅器１３０、容量値切り替え回路１３１，１３２、コンデンサ１３３，１３４およびスイッチ１３５〜１３８を含む。スイッチは、例えばＭＯＳ（金属酸化物半導体）トランジスタにより構成される。
【０２０６】
演算増幅器１３０の反転入力端子と反転出力端子との間にフィードバック容量として容量値切り替え回路１３１が接続され、非反転入力端子と非反転出力端子との間にフィードバック容量として容量値切り替え回路１３２が接続されている。また、演算増幅器１３０の反転入力端子に入力容量としてコンデンサ１３３が接続され、非反転入力端子に入力容量としてコンデンサ１３４が接続されている。
【０２０７】
図３の演算増幅回路１１から出力される正側アナログ出力電圧Ｖｏ（＋）およびＤ／Ａコンバータ１０ｂから出力される差動正側出力電圧ＶＤＡ（＋）がそれぞれスイッチ１３５，１３６を介してコンデンサ１３３に与えられる。また、演算増幅回路１１から出力される負側アナログ出力電圧Ｖｏ（−）およびＤ／Ａコンバータ１０ｂから出力される差動正側出力電圧ＶＤＡ（−）がそれぞれスイッチ１３７，１３８を介してコンデンサ１３４に与えられる。演算増幅器１３０の反転入力端子、反転出力端子、非反転入力端子および非反転出力端子は、それぞれスイッチ１３９，１４０，１４１，１４２を介して接地されている。
【０２０８】
図１８の減算増幅回路１４ａの動作は、図４の演算増幅回路１１ａの動作と同様である。演算増幅器１３０の反転出力端子および非反転出力端子からは次段の回路４へ与えられる正側アナログ入力電圧Ｖｉｎ（＋）および負側アナログ入力電圧Ｖｉｎ（−）が得られる。
【０２０９】
ここで、容量値切り替え回路１３１，１３２の容量値を切り替えることにより、減算増幅回路１４ａの利得を切り替えることができる。
【０２１０】
図１９は図３のアナログ−デジタル変換回路１における減算増幅回路１４ａの構成の第２の例を示す回路図である。
【０２１１】
図１９の減算増幅回路１４ａは、演算増幅器１３０、コンデンサ１３９，１４０、容量値切り替え回路１４１，１４２およびスイッチ１３５〜１４０を含む。
【０２１２】
演算増幅器１３０の反転入力端子と反転出力端子との間にフィードバック容量としてコンデンサ１３９が接続され、非反転入力端子と非反転出力端子との間にフィードバック容量としてコンデンサ１４０が接続されている。また、演算増幅器１３０の反転入力端子に入力容量として容量値切り替え回路１４１が接続され、非反転入力端子に入力容量として容量値切り替え回路１４２が接続されている。
【０２１３】
図３の演算増幅回路１１から出力される正側アナログ出力電圧Ｖｏ（＋）およびＤ／Ａコンバータ１０ｂから出力される差動正側出力電圧ＶＤＡ（＋）がそれぞれスイッチ１３５，１３６を介して容量値切り替え回路１４１に与えられる。また、演算増幅回路１１から出力される負側アナログ出力電圧Ｖｏ（−）およびＤ／Ａコンバータ１０ｂから出力される差動正側出力電圧ＶＤＡ（−）がそれぞれスイッチ１３７，１３８を介して容量値切り替え回路１４２に与えられる。演算増幅器１３０の反転入力端子、反転出力端子、非反転入力端子および非反転出力端子は、それぞれスイッチ１３９，１４０，１４１，１４２を介して接地されている。
【０２１４】
図１９の減算増幅回路１４ａの動作は、図５の演算増幅回路１１ａの動作と同様である。演算増幅器１３０の反転出力端子および非反転出力端子からは次段の回路４へ与えられる正側アナログ入力電圧Ｖｉｎ（＋）および負側アナログ入力電圧Ｖｉｎ（−）が得られる。
【０２１５】
ここで、容量値切り替え回路１４１，１４２の容量値を切り替えることにより、減算増幅回路１４ａの利得を切り替えることができる。
【０２１６】
上記の実施の形態のスイッチＳａ，Ｓ１ａ，Ｓ２ａ，Ｓ２４，Ｓ２５，Ｓ２６，Ｓ２８，Ｓ２９，Ｓ３０，Ｓ３１は、例えばＭＯＳ（金属酸化物半導体）電界効果トランジスタにより形成される。
【０２１７】
上記実施の形態では、切り替え手段の切り替え部としてスイッチＳａ，Ｓ１ａ，Ｓ２ａ，Ｓ２４，Ｓ２５，Ｓ２６，Ｓ２８，Ｓ２９，Ｓ３０，Ｓ３１を用いている。この場合には、製造時または使用時にスイッチＳａ，Ｓ１ａ，Ｓ２ａ，Ｓ２４，Ｓ２５，Ｓ２６，Ｓ２８，Ｓ２９，Ｓ３０，Ｓ３１をオンまたはオフに切り替えることができる。切り替え手段の切り替え部はスイッチに限定されない。例えば、切り替え部としてレーザにより溶断可能なヒューズを用いてもよく、切り替え部として最上層金属のパターニング用マスク切り替え部を用いてもよい。
【０２１８】
図２０は切り替え部の他の例を示す回路図である。図２０の例では、図６の演算増幅回路１１ａのスイッチＳａの代わりにヒューズＦａを用いている。ヒューズＦａは、例えばポリシリコンからなり、レーザにより溶断可能である。製造時に、ヒューズＦａをレーザを用いて溶断するか否かにより演算増幅回路１１ａの利得を切り替えることができる。
【０２１９】
図２１および図２２は切り替え部のさらに他の例を示す図であり、上部に平面図を示し、下部に断面図を示す。
【０２２０】
容量形成部Ｃ５００において、下層金属ＬＭ１，ＬＭ２によりコンデンサの電極５０１，５０２が形成されている。また、下層金属ＬＭ１により電極５０７，５０８が形成されている。さらに、最上層金属ＵＭにより、所定間隔で電極５１２，５１３が形成されかつ所定間隔で電極５１４，５１５が形成されている。電極５０１はスルーホール５０３内の金属を介して電極５１２に接続され、電極５０２はスルーホール５０４内の金属を介して電極５１４に接続されている。また、電極５０７はスルーホール５０５内の金属を介して電極５１２に接続され、電極５０８はスルーホール５０６内の金属を介して電極５１５に接続されている。
【０２２１】
例えば、５０７は図６の演算増幅器１１０の反転入力端子に接続され、電極５０８は図６の演算増幅器１１０の反転出力端子に接続される。
【０２２２】
電極５０１，５０２により容量形成部Ｃ５００が形成され、電極５１２，５１３間および電極５１４，５１５間によりマスク切り替え部ＭＳＷがそれぞれ形成される。容量形成ブロックＣ５００は、例えば図６のコンデンサＣａに相当する。
【０２２３】
製造時に、マスク切り替え部ＭＳＷ上に配置するマスクのパターンを変更することにより、電極５１２，５１３間および電極５１４，５１５間を接続状態および遮断状態に切り替えることができる。
【０２２４】
図２１に示すように、電極５１２，５１３間および電極５１４，５１５間に最上層金属ＵＭにより金属層５１０，５１１が形成されるようなマスクを用いることにより、電極５１２，５１３間および電極５１４，５１５間を接続することができる。
【０２２５】
図２２に示すように、電極５１２，５１３間および電極５１４，５１５間に最上層金属ＵＭにより金属層が形成されないようなマスクを用いることにより、電極５１２，５１３間および電極５１４，５１５間を遮断することができる。
【０２２６】
図２１および図２２の例では、容量形成部Ｃ５００の両方の端子にマスク切り替え部をそれぞれ設けることにより、容量形成部Ｃ５００を演算増幅器から完全に切り離すことができる。
【０２２７】
なお、本発明は、上記実施の形態に限定されず、アナログ−デジタル変換回路の任意の段の回路において、切り替え可能な利得を有する演算増幅回路、切り替え可能な利得を有する減算増幅回路、切り替え可能なフルスケールレンジを有するサブＡ／Ｄコンバータおよび切り替え可能なフルスケールレンジを有するＤ／Ａコンバータのうち少なくとも１つを用いてもよい。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態におけるパイプライン型アナログ−デジタル変換回路の構成を示すブロック図である。
【図２】図１のアナログ−デジタル変換回路をそれぞれ差動ダブルエンド入力方式およびシングルエンド入力方式に切り替える場合の設定を示す図である。
【図３】本発明の第２の実施の形態におけるパイプライン型アナログ−デジタル変換回路の構成を示すブロック図である。
【図４】図１のアナログ−デジタル変換回路における演算増幅回路の構成の第１の例を示す回路図である。
【図５】図１のアナログ−デジタル変換回路における演算増幅回路の構成の第２の例を示す回路図である。
【図６】演算増幅回路の具体的な回路構成の第１の例を示す回路図である。
【図７】演算増幅回路の具体的な回路構成の第２の例を示す回路図である。
【図８】演算増幅回路の具体的な回路構成の第３の例を示す回路図である。
【図９】演算増幅回路の具体的な回路構成の第４の例を示す回路図である。
【図１０】演算増幅回路の具体的な回路構成の第５の例を示す回路図である。
【図１１】演算増幅回路の具体的な回路構成の第６の例を示す回路図である。
【図１２】図１のアナログ−デジタル変換回路におけるサブＡ／Ｄコンバータの構成の第１の例を示す回路図である。
【図１３】図１２のサブＡ／Ｄコンバータに用いられるコンパレータの構成を示す回路図である。
【図１４】図１のアナログ−デジタル変換回路におけるサブＡ／Ｄコンバータの構成の第２の例を示す回路図である。
【図１５】図１４のサブＡ／Ｄコンバータに用いられるコンパレータの構成を示す回路図である。
【図１６】図３のアナログ−デジタル変換回路における２段目の回路内のサブＡ／Ｄコンバータの回路図である。
【図１７】図３のアナログ−デジタル変換回路における２段目の回路内のＤ／Ａコンバータの回路図である。
【図１８】図３のアナログ−デジタル変換回路における減算増幅回路の構成の第１の例を示す回路図である。
【図１９】図３のアナログ−デジタル変換回路における減算増幅回路の構成の第２の例を示す回路図である。
【図２０】切り替え手段の切り替え部の他の例を示す回路図である。
【図２１】切り替え手段の切り替え部のさらに他の例を示す平面図および断面図である。
【図２２】切り替え手段の切り替え部のさらに他の例を示す平面図および断面図である。
【図２３】従来のアナログ−デジタル変換回路を示すブロック図である。
【図２４】図２３のアナログ−デジタル変換回路の減算増幅回路の構成を示す回路図およびその減算増幅回路の動作を説明するための図である。
【図２５】図２３のアナログ−デジタル変換回路において用いられるサブＡ／Ｄコンバータの構成を示す図である。
【図２６】差動ダブルエンド入力およびシングルエンド入力におけるアナログ−デジタル変換を説明するための図である。
【符号の説明】
１ アナログ−デジタル変換回路
３〜６ １段目〜４段目の回路
９，９ａ，９ｂ サブＡ／Ｄコンバータ
１０，１０ｂ Ｄ／Ａコンバータ
１１，１３，１３ａ 演算増幅回路
１２ 減算回路
１４，１４ａ 減算増幅回路
ＶＲＴ，ＶＲＴ２，ＶＲＴ３ 高電位側基準電圧
ＶＲＢ，ＶＲＢ２，ＶＲＢ３ 低電位側基準電圧
ＶＲＴ１ 中間基準電圧
Ｓａ，Ｓ１ａ，Ｓ１ｂ，Ｓ２４，Ｓ２５，Ｓ２６，Ｓ２６，Ｓ２８，Ｓ２９，Ｓ３０，Ｓ３１ スイッチ
【発明の属する技術分野】
本発明は、多段パイプライン（ステップフラッシュ）構成を有するアナログ−デジタル変換回路に関する。
【０００２】
【従来の技術】
近年、ビデオ信号のデジタル処理技術の進歩に伴い、ビデオ信号処理用のアナログ−デジタル変換回路（Ａ／Ｄコンバータ）の需要が大きくなっている。ビデオ信号処理用のアナログ−デジタル変換回路には高速変換動作が要求されるため、従来、２ステップフラッシュ（２ステップパラレル）方式が広く用いられていた。
【０００３】
しかし、変換ビット数の増大に伴い、２ステップフラッシュ方式では十分な変換精度が得られなくなってきたため、多段パイプライン（ステップフラッシュ）構成を有するアナログ−デジタル変換回路が開発された。
【０００４】
図２３は特開平１１−８８１７２号公報に開示された従来のアナログ−デジタル変換回路を示すブロック図である。図２３のアナログ−デジタル変換回路１００は、１０ビット４段パイプライン構成を有する。
【０００５】
図２３において、アナログ−デジタル変換回路１００は、サンプルホールド回路２、１段目〜４段目の回路３〜６、複数のラッチ回路７および出力回路８から構成されている。
【０００６】
１段目（初段）〜３段目の回路３，４，５は、サブＡ／Ｄコンバータ９、Ｄ／Ａコンバータ１０、演算増幅回路１１、減算回路１２および演算増幅回路１３を備える。減算回路１２および演算増幅回路１３が減算増幅回路１４を構成する。１段目の回路３内の演算増幅回路１１の利得は１であり、１段目の回路３内の演算増幅回路１３および２段目および３段目の回路４，５内の演算増幅回路１１，１３の利得は２である。４段目（最終段）の回路６は、サブＡ／Ｄコンバータ９のみを備える。
【０００７】
１段目の回路３は４ビット構成、２〜４段目の回路４〜６はそれぞれ２ビット構成である。１〜３段目の回路３〜５において、サブＡ／Ｄコンバータ９およびＤ／Ａコンバータ１０のビット数（ビット構成）は同じに設定されている。
【０００８】
【発明が解決しようとする課題】
ここで、上記のアナログ−デジタル変換回路１００では、アナログ入力信号Ｖｉｎの電圧レンジをＶＩＮp-p とすると、１段目の回路３内のサブＡ／Ｄコンバータ９のフルスケールレンジはアナログ入力信号の電圧レンジＶＩＮp-p と等しい。２〜４段目の回路４〜６内のサブＡ／Ｄコンバータ９のフルスケールレンジはそれぞれ１〜３段目の回路３〜５の減算増幅回路１４の出力電圧レンジＶＩＮp-p ／８と等しい。
【０００９】
また、１段目の回路３内のＤ／Ａコンバータ１０のフルスケールレンジはサブＡ／Ｄコンバータ９と同様にアナログ入力信号Ｖｉｎの電圧レンジＶＩＮp-p と等しい。２段目および３段目の回路４，５内のＤ／Ａコンバータ１０の電圧のフルスケールレンジは利得２を有する演算増幅回路１１の出力電圧レンジとの整合を取るためにサブＡ／Ｄコンバータ９のフルスケールレンジの２倍のＶＩＮp-p ／４となる。
【００１０】
次に、図２３のアナログ−デジタル変換回路１の動作を説明する。サンプルホールド回路２は、アナログ入力信号Ｖｉｎをサンプリングして一定時間保持する。サンプルホールド回路２から出力されたアナログ入力信号Ｖｉｎは、１段目の回路３へ転送される。
【００１１】
１段目の回路３において、サブＡ／Ｄコンバータ９は、電圧レンジＶＩＮp-p のアナログ入力信号Ｖｉｎに対してアナログ−デジタル変換を行う。ここで、サブＡ／Ｄコンバータ９のフルスケールレンジは、上記のようにＶＩＮp-p である。サブＡ／Ｄコンバータ９のアナログ−デジタル変換結果であるデジタル出力（２9 ，２8 ，２7 ，２6 ）は、Ｄ／Ａコンバータ１０へ転送されるとともに、４つのラッチ回路７を介して出力回路８へ転送される。Ｄ／Ａコンバータ１０の正規出力電圧レンジは、次式のように表される。
【００１２】
【００１３】
【００１４】
【００１５】
【００１６】
【００１７】
【００１８】
４段目の回路６においては、３段目の回路５の減算増幅回路１４の出力に対してサブＡ／Ｄコンバータ９がＡ／Ｄ変換を行い、下位２ビットのデジタル出力（２1 ，２0 ）が得られる。
【００１９】
１段目〜４段目の回路３〜６のデジタル出力は、各ラッチ回路７を経て同時に出力回路８に到達する。すなわち、各ラッチ回路７は各回路３〜６のデジタル出力の同期をとるために設けられている。
【００２０】
出力回路８は、アナログ入力信号Ｖｉｎの１０ビットのデジタル出力Ｄｏｕｔを必要な場合はデジタル補正処理後パラレル出力する。
【００２１】
このようにして、変換ビット数が増大し、電源電圧の減少に伴いＬＳＢ（Least Significant Bit）が小さくなっても、サブＡ／Ｄコンバータ９の分解能を向上させることができ、十分な変換精度が得られる。
【００２２】
図２４（ａ）は図２３のアナログ−デジタル変換回路の減算増幅回路の構成を示す回路図、図２４（ｂ）は図２４（ａ）の減算増幅回路の動作を説明するための図である。
【００２３】
図２４において、演算増幅器１０１の反転入力端子はノードｎｂに接続され、非反転入力端子は接地されている。また、演算増幅器１０１の出力端子はノードｎｏに接続されるとともにコンデンサ１０２を介して反転入力端子に接続されている。演算増幅器１の反転入力端子と非反転入力端子との間にはスイッチＳＷ１が接続され、ノードｎｂとノードｎａとの間にコンデンサ１０３が接続されている。ノードｎａは、スイッチＳＷ２を介してノードｎ１に接続され、かつスイッチＳＷ３を介してノードｎ２に接続されている。これらのスイッチＳＷ２，ＳＷ３は、通常ＣＭＯＳ（相補型金属酸化物半導体）電界効果トランジスタからなるＣＭＯＳスイッチにより構成される。
【００２４】
ノードｎ１に電圧Ｖ1 が入力され、ノードｎ２に電圧Ｖ2 が入力され、ノードｎｏから電圧ＶO が出力される。
【００２５】
ここで、図２４（ｂ）を参照しながら図２４（ａ）の減算増幅回路の動作を説明する。なお、コンデンサ１０１の容量値をＣとし、コンデンサ１０３の容量値をＫＣとし、接地電位をＶG とする。Ｋは定数である。
【００２６】
まず、スイッチＳＷ１およびスイッチＳＷ２をオンにし、スイッチＳＷ３をオフにする。それにより、ノードｎａの電圧はＶ1 となる。また、ノードｎｏの電圧は０となる。このとき、ノードｎｂの電荷Ｑａは次式のようになる。
【００２７】
Ｑａ＝（ＶG −Ｖ1 ）ＫＣ
次に、スイッチＳＷ１をオフにした後、スイッチＳＷ２をオフにし、かつスイッチＳＷ３をオンにする。それにより、ノードｎａの電圧はＶ2 となる。また、ノードｎｏの電圧はＶO となる。このとき、ノードｎｂは仮想接地するため、ノードｎｂの電荷Ｑｂは次式のようになる。
【００２８】
Ｑｂ＝（ＶG −Ｖ2 ）ＫＣ＋（ＶG −ＶO ）Ｃ
ノードｎｂには電荷が抜け出る経路がないので、電荷保存則によりＱａ＝Ｑｂとなる。したがって、次式が成立する。
【００２９】
（ＶG −Ｖ1 ）ＫＣ＝（ＶG −Ｖ2 ）ＫＣ＋（ＶG −ＶO ）Ｃ
上式から、ノードｎｏの電圧ＶO は次式のようになる。
【００３０】
ＶO ＝ＶG ＋（Ｖ1 −Ｖ2 ）Ｋ
このようにして、電圧Ｖ1 から電圧Ｖ2 が減算され、その減算値がＫ倍に増幅される。
【００３１】
したがって、減算増幅回路は電圧Ｖ1 と電圧Ｖ2 との差をコンデンサ１０３とコンデンサ１０２との容量比で決まる利得によって出力する機能を有する。例えば、ＫＣ＝Ｃ（Ｋ＝１）に設定することにより、減算増幅回路に利得１倍のサンプルホールド機能を持たせることとなる。
【００３２】
図２５は図２３のアナログ−デジタル変換回路において用いられるサブＡ／Ｄコンバータの構成を示す図である。
【００３３】
図２５の並列型アナログ−デジタルコンバータ９においては、複数のコンパレータ９００が配置されている。複数のコンパレータ９００の一方の入力端子にはアナログ入力電圧Ｖｉｎが与えられ、他方の入力端子には高電位側基準電圧ＶＲＴと低電位側基準電圧ＶＲＢとの間の電圧を複数の抵抗Ｒで分圧することにより得られる基準電圧がそれぞれ与えられる。各コンパレータ９００は、一方の入力端子の電圧と他方の入力端子の電圧とを比較する。複数のコンパレータ９００の比較結果をエンコーダ９１０によってエンコードすることにより、デジタルコードＤｃｏｄｅを得ることができる。
【００３４】
ところで、アナログ−デジタル変換回路に与えるアナログ入力信号の電圧レンジを変更する場合、またはアナログ−デジタル変換回路に与えるアナログ入力信号の方式を差動ダブルエンド入力とシングルエンド入力とで変更する場合には、アナログ−デジタル変換回路の仕様を変更する必要がある。
【００３５】
ここで、差動ダブルエンド入力およびシングルエンド入力について説明する。図２６（ａ），（ｂ）は差動ダブルエンド入力およびシングルエンド入力におけるアナログ−デジタル変換を説明するための図である。横軸はアナログ入力電圧ＶＩＮを示し、縦軸は出力されたデジタルコードＤｃｏｄｅを示す。
【００３６】
図２６（ａ）に示すように、差動ダブルエンド入力時においては、アナログ入力信号Ｖｉｎの正側アナログ入力電圧Ｖｉｎ（＋）および負側アナログ入力電圧Ｖｉｎ（−）が相補的に変化する。それにより、正側アナログ入力電圧Ｖｉｎ（＋）と負側アナログ入力電圧Ｖｉｎ（−）との差分がアナログ入力信号Ｖｉｎの電圧レンジＶＩＮp-pとなる。
【００３７】
したがって、図２６（ａ）に示すように、正側アナログ入力電圧Ｖｉｎ（＋）が１．０Ｖから２．０の範囲で変化し、負側アナログ入力電圧Ｖｉｎ（−）が２．０Ｖから１．０Ｖの範囲で変化する場合、アナログ入力信号Ｖｉｎの電圧レンジはＶｉｎ（＋）−Ｖｉｎ（−）の演算から２．０Ｖとなる。
【００３８】
一方、図２６（ｂ）に示すように、シングルエンド入力時においては、正側アナログ入力電圧Ｖｉｎ（＋）のみが変化する。それにより、正側アナログ入力電圧Ｖｉｎ（＋）の電圧レンジがアナログ入力信号Ｖｉｎの電圧レンジとなる。
【００３９】
したがって、図２６（ｂ）に示すように、正側アナログ入力電圧Ｖｉｎ（＋）が１．０Ｖから２．０Ｖの範囲で変化する場合、アナログ入力信号の電圧レンジは１．０Ｖとなる。
【００４０】
すなわち、差動ダブルエンド入力方式のアナログ入力信号Ｖｉｎの電圧レンジを２ＶＩＮp-p とすると、シングルエンド入力方式のアナログ入力信号Ｖｉｎの電圧レンジはＶＩＮp-p となる。
【００４１】
このように、差動ダブルエンド入力方式とシングルエンド入力方式とでは、各アナログ入力電圧の変化の範囲が同じであっても、アナログ入力信号の電圧レンジが異なることになる。
【００４２】
上記の従来のアナログ−デジタル変換回路では、アナログ入力信号の電圧レンジの変更を行う場合、またはアナログ入力信号の入力方式の変更を行う場合に、回路構成を再設計する必要がある。
【００４３】
本発明の目的は、回路構成の再設計を行うことなくアナログ入力信号の電圧レンジの変更または差動ダブルエンド入力とシングルエンド入力との間の入力方式の変更を容易に行うことができるパイプライン型アナログ−デジタル変換回路を提供することである。
【００４４】
【課題を解決するための手段および発明の効果】
（１）第１の発明
第１の発明に係るアナログ−デジタル変換回路は、複数段の回路からなる多段パイプライン構成を有し、最終段の回路を除く各段の回路は、入力されたアナログ信号をデジタル信号に変換するアナログ−デジタル変換器と、アナログ−デジタル変換器から出力されるデジタル信号をアナログ信号に変換するデジタル−アナログ変換器と、入力されるアナログ信号とデジタル−アナログ変換器から出力されるアナログ信号との差分を増幅する第１の演算増幅回路とを備え、最終段の回路は、入力されたアナログ信号をデジタル信号に変換するアナログ−デジタル変換器を含み、最終段の回路を除く少なくとも１段の回路が、フルスケールレンジを複数段に切り替える切り替え手段を有するアナログ−デジタル変換器、フルスケールレンジを複数段に切り替える切り替え手段を有するデジタル−アナログ変換器および利得を複数段に切り替える切り替え手段を有する第１の演算増幅回路のうち少なくとも１つを含み、および／または最終段の回路がフルスケールレンジを複数段に切り替える切り替え手段を有するアナログ−デジタル変換器を含むものである。
【００４５】
本発明に係るアナログ−デジタル変換回路においては、最終段の回路を除く少なくとも１段の回路が、フルスケールレンジを複数段に切り替える切り替え手段を有するアナログ−デジタル変換器、フルスケールレンジを複数段に切り替える切り替える切り替え手段を有するデジタル−アナログ変換器および利得を複数段に切り替える切り替え手段を有する第１の演算増幅回路のうち少なくとも１つを含み、および／または最終段の回路がフルスケールレンジを複数段に切り替える切り替え手段を有するアナログ−デジタル変換器を含むので、アナログ−デジタル変換回路のフルスケールレンジ、デジタル−アナログ変換器のフルスケールレンジおよび第１の演算増幅回路の利得のうち少なくとも１つを切り替えることができる。
【００４６】
それにより、差動ダブルエンド入力方式をシングルエンド入力方式に変更することによりアナログ入力信号の電圧レンジが変更されても、回路構成の再設計が不要となる。また、シングルエンド入力のアナログ入力信号の電圧レンジを変更する場合または差動ダブルエンド入力のアナログ入力信号の電圧レンジを変更する場合にも、回路構成の再設計が不要となる。
【００４７】
したがって、回路構成の再設計を行うことなくアナログ入力信号の電圧レンジの変更または差動ダブルエンド入力とシングルエンド入力との間の入力方式の変更を容易に行うことができる。
【００４８】
その結果、アナログ−デジタル変換回路の開発期間の短縮化を図ることができるとともに、電圧レンジの最適化を最適化することにより低消費電力化を容易に行うことができる。
【００４９】
（２）第２の発明
第２の発明に係るアナログ−デジタル変換回路は、第１の発明に係るアナログ−デジタル変換回路の構成において、最終段の回路を除く各段の回路は、入力されたアナログ信号を増幅して第１の演算増幅回路に与える第２の演算増幅回路をさらに含み、最終段の回路を除く少なくとも１段の回路の第２の演算増幅回路は、利得を複数段に切り替える切り替え手段を有するものである。
【００５０】
この場合、少なくとも１段の回路の第２の演算増幅回路の利得を複数段に切り替えることにより、回路構成の再設計を行うことなくアナログ入力信号の電圧レンジの変更または差動ダブルエンド入力とシングルエンド入力との間の入力方式の変更を容易に行うことが可能となる。
【００５１】
（３）第３の発明
第３の発明に係るアナログ−デジタル変換回路は、第１または第２の発明に係るアナログ−デジタル変換回路の構成において、最終段の回路を除く少なくとも１段の回路の第１の演算増幅回路は、利得を複数段に切り替える切り替え手段を有するものである。
【００５２】
この場合、少なくとも１段の回路の第１の演算増幅回路の利得を複数段に切り替えることにより、回路構成の再設計を行うことなくアナログ入力信号の電圧レンジの変更または差動ダブルエンド入力とシングルエンド入力との間の入力方式の変更を容易に行うことが可能となる。
【００５３】
（４）第４の発明
第４の発明に係るアナログ−デジタル変換回路は、第１〜第３のいずれかの発明に係るアナログ−デジタル変換回路の構成において、少なくとも１段の回路のアナログ−デジタル変換器は、フルスケールレンジを複数段に切り替える切り替え手段を有するものである。
【００５４】
この場合、少なくとも１段の回路のアナログ−デジタル変換器のフルスケールレンジを複数段に切り替え可能ることにより、回路構成の再設計を行うことなくアナログ入力信号の電圧レンジの変更または差動ダブルエンド入力とシングルエンド入力との間の入力方式の変更を容易に行うことが可能となる。
【００５５】
（５）第５の発明
第５の発明に係るアナログ−デジタル変換回路は、第１〜第４のいずれかの発明に係るアナログ−デジタル変換回路の構成において、最終段の回路を除く少なくとも１段の回路のデジタル−アナログ変換器は、フルスケールレンジを複数段に切り替える切り替え手段を有するものである。
【００５６】
この場合、少なくとも１段の回路のデジタル−アナログ変換器のフルスケールレンジを複数段に切り替えることにより、回路構成の再設計を行うことなくアナログ入力信号の電圧レンジの変更または差動ダブルエンド入力とシングルエンド入力との間の入力方式の変更を容易に行うことが可能となる。
【００５７】
（６）第６の発明
第６の発明に係るアナログ−デジタル変換回路は、第２の発明に係るアナログ−デジタル変換回路の構成において、少なくとも１段の回路の第２の演算増幅回路は、入力容量、帰還容量および演算増幅器を有し、入力されたアナログ信号を入力容量の値および帰還容量の値により定まる利得で増幅し、切り替え手段は、入力容量の値および帰還容量の値の少なくとも一方を可変に設定する可変部を含むものである。
【００５８】
この場合、入力されたアナログ信号が入力容量の値および帰還容量の値により定まる利得で増幅される。したがって、演算増幅器の入力容量の値および帰還容量の値の少なくとも一方を変更することにより、第２の演算増幅回路の利得を容易に切り替えることができる。
【００５９】
（７）第７の発明
第７の発明に係るアナログ−デジタル変換回路は、第６の発明に係るアナログ−デジタル変換回路の構成において、可変部は、入力容量または帰還容量の一部を切り離された状態または短絡された状態に切り替える切り替え部を含むものである。
【００６０】
この場合、切り替え部により入力容量または帰還容量の一部を切り離された状態または短絡された状態に切り替えることにより、演算増幅器の入力容量または帰還容量を変更することができる。それにより、第２の演算増幅回路の利得を容易に切り替えることができる。
【００６１】
（８）第８の発明
第８の発明に係るアナログ−デジタル変換回路は、第３の発明に係るアナログ−デジタル変換回路の構成において、少なくとも１段の回路の第１の演算増幅回路は、入力容量、帰還容量および演算増幅器を有し、入力されたアナログ信号を入力容量の値および帰還容量の値により定まる利得で増幅し、切り替え手段は、入力容量の値および帰還容量の値の少なくとも一方を可変に設定する可変部を含むものである。
【００６２】
この場合、入力されたアナログ信号が入力容量の値および帰還容量の値により定まる利得で増幅される。したがって、演算増幅器の入力容量の値および帰還容量の値の少なくとも一方を変更することにより、第１の演算増幅回路の利得を容易に切り替えることができる。
【００６３】
（９）第９の発明
第９の発明に係るアナログ−デジタル変換回路は、第８の発明に係るアナログ−デジタル変換回路の構成において、可変部は、入力容量または帰還容量の一部を切り離された状態または短絡された状態に切り替える切り替え部を含むものである。
【００６４】
この場合、切り替え部により入力容量または帰還容量の一部を切り離された状態または短絡された状態に切り替えることより、演算増幅器の入力容量または帰還容量を変更することができる。それにより、第１の演算増幅回路の利得を容易に切り替えることができる。
【００６５】
（１０）第１０の発明
第１０の発明に係るアナログ−デジタル変換回路は、第９の発明に係るアナログ−デジタル変換回路の構成において、帰還容量は、演算増幅器の入力端子と出力端子との間に並列または直列に設けられた第１および第２の容量を含み、切り替え部は、第２の容量に直列または並列に接続されたものである。
【００６６】
切り替え部を接続状態にすると、演算増幅器の入力端子と出力端子との間に第１および第２の容量が並列または直列に接続される。それにより、帰還容量が増加または減少する。また、切り替え部を遮断状態にすると、演算増幅器の入力端子と出力端子との間に第１の容量のみが接続される。それにより、帰還容量が減少または増加する。
【００６７】
（１１）第１１の発明
第１１の発明に係るアナログ−デジタル変換回路は、第１０の発明に係るアナログ−デジタル変換回路の構成において、切り替え部は、演算増幅器の出力端子に接続されたものである。
【００６８】
第２の容量が切り替え部よりも出力側に接続されている場合、切り替え部が遮断状態に設定されても、第２の容量の寄生容量が充電される。それにより、利得の設定時に、寄生容量を考慮する必要が生じ、寄生容量のばらつきにより利得がばらつくことになる。ここでは、切り替え部が第２の容量よりも出力側に接続されることにより、切り替え部が遮断状態に設定された場合に切り替え部により第２の容量が出力端子から寄生容量とともに切り離される。したがって、利得の設定時に第２の容量の寄生容量を考慮する必要がなくなり、寄生容量のばらつきによる利得のばらつきがなくなる。
【００６９】
（１２）第１２の発明
第１２の発明に係るアナログ−デジタル変換回路は、第９の発明に係るアナログ−デジタル変換回路の構成において、入力容量は、演算増幅器の入力端子に並列または直列に設けられたものである。
【００７０】
切り替え部を接続状態にすると、演算増幅器の入力端子に第１および第２の容量が並列または直列に接続される。それにより、入力容量が増加または減少する。また、切り替え部を遮断状態にすると、演算増幅器の入力端子に第１の容量のみが接続される。それにより、入力容量が減少または増加する。
【００７１】
（１３）第１３の発明
第１３の発明に係るアナログ−デジタル変換回路は、第１２の発明に係るアナログ−デジタル変換回路の構成において、切り替え部は、第２の容量の入力側に接続されたものである。
【００７２】
第２の容量が切り替え部よりも入力側に接続されている場合、切り替え部が遮断状態に設定されても、第２の容量の寄生容量が充電される。それにより、利得の設定時に、寄生容量を考慮する必要が生じ、寄生容量のばらつきにより利得がばらつくことになる。ここでは、切り替え部が第２の容量よりも入力側に接続されることにより、切り替え部が遮断状態に設定された場合に切り替え部により第２の容量が入力信号を受けるノードから寄生容量とともに切り離される。したがって、利得の設定時に第２の容量の寄生容量を考慮する必要がなくなり、寄生容量のばらつきによる利得のばらつきがなくなる。
【００７３】
（１４）第１４の発明
第１４の発明に係るアナログ−デジタル変換回路は、第４の発明に係るアナログ−デジタル変換回路の構成において、少なくとも１段の回路のアナログ−デジタル変換器は、複数の基準電圧を発生する基準電圧発生回路と、基準電圧発生回路により発生された複数の基準電圧を入力されたアナログ信号と比較する複数の比較器とを含み、切り替え手段は、基準電圧発生回路により発生される複数の基準電圧を可変に設定する可変部を含むものである。
【００７４】
この場合、基準電圧発生回路により発生される基準電圧を変更することにより、基準電圧の電圧レンジを変更することができる。それにより、アナログ−デジタル変換器のフルスケールレンジを容易に切り替えることができる。
【００７５】
（１５）第１５の発明
第１５の発明に係るアナログ−デジタル変換回路は、第５の発明に係るアナログ−デジタル変換回路の構成において、最終段の回路を除く少なくとも１段の回路のデジタル−アナログ変換器は、基準電圧を発生する基準電圧発生回路と、共通の端子に接続される複数の容量と、基準電圧発生回路と複数の容量との間に接続され、入力されるデジタル信号に応じて基準電圧発生回路により発生された基準電圧を複数の容量にそれぞれ与える複数のスイッチとを含み、切り替え手段は、基準電圧発生回路により発生される基準電圧を可変に設定する可変部を含むものである。
【００７６】
この場合、基準電圧発生回路により発生される基準電圧を変更することにより、基準電圧の電圧レンジを変更することができる。それにより、デジタル−アナログ変換器のフルスケールレンジを容易に切り替えることができる。
【００７７】
【発明の実施の形態】
（１）第１の実施の形態
図１は本発明の第１の実施の形態におけるパイプライン型アナログ−デジタル変換回路の構成を示すブロック図である。図１のアナログ−デジタル変換回路は、１０ビット４段パイプライン構成を有する。
【００７８】
図１において、アナログ−デジタル変換回路１は、サンプルホールド回路２、１段目〜４段目の回路３〜６、複数のラッチ回路７および出力回路８から構成されている。
【００７９】
１段目（初段）の回路３は、切り替え可能なフルスケールレンジを有するサブＡ／Ｄコンバータ９ａ、Ｄ／Ａコンバータ１０、切り替え可能な利得を有する演算増幅回路１１ａ、減算回路１２および演算増幅回路１３を備える。減算回路１２および演算増幅回路１３が減算増幅回路１４を構成する。２段目および３段目の回路４，５は、サブＡ／Ｄコンバータ９、Ｄ／Ａコンバータ１０、演算増幅回路１１、減算回路１２および演算増幅回路１３を備える。減算回路１２および演算増幅回路１３が減算増幅回路１４を構成する。４段目（最終段）の回路６は、サブＡ／Ｄコンバータ９のみを備える。
【００８０】
図１のパイプライン型アナログ−デジタル変換回路１が図２０の従来のアナログ−デジタル変換回路１００と異なるのは、１段目の回路３に切り替え可能なフルスケールレンジを有するサブＡ／Ｄコンバータ９ａおよび切り替え可能な利得を有する演算増幅回路１１ａが用いられる点である。
【００８１】
ここでは、１段目の回路３内のサブＡ／Ｄコンバータ９のフルスケールレンジは、アナログ入力信号の電圧レンジがＶＩＮp-p のときに、それと等しい電圧レンジＶＩＮp-p に切り替えられ、アナログ入力信号の電圧レンジがＶＩＮp-p ／２のときには、それと等しい電圧レンジＶＩＮp-p ／２に切り替えられる。また、１段目の回路３内の演算増幅回路１１ａの利得は、アナログ入力信号の電圧レンジがＶＩＮp-p のときには１倍に切り替えられ、アナログ入力信号の電圧レンジがＶＩＮp-p ／２のときには２倍に切り替えられる。
【００８２】
１段目〜３段目の回路３〜５内のＤ／Ａコンバータ１０のフルスケールレンジは固定され、２段目〜４段目の回路４〜６内のサブＡ／Ｄコンバータ９のフルスケールレンジは固定されている。また、１段目の回路３内の演算増幅回路１３および２段目および３段目の回路３，４内の演算増幅回路１１，１３の利得は２である。
【００８３】
１段目の回路３は４ビット構成、２〜４段目の回路４〜６はそれぞれ２ビット構成である。１〜３段目の回路３〜５において、サブＡ／Ｄコンバータ９，９ａおよびＤ／Ａコンバータ１０のビット数（ビット構成）は同じに設定されている。
【００８４】
アナログ入力信号の電圧レンジがＶＩＮp-p の場合における図１のアナログ−デジタル変換回路１の動作および各部の電圧レンジは、図２０のアナログ−デジタル変換回路１００と同様である。
【００８５】
ここでは、アナログ入力信号の電圧レンジがＶＩＮp-p ／２の場合における図１のアナログ−デジタル変換回路１の動作および各部の出力電圧レンジについて説明する。
【００８６】
サンプルホールド回路２は、アナログ入力信号Ｖｉｎをサンプリングして一定時間保持する。サンプルホールド回路２から出力されたアナログ入力信号Ｖｉｎは、１段目の回路３へ転送される。
【００８７】
１段目の回路３において、サブＡ／Ｄコンバータ９ａは電圧レンジＶＩＮp-p ／２のアナログ入力信号Ｖｉｎに対してアナログ−デジタル変換を行う。このときのサブＡ／Ｄコンバータ９ａのフルスケールレンジは、上記のようにＶＩＮp-p ／２に切り替えられている。
【００８８】
サブＡ／Ｄコンバータ９ａのＡ／Ｄ変換結果である上位４ビットのデジタル出力（２9 ，２8 ，２7 ，２6 ）は、Ｄ／Ａコンバータ１０へ転送されるとともに、４つのラッチ回路７を介して出力回路８へ転送される。Ｄ／Ａコンバータ１０は、サブＡ／Ｄコンバータ９ａのＡ／Ｄ変換結果である上位４ビットのデジタル出力をアナログ信号に変換する。
【００８９】
Ｄ／Ａコンバータ１０のフルスケールレンジはＶＩＮp-p に固定されているので、Ｄ／Ａコンバータ１０の正規出力電圧レンジは、次式のように表される。
【００９０】
【００９１】
【００９２】
１段目の減算増幅回路１４の出力電圧レンジは、次式のように表される。
【００９３】
一方、演算増幅回路１１は、１段目の回路３の減算増幅回路１４の出力を増幅する。減算増幅回路１４は、演算増幅回路１１の出力とＤ／Ａコンバータ１０のＤ／Ａ変換結果とを減算して増幅する。減算増幅回路１４の出力は、３段目の回路５へ転送される。
【００９４】
３段目の回路５においては、２段目の回路４の減算増幅回路１４の出力に対して２段目の回路４と同様の動作が行われる。それにより、３段目の回路５から中下位２ビットのデジタル出力（２3 ，２2 ）が得られる。
【００９５】
４段目の回路６においては、３段目の回路５の減算増幅回路１４の出力に対してサブＡ／Ｄコンバータ９がＡ／Ｄ変換を行い、下位２ビットのデジタル出力（２1 ，２0 ）が得られる。
【００９６】
１段目〜４段目の回路３〜６のデジタル出力は、各ラッチ回路７を経て同時に出力回路８に到達する。すなわち、各ラッチ回路７は各回路３〜６のデジタル出力の同期をとるために設けられている。
【００９７】
出力回路８は、アナログ入力信号Ｖｉｎの１０ビットのデジタル出力Ｄｏｕｔを必要な場合はデジタル補正処理後パラレル出力する。
【００９８】
上記のように、アナログ入力信号の電圧レンジがＶＩＮp-p ／２の場合には、１段目の回路３の演算増幅回路１１ａの利得および１段目の回路３のサブＡ／Ｄコンバータ９ａのフルスケールレンジを切り替えることにより、１段目の回路３の減算増幅回路１４から２段目の回路５へ与えられる出力信号の電圧レンジは、アナログ入力信号の電圧レンジがＶＩＮp-p の場合と同様に、ＶＩＮp-p ／８となる。それにより、アナログ入力信号Ｖｉｎの電圧レンジが半分になったにもかかわらず、アナログ入力信号の電圧レンジは半分になる前と同じデジタル出力が得られる。
【００９９】
したがって、回路設計の変更を行うことなく、アナログ入力信号の電圧レンジの変更に対応したアナログ−デジタル変換回路を提供することができる。
【０１００】
本実施の形態によれば、回路構成を変更することなく、差動ダブルエンド入力方式のアナログ−デジタル変換回路をシングルエンド入力方式のアナログ−デジタル変換回路に変更することができる。
【０１０１】
図２（ａ），（ｂ）は図１のアナログ−デジタル変換回路１をそれぞれ差動ダブルエンド入力方式およびシングルエンド入力方式に切り替える場合の設定を示す図である。
【０１０２】
図２（ａ）に示すように、差動ダブルエンド入力時には、演算増幅回路１１ａの利得を１倍に切り替え、サブＡ／Ｄコンバータ９ａのフルスケールレンジを２ＶＩＮp-p に切り替える。本例では、差動ダブルエンド入力のアナログ入力信号Ｖｉｎの正側アナログ入力電圧Ｖｉｎ（＋）は１．０Ｖから２．０Ｖの範囲で変化し、負側アナログ入力電圧Ｖｉｎ（−）は２．０Ｖから１．０Ｖの範囲で変化する。アナログ入力信号Ｖｉｎの電圧レンジは、次式のようになる。
【０１０３】
２ＶＩＮp-p ＝｛Ｖｉｎ（＋）−Ｖｉｎ（−）｝の最大値−｛Ｖｉｎ（＋）−Ｖｉｎ（−）｝の最小値＝２．０［Ｖ］
この場合、サブＡ／Ｄコンバータ９ａの正側基準電圧Ｖｒｅｆ（＋）は１．０Ｖから２．０Ｖの範囲で変化し、負側基準電圧Ｖｒｅｆ（−）は２．０Ｖから１．０Ｖの範囲で変化する。
【０１０４】
図２（ｂ）に示すように、シングルエンド入力時には、演算増幅回路１１ａの利得を２倍に切り替え、サブＡ／Ｄコンバータ９ａのフルスケールレンジをＶＩＮp-p に切り替える。本例では、シングルエンド入力のアナログ入力信号Ｖｉｎの正側アナログ入力電圧Ｖｉｎ（＋）は１．０Ｖから２．０Ｖの範囲で変化し、負側アナログ入力電圧Ｖｉｎ（−）は１．５Ｖで一定である。アナログ入力信号Ｖｉｎの電圧レンジは、次式のようになる。
【０１０５】
ＶＩＮp-p ＝｛Ｖｉｎ（＋）−Ｖｉｎ（−）｝の最大値−｛Ｖｉｎ（＋）−Ｖｉｎ（−）｝の最小値＝１．０［Ｖ］
この場合、サブＡ／Ｄコンバータ９ａの正側基準電圧Ｖｒｅｆ（＋）は１．０Ｖから２．０Ｖの範囲で変化し、負側基準電圧Ｖｒｅｆ（−）は１．５Ｖで一定である。
【０１０６】
このように、図１のアナログ−デジタル変換回路１においては、差動ダブルエンド入力方式をシングルエンド入力方式に変更することによりアナログ入力信号の電圧レンジが１／２になっても、回路構成の再設計が不要となる。
【０１０７】
また、シングルエンド入力のアナログ入力信号の電圧レンジを１／２に変更する場合、および差動ダブルエンド入力のアナログ入力信号の電圧レンジを１／２に変更する場合にも、回路構成の再設計が不要となる。
【０１０８】
このようにして、同一のＬＳＩ（大規模集積回路）において、アナログ入力信号、演算増幅回路の出力、Ｄ／Ａ変換回路の出力および減算増幅回路の出力の電圧レンジをプログラマブルに変更することができる。その結果、開発期間の短縮化を図ることができるとともに、低消費電力化を行うことも可能である。
【０１０９】
（２）第２の実施の形態
図３は本発明の第２の実施の形態におけるパイプライン型アナログ−デジタル変換回路の構成を示すブロック図である。図３のアナログ−デジタル変換回路１も、１０ビット４段パイプライン構成を有する。
【０１１０】
図３において、アナログ−デジタル変換回路１は、サンプルホールド回路２、１段目〜４段目の回路３〜６、複数のラッチ回路７および出力回路８から構成されている。
【０１１１】
１段目の回路３は４ビット構成、２〜４段目の回路４〜６はそれぞれ２ビット構成である。１〜３段目の回路３〜５において、サブＡ／Ｄコンバータ９，９ｂおよびＤ／Ａコンバータ１０，１０ｂのビット数（ビット構成）は同じに設定されている。
【０１１２】
１段目（初段）の回路３は、サブＡ／Ｄコンバータ９、Ｄ／Ａコンバータ１０、演算増幅回路１１、減算回路１２および切り替え可能な利得を有する演算増幅回路１３ａを備える。減算回路１２および演算増幅回路１３ａが減算増幅回路１４ａを構成する。
【０１１３】
２段目および３段目の回路４，５は、切り替え可能なフルスケールレンジを有するサブＡ／Ｄコンバータ９ｂ、切り替え可能なフルスケールレンジを有するＤ／Ａコンバータ１０ｂ、演算増幅回路１１、減算回路１２および演算増幅回路１３を備える。減算回路１２および演算増幅回路１３が減算増幅回路１４を構成する。４段目（最終段）の回路６は、切り替え可能なフルスケールレンジを有するサブＡ／Ｄコンバータ９ｂのみを備える。
【０１１４】
ここでは、２段目〜４段目のサブＡ／Ｄコンバータ９ｂが、図２０の２段目〜４段目のサブＡ／Ｄコンバータ９の２倍の精度を有するものとする。以下、２段目〜４段目に２倍の精度を有するサブＡ／Ｄコンバータ９ｂを用いた場合のアナログ−デジタル変換回路１の再設計について説明する。
【０１１５】
１段目の回路３内の減算増幅回路１４ａの利得は１倍と２倍とに切り替え可能である。また、２段目〜４段目の回路４〜６内のサブＡ／Ｄコンバータ９ｂのフルスケールレンジはＶＩＮp-p ／８とＶＩＮp-p ／１６とに切り替え可能である。さらに、２段目および３段目の回路４，５内のＤ／Ａコンバータ１０ｂのフルスケールレンジはＶＩＮp-p ／４とＶＩＮp-p ／８とに切り替え可能である。
【０１１６】
ここでは、１段目の回路３内の減算増幅回路１４ａの利得を１倍に切り替える。また、２段目〜４段目の回路４〜６内のサブＡ／Ｄコンバータ９ｂのフルスケールレンジをＶＩＮp-p ／１６に切り替え、２段目および３段目の回路４，５内のＤ／Ａコンバータ１０ｂのフルスケールレンジをＶＩＮp-p ／８に切り替える。１段目の回路３内のサブＡ／Ｄコンバータ９のフルスケールレンジはＶＩＮp-p である。また、２段目および３段目の回路３，４内の演算増幅回路１１，１３の利得は２である。
【０１１７】
ここでは、アナログ入力信号の電圧レンジがＶＩＮp-pの場合における図１のアナログ−デジタル変換回路１の動作および各部の出力電圧レンジについて説明する。
【０１１８】
サンプルホールド回路２は、アナログ入力信号Ｖｉｎをサンプリングして一定時間保持する。サンプルホールド回路２から出力されたアナログ入力信号Ｖｉｎは、１段目の回路３へ転送される。
【０１１９】
１段目の回路３において、サブＡ／Ｄコンバータ９は電圧レンジＶＩＮp-pのアナログ入力信号Ｖｉｎに対してアナログ−デジタル変換を行う。このときのサブＡ／Ｄコンバータ９のフルスケールレンジはＶＩＮp-p である。
【０１２０】
サブＡ／Ｄコンバータ９のＡ／Ｄ変換結果である上位４ビットのデジタル出力（２9 ，２8 ，２7 ，２6 ）は、Ｄ／Ａコンバータ１０へ転送されるとともに、４つのラッチ回路７を介して出力回路８へ転送される。Ｄ／Ａコンバータ１０は、サブＡ／Ｄコンバータ９のＡ／Ｄ変換結果である上位４ビットのデジタル出力をアナログ信号に変換する。
【０１２１】
Ｄ／Ａコンバータ１０のフルスケールレンジは固定されているので、Ｄ／Ａコンバータ１０の正規出力電圧レンジは、次式のように表される。
【０１２２】
【０１２３】
【０１２４】
１段目の減算増幅回路１４ａの利得は１に切り替えられているので、１段目の減算増幅回路１４ａの出力電圧レンジは、次式のように表される。
【０１２５】
【０１２６】
この場合、サブＡ／Ｄコンバータ９ｂは、図２０のサブＡ／Ｄコンバータ９の２倍の精度を有するので、図２０のサブＡ／Ｄコンバータ９の半分のフルスケールレンジＶＩＮp-p ／１６で２段目の回路４から中上位２ビットのデジタル出力（２5 ，２4 ）が得られる。
【０１２７】
Ｄ／Ａコンバータ１０ｂは、サブＡ／Ｄコンバータ９ｂのＡ／Ｄ変換結果である中上位２ビットのデジタル出力をアナログ信号に変換する。
【０１２８】
Ｄ／Ａコンバータ１０ｂのフルスケールレンジは図２０のＤ／Ａコンバータ１０の半分のＶＩＮp-p ／８に切り替えられているので、Ｄ／Ａコンバータ１０ｂの正規出力電圧レンジは、次式のように表される。
【０１２９】
【０１３０】
【０１３１】
２段目の減算増幅回路１４の出力電圧レンジは、次式のように表される。
【０１３２】
４段目の回路６においては、３段目の回路５の減算増幅回路１４の出力に対してサブＡ／Ｄコンバータ９ｂがＡ／Ｄ変換を行う。この場合、サブＡ／Ｄコンバータ９ｂは、図２０のサブＡ／Ｄコンバータ９の２倍の精度を有するので、図２０のサブＡ／Ｄコンバータ９の半分のフルスケールレンジＶＩＮp-p ／１６で４段目の回路６から下位２ビットのデジタル出力（２1 ，２0 ）が得られる。
【０１３３】
１段目〜４段目の回路３〜６のデジタル出力は、各ラッチ回路７を経て同時に出力回路８に到達する。すなわち、各ラッチ回路７は各回路３〜６のデジタル出力の同期をとるために設けられている。
【０１３４】
出力回路８は、アナログ入力信号Ｖｉｎの１０ビットのデジタル出力Ｄｏｕｔを必要な場合はデジタル補正処理後パラレル出力する。
【０１３５】
上記のように、図３のアナログ−デジタル変換回路１では、２倍の精度を有するサブＡ／Ｄコンバータ９ｂを用いることにより、２段目以降の回路４〜６の各部の電圧レンジが図２０のアナログ−デジタル変換回路１００の半分になったにもかかわらず、電圧レンジが半分になる前と同じデジタル出力が得られる。
【０１３６】
この場合、電圧レンジを２倍の精度を有するサブＡ／Ｄコンバータ９ｂに最適化して半分に設定することにより、各段の回路３〜６を流れる電流の交流成分が減少する。それにより、回路設計の変更を行うことなく、電圧レンジを最適化することにより消費電流が低減化されたアナログ−デジタル変換回路を提供することができる。
【０１３７】
（３）各部の回路構成
図４は図１のアナログ−デジタル変換回路１における演算増幅回路１１ａの構成の第１の例を示す回路図である。
【０１３８】
図４の演算増幅回路１１ａは、演算増幅器１１０、容量値切り替え回路１１１，１１２、コンデンサ１１３，１１４およびスイッチ１１５〜１２２を含む。スイッチ１１５〜１２２は、例えばＭＯＳ（金属酸化物半導体）トランジスタにより構成される。
【０１３９】
演算増幅器１１０の反転入力端子と反転出力端子との間にフィードバック容量として容量値切り替え回路１１１が接続され、非反転入力端子と非反転出力端子との間にフィードバック容量として容量値切り替え回路１１２が接続されている。また、演算増幅器１１０の反転入力端子に入力容量としてコンデンサ１１３が接続され、非反転入力端子に入力容量としてコンデンサ１１４が接続されている。
【０１４０】
正側アナログ入力電圧Ｖｉｎ（＋）および中間基準電圧ＶＲＴ１がそれぞれスイッチ１１５，１１６を介してコンデンサ１１３に与えられる。また、負側アナログ入力電圧Ｖｉｎ（−）および中間基準電圧ＶＲＴ１がそれぞれスイッチ１１７，１１８を介してコンデンサ１１４に与えられる。演算増幅器１１０の反転入力端子、反転出力端子、非反転入力端子および非反転出力端子は、それぞれスイッチ１１９，１２０，１２１，１２２を介して接地されている。
【０１４１】
ここで、コンデンサ１１３，１１４の容量値をそれぞれＣＡとし、容量値切り替え回路１１１，１１２の容量値をそれぞれＣＢとすると、演算増幅器１１０の反転出力端子の正側アナログ出力電圧Ｖｏ（＋）および非反転出力端子の負側アナログ出力電圧Ｖｏ（−）は次式のようになる。
【０１４２】
【０１４３】
図５は図１のアナログ−デジタル変換回路１における演算増幅回路１１ａの構成の第２の例を示す回路図である。
【０１４４】
図５の演算増幅回路１１ａは、演算増幅器１１０、コンデンサ１２３，１２４、容量値切り替え回路１２５，１２６およびスイッチ１１５〜１２２を含む。
【０１４５】
演算増幅器１１０の反転入力端子と反転出力端子との間にフィードバック容量としてコンデンサ１２３が接続され、非反転入力端子と非反転出力端子との間にフィードバック容量としてコンデンサ１２４が接続されている。また、演算増幅器１１０の反転入力端子に入力容量として容量値切り替え回路１２５が接続され、非反転入力端子に入力容量として容量値切り替え回路１２６が接続されている。
【０１４６】
正側アナログ入力電圧Ｖｉｎ（＋）および中間基準電圧ＶＲＴ１がそれぞれスイッチ１１５，１１６を介して容量値切り替え回路１２５に与えられる。また、負側アナログ入力電圧Ｖｉｎ（−）および中間基準電圧ＶＲＴ１がそれぞれスイッチ１１７，１１８を介して容量値切り替え回路１２６に与えられる。演算増幅器１１０の反転入力端子、反転出力端子、非反転入力端子および非反転出力端子は、それぞれスイッチ１１９，１２０，１２１，１２２を介して接地されている。
【０１４７】
ここで、容量値切り替え回路１２５，１２６の容量値をそれぞれＣＣとし、コンデンサ１２３，１２４の容量値をそれぞれＣＤとすると、演算増幅器１１０の反転出力端子の正側アナログ出力電圧Ｖｏ（＋）および非反転出力端子の負側アナログ出力電圧Ｖｏ（−）は次式のようになる。
【０１４８】
【０１４９】
図６〜図１１は演算増幅回路１１ａの具体的な回路構成の第１〜第６の例を示す回路図である。
【０１５０】
図６〜図１１において、コンデンサＣａ，Ｃｂ，Ｃｃの各々は等しい容量値Ｃを有するものとする。また、ｍを任意の正の整数とする。
【０１５１】
図６の例では、演算増幅器１１０の反転入力端子と反転出力端子との間にｍ個のコンデンサＣａの並列回路とスイッチＳａとが直列に接続され、かつｍ個のコンデンサＣａの並列回路が接続されている。ここで、ｍは任意の正の整数である。同様に、演算増幅器１１０の非反転入力端子と非反転出力端子との間にｍ個のコンデンサＣａの並列回路とスイッチＳａとが直列に接続され、かつｍ個のコンデンサＣａの並列回路が接続されている。また、演算増幅器１１０の反転入力端子に２ｍ個のコンデンサＣｂが接続され、非反転入力端子に２ｍ個のコンデンサＣｂが接続されている。
【０１５２】
正側アナログ入力電圧Ｖｉｎ（＋）がそれぞれスイッチＳ１を介して反転入力端子側の２ｍ個のコンデンサＣｂに与えられる。また、負側アナログ入力電圧Ｖｉｎ（−）がそれぞれスイッチＳ１を介して非反転入力端子側のコンデンサＣｂに与えられる。高電位側基準電圧ＶＲＴがそれぞれスイッチＳ２を介して反転入力端子側のｍ個のコンデンサＣｂおよび非反転入力端子側のｍ個のコンデンサＣｂに与えられ、低電位側基準電圧ＶＲＢがそれぞれスイッチＳ２を介して非反転入力端子側のｍ個のコンデンサＣｂおよび非反転入力端子側のｍ個のコンデンサＣｂに与えられる。
【０１５３】
本例では、入力容量の値は２ｍＣである。スイッチＳａをオンにすると、フィードバック容量の値が２ｍＣとなり、スイッチＳａをオフにすると、フィードバック容量の値がｍＣとなる。したがって、差動ダブルエンド入力時には、スイッチＳａをオンに切り替えることにより利得が１倍となり、シングルエンド入力時には、スイッチＳａをオフに切り替えることにより利得が２倍となる。
【０１５４】
図７の例では、演算増幅器１１０の反転入力端子と反転出力端子との間に２ｍ個のコンデンサＣａの並列回路と２ｍ個のコンデンサＣｃの並列回路とが直列に接続され、かつコンデンサＣｃに並列にスイッチＳａが接続されている。同様に、演算増幅器１１０の非反転入力端子と非反転出力端子との間に２ｍ個のコンデンサＣａの並列回路と２ｍ個のコンデンサＣｃの並列回路とが直列に接続され、かつコンデンサＣｃに並列にスイッチＳａが接続されている。図７の演算増幅回路１１ａの他の部分の構成は、図６の演算増幅回路１１ａと同様である。
【０１５５】
本例では、入力容量の値は２ｍＣである。スイッチＳａをオンにすると、フィードバック容量の値が２ｍＣとなり、スイッチＳａをオフにすると、フィードバック容量の値がｍＣとなる。したがって、差動ダブルエンド入力時には、スイッチＳａをオンに切り替えることにより利得が１倍となり、シングルエンド入力時には、スイッチＳａをオフに切り替えることにより利得が２倍となる。
【０１５６】
図８の例では、演算増幅器１１０の反転入力端子と反転出力端子との間に２ｍ個のコンデンサＣａの並列回路と２ｍ個のコンデンサＣｃの並列回路とが直列に接続され、かつコンデンサＣａに並列にスイッチＳａが接続されている。同様に、演算増幅器１１０の非反転入力端子と非反転出力端子との間に２ｍ個のコンデンサＣａの並列回路と２ｍ個のコンデンサＣｃの並列回路とが直列に接続され、かつコンデンサＣａに並列にスイッチＳａが接続されている。図８の演算増幅回路１１ａの他の部分の構成は、図６の演算増幅回路１１ａと同様である。
【０１５７】
本例では、入力容量の値は２ｍＣである。スイッチＳａをオンにすると、フィードバック容量の値が２ｍＣとなり、スイッチＳａをオフにすると、フィードバック容量の値がｍＣとなる。したがって、差動ダブルエンド入力時には、スイッチＳａをオンに切り替えることにより利得が１倍となり、シングルエンド入力時には、スイッチＳａをオフに切り替えることにより利得が２倍となる。
【０１５８】
図９の例では、演算増幅器１１０の反転入力端子と反転出力端子との間にｍ個のコンデンサＣａの並列回路が接続されている。同様に、演算増幅器１１０の非反転入力端子と非反転出力端子との間にｍ個のコンデンサＣａの並列回路が接続されている。また、演算増幅器１１０の反転入力端子に２ｍ個のコンデンサＣｂが接続され、非反転入力端子に２ｍ個のコンデンサＣｂが接続されている。
【０１５９】
正側アナログ入力電圧Ｖｉｎ（＋）がそれぞれスイッチＳ１，Ｓ１ａを介して反転入力端子側の２ｍ個のコンデンサＣｂに与えられる。また、負側アナログ入力電圧Ｖｉｎ（−）がそれぞれスイッチＳ１，Ｓ１ａを介して非反転入力端子側のコンデンサＣｂに与えられる。高電位側基準電圧ＶＲＴがそれぞれスイッチＳ２，Ｓ２ａを介して反転入力端子側のｍ個のコンデンサＣｂおよび非反転入力端子側のｍ個のコンデンサＣｂに与えられ、低電位側基準電圧ＶＲＢがそれぞれスイッチＳ２，Ｓ２ａを介して非反転入力端子側のｍ個のコンデンサＣｂおよび非反転入力端子側のｍ個のコンデンサＣｂに与えられる。
【０１６０】
本例では、フィードバック容量の値はｍＣである。スイッチＳ１ａ，Ｓ２ａをオンにすると、入力容量の値が２ｍＣとなり、スイッチＳ１ａ，Ｓ２ａをオフにすると、入力容量の値がｍＣとなる。したがって、差動ダブルエンド入力時には、スイッチＳ１ａ，Ｓ２ａを常にオフにすることにより利得が１倍となり、シングルエンド入力時には、スイッチＳ１ａ，Ｓ２ａをスイッチＳ１，Ｓ２と同様にスイッチング動作することにより利得が２倍となる。
【０１６１】
図１０の例では、演算増幅器１１０の反転入力端子と反転出力端子との間にｍ個のコンデンサＣａの並列回路が接続されている。同様に、演算増幅器１１０の非反転入力端子と非反転出力端子との間にｍ個のコンデンサＣａの並列回路が接続されている。また、演算増幅器１１０の反転入力端子に２ｍ個のコンデンサＣｃの並列回路が接続され、コンデンサＣｃの並列回路に２ｍ個のコンデンサＣｂが接続され、コンデンサＣｃに並列にスイッチＳａが接続されている。また、非反転入力端子に２ｍ個のコンデンサＣｃの並列回路が接続され、コンデンサＣｃの並列回路に２ｍ個のコンデンサＣｂが接続され、コンデンサＣｃに並列にスイッチＳａが接続されている。図１０の演算増幅回路１１ａの他の部分の構成は、図６の演算増幅回路１１ａと同様である。
【０１６２】
本例では、フィードバック容量の値はｍＣである。スイッチＳａをオンにすると、入力容量の値が２ｍＣとなり、スイッチＳａをオフにすると、入力容量の値がｍＣとなる。したがって、差動ダブルエンド入力時には、スイッチＳａをオフにすることにより利得が１倍となり、シングルエンド入力時には、スイッチＳａをオンにすることにより利得が２倍となる。
【０１６３】
図１１の例では、演算増幅器１１０の反転入力端子と反転出力端子との間にｍ個のコンデンサＣａの並列回路が接続されている。同様に、演算増幅器１１０の非反転入力端子と非反転出力端子との間にｍ個のコンデンサＣａの並列回路が接続されている。また、演算増幅器１１０の反転入力端子に２ｍ個のコンデンサＣｃの並列回路が接続され、コンデンサＣｃの並列回路に２ｍ個のコンデンサＣｂが接続され、コンデンサＣｂに並列にスイッチＳａが接続されている。また、非反転入力端子に２ｍ個のコンデンサＣｃの並列回路が接続され、コンデンサＣｃの並列回路に２ｍ個のコンデンサＣｂが接続され、コンデンサＣｂに並列にスイッチＳａが接続されている。図１１の演算増幅回路１１ａの他の部分の構成は、図６の演算増幅回路１１ａの構成と同様である。
【０１６４】
本例では、フィードバック容量の値はｍＣである。スイッチＳａをオンにすると、入力容量の値が２ｍＣとなり、スイッチＳａをオフにすると、入力容量の値がｍＣとなる。したがって、差動ダブルエンド入力時には、スイッチＳａをオフにすることにより利得が１倍となり、シングルエンド入力時には、スイッチＳａをオンにすることにより利得が２倍となる。
【０１６５】
図６〜図１１の演算増幅回路１１ａにおいて、上記のように、スイッチＳａはＭＯＳトランジスタにより構成される。それにより、スイッチＳａが接続されるノードにはＭＯＳトランジスタの拡散容量が付加され、スイッチＳａのオン時にはゲート容量が付加される。演算増幅器１１０の反転入力端子または非反転入力端子に容量が付加されると、演算増幅回路１１ａの動作速度が低下する。
【０１６６】
図６および図７の例では、スイッチＳａが演算増幅器１１０の反転出力端子および非反転出力端子に接続されている。それにより、演算増幅回路１１ａの動作速度が低下しない。したがって、図６および図７の例が好ましい。
【０１６７】
また、スイッチＳａがコンデンサに並列に接続された場合、スイッチＳａのオン時にオン抵抗が存在するため、コンデンサの容量を完全に切り離すことができない。
【０１６８】
図６の例では、スイッチＳａがコンデンサＣａに直列に接続されかつスイッチＳａが演算増幅器１１０の反転出力端子および非反転出力端子に接続されている。それにより、スイッチＳａのオン時に、コンデンサＣａの容量を完全に切り離すことができる。したがって、図６の例が最も好ましい。
【０１６９】
また、図９の例では、スイッチＳ１ａ，Ｓ２ａがコンデンサＣｂよりも入力側に接続されている。逆に、コンデンサＣｂがスイッチＳ１ａ，Ｓ２ａよりも入力側に接続されている場合、スイッチＳ１ａ，Ｓ２ａがオフ状態に設定されても、コンデンサＣｂの寄生容量が充電される。それにより、利得の設定時に、寄生容量を考慮する必要が生じ、寄生容量のばらつきにより利得がばらつくことになる。図９の例のように、スイッチＳ１ａ，Ｓ２ａがコンデンサＣｂよりも入力側に接続されることにより、スイッチＳ１ａ，Ｓ２ａがオフ状態に設定された場合にスイッチＳ１ａ，Ｓ２ａによりコンデンサＣｂが寄生容量とともに切り離される。したがって、図９の例では、利得の設定時にコンデンサＣｂの寄生容量を考慮する必要がなくなり、寄生容量のばらつきによる利得のばらつきがなくなる。
【０１７０】
図１２は図１のアナログ−デジタル変換回路１におけるサブＡ／Ｄコンバータ９ａの構成の第１の例を示す回路図、図１３は図１２のサブＡ／Ｄコンバータ９ａに用いられるコンパレータの構成を示す回路図である。
【０１７１】
図１２において、サブＡ／Ｄコンバータ９ａは、基準電圧を発生する基準電圧発生回路９２，９３ａ，９３ｂおよび複数のコンパレータ９０を備える。
【０１７２】
基準電圧発生回路９２は、直列に接続された複数の抵抗Ｒからなる。基準電圧発生回路９３ａは、直列に接続された複数の抵抗Ｒからなる。基準電圧発生回路９３ｂは、直列に接続された複数の抵抗Ｒ１からなる。複数の抵抗Ｒは等しい抵抗値を有し、複数の抵抗Ｒ１は等しい抵抗値を有する。
【０１７３】
基準電圧発生回路９２は、高電位側基準電圧ＶＲＴを受けるノードＮ９１と低電位側基準電圧ＶＲＢを受けるノードＮ９２との間に接続されている。基準電圧発生回路９３ａは、高電位側基準電圧ＶＲＴを受けるノードＮ９３と低電位側基準電圧ＶＲＢを受けるノードＮ９４との間に、スイッチＳ２４，Ｓ２５を介して接続されている。基準電圧発生回路９３ｂは、高電位側基準電圧ＶＲＴを受けるノードＮ９３と低電位側基準電圧ＶＲＢを受けるノードＮ９４との間に接続されている。基準電圧発生回路９３ａの中間ノードＮ９５と基準電圧発生回路９３ｂの中間ノードＮ９６との間には、スイッチＳ２６が接続されている。
【０１７４】
基準電圧発生回路９２の抵抗Ｒ間の接続点にそれぞれ異なる基準電圧が生成される。同様に、基準電圧発生回路９３ａの抵抗Ｒ間の接続点にそれぞれ異なる基準電圧が生成される。ここでは、基準電圧発生回路９２により得られる異なる基準電圧を正側基準電圧Ｖｒｅｆ（＋）と呼ぶ。基準電圧発生回路９３ａにより得られる異なる基準電圧を負側基準電圧Ｖｒｅｆ（−）と呼ぶ。
【０１７５】
基準電圧発生回路９３ｂの中間ノードＮ９６には、高電位側基準電圧ＶＲＴと低電位側基準電圧ＶＲＢとの中間の電圧である中間基準電圧ＶＲＴ１（＝（ＶＲＴ−ＶＲＢ）／２）が生成される。
【０１７６】
図１３に示すように、各コンパレータ９０は、演算増幅器９１、コンデンサＣ１，Ｃ２およびスイッチＳ１３〜Ｓ１８を含む。演算増幅器９１の反転入力端子と反転出力端子との間にスイッチＳ１３が接続され、非反転入力端子と非反転出力端子との間にスイッチＳ１４が接続されている。また、演算増幅器９１の反転入力端子にはコンデンサＣ１が接続され、非反転入力端子にはコンデンサＣ２が接続されている。コンデンサＣ１にはスイッチＳ１５，Ｓ１６が接続され、コンデンサＣ２にはスイッチＳ１７，Ｓ１８が接続されている。なお、図１２では、各コンパレータ９０のスイッチＳ１３，Ｓ１４の図示を省略している。
【０１７７】
正側アナログ入力電圧Ｖｉｎ（＋）および正側基準電圧Ｖｒｅｆ（＋）がそれぞれスイッチＳ１５，Ｓ１６を介してコンデンサＣ１に与えられる。また、負側アナログ入力電圧Ｖｉｎ（−）および負側基準電圧Ｖｒｅｆ（−）がそれぞれスイッチＳ１７，Ｓ１８を介してコンデンサＣ２に与えられる。
【０１７８】
初期状態では、スイッチＳ１３，Ｓ１４，Ｓ１５，Ｓ１７がオンし、スイッチＳ１６，Ｓ１８がオフしている。次に、スイッチＳ１３，Ｓ１４をオフした後、スイッチＳ１５，Ｓ１７をオフし、スイッチＳ１６，Ｓ１８をオンする。スイッチＳ１３，Ｓ１４をオフした時点で、演算増幅器９１の反転入力端子および非反転入力端子がフローティング状態となっているので、反転入力端子の電圧が（Ｖｉｎ（＋）−Ｖｒｅｆ（＋））遷移し、非反転入力端子の電圧が（Ｖｉｎ（−）−Ｖｒｅｆ（−））遷移する。結果的に、差動アナログ入力電圧（Ｖｉｎ（＋）−Ｖｉｎ（−））と差動基準電圧（Ｖｒｅｆ（＋）−Ｖｒｅｆ（−））とが比較され、比較結果に応じて正側アナログ出力電圧Ｖｏｕｔ（＋）および負側アナログ出力電圧Ｖｏｕｔ（−）が変化する。
【０１７９】
図１２の複数のコンパレータ９０の比較結果をエンコーダ９５０によってエンコードすることにより、デジタルコードＤｃｏｄｅを得ることができる。
【０１８０】
図１２のサブＡ／Ｄコンバータ９ａにおいて、差動ダブルエンド入力時には、スイッチＳ２４，Ｓ２５をオンし、スイッチＳ２６をオフする。それにより、各コンパレータ９０のコンデンサＣ２にスイッチＳ１８を介して基準電圧発生回路９３ａによりそれぞれ異なる負側基準電圧Ｖｒｅｆ（−）が与えられる。シングルエンド入力時には、スイッチＳ２４，Ｓ２５をオフし、スイッチＳ２６をオンにする。それにより、各コンパレータ９０のコンデンサＣ２にスイッチＳ１８を介して基準電圧発生回路９３ｂにより中間基準電圧ＶＲＴ１が与えられる。
【０１８１】
このようにして、サブＡ／Ｄコンバータ９ａにおいて、フルスケールレンジが切り替えられる。
【０１８２】
なお、基準電圧発生回路９３ｂを設けずに、スイッチＳ２６を基準電圧発生回路９３ａの中間ノードＮ９５と基準電圧発生回路９２の中間ノードとの間に接続してもよい。
【０１８３】
図１４は図１のアナログ−デジタル変換回路１におけるサブＡ／Ｄコンバータ９ａの構成の第２の例を示す回路図、図１５は図１４のサブＡ／Ｄコンバータ９ａに用いられるコンパレータの構成を示す回路図である。
【０１８４】
図１４において、基準電圧発生回路９３ａの中間ノードＮ９５と基準電圧発生回路９３ｂの中間ノードＮ９６との間には、図１２のスイッチＳ２６が接続されていない。
【０１８５】
図１５に示すように、各コンパレータ９０は、演算増幅器９１、コンデンサＣ１，Ｃ２およびスイッチＳ１３〜Ｓ１８を含み、さらにスイッチＳ２１，Ｓ２２を含む。スイッチＳ２１の一端はコンデンサＣ１に接続され、スイッチＳ２１の他端は開放されている。スイッチＳ２２の一端はコンデンサＣ２に接続され、他端は図１４の基準電圧発生回９３ｂの中間ノードＮ９６に接続されている。図１５のコンパレータ９０の他の部分の構成は、図１３のコンパレータ９０の構成と同様である。
【０１８６】
基準電圧発生回９３ｂにより中間基準電圧ＶＲＴ１がスイッチＳ２２を介してコンデンサＣ２に与えられる。
【０１８７】
差動ダブルエンド入力時の図１５のコンパレータ９０の動作は、図１３のコンパレータ９０の動作と同様である。このとき、スイッチＳ２１，Ｓ２２は常時オフしている。シングルエンド入力時には、スイッチＳ１８の代わりにスイッチＳ２２を動作させる。このとき、スイッチＳ２１は常時オフしている。
【０１８８】
図１４のサブＡ／Ｄコンバータ９ａにおいて、差動ダブルエンド入力時には、スイッチＳ２４，Ｓ２５をオンする。このとき、スイッチＳ２１，Ｓ２２は常時オフにする。それにより、各コンパレータ９０のコンデンサＣ２にスイッチＳ１８を介して基準電圧発生回路９３ａによりそれぞれ異なる負側基準電圧Ｖｒｅｆ（−）が与えられる。シングルエンド入力時には、スイッチＳ２４，Ｓ２５をオフし、スイッチＳ１８の代わりにスイッチＳ２２を動作させる。このとき、スイッチＳ２１は常時オフしている。それにより、各コンパレータ９０のコンデンサＣ２にスイッチＳ２２を介して基準電圧発生回路９３ｂにより中間基準電圧ＶＲＴ１が与えられる。
【０１８９】
このようにして、サブＡ／Ｄコンバータ９ａにおいて、フルスケールレンジが切り替えられる。
【０１９０】
なお、各コンパレータ９０にスイッチＳ２１を設けなくてもよいが、コンパレータ９０の回路構成の対称性を確保するためには、スイッチＳ２１を設けることが好ましい。
【０１９１】
図１６は図３のアナログ−デジタル変換回路１における２段目の回路４内のサブＡ／Ｄコンバータ９ｂの回路図である。図１６のサブＡ／Ｄコンバータ９ｂは全並列比較（フラッシュ）方式サブＡ／Ｄコンバータである。
【０１９２】
サブＡ／Ｄコンバータ９ｂは、基準電圧を発生する基準電圧発生回路９４，９５および複数個のコンパレータ９０から構成される。基準電圧発生回路９４，９５の各々は、抵抗Ｒ２、２ｎ個の抵抗Ｒおよび抵抗Ｒ３からなる。抵抗Ｒ２，Ｒ３はそれぞれ抵抗Ｒのｎ倍の抵抗値を有する。抵抗Ｒ２、２ｎ個の抵抗Ｒおよび抵抗Ｒ３は、高電位側基準電圧ＶＲＴ２を受けるノードＮ９７と低電位側基準電圧ＶＲＢ２を受けるノードＮ９８との間に接続されている。抵抗Ｒ２の両端にはスイッチＳ２８が接続され、抵抗Ｒ３の両端にはスイッチＳ２９が接続されている。
【０１９３】
基準電圧発生回路９４の抵抗Ｒ間の接続点にそれぞれ異なる基準電圧が生成される。同様に、基準電圧発生回路９５の抵抗Ｒ間の接続点にそれぞれ異なる基準電圧が生成される。ここでは、基準電圧発生回路９４により得られる異なる基準電圧を正側基準電圧Ｖｒｅｆ（＋）と呼ぶ。基準電圧発生回路９５により得られる異なる基準電圧を負側基準電圧Ｖｒｅｆ（−）と呼ぶ。
【０１９４】
正側アナログ入力電圧Ｖｉｎ（＋）および正側基準電圧Ｖｒｅｆ（＋）がそれぞれスイッチＳ１５，Ｓ１６を介して各コンパレータ９０のコンデンサＣ１に与えられる。また、負側アナログ入力電圧Ｖｉｎ（−）および負側基準電圧Ｖｒｅｆ（−）がそれぞれスイッチＳ１７，Ｓ１８を介して各コンパレータ９０のコンデンサＣ２に与えられる。図１６のコンパレータ９０の構成および動作は、図１３のコンパレータ９０の構成および動作と同様である。
【０１９５】
ここで、高電位側基準電圧ＶＲＴ２と低電位側基準電圧ＶＲＢ２との差はＶＩＮp-p ／８に設定される。基準電圧発生回路９５，９６のスイッチＳ２８，Ｓ２９がオフの場合には、フルスケールレンジはＶＩＮp-p ／１６である。また、スイッチＳ２８，Ｓ２９をオンにすると、フルスケールレンジはＶＩＮp-p ／８となる。このようにして、サブＡ／Ｄコンバータ９ｂでは、フルスケールレンジを１倍と２倍とに切り替えることができる。
【０１９６】
図１７は図３のアナログ−デジタル変換回路１における２段目の回路４内のＤ／Ａコンバータ１０の回路図である。図１７のＤ／Ａコンバータ１０は容量アレイ方式Ｄ／Ａコンバータである。
【０１９７】
Ｄ／Ａコンバータ１０は、基準電圧を発生する基準電圧発生回路９６、アレイ状に接続されたそれぞれ複数個の正側のスイッチＳ５１，Ｓ５２、複数個の負側のスイッチＳ５３，Ｓ５４、複数個の正側コンデンサＣ５０、および複数個の負側コンデンサＣ５１から構成される。
【０１９８】
基準電圧発生回路９６は、抵抗Ｒ４、複数個の抵抗Ｒおよび抵抗Ｒ５からなる。抵抗Ｒ４，Ｒ５は、複数個の抵抗Ｒの合計の抵抗値の半分の抵抗値を有する。抵抗Ｒ４、複数個の抵抗Ｒおよび抵抗Ｒ５は、高電位側基準電圧ＶＲＴ３を受けるノードＮ１０１と低電位側基準電圧ＶＲＢ３を受けるノードＮ１０２との間に直列に接続されている。抵抗Ｒ４の両端にはスイッチＳ３０が接続され、抵抗Ｒ５の両端にはスイッチＳ３１が接続されている。
【０１９９】
コンデンサＣ５０，Ｃ５１はすべて同じ容量値を有する。コンデンサＣ５０の一方の端子（以下、出力端子と呼ぶ）Ｎ１１１からは差動正側出力電圧ＶＤＡ（＋）が生成され、コンデンサＣ５１の一方の端子（以下、出力端子という）Ｎ１１２からは差動負側出力電圧ＶＤＡ（−）が生成される。なお、各コンデンサＣ５０，Ｃ５１の他方の端子を入力端子と呼ぶ。
【０２００】
各スイッチＳ５１の一方の端子は抵抗Ｒ４と抵抗Ｒとの間のノードＮ１０３に接続され、他方の端子はコンデンサＣ５０の入力端子に接続されている。各スイッチＳ５２の一方の端子は抵抗Ｒ５と抵抗Ｒとの間のノードＮ１０４に接続され、他方の端子はコンデンサＣ５０の入力端子に接続されている。各スイッチＳ５３の一方の端子は抵抗Ｒ４と抵抗Ｒとの間のノードＮ１０３に接続され、他方の端子はコンデンサＣ５１の入力端子に接続されている。各スイッチＳ５４の一方の端子は抵抗Ｒ５と抵抗Ｒとの間のノードＮ１０４に接続され、他方の端子はコンデンサＣ５１の入力端子に接続されている。
【０２０１】
スイッチＳ５１，Ｓ５２，Ｓ５３，Ｓ５４は、図１６のサブＡ／Ｄコンバータ９ｂのコンパレータ９０の出力レベルに従ってオンオフ動作する。同じコンパレータ９０の出力信号を受ける４個のスイッチＳ５１，Ｓ５２，Ｓ５３，Ｓ５４が４連スイッチを構成する。例えば、１つのコンパレータ９０の出力がハイレベルの場合、４連スイッチのスイッチＳ５１，Ｓ５４がオンし、スイッチＳ５２，Ｓ５３がオフする。逆に、１つのコンパレータ９０の出力がローレベルの場合、４連スイッチのスイッチＳ５１，Ｓ５４がオフし、スイッチＳ５２，Ｓ５３がオンする。
【０２０２】
サブＡ／Ｄコンバータ９ｂの複数のコンパレータ９０の出力レベルに応じて複数のスイッチＳ５１，Ｓ５２，Ｓ５３，Ｓ５４がオンオフ動作し、出力端子Ｎ１１１，Ｎ１１２に差動正側出力電圧ＶＤＡ（＋）および差動負側出力電圧ＶＤＡ（−）が得られる。
【０２０３】
ここで、高電位側基準電圧ＶＲＴ３と低電位側基準電圧ＶＲＢ３との差はＶＩＮp-p ／４に設定される。基準電圧発生回路９６のスイッチＳ３０，Ｓ３１がオフの場合には、フルスケールレンジはＶＩＮp-p ／８である。スイッチＳ３０，Ｓ３１をオンにすると、フルスケールレンジはＶＩＮp-p ／４となる。このようにして、Ｄ／Ａコンバータ１０ｂでは、フルスケールレンジを１倍と２倍とに切り替えることができる。
【０２０４】
図１８は図３のアナログ−デジタル変換回路１における減算増幅回路１４ａの構成の第１の例を示す回路図である。
【０２０５】
図１８の減算増幅回路１４ａは、演算増幅器１３０、容量値切り替え回路１３１，１３２、コンデンサ１３３，１３４およびスイッチ１３５〜１３８を含む。スイッチは、例えばＭＯＳ（金属酸化物半導体）トランジスタにより構成される。
【０２０６】
演算増幅器１３０の反転入力端子と反転出力端子との間にフィードバック容量として容量値切り替え回路１３１が接続され、非反転入力端子と非反転出力端子との間にフィードバック容量として容量値切り替え回路１３２が接続されている。また、演算増幅器１３０の反転入力端子に入力容量としてコンデンサ１３３が接続され、非反転入力端子に入力容量としてコンデンサ１３４が接続されている。
【０２０７】
図３の演算増幅回路１１から出力される正側アナログ出力電圧Ｖｏ（＋）およびＤ／Ａコンバータ１０ｂから出力される差動正側出力電圧ＶＤＡ（＋）がそれぞれスイッチ１３５，１３６を介してコンデンサ１３３に与えられる。また、演算増幅回路１１から出力される負側アナログ出力電圧Ｖｏ（−）およびＤ／Ａコンバータ１０ｂから出力される差動正側出力電圧ＶＤＡ（−）がそれぞれスイッチ１３７，１３８を介してコンデンサ１３４に与えられる。演算増幅器１３０の反転入力端子、反転出力端子、非反転入力端子および非反転出力端子は、それぞれスイッチ１３９，１４０，１４１，１４２を介して接地されている。
【０２０８】
図１８の減算増幅回路１４ａの動作は、図４の演算増幅回路１１ａの動作と同様である。演算増幅器１３０の反転出力端子および非反転出力端子からは次段の回路４へ与えられる正側アナログ入力電圧Ｖｉｎ（＋）および負側アナログ入力電圧Ｖｉｎ（−）が得られる。
【０２０９】
ここで、容量値切り替え回路１３１，１３２の容量値を切り替えることにより、減算増幅回路１４ａの利得を切り替えることができる。
【０２１０】
図１９は図３のアナログ−デジタル変換回路１における減算増幅回路１４ａの構成の第２の例を示す回路図である。
【０２１１】
図１９の減算増幅回路１４ａは、演算増幅器１３０、コンデンサ１３９，１４０、容量値切り替え回路１４１，１４２およびスイッチ１３５〜１４０を含む。
【０２１２】
演算増幅器１３０の反転入力端子と反転出力端子との間にフィードバック容量としてコンデンサ１３９が接続され、非反転入力端子と非反転出力端子との間にフィードバック容量としてコンデンサ１４０が接続されている。また、演算増幅器１３０の反転入力端子に入力容量として容量値切り替え回路１４１が接続され、非反転入力端子に入力容量として容量値切り替え回路１４２が接続されている。
【０２１３】
図３の演算増幅回路１１から出力される正側アナログ出力電圧Ｖｏ（＋）およびＤ／Ａコンバータ１０ｂから出力される差動正側出力電圧ＶＤＡ（＋）がそれぞれスイッチ１３５，１３６を介して容量値切り替え回路１４１に与えられる。また、演算増幅回路１１から出力される負側アナログ出力電圧Ｖｏ（−）およびＤ／Ａコンバータ１０ｂから出力される差動正側出力電圧ＶＤＡ（−）がそれぞれスイッチ１３７，１３８を介して容量値切り替え回路１４２に与えられる。演算増幅器１３０の反転入力端子、反転出力端子、非反転入力端子および非反転出力端子は、それぞれスイッチ１３９，１４０，１４１，１４２を介して接地されている。
【０２１４】
図１９の減算増幅回路１４ａの動作は、図５の演算増幅回路１１ａの動作と同様である。演算増幅器１３０の反転出力端子および非反転出力端子からは次段の回路４へ与えられる正側アナログ入力電圧Ｖｉｎ（＋）および負側アナログ入力電圧Ｖｉｎ（−）が得られる。
【０２１５】
ここで、容量値切り替え回路１４１，１４２の容量値を切り替えることにより、減算増幅回路１４ａの利得を切り替えることができる。
【０２１６】
上記の実施の形態のスイッチＳａ，Ｓ１ａ，Ｓ２ａ，Ｓ２４，Ｓ２５，Ｓ２６，Ｓ２８，Ｓ２９，Ｓ３０，Ｓ３１は、例えばＭＯＳ（金属酸化物半導体）電界効果トランジスタにより形成される。
【０２１７】
上記実施の形態では、切り替え手段の切り替え部としてスイッチＳａ，Ｓ１ａ，Ｓ２ａ，Ｓ２４，Ｓ２５，Ｓ２６，Ｓ２８，Ｓ２９，Ｓ３０，Ｓ３１を用いている。この場合には、製造時または使用時にスイッチＳａ，Ｓ１ａ，Ｓ２ａ，Ｓ２４，Ｓ２５，Ｓ２６，Ｓ２８，Ｓ２９，Ｓ３０，Ｓ３１をオンまたはオフに切り替えることができる。切り替え手段の切り替え部はスイッチに限定されない。例えば、切り替え部としてレーザにより溶断可能なヒューズを用いてもよく、切り替え部として最上層金属のパターニング用マスク切り替え部を用いてもよい。
【０２１８】
図２０は切り替え部の他の例を示す回路図である。図２０の例では、図６の演算増幅回路１１ａのスイッチＳａの代わりにヒューズＦａを用いている。ヒューズＦａは、例えばポリシリコンからなり、レーザにより溶断可能である。製造時に、ヒューズＦａをレーザを用いて溶断するか否かにより演算増幅回路１１ａの利得を切り替えることができる。
【０２１９】
図２１および図２２は切り替え部のさらに他の例を示す図であり、上部に平面図を示し、下部に断面図を示す。
【０２２０】
容量形成部Ｃ５００において、下層金属ＬＭ１，ＬＭ２によりコンデンサの電極５０１，５０２が形成されている。また、下層金属ＬＭ１により電極５０７，５０８が形成されている。さらに、最上層金属ＵＭにより、所定間隔で電極５１２，５１３が形成されかつ所定間隔で電極５１４，５１５が形成されている。電極５０１はスルーホール５０３内の金属を介して電極５１２に接続され、電極５０２はスルーホール５０４内の金属を介して電極５１４に接続されている。また、電極５０７はスルーホール５０５内の金属を介して電極５１２に接続され、電極５０８はスルーホール５０６内の金属を介して電極５１５に接続されている。
【０２２１】
例えば、５０７は図６の演算増幅器１１０の反転入力端子に接続され、電極５０８は図６の演算増幅器１１０の反転出力端子に接続される。
【０２２２】
電極５０１，５０２により容量形成部Ｃ５００が形成され、電極５１２，５１３間および電極５１４，５１５間によりマスク切り替え部ＭＳＷがそれぞれ形成される。容量形成ブロックＣ５００は、例えば図６のコンデンサＣａに相当する。
【０２２３】
製造時に、マスク切り替え部ＭＳＷ上に配置するマスクのパターンを変更することにより、電極５１２，５１３間および電極５１４，５１５間を接続状態および遮断状態に切り替えることができる。
【０２２４】
図２１に示すように、電極５１２，５１３間および電極５１４，５１５間に最上層金属ＵＭにより金属層５１０，５１１が形成されるようなマスクを用いることにより、電極５１２，５１３間および電極５１４，５１５間を接続することができる。
【０２２５】
図２２に示すように、電極５１２，５１３間および電極５１４，５１５間に最上層金属ＵＭにより金属層が形成されないようなマスクを用いることにより、電極５１２，５１３間および電極５１４，５１５間を遮断することができる。
【０２２６】
図２１および図２２の例では、容量形成部Ｃ５００の両方の端子にマスク切り替え部をそれぞれ設けることにより、容量形成部Ｃ５００を演算増幅器から完全に切り離すことができる。
【０２２７】
なお、本発明は、上記実施の形態に限定されず、アナログ−デジタル変換回路の任意の段の回路において、切り替え可能な利得を有する演算増幅回路、切り替え可能な利得を有する減算増幅回路、切り替え可能なフルスケールレンジを有するサブＡ／Ｄコンバータおよび切り替え可能なフルスケールレンジを有するＤ／Ａコンバータのうち少なくとも１つを用いてもよい。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態におけるパイプライン型アナログ−デジタル変換回路の構成を示すブロック図である。
【図２】図１のアナログ−デジタル変換回路をそれぞれ差動ダブルエンド入力方式およびシングルエンド入力方式に切り替える場合の設定を示す図である。
【図３】本発明の第２の実施の形態におけるパイプライン型アナログ−デジタル変換回路の構成を示すブロック図である。
【図４】図１のアナログ−デジタル変換回路における演算増幅回路の構成の第１の例を示す回路図である。
【図５】図１のアナログ−デジタル変換回路における演算増幅回路の構成の第２の例を示す回路図である。
【図６】演算増幅回路の具体的な回路構成の第１の例を示す回路図である。
【図７】演算増幅回路の具体的な回路構成の第２の例を示す回路図である。
【図８】演算増幅回路の具体的な回路構成の第３の例を示す回路図である。
【図９】演算増幅回路の具体的な回路構成の第４の例を示す回路図である。
【図１０】演算増幅回路の具体的な回路構成の第５の例を示す回路図である。
【図１１】演算増幅回路の具体的な回路構成の第６の例を示す回路図である。
【図１２】図１のアナログ−デジタル変換回路におけるサブＡ／Ｄコンバータの構成の第１の例を示す回路図である。
【図１３】図１２のサブＡ／Ｄコンバータに用いられるコンパレータの構成を示す回路図である。
【図１４】図１のアナログ−デジタル変換回路におけるサブＡ／Ｄコンバータの構成の第２の例を示す回路図である。
【図１５】図１４のサブＡ／Ｄコンバータに用いられるコンパレータの構成を示す回路図である。
【図１６】図３のアナログ−デジタル変換回路における２段目の回路内のサブＡ／Ｄコンバータの回路図である。
【図１７】図３のアナログ−デジタル変換回路における２段目の回路内のＤ／Ａコンバータの回路図である。
【図１８】図３のアナログ−デジタル変換回路における減算増幅回路の構成の第１の例を示す回路図である。
【図１９】図３のアナログ−デジタル変換回路における減算増幅回路の構成の第２の例を示す回路図である。
【図２０】切り替え手段の切り替え部の他の例を示す回路図である。
【図２１】切り替え手段の切り替え部のさらに他の例を示す平面図および断面図である。
【図２２】切り替え手段の切り替え部のさらに他の例を示す平面図および断面図である。
【図２３】従来のアナログ−デジタル変換回路を示すブロック図である。
【図２４】図２３のアナログ−デジタル変換回路の減算増幅回路の構成を示す回路図およびその減算増幅回路の動作を説明するための図である。
【図２５】図２３のアナログ−デジタル変換回路において用いられるサブＡ／Ｄコンバータの構成を示す図である。
【図２６】差動ダブルエンド入力およびシングルエンド入力におけるアナログ−デジタル変換を説明するための図である。
【符号の説明】
１ アナログ−デジタル変換回路
３〜６ １段目〜４段目の回路
９，９ａ，９ｂ サブＡ／Ｄコンバータ
１０，１０ｂ Ｄ／Ａコンバータ
１１，１３，１３ａ 演算増幅回路
１２ 減算回路
１４，１４ａ 減算増幅回路
ＶＲＴ，ＶＲＴ２，ＶＲＴ３ 高電位側基準電圧
ＶＲＢ，ＶＲＢ２，ＶＲＢ３ 低電位側基準電圧
ＶＲＴ１ 中間基準電圧
Ｓａ，Ｓ１ａ，Ｓ１ｂ，Ｓ２４，Ｓ２５，Ｓ２６，Ｓ２６，Ｓ２８，Ｓ２９，Ｓ３０，Ｓ３１ スイッチ
Claims (15)
- 複数段の回路からなる多段パイプライン構成を有し、
最終段の回路を除く各段の回路は、
入力されたアナログ信号をデジタル信号に変換するアナログ−デジタル変換器と、
前記アナログ−デジタル変換器から出力されるデジタル信号をアナログ信号に変換するデジタル−アナログ変換器と、
入力されるアナログ信号と前記デジタル−アナログ変換器から出力されるアナログ信号との差分を増幅する第１の演算増幅回路とを備え、
最終段の回路は、入力されたアナログ信号をデジタル信号に変換するアナログ−デジタル変換器を含み、
最終段の回路を除く少なくとも１段の回路が、フルスケールレンジを複数段に切り替える切り替え手段を有するアナログ−デジタル変換器、フルスケールレンジを複数段に切り替える切り替え手段を有するデジタル−アナログ変換器および利得を複数段に切り替える切り替え手段を有する第１の演算増幅回路のうち少なくとも１つを含み、および／または最終段の回路がフルスケールレンジを複数段に切り替える切り替え手段を有するアナログ−デジタル変換器を含むことを特徴とするアナログ−デジタル変換回路。 - 最終段の回路を除く各段の回路は、入力されたアナログ信号を増幅して前記第１の演算増幅回路に与える第２の演算増幅回路をさらに含み、
最終段の回路を除く少なくとも１段の回路の前記第２の演算増幅回路は、利得を複数段に切り替える切り替え手段を有することを特徴とする請求項１記載のアナログ−デジタル変換回路。 - 最終段の回路を除く少なくとも１段の回路の前記第１の演算増幅回路は、利得を複数段に切り替える切り替え手段を有することを特徴とする請求項１または２記載のアナログ−デジタル変換回路。
- 少なくとも１段の回路の前記アナログ−デジタル変換器は、フルスケールレンジを複数段に切り替える切り替え手段を有することを特徴とする請求項１〜３のいずれかに記載のアナログ−デジタル変換回路。
- 最終段の回路を除く少なくとも１段の回路の前記デジタル−アナログ変換器は、フルスケールレンジを複数段に切り替える切り替え手段を有することを特徴とする請求項１〜４のいずれかに記載のアナログ−デジタル変換回路。
- 前記少なくとも１段の回路の前記第２の演算増幅回路は、入力容量、帰還容量および演算増幅器を有し、入力されたアナログ信号を前記入力容量の値および前記帰還容量の値により定まる利得で増幅し、
前記切り替え手段は、前記入力容量の値および前記帰還容量の値の少なくとも一方を可変に設定する可変部を含むことを特徴とする請求項２記載のアナログ−デジタル変換回路。 - 前記可変部は、前記入力容量または前記帰還容量の一部を切り離された状態または短絡された状態に切り替える切り替え部を含むことを特徴とする請求項６記載のアナログ−デジタル変換回路。
- 前記少なくとも１段の回路の前記第１の演算増幅回路は、入力容量、帰還容量および演算増幅器を有し、入力されたアナログ信号を前記入力容量の値および前記帰還容量の値により定まる利得で増幅し、
前記切り替え手段は、前記入力容量の値および前記帰還容量の値の少なくとも一方を可変に設定する可変部を含むことを特徴とする請求項３記載のアナログ−デジタル変換回路。 - 前記可変部は、前記入力容量または前記帰還容量の一部を切り離された状態または短絡された状態に切り替える切り替え部を含むことを特徴とする請求項８記載のアナログ−デジタル変換回路。
- 前記帰還容量は、前記演算増幅器の入力端子と出力端子との間に並列または直列に設けられた第１および第２の容量を含み、
前記切り替え部は、前記第２の容量に直列または並列に接続されたことを特徴とする請求項９記載のアナログ−デジタル変換回路。 - 前記切り替え部は、前記演算増幅器の出力端子に接続されたことを特徴とする請求項１０記載のアナログ−デジタル変換回路。
- 前記入力容量は、前記演算増幅器の入力端子に並列または直列に設けられた第１および第２の容量を含み、
前記切り替え部は、前記第２の容量に直列または並列に接続されたことを特徴とする請求項９記載のアナログ−デジタル変換回路。 - 前記切り替え部前は、前記第２の容量の入力側に接続されたことを特徴とする請求項１２記載のアナログ−デジタル変換回路。
- 少なくとも１段の回路の前記アナログ−デジタル変換器は、複数の基準電圧を発生する基準電圧発生回路と、前記基準電圧発生回路により発生された複数の基準電圧を入力されたアナログ信号と比較する複数の比較器とを含み、
前記切り替え手段は、前記基準電圧発生回路により発生される複数の基準電圧を可変に設定する可変部を含むことを特徴とする請求項４記載のアナログ−デジタル変換回路。 - 最終段の回路を除く少なくとも１段の回路の前記デジタル−アナログ変換器は、基準電圧を発生する基準電圧発生回路と、共通の端子に接続される複数の容量と、前記基準電圧発生回路と前記複数の容量との間に接続され、入力されるデジタル信号に応じて前記基準電圧発生回路により発生された基準電圧を前記複数の容量にそれぞれ与える複数のスイッチとを含み、
前記切り替え手段は、前記基準電圧発生回路により発生される基準電圧を可変に設定する可変部を含むことを特徴とする請求項５記載のアナログ−デジタル変換回路。
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