JP2006222834A - デジタル画像信号伝送システム - Google Patents

Abstract

【課題】 接続線数を増加させることなく、異なる周波数を必要とする複数のデジタル画像データ送信部を交換可能なデジタル画像信号伝送システムを実現する。
【解決手段】 画像送信部は、起動時に一定の期間、第一のクロック手段に同期して、第二のクロック手段の周波数を伝達するためのデータを送信する。
画像受信部は、画像送信部の起動時に、第三のクロック手段を第一のクロック手段と同じ周波数で発信するよう切り替え、第二のクロック手段の周波数を伝達するためのデータを受信した後、第三のクロック手段を第二のクロック手段と同じ周波数で発信するよう切り替えて画像データの受信を行う。
【選択図】 図１

Description

本発明は、カメラヘッド部と本体部が分離し交換可能な構造を持つデジタルカメラなどに於いて、デジタル画像信号を伝送する為のシステムに関するものである。

デジタル画像信号を伝送する手段の例として、特開２０００−３３３０８１で開示されている様に、デジタル画像データをシリアル化した後、ＬＶＤＳ(Ｌｏｗ Ｖｏｌｔａｇｅ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌｌｉｎｇ)信号伝送方式を用いて伝送する方式がある。
特開２０００−３３３０８１号公報

しかしながら、上記従来例では、カメラヘッド側と本体側で同じ周波数のクロックを使用する必要があり、カメラヘッド部と本体部が分離し交換可能な構造を持つデジタルカメラなどに用いようとした場合、異なる周波数を必要とする複数のカメラヘッド部を交換可能とする為には、カメラヘッド部側のクロックを本体部に供給するか、あらかじめ別の通信路で必要クロックを通知する等の手段が必要となり、接続線数が増加してしまうという問題点がある。

本発明は上記技術的課題に鑑みてなされたもので、その目的は、接続線数を増加させることなく、異なる周波数を必要とする複数のデジタル画像データ送信部を交換可能なデジタル画像信号伝送システムを提供することである。

上記目的を達成するために、本発明の請求項１に記載のデジタル画像信号伝送システムは、デジタル画像データをシリアルデータ形式で送信する画像送信部と、シリアル形式のデジタル画像データを受信する画像受信部とに分離可能なデジタル画像信号伝送システムに於いて、前記画像送信部は、デジタル画像送信の基準となる第一のクロック手段と、第一のクロック手段の周波数を伝達するためのデータ送信に用いる第二のクロック手段と、第一または第二のクロック手段に同期してパラレルデータをシリアルデータに変換して送信するパラレル／シリアル変換送信手段を持ち、起動時に一定の期間、第一のクロック手段に同期して、第二のクロック手段の周波数を伝達するためのデータを送信し、前記画像受信部は、周波数可変なＰＬＬ回路からなる第三のクロック手段と、第二のクロック手段に同期してシリアルデータをパラレルデータに変換して受信するシリアル／パラレル変換受信手段を持ち、前記画像送信部の起動時に、第三のクロック手段を第一のクロック手段と同じ周波数で発信するよう切り替え、第二のクロック手段の周波数を伝達するためのデータを受信した後、第三のクロック手段を第二のクロック手段と同じ周波数で発信するよう切り替えて画像データの受信を行うことを特徴とする。

請求項２に記載のデジタル画像信号伝送システムでは、デジタル画像データをシリアルデータ形式で送信する画像送信部と、シリアル形式のデジタル画像データを受信する画像受信部とに分離可能なデジタル画像信号伝送システムに於いて、前記画像送信部は、デジタル画像送信の基準となる第一のクロック手段と、第一のクロック手段に同期してパラレルデータをシリアルデータに変換して送信するパラレル／シリアル変換送信手段を持ち、起動時に一定の期間特定データの送信を繰り返し、前記画像受信部は、周波数可変なＰＬＬ回路からなる第二のクロック手段と、第二のクロック手段に同期してシリアルデータをパラレルデータに変換して受信するシリアル／パラレル変換受信手段を持ち、前記画像送信部の起動時に、第三のクロック手段を対応可能な周波数で順次変更しながら、前記特定データが正常に受信できるまでデータ受信を行った後、画像データの受信を行うことを特徴とする。

請求項３に記載のデジタル画像信号伝送システムでは、デジタル画像データをシリアルデータ形式で送信する画像送信部と、シリアル形式のデジタル画像データを受信する画像受信部とに分離可能なデジタル画像信号伝送システムに於いて、前記画像送信部は、デジタル画像送信の基準となる第一のクロック手段と、第一のクロック手段の周波数を伝達するためのデータ送信に用いる第二のクロック手段と、第一または第二のクロック手段に同期してパラレルな画像のデータ及び低速なシリアル信号からなる複数の信号線を高速なシリアルデータに変換して送信するパラレル／シリアル変換送信手段を持ち、起動時に一定の期間、第一のクロック手段に同期して、第二のクロック手段の周波数を伝達するためのデータを、低速なシリアル信号からパラレル／シリアル変換送信手段を経由して送信し、前記画像受信部は、周波数可変なＰＬＬ回路からなる第三のクロック手段と、第三のクロック手段に同期して高速なシリアルデータをパラレルな画像のデータ及び低速なシリアル信号に変換して受信するシリアル／パラレル変換受信手段を持ち、前記画像送信部の起動時に、第三のクロック手段を第一のクロック手段と同じ周波数で発信するよう切り替え、第三のクロック手段の周波数を伝達するためのデータを低速なシリアル信号として受信した後、第三のクロック手段を第二のクロック手段と同じ周波数で発信するよう切り替えて画像データの受信を行うことを特徴とする。

以上説明したように本発明によれば、接続線数を増加させることなく、異なる周波数を必要とする複数のデジタル画像データ送信部を交換可能なデジタル画像信号伝送システムが実現可能である。

以下、添付図面を参照して本発明の好適な実施の形態を詳細に説明する。

［実施の形態１］
図１は、本発明の第１の実施形態に係るデジタル画像信号伝送システムの概略構成を示すブロック図である。

図１において１０はカメラ部、２０は本体部で、コネクタ１５０、２６０間を有線で接続される形態となっている。

カメラ部１０は、制御回路１２０によって制御される。

レンズ群１００から入力された画像は、ＣＣＤ１０１で電気信号に変換され、１１０でＣＤＳにより相関二重サンプリングによるノイズ除去処理後、ＡＤＣでアナログ信号からデジタル信号に変換される。

ＴＧ１１１は、ＣＣＤ基準クロック及び、ＣＣＤ１０１、ＣＤＳ／ＡＤＣ１１０の処理タイミングを制御する信号を発生するタイミングジェネレーターである。

１４０は、パラレル／シリアル変換回路で、セレクタ１３１から供給されるクロック信号と同期してセレクタ１３０からのパラレルデータ及び制御回路から出力されるＶＤ／ＨＤ(垂直／水平同期)信号をシリアル変換し、ＬＶＤＳドライバ回路１４１によって低電圧差動信号としてコネクタ１５０から出力される。

セレクタ１０３、１３１は、制御回路１２０によって制御され、通常の画像信号取込み時には、セレクタ１３０はＣＤＳ／ＡＤＣ１１０からの画像信号を出力し、セレクタ１３１はＴＧ１１１からのＣＣＤ基準クロックを出力する。また、カメラ部１０が本体部２０に接続され、カメラ部１０の電源が投入された直後の一定期間には、セレクタ１３０は制御回路１２０から送られる固定のデータ（通常画像出力時のクロック周波数を本体部に通知するためのデータ）を出力し、セレクタ１３１は、規定の周波数で発信するクロック１２１からのクロック信号を出力する。この規定の周波数は、着脱可能なカメラ部全てに共通の周波数である。

本体部２０は、ＣＰＵ２００によって制御される。

２１０は、当該機器をコントロールする制御プログラムやフォントデータを格納する、フラッシュメモリやマスクＲＯＭ等からなるプログラムメモリである。２１１は、ＣＰＵ２００のワークエリアとして使用される、ＳＲＡＭやＳＤＲＡＭ等からなるワークメモリである。２1２は、専用コネクタで接続される、ストレージ手段であるところのＣＦカードである。

２２０は、ＣＰＵ２００からの画像信号を表示するＬＣＤ表示ディスプレイである。

カメラ部１０から低電圧差動信号として出力されたデータは、コネクタ２６０を介してＬＶＤＳレシーバ回路２５２によって通常のシリアル信号に変換された後、シリアル／パラレル変換回路２５０によってデータ、ＶＤ、ＨＤ信号にデコードされる。また、シリアル信号に埋め込まれる形で伝送されてきた同期クロックは、クロックリカバリー回路２５１によって再生される。この時、周波数可変はＰＬＬ回路２３０からのクロックがリファレンスとして使われる。このリファレンスクロックは、カメラ側のパラレル／シリアル変換回路で使われているクロックと同じ周波数になるよう制御されなくてはならない。

２４０はデジタル画像処理回路で、クロックリカバリー回路２５１からのクロックに同期し、シリアル／パラレル変換回路２５０からのＣＣＤデータ、ＶＤ、ＨＤ、に対してデジタル画像処理を行い、ＣＰＵ２００に送る。

図２及び図３は、本実施形態に於いてカメラ部１０が本体部２０に接続された時の処理を示すフローチャート図である。

図２はカメラ部１０の電源オン時の処理を示すフローチャート図である。

ステップＳ２００では、セレクタ１３１を制御し、クロック１２１からのクロックを選択して出力させる。ステップＳ２１０では、セレクタ１３０を制御し、通常画像出力時のクロック周波数を本体部に通知するための固定データを出力し、ステップＳ２２０で一定の時間が経過するのを待つ。

一定の時間経過後、ステップＳ２３０でセレクタ１３１を制御し、ＴＧ１１１からのＣＣＤ基準クロックの出力を選択し、ステップＳ２４０でセレクタ１３０の出力をＣＣＤからの通常画像出力とし、ＣＣＤ画像を出力させる。

図３はカメラ部１０が本体部２０に接続されたときの本体部２０の処理を示すフローチャート図である。

ステップＳ３００では、ＰＬＬ２３０のクロック出力が、規定のシステムクロック周波数となるよう設定する。これは、カメラ部１０のクロック１２１と同じ周波数とする。

ステップＳ３１０で、クロックリカバリー回路２５１によってクロックの同期が確立するまでの時間待ちを行った後、ステップＳ３２０でクロック通知データをシリアル／パラレル変換回路２５０のデータ出力から、デジタル画像処理回路２４０を通じてＣＰＵ２００に取り込む。

ステップＳ３３０ではステップＳ３２０で取り込んだクロック周波数をチェックし、対応できない周波数だった場合にはステップＳ３４０でエラー処理を行う。

ステップＳ３５０では、ＰＬＬ２３０のクロック出力を、ステップＳ３２０で取り込んだ周波数となるよう設定すし、ステップＳ３６０でクロックリカバリー回路２５１の同期待ち後、ステップＳ３７０で、デジタル画像処理回路２４０によってＣＣＤ画像の取り込み処理を行う。

［実施の形態２］
本実施形態は、第１の実施形態のカメラ部１０に於ける、クロックセレクタ１３１及びクロック１２１を省略した例である。

図４は、本発明の第２の実施形態に係るデジタル画像信号伝送システムの概略構成を示すブロック図である。

図４のブロック図では、第１の実施形態の図１から、セレクタ１３１及びクロック１２１が削除され、ＴＧ１１１からのＣＣＤ基準クロックが直接パラレル／シリアル変換回路１４０に入力されている。

図５はカメラ部１０の電源オン時の処理を示すフローチャート図である。

ステップＳ５００では、セレクタ１３０を制御し固定のデータを出力し続け、ステップＳ５１０で一定の時間が経過するのを待ち、ステップＳ５２０でセレクタ１３０の出力をＣＣＤからの通常画像出力とし、ＣＣＤ画像を出力させる。

図６はカメラ部１０が本体部２０に接続されたときの本体部２０の処理を示すフローチャート図である。

ステップＳ６００では、対応可能なＣＣＤクロック周波数の一つにＰＬＬ２３０を設定し、ステップＳ６１０で一定時間クロックリカバリー回路２５１の同期待ち後、ステップＳ６２０で同期が確立したかどうかチェックし、同期が確立していれば、ステップＳ６４０で、デジタル画像処理回路２４０によってＣＣＤ画像の取り込み処理を行う。

同期が確立しなかった場合は、ステップＳ６３０で、対応可能な全ＣＣＤクロックのチェックが終わったかどうか判定し、まだ残っている場合はステップＳ６００へ戻る。

対応可能な全ＣＣＤクロックのチェックが終わって、同期が確立する周波数が無かった場合は、ステップＳ６５０でエラー処理を行う。

［実施の形態３］
本実施形態は、第１の実施形態のカメラ部１０に於ける、クロックセレクタ１３０を省略した例である。

図７は、本発明の第３の実施形態に係るデジタル画像信号伝送システムの概略構成を示すブロック図である。

図７のブロック図では、第１の実施形態の図１から、セレクタ１３０が削除され、ＣＤＳ／ＡＤＣ１１０からのＣＣＤデータは直接パラレル／シリアル変換回路１４０に入力されている。

また、制御回路１２０から同期シリアルの通信線がパラレル／シリアル変換回路１４０に入力され、シリアル／パラレル変換回路２５０の出力となる同期シリアル通信線がＣＰＵ２００に入力されている。この同期シリアルで使われるクロックは、クロック１２１の周波数よりも遅い周波数が使用される。

第１の実施形態に於いて、通常画像出力時のクロック周波数を本体部に通知するためのデータは、セレクタ１３０を経由してＣＣＤデータと切り替えで送信されていたが、本実施形態では、前記の同期シリアル信号線を用いて送信される。

本実施形態での処理を示すフローチャート図は、第１の実施形態の図２、図３と同等なので図示しない。図２のステップＳ２１０での固定データ出力及び図３のステップＳ３２０でのデータ読み込みが、本実施例では同期シリアル信号線経由となる。

本発明の実施の形態１に係るデジタル画像信号伝送システムの構成を示すブロック図である。 本実施の形態１に係るカメラ部が電源オンされた時の処理を示すフローチャート図である。 本実施の形態１に係るカメラ部セット時の本体部に於ける処理を示すフローチャート図である。 本発明の実施の形態２に係るデジタル画像信号伝送システムの構成を示すブロック図である。 本実施の形態２に係るカメラ部が電源オンされた時の処理を示すフローチャート図である。 本実施の形態２に係るカメラ部セット時の本体部に於ける処理を示すフローチャート図である。 本発明の実施の形態３に係るデジタル画像信号伝送システムの構成を示すブロック図である。

符号の説明

１０ カメラ部
２０ 本体部
１２０ カメラ部制御回路
１３０ 出力データセレクタ
１３１ クロックセレクタ
１４０ パラレル／シリアル変換部
２００ 本体部ＣＰＵ
２４０ デジタル画像処理部
２５０ シリアル／パラレル変換部
２５１ クロックリカバリー回路

Claims (3)

1. デジタル画像データをシリアルデータ形式で送信する画像送信部と、シリアル形式のデジタル画像データを受信する画像受信部とに分離可能なデジタル画像信号伝送システムに於いて、
   前記画像送信部は、デジタル画像送信の基準となる第一のクロック手段と、第一のクロック手段の周波数を伝達するためのデータ送信に用いる第二のクロック手段と、第一または第二のクロック手段に同期してパラレルデータをシリアルデータに変換して送信するパラレル／シリアル変換送信手段を持ち、起動時に一定の期間、第一のクロック手段に同期して、第二のクロック手段の周波数を伝達するためのデータを送信し、
   前記画像受信部は、周波数可変なＰＬＬ回路からなる第三のクロック手段と、第二のクロック手段に同期してシリアルデータをパラレルデータに変換して受信するシリアル／パラレル変換受信手段を持ち、前記画像送信部の起動時に、第三のクロック手段を第一のクロック手段と同じ周波数で発信するよう切り替え、第二のクロック手段の周波数を伝達するためのデータを受信した後、第三のクロック手段を第二のクロック手段と同じ周波数で発信するよう切り替えて画像データの受信を行うことを特徴とするデジタル画像信号伝送システム。
2. デジタル画像データをシリアルデータ形式で送信する画像送信部と、シリアル形式のデジタル画像データを受信する画像受信部とに分離可能なデジタル画像信号伝送システムに於いて、
   前記画像送信部は、デジタル画像送信の基準となる第一のクロック手段と、第一のクロック手段に同期してパラレルデータをシリアルデータに変換して送信するパラレル／シリアル変換送信手段を持ち、起動時に一定の期間特定データの送信を繰り返し、
   前記画像受信部は、周波数可変なＰＬＬ回路からなる第二のクロック手段と、第二のクロック手段に同期してシリアルデータをパラレルデータに変換して受信するシリアル／パラレル変換受信手段を持ち、前記画像送信部の起動時に、第三のクロック手段を対応可能な周波数で順次変更しながら、前記特定データが正常に受信できるまでデータ受信を行った後、画像データの受信を行うことを特徴とするデジタル画像信号伝送システム。
3. デジタル画像データをシリアルデータ形式で送信する画像送信部と、シリアル形式のデジタル画像データを受信する画像受信部とに分離可能なデジタル画像信号伝送システムに於いて、
   前記画像送信部は、デジタル画像送信の基準となる第一のクロック手段と、第一のクロック手段の周波数を伝達するためのデータ送信に用いる第二のクロック手段と、第一または第二のクロック手段に同期してパラレルな画像のデータ及び低速なシリアル信号からなる複数の信号線を高速なシリアルデータに変換して送信するパラレル／シリアル変換送信手段を持ち、
   起動時に一定の期間、第一のクロック手段に同期して、第二のクロック手段の周波数を伝達するためのデータを、低速なシリアル信号からパラレル／シリアル変換送信手段を経由して送信し、
   前記画像受信部は、周波数可変なＰＬＬ回路からなる第三のクロック手段と、第三のクロック手段に同期して高速なシリアルデータをパラレルな画像のデータ及び低速なシリアル信号に変換して受信するシリアル／パラレル変換受信手段を持ち、前記画像送信部の起動時に、第三のクロック手段を第一のクロック手段と同じ周波数で発信するよう切り替え、第三のクロック手段の周波数を伝達するためのデータを低速なシリアル信号として受信した後、第三のクロック手段を第二のクロック手段と同じ周波数で発信するよう切り替えて画像データの受信を行うことを特徴とするデジタル画像信号伝送システム。

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