JP2009017371A - 撮像装置及びその制御方法 - Google Patents

Abstract

【課題】撮像素子及び信号発生手段間の端子数の削減、伝送特性の向上、信号発生手段からの放射ノイズの低減等を可能とした撮像装置及びその制御方法を提供する。
【解決手段】デジタルカメラは、撮像素子１０１、タイミング信号発生回路１０４を備える。撮像素子１０１のＬＶＤＳレシーバ１０１１、Ｓ／Ｐ変換ブロック１０１２、撮像ブロック１０１３を同一の半導体チップ上に形成する。タイミング信号発生回路１０４のタイミングジェネレータ部１０４１、Ｐ／Ｓ変換ブロック１０４２、ＬＶＤＳドライバ１０４３、ＰＬＬ部１０４４を同一の半導体チップ上に形成する。タイミング信号発生回路１０４は、複数の制御信号のうち動作周波数が高速な制御信号よりも更に高速な周波数のクロックを生成し、クロックにより複数の制御信号を多重化しシリアル化し、低電圧差動伝送方式で撮像素子１０１に転送する。撮像素子１０１は、多重化信号を受信し、元の制御信号に復号化する。
【選択図】図６

Description

本発明は、被写体の撮像に伴い画像信号を出力する撮像素子と該撮像素子を駆動するタイミング信号発生回路を備える撮像装置及びその制御方法に関する。

従来、デジタルカメラやデジタルビデオカメラ等の撮像装置に搭載する撮像素子としては、ＣＣＤ型撮像素子（ＣＣＤイメージセンサ）やＣＭＯＳ型撮像素子（ＣＭＯＳイメージセンサ）を用いるのが一般的である。撮像素子を搭載した撮像装置においては、撮像素子にタイミング信号（制御信号）を供給するタイミング信号発生回路が必須であり、その機能は重要である。上記ＣＣＤ型撮像素子に関しては、転送電極駆動回路の入力端子数を低減する方法が提案されている（例えば、特許文献１参照）。
特開２００２−６４７５３号公報

しかしながら、撮像装置に搭載される撮像素子において、一般的にＣＭＯＳ型撮像素子の場合、制御用端子の本数（端子数）がＣＣＤ型撮像素子に比べて多く必要となるため、撮像素子パッケージが非常に大きくなる。撮像素子パッケージの外形は、撮像素子そのもののチップ面積よりも端子数により支配される。最悪の場合は、撮像素子のチップ面積も端子数により支配される。

撮像素子側の端子数が増加すると、撮像素子とタイミング信号発生回路との間の配線数が多くなるため、撮像装置に対する部品の実装とレイアウトに支障が出るという問題がある。また、撮像素子側の端子数が多いということは、タイミング信号発生回路側の出力端子数も多くなる。その結果、それぞれの端子数に適応する多ピン対応のパッケージを用いる必要があるため、コストが上昇するという問題がある。

また、高速かつＣＭＯＳレベルで動作する撮像素子の制御信号が多数配線されると、周辺のアナログ信号（特に撮像素子の出力信号）や、回路（後段のアナログ処理回路、Ａ／Ｄ変換器等）に対するノイズの混入が大きな問題となる。逆に、タイミング信号発生回路の制御信号出力の駆動能力を下げると、規定速度で撮像素子を駆動できなくなる問題もある。そのため、撮像素子とタイミング信号発生回路は極力近くに配置するほかなく、上記同様に部品のレイアウトに制約が生じるという課題がある。

また、ＣＭＯＳ型撮像素子においては、タイミング信号発生回路自体を撮像素子と同一チップ上に形成するという方法も考えられる。しかし、タイミング信号発生回路は、撮像素子以外にもＡ／Ｄ変換器やＤＳＰ（Digital Signal Processor）等にもクロック信号を供給する必要がある。そのため、クロック信号による撮像素子に対するノイズの影響も懸念され、上記方法の実現は困難である。

本発明の目的は、撮像素子及び信号発生手段間の端子数の削減、伝送特性の向上、信号発生手段からの放射ノイズの低減等を可能とした撮像装置及びその制御方法を提供することにある。

上述の目的を達成するために、本発明の撮像装置は、撮像素子を駆動する複数の制御信号を発生する信号発生手段と、前記複数の制御信号のうち動作周波数が高速な制御信号よりも高速な周波数のクロックを生成する生成手段と、前記生成手段により生成されたクロックを用いて前記複数の制御信号を多重化しシリアル化する第１の変換手段と、前記第１の変換手段によりシリアル化された多重化信号を低電圧差動伝送方式で転送する転送手段と、前記転送手段により転送される多重化信号を受信する受信手段と、前記受信手段により受信した多重化信号を前記撮像素子を駆動する元の制御信号に復号化する第２の変換手段と、を備えることを特徴とする。

本発明によれば、信号発生手段から低電圧差動伝送方式で撮像素子に制御信号を転送するため、撮像素子及び信号発生手段間の端子数の削減と伝送特性の向上が可能となる。また、信号発生手段から放射されるノイズを低減することが可能となり、高画質な画像データを得ることが可能となる。また、撮像装置の基板に撮像素子と信号発生手段を実装する際のレイアウトの自由度の向上が可能となる。

以下、本発明の実施の形態を図面に基づいて説明する。

［第１の実施の形態］
図１は、本発明の第１の実施の形態に係る撮像装置としてのデジタルカメラの構成を示すブロック図である。

図１において、デジタルカメラは、撮像光学系（不図示）、撮像素子１０１、Ａ／Ｄ変換器１０２、画像処理用ＤＳＰ１０３、タイミング信号発生回路１０４、ＣＰＵ１０５、ＲＯＭ１０６、ＲＡＭ１０７、記録媒体１０８を備える。更に、デジタルカメラは、電源スイッチ１０９、シャッタスイッチＳＷ１・１１０、シャッタスイッチＳＷ２・１１１、モードダイアル１１２、ＩＳＯ感度設定スイッチ１１３、表示部（ＬＣＤ）１１４、測光制御部、測距制御部（不図示）を備える。

撮像素子１０１は、撮影に伴い撮像光学系（不図示）を介して結像された被写体の光学像を画像信号に光電変換し出力する。本実施の形態では、撮像素子１０１は、アナログの画像信号を出力するＣＭＯＳ型撮像素子（ＣＭＯＳイメージセンサ）として構成されている。Ａ／Ｄ変換器１０２は、撮像素子１０１から出力されるアナログの画像信号をデジタルの画像信号にＡ／Ｄ変換する。

画像処理用ＤＳＰ１０３は、Ａ／Ｄ変換器１０２から出力されるデジタルの画像信号（画像データ）に対し、ＲＯＭ１０６に記憶されているデータに応じてＲＡＭ１０７を使用して各種補正処理及び現像処理を行う。また、画像処理用ＤＳＰ１０３は、ＲＯＭ１０６、ＲＡＭ１０７を含む各種メモリの制御、記録媒体１０８に対する画像データの書き込み処理を行う。

タイミング信号発生回路１０４は、撮像素子１０１、Ａ／Ｄ変換器１０２、ＤＳＰ１０３にクロック信号と制御信号を供給するものであり、ＣＰＵ１０５により制御される。タイミング信号発生回路１０４と撮像素子１０１とは、低電圧差動伝送（ＬＶＤＳ）方式で接続されている。低電圧差動伝送方式によるタイミング信号発生回路及び撮像素子間の接続については図６により後述する。

ＣＰＵ１０５は、ＤＳＰ１０３とタイミング信号発生回路１０４の制御、測光・測距等のカメラ機能の制御を不図示の各部を用いて行う。また、ＣＰＵ１０５は、電源スイッチ１０９、シャッタスイッチＳＷ１・１１０、シャッタスイッチＳＷ２・１１１、モードダイアル１１２、ＩＳＯ感度設定スイッチ１１３が接続されており、それぞれの状態に応じた処理を実行する。また、ＣＰＵ１０５は、Ａ／Ｄ変換器１０２の動作設定等をシリアル通信ポートを介して設定する。また、ＣＰＵ１０５は、ＲＯＭ１０６に記憶された制御プログラムに基づき図２のフローチャートに示す処理を実行する。

ＲＯＭ１０６には、画像処理用の各種制御プログラムや各種補正データが記憶されている。ＲＡＭ１０７には、ＤＳＰ１０３で処理される画像データや補正データが一時的に記憶される。また、ＲＡＭ１０７は、ＲＯＭ１０６と比較し高速のアクセスが可能である。記録媒体１０８は、撮影された画像データを保存する例えばコンパクトフラッシュ（登録商標）カードから構成され、不図示のコネクタを介してデジタルカメラに対し着脱可能に装着される。

電源スイッチ１０９は、デジタルカメラの起動を指示する際に操作する。シャッタスイッチＳＷ１・１１０は、測光処理、測距処理等の開始を指示する際に操作する、シャッタスイッチＳＷ２・１１１は、不図示のミラー及びシャッタを駆動し、撮像素子１０１から読み出した信号をＡ／Ｄ変換器１０２とＤＳＰ１０３を介して記録媒体１０８に書き込む一連の撮像動作の開始を指示する際に操作する。

モードダイアル１１２は、デジタルカメラの各種動作モード（被写体の撮影を行う撮影モード、撮像した画像データを記録媒体１０８に記録する記録モード等）の中から使用する動作モードを設定する際に操作する。ＩＳＯ感度設定スイッチ１１３は、ＩＳＯ感度を設定する際に操作する。表示部（ＬＣＤ）１１４は、画像処理用ＤＳＰ１０３により処理された画像データに基づき画像を表示する。

次に、上記構成を有する本実施の形態のデジタルカメラの動作を図２乃至図７を参照しながら説明する。

図２は、デジタルカメラの測光・測距処理から記録処理までの流れを示すフローチャートである。

図２において、まず、ステップＳ２０１で、ＣＰＵ１０５は、デジタルカメラを起動するための電源ＳＷ１０９がＯＦＦ状態かＯＮ状態となったかを判定する。電源ＳＷ１０９がＯＦＦ状態の場合は、ステップＳ２０１の判定を繰り返す。電源ＳＷ１０９がＯＮ状態となった場合は、ステップＳ２０２に進む。

ステップＳ２０２で、ＣＰＵ１０５は、モードダイアル１１２が撮影モードに設定されているか否かを判別する。撮影モードに設定されている場合は、ステップＳ２０３に進む。その他の動作モードに設定されている場合は、ステップＳ２０４で、ＣＰＵ１０５は、選択されている動作モードに応じた処理を行い、ステップＳ２０１へ戻る。

撮影モードに設定されている場合、ステップＳ２０３で、ＣＰＵ１０５は、シャッタスイッチＳＷ１・１１０がＯＦＦ状態かＯＮ状態となったかを判定する。シャッタスイッチＳＷ１・１１０がＯＦＦ状態の場合は、ステップＳ２０３の判定を繰り返す。シャッタスイッチＳＷ１・１１０がＯＮ状態となった場合は、ステップＳ２０５に進む。ステップＳ２０５で、ＣＰＵ１０５は、測光制御部及び測距制御部（不図示）を用いて、絞り値及びシャッタ速度を決定する測光処理と、撮影レンズ焦点を被写体に合わせる測距処理を行う。

測光処理及び測距処理が終了すると、ステップＳ２０６で、ＣＰＵ１０５は、シャッタスイッチＳＷ２・１１１がＯＦＦ状態かＯＮ状態となったかを判定する。シャッタスイッチＳＷ２・１１１がＯＦＦ状態の場合は、ステップＳ２０６の判定を繰り返す。シャッタスイッチＳＷ２・１１１がＯＮ状態となった場合は、ステップＳ２０７で、ＣＰＵ１０５は、撮像光学系、撮像素子１０１等を用いて撮影処理を実行する。撮影処理の詳細については後述する。撮影処理が終了するとステップＳ２０８に進む。

ステップＳ２０８では、ＣＰＵ１０５は、撮像素子１０１により撮像した画像データに対しＤＳＰ１０３により現像処理を行う。続いてステップＳ２０９で、ＣＰＵ１０５は、現像処理が終了した画像データに対しＤＳＰ１０３により圧縮処理を行い、圧縮処理後の画像データをＲＡＭ１０７の空き領域に格納する。ステップＳ２１０では、ＣＰＵ１０５は、ＲＡＭ１０７に格納されている画像データを読み出し記録媒体１０８に記録する記録処理を実行する。画像データの記録処理終了後、ステップＳ２０１へ戻り次の撮影に備える。

次に、上記図２のステップＳ２０７の撮影処理に関連した撮像素子１０１の構成例と制御信号について詳細を説明する。

ＣＭＯＳ型撮像素子の場合、一般的にＣＣＤ型撮像素子よりも画素選択のための制御用端子の本数が多い傾向にある。更に、ＣＭＯＳ型撮像素子の特徴として、機能を集積化していくに伴い更に制御信号の数が増加する傾向にある。

図３は、撮像素子１０１の撮像ブロックの構成を示すブロック図である。

図３において、撮像素子１０１は、画素部（画素ブロック）２１、垂直走査回路ブロック２２、水平走査回路ブロック２３、出力アンプ２４、垂直出力線２５、水平出力線４１を備えている。画素部２１は、３×３の画素（９つの単位画素）を配置した例を示している。それぞれの単位画素３０の内部には、フォトダイオード３１、増幅ＭＯＳＦＥＴ３２、リセットスイッチ３３、行選択スイッチ３４、画素転送スイッチ３５が配設されている。尚、１つの単位画素３０内の上記各部の符号のみ図示し、他の単位画素内の各部の符号は図示を省略する。

フォトダイオード３１は、光を電気信号に変換する光電変換素子である。増幅ＭＯＳＦＥＴ３２は、フォトダイオード３１で発生した信号を増幅する。リセットスイッチ３３は、増幅ＭＯＳＦＥＴ３２の入力を所定電圧にリセットする。行選択スイッチ３４は、増幅ＭＯＳＦＥＴ３２のソース電極と垂直出力線２５との導通を制御する。画素転送スイッチ３５は、フォトダイオード３１と増幅ＭＯＳＦＥＴ３２のゲート電極との導通を制御する。

垂直出力線２５を駆動する電流源２６、クランプ容量Ｃ０３６、クランプスイッチ３７、転送スイッチ３８、水平転送スイッチ３９、蓄積容量ＣＴ４０は、各列ごとに設けられている。ＰＲＥＳは画素リセットパルス、ＰＳＥＬは行選択パルス、ＰＣＯＲはクランプパルスである。

上記図３に示した撮像素子１０１における単位画素の読み出し方法は次の通りである。単位画素の読み出しに先立って、所定の露光時間が経過しフォトダイオード３１には光電荷が蓄積されているものとする。また、水平同期信号に同期して出力される垂直走査回路ブロックシフトパルス（以下ＰＶ）の出力により第１ラインが選択されているものとする。

まず、垂直走査回路ブロック２２に入力される画素リセットパルスＰＲＥＳ１がＨレベルからＬレベルに変化し、画素部２１内の画素の増幅ＭＯＳＦＥＴ３２のゲート電極のリセットが解除される。このとき、増幅ＭＯＳＦＥＴ３２のゲート電極を含む画素の寄生容量（以下ＣＦＤ）に暗時に対応する電圧が保持される。

続いて垂直走査回路ブロック２２に入力される行選択パルスＰＳＥＬ１がＨレベルになると、暗時出力が垂直出力線２５に現れる。ここで、クランプパルスＰＣＯＲが一定時間Ｈレベルになった後でＬレベルになるため、垂直出力線２５上の暗時出力が基準としてクランプされる。

続いて画素部２１内の上記画素において、画素転送スイッチ３５が一定期間Ｈレベルになり、フォトダイオード３１に蓄積された光電荷が増幅ＭＯＳＦＥＴ３２のゲート電極に転送される。これに対応して垂直出力線２５に明時出力が現れる。このような動作により蓄積容量４０には各列の暗時出力を基準とした明時出力が書き込まれる。

その後、水平走査回路ブロックシフトパルス（以下ＰＨ）により水平走査回路ブロック２３から出力される走査パルスＨ１〜Ｈ３により水平転送スイッチ３９が順番に選択される。これに伴い、蓄積容量４０に保持されていた信号が水平出力線４１に読み出され、出力アンプ２４により出力される。

以上で、画素部２１における第１行目（第１ライン）に接続された単位画素の読み出しが完了する。以下、ＰＶを全行数分受けることにより、垂直走査回路ブロック２２からの信号により第２行目（第２ライン）以降に接続された単位画素の信号を順次読み出し、全単位画素の読み出しが完了する。このときの撮像素子１０１内の画素部２１に供給される各制御信号の波形を図４に示す。

図４は、撮像素子１０１の駆動に用いる制御信号を示すタイミングチャートである。

図４において、撮像素子１０１の撮像ブロックに供給する制御信号は、ＰＲＥＳ、ＰＣＯＲ、ＰＳＥＬ、ＰＴ、ＰＴＸ、選択対象行（ライン）を選択する垂直走査回路ブロックシフトパルスＰＶ及び水平走査回路ブロックシフトパルスＰＨである。また、ＰＲＥＳ１〜３、ＰＳＥＬ１〜３、ＰＴＸ１〜３、Ｈ１〜Ｈ３は、上記制御信号を受けて撮像ブロックで生成している内部タイミング信号である。

一方、タイミング信号発生回路１０４の後述のタイミングジェネレータ部１０４１（図６参照）では、撮像素子１０１を駆動する制御信号を生成する。タイミングジェネレータ部１０４１で生成する制御信号は、上記のＰＲＥＳ、ＰＣＯＲ、ＰＳＥＬ、ＰＴ、ＰＴＸ、ＰＶ、ＰＨである。

従来例では、図５に示すようにタイミング信号発生回路１１０４のタイミングジェネレータ部１０４１から出力される制御信号を撮像素子１１０１の撮像ブロック１１０１１に直接供給する信号処理を行っていた。これに対し、本実施の形態では、図６に示す信号処理を行う。

図６は、撮像素子１０１とタイミング信号発生回路１０４の接続状況を示すブロック図である。

図６において、撮像素子１０１は、ＬＶＤＳレシーバ１０１１、シリアル／パラレル（以下Ｓ／Ｐ）変換ブロック１０１２、撮像ブロック１０１３が同一の半導体チップ上に形成されている。タイミング信号発生回路１０４は、タイミングジェネレータ部１０４１、パラレル／シリアル（以下Ｐ／Ｓ）変換ブロック１０４２、ＬＶＤＳドライバ１０４３、ＰＬＬ部１０４４が同一の半導体チップ上に形成されている。ＰＬＬ部１０４４は、ＰＬＬ（Phase Lock Loop）回路により構成されている。

タイミング信号発生回路１０４は、撮像素子１０１を駆動する複数の制御信号（ＰＲＥＳ、ＰＣＯＲ、ＰＳＥＬ、ＰＴ、ＰＴＸ、ＰＶ、ＰＨ）を発生する。ＰＬＬ部１０４４は、複数の制御信号のうち動作周波数が高速な制御信号よりも更に高速な周波数のクロックを生成する。

Ｐ／Ｓ変換ブロック１０４２は、生成されたクロックを用いて複数の制御信号を多重化しシリアル化する。また、Ｐ／Ｓ変換ブロック１０４２は、復号化のためのクロック信号（シリアル転送クロック）を出力する。ＬＶＤＳドライバ１０４３は、シリアル化された多重化信号を低電圧差動伝送（ＬＶＤＳ）方式で撮像素子１０１に転送する。

撮像素子１０１のＬＶＤＳレシーバ１０１１は、タイミング信号発生回路１０４から転送される多重化信号を受信する。Ｓ／Ｐ変換ブロック１０１２は、多重化信号を撮像素子１０１を駆動するための元の制御信号に復号化する。

尚、図６各部と特許請求の範囲各手段の対応は次の通りである。ＬＶＤＳレシーバ１０１１（受信手段）。Ｓ／Ｐ変換ブロック１０１２（第２の変換手段）。タイミングジェネレータ部１０４１（信号発生手段）。Ｐ／Ｓ変換ブロック１０４２（第１の変換手段）。ＬＶＤＳドライバ１０４３（転送手段）。ＰＬＬ部１０４４（生成手段）。

本実施の形態（図６）では、上記従来例（図５）の撮像素子１１０１とタイミング信号発生回路１１０４との間の配線数（端子数）を削減するために以下の制御を行う。即ち、タイミング信号発生回路１０４内において上記制御信号を低電圧差動伝送（ＬＶＤＳ）方式により出力し、撮像素子１０１内において制御信号をパラレル化し、元の制御信号に復号する。タイミング信号発生回路１０４は、タイミングジェネレータ部１０４１により制御信号（ＰＲＥＳ、ＰＣＯＲ、ＰＳＥＬ、ＰＴ、ＰＴＸ、選択対象行を選択するＰＶ及びＰＨ）を生成する。

低電圧差動伝送（ＬＶＤＳ）方式で制御信号を伝送する場合、データのシリアル化あるいはシリアルクロックの生成方式に関しては多くの方法が提案されているが、以下、データ出力１ｃｈ、クロック信号１ｃｈの方法について説明する。

まず、タイミング信号発生回路１０４のＰ／Ｓ変換ブロック１０４２は、制御信号（ＰＲＥＳ、ＰＣＯＲ、ＰＳＥＬ、ＰＴ、ＰＴＸ、ＰＶ、ＰＨ）を例えば同一時刻にサンプリングしてパラレルデータとし、これをシリアルデータに多重化する。シリアル化に当たっては、上記制御信号にスタートビット２ビットとストップビット（ストップビット）を付加する。即ち、基準クロックの１周期内に、制御信号７本をサンプリングしたデータ７ビットにスタートビット２ビットとストップビットを加えた１０ビットのシリアルデータを転送する必要がある。

そこで、ＰＬＬ部１０４４により基準クロックを１０逓倍したクロックを生成し、このＰＬＬ出力を用いてシリアルデータを順次切り替えるよう制御する。また、Ｐ／Ｓ変換ブロック１０４２は、同時に１０逓倍のＰＬＬ出力をシリアル転送クロック信号（以下シリアル転送クロック）として生成し出力する。シリアル化及びパラレル化の様子を図７に示す。

図７は、シリアル化及びパラレル化の動作を模式的に示す図である。

図７において、基準クロック１周期内を１０逓倍したシリアル転送クロックを用いて、スタートビット２ビットのＬレベル、以下ＰＶ、ＰＲＥＳ、ＰＳＥＬ、ＰＴＸ（不図示）、ＰＣＯＲ、ＰＴ、ＰＨ、ストップビットＨレベルを多重化している。

図７では、簡略化のためシリアルデータが制御信号と同時刻に出力されている。実際の回路においては、制御信号のサンプリング、並べ替え、タイミング調整等の回路動作が生じるため、一定時間の遅延後にシリアルデータが出力されることとなる。

上記のようにタイミング信号発生回路１０４では、Ｐ／Ｓ変換ブロック１０４２で生成したシリアルデータ信号とシリアル転送クロック信号をＬＶＤＳドライバ１０４３に出力し、低電圧差動信号（ＬＶＤＳ信号）として撮像素子１０１に供給する。従って、タイミング信号発生回路１０４と撮像素子１０１との間は、データ信号１ｃｈとクロック信号１ｃｈの計２ｃｈで接続される。これにより、タイミング信号発生回路１０４と撮像素子１０１との間は、配線数にして４本の配線での接続が可能となる。

タイミング信号発生回路１０４で低電圧差動伝送（ＬＶＤＳ）を行うことにより、撮像素子１０１の駆動に用いる基準周波数に対し、はるかに高速な１０逓倍のデータ信号を低ノイズにて安定して転送することが可能となる。

タイミング信号発生回路１０４では従来と同様の信号振幅を有する制御信号を生成しているが、同一半導体チップ（タイミング信号発生回路）内で制御信号を伝送できるだけの駆動能力があればよい。従って、制御信号を半導体チップの出力として撮像素子を駆動する場合に比較し、はるかに小さな駆動能力で撮像素子を駆動できるため、制御信号の影響により外部に現れるノイズ量は極めて微小なものとなる。

次に、タイミング信号発生回路１０４から供給される低電圧差動信号（ＬＶＤＳ信号）を撮像素子１０１側で受信する動作について説明する。

撮像素子１０１は、上記図６に示したように、ＬＶＤＳレシーバ１０１１、Ｓ／Ｐ変換ブロック１０１２、撮像ブロック１０１３に機能が分けられる。ＬＶＤＳレシーバ１０１１は、低電圧差動信号（シリアルデータ）を受信する。Ｓ／Ｐ変換ブロック１０１２は、シリアルデータをパラレル化する。撮像ブロック１０１３は、従来の駆動信号で動作する。

撮像素子１０１を構成するＬＶＤＳレシーバ１０１１、Ｓ／Ｐ変換ブロック１０１２、撮像ブロック１０１３は、同一の半導体チップ上に形成されている。ＣＭＯＳ型撮像素子は、低電圧で動作し機能素子と同一プロセスで製造されるため、撮像ブロックだけではなくＬＶＤＳレシーバとＳ／Ｐ変換ブロックを同一半導体チップ上に搭載することが比較的容易である。

撮像素子１０１では、ＬＶＤＳレシーバ１０１１により低電圧差動信号を受信してシングルエンド信号に変換した後、Ｓ／Ｐ変換ブロック１０１２によりデータ信号とシリアル転送クロックからパラレルデータに再変換する。Ｓ／Ｐ変換ブロック１０１２は、まず、データ信号をシリアル転送クロックでラッチすることで各ビットの取り込みを行う。図７に示したタイミングの場合、シリアル転送クロックの立下りエッジでシリアルデータをラッチすることで適切なタイミングでラッチが可能となる。

撮像素子１０１では、上記のようにして得られたビットストリームからスタートビット２ビットとストップビットを検出する。検出したデータが予め判明している規定周期（基準クロック周期）ごとに現れることを検出することで、ビットストリームを基準周期に分割することが可能となる。この様子を図７に示している。

上記のようにして基準周期毎のビット列からサンプリングされた制御信号を復号し、検出された基準周期ごとに制御信号を出力することで、Ｐ／Ｓ変換前の制御信号を復号することができる。復号によりパラレル化された制御信号を用いて撮像素子１０１の撮像ブロック１０１３を制御することで、撮像素子１０１の通常の制御が可能となる。

以上説明したように、本実施の形態によれば、タイミング信号発生回路１０４から低電圧差動伝送方式で撮像素子１０１に制御信号を伝送するため、タイミング信号発生回路及び撮像素子間の端子数の削減と伝送特性を向上させることが可能となる。更に、タイミング信号発生回路の消費電力の低減が可能となる。

また、上記のように低電圧差動伝送方式で伝送するため、タイミング信号発生回路１０４から放射されるノイズを低減できると共に、高調波ノイズの影響を受けにくくすることが可能となる。更に、高調波ノイズの影響を受けにくくなるため、高画質な画像データを得ることが可能となる。

また、上記のように低電圧差動伝送方式で伝送するため、撮像装置に搭載する基板に撮像素子１０１とタイミング信号発生回路１０４を実装する際のレイアウトの自由度を向上させることが可能となる。更に、撮像装置の機構設計の自由度を向上させることが可能となる。

また、上記のように低電圧差動伝送方式で伝送するため、撮像素子１０１のパッケージの入力端子数を大幅に削減することが可能となる。これにより、パッケージの小型化と撮像素子自体の半導体チップ面積の削減も可能となる。

また、撮像素子１０１を構成するＳ／Ｐ変換ブロックを撮像ブロックと共に同一の半導体チップ上に形成しているため、Ｓ／Ｐ変換後のパラレル状態での制御信号は半導体チップ内の信号となる。これにより、駆動能力等を適切に設定すると、制御信号がＡ／Ｄ変換器等の他のデバイスにノイズの影響を及ぼさないようにすることが可能となる。また、制御信号は半導体チップ内の信号であるため、外部容量等の影響を受けず、高速な信号伝播が可能となる。

また、撮像素子１０１を構成するＬＶＤＳレシーバも撮像ブロックと共に同一の半導体チップ上に形成しているため、タイミング信号発生回路１０４から受信した低電圧差動信号を半導体チップ内で低負荷にて高速に処理することが可能となる。これにより、周辺にノイズを放射することが無くなる。

次に、本実施の形態の変形例について説明する。

上述した本実施の形態では、制御信号に付加するスタートビットを２ビット確保した場合を例に挙げたが、これに限定されるものではない。スタートビットは１ビットであっても問題ない。

変形例としては以下の方法が考えられる。タイミング信号発生回路でデータ信号に同期信号を埋め込み、データ信号１ｃｈのみを用いて撮像素子に転送する。撮像素子ではデータ信号に埋め込まれた同期信号から１周期を示すクロック信号を抽出し、クロック信号を撮像素子側に装備したＰＬＬ部で逓倍してクロックを生成し、ＰＬＬ出力を用いてデータ取り込みタイミングを決定する方法である。該方法は、撮像素子側のＳ／Ｐ変換ブロックの回路規模は大きくなるが配線数は最小の２本となる利点がある。

また、タイミング信号発生回路から撮像素子に転送すべき制御信号が非常に多く、データ信号１ｃｈでは逓倍周波数が非常に高くなる場合は、データ信号のチャネル数を増やすことで、逓倍周波数を下げることが可能である。データ信号のチャネル数は、転送する制御信号数、配線数、シリアル転送周波数、撮像素子内に配置できるＳ／Ｐ変換ブロックの回路規模等を勘案し、自由に設定することが可能である。

また、上述した本実施の形態では、撮像素子を構成するＬＶＤＳレシーバとＳ／Ｐ変換ブロックを同一の半導体チップ上に形成した構成を例に挙げたが、これに限定されるものではない。ＬＶＤＳレシーバとＳ／Ｐ変換ブロックが別々の半導体チップ上に形成する構成も、同一パッケージ上で内部ボンディングにより配線されていれば本発明の目的から外れるものではない。

［第２の実施の形態］
本発明の第２の実施の形態は、上記第１の実施の形態に対して、撮像素子とタイミング信号発生回路の接続状況を図８に示す構成とした点において相違する。本実施の形態のその他の要素は、上記第１の実施の形態（図１乃至図３）の対応するものと同一なので、説明を省略する。

図８は、本実施の形態に係る撮像素子とタイミング信号発生回路の接続状況（第１の構成例）を示すブロック図である。

図８において、撮像素子パッケージ１２０には、撮像素子１０１とＬＶＤＳレシーバ１０１１が封入されている。撮像素子１０１は、Ｓ／Ｐ変換ブロック１０１２、撮像ブロック１０１３が同一の半導体チップ上に形成されている。ＬＶＤＳレシーバ１０１１は別の半導体チップ上に形成されている。タイミング信号発生回路１０４は、タイミングジェネレータ部１０４１、Ｐ／Ｓ変換ブロック１０４２、ＬＶＤＳドライバ１０４３、ＰＬＬ部１０４４が同一の半導体チップ上に形成されている。

上記第１の実施の形態では、撮像素子１０１を構成するＬＶＤＳレシーバ１０１１、Ｓ／Ｐ変換ブロック１０１２を撮像ブロック１０１３と共に同一の半導体チップ上に形成する構成とした。該構成は、撮像素子の撮像ブロック以外の回路規模が大きくなり消費電流が多くなると該当ブロックの温度が上昇する。他のブロックを撮像ブロックと同一の半導体チップ上に形成した場合、撮像ブロックの温度も上昇すると撮像素子の暗電流が増加する恐れがある。この場合、長時間露光等を行うと撮影画像に発熱による熱かぶりが発生する。

これに対し、本実施の形態では、図８に示すように撮像素子１０１を構成するＳ／Ｐ変換ブロック１０１２と撮像ブロック１０１３を同一の半導体チップ上に形成し、ＬＶＤＳレシーバ１０１１を別の半導体チップ上に形成している。ただし、撮像素子１０１とＬＶＤＳレシーバ１０１１を同一の撮像素子パッケージ１２０に封入しており、撮像素子１０１とＬＶＤＳレシーバ１０１１の接続が基板上の配線パターンでないため、はるかに小さな負荷容量で撮像素子１０１を駆動可能である。

図９は、本実施の形態に係る撮像素子とタイミング信号発生回路の接続状況（第２の構成例）を示すブロック図である。

図９において、撮像素子パッケージ１２０には、撮像素子１０１と復号化素子１３０が封入されている。撮像素子１０１の撮像ブロック１０１３は半導体チップ上に形成されている。ＬＶＤＳレシーバ１０１１とＳ／Ｐ変換ブロック１０１２は別の半導体チップ上に形成されている。タイミング信号発生回路１０４は、タイミングジェネレータ部１０４１、Ｐ／Ｓ変換ブロック１０４２、ＬＶＤＳドライバ１０４３、ＰＬＬ部１０４４が同一の半導体チップ上に形成されている。

ただし、撮像素子１０１と復号化素子１３０を同一の撮像素子パッケージ１２０に封入する構成としている。これにより、撮像素子１０１と復号化素子１３０の接続が基板上の配線パターンでないため、はるかに小さな負荷容量で撮像素子１０１を駆動することが可能である。

上記のように、撮像素子の撮像ブロック以外の回路規模が大きく消費電流が多い場合は、撮像素子と同一の半導体チップ上にＬＶＤＳレシーバとＳ／Ｐ変換ブロックを形成するよりも、これらのブロックを別の半導体チップ上に形成する。撮像素子１０１と復号化素子１３０を同一の撮像素子パッケージ１２０内にマルチチップモジュールとしてボンディングワイヤにて配線する。これにより、各ブロックを同一の半導体チップ上に形成する場合に近い効果を得ることが可能である。

この場合、上記の撮像素子と復号化素子を同一のパッケージに封入する構成は、タイミング信号発生回路から供給される制御信号が復号化素子の出力パッド、ボンディングワイヤ、撮像素子の入力パッドを通るため負荷容量が増加する。しかし、別々の半導体チップを個々にパッケージングしたものを基板上に実装するよりもはるかに低負荷で実現可能である。

また、本実施の形態の撮像素子は従来の撮像素子と同一の構成となるため、従来の撮像素子に対して本発明を適用する場合に非常に有効な方法となる。

以上説明したように、本実施の形態によれば、上記第１の実施の形態と同様にタイミング信号発生回路及び撮像素子間の端子数の削減と伝送特性の向上、タイミング信号発生回路からの放射ノイズの低減、実装レイアウトの自由度の向上等が可能となる。

［第３の実施の形態］
本発明の第３の実施の形態は、上記第１の実施の形態に対して、デジタルカメラを図１０に示す構成とした点において相違する。本実施の形態のその他の要素は、上記第１の実施の形態（図２及び図３）の対応するものと同一なので、説明を省略する。

図１０は、本実施の形態に係る撮像装置としてのデジタルカメラの構成を示すブロック図である。

図１０において、デジタルカメラは、撮像素子１０１、Ａ／Ｄ変換器１０２、タイミング信号発生回路１０４を有する画像処理用ＤＳＰ１４０、ＣＰＵ１０５、ＲＯＭ１０６、ＲＡＭ１０７、記録媒体１０８を備える。更に、デジタルカメラは、電源スイッチ１０９、シャッタスイッチＳＷ１・１１０、シャッタスイッチＳＷ２・１１１、モードダイアル１１２、ＩＳＯ感度設定スイッチ１１３、表示部（ＬＣＤ）１１４を備える。

本実施の形態が上記第１の実施の形態（図１）と相違する点は、タイミング信号発生回路１０４を画像処理用ＤＳＰ１４０に内蔵した点である。撮像素子１０１と画像処理用ＤＳＰ１４０に内蔵されたタイミング信号発生回路１０４とは、低電圧差動伝送（ＬＶＤＳ）方式で接続されている。尚、図１０で図１と同じ構成要素には同じ番号を付し説明を省略する。

本実施の形態は、上記構成により、タイミング信号発生回路及び撮像素子間の端子数の削減と伝送特性が向上すると共に、実装レイアウトの自由度が向上する。また、タイミング信号発生回路を撮像素子の近傍に配置する必要が無く、画像処理ＤＳＰ内にタイミング信号発生回路の機能を取り込むことが可能となる。

また、上記構成により、タイミング信号発生回路を画像処理ＤＳＰとは別の半導体チップ上に形成した場合のコストと部品点数を大幅に削減することが可能となる。また、タイミング信号発生回路の制御を画像処理ＤＳＰの内部バスで設定することが可能となるため、高速な処理が可能となる。

以上説明したように、本実施の形態によれば、タイミング信号発生回路及び撮像素子間の端子数の削減と伝送特性の向上、実装レイアウトの自由度の向上、コストと部品点数の削減、高速処理等が可能となる。

［第４の実施の形態］
本発明の第４の実施の形態は、上記第１の実施の形態に対して、制御信号のシリアル化に用いるシリアル転送クロックを図１１に示すシリアル転送クロック１、２とした点において相違する。本実施の形態のその他の要素は、上記第１の実施の形態（図１乃至図３）の対応するものと同一なので、説明を省略する。

図１１は、本実施の形態に係るシリアル化の動作を模式的に示す図である。

図１１において、本実施の形態では、タイミング信号発生回路のＰ／Ｓ変換ブロックは復号化のための複数のクロック信号（シリアル転送クロック）を出力する。即ち、制御信号のシリアル化に用いるシリアル転送クロックとして２つのシリアル転送クロック１とシリアル転送クロック２（基準周期信号）が設定されている。

上記第１の実施の形態では、ＣＭＯＳ型撮像素子側での回路規模を小さくするために、タイミング信号発生回路からデータ信号とシリアル転送クロックの両方を撮像素子に転送した。

これに対し、本実施の形態では、タイミング信号発生回路のＰ／Ｓ変換ブロックでの制御信号のシリアル化の方式として次の３ｃｈを用いる。ビットの取り込みタイミングを示すシリアル転送クロック１と、１周期（基準周期）を示すシリアル転送クロック２と、データ信号（シリアルデータ）の３ｃｈである。これにより、配線数は６本と多くなるが、撮像素子側のＳ／Ｐ変換ブロックの回路規模を削減することが可能である。この様子を図１１に示している。

シリアル転送クロック１は、上記第１の実施の形態におけるシリアル転送クロックと同じである。シリアルデータは、上記第１の実施の形態に記載したスタートビットとストップビットがなく、全部で１０ビットの制御信号を伝送することが可能であり、伝送効率は更に上昇する。

また、上記第１の実施の形態では、撮像素子側のＳ／Ｐ変換ブロックにおいてスタートビットとストップビットを検出し、検出結果に基づきビットストリームを基準周期に分割した。

これに対し、本実施の形態では、タイミング信号発生回路から基準周期信号もシリアル転送クロック２として低電圧差動伝送（ＬＶＤＳ）方式で撮像素子に伝送する。撮像素子のＳ／Ｐ変換ブロックは、スタートビットとストップビットの検出機能が不要となり、シリアル転送クロック１でビットストリームを確定し、シリアル転送クロック２で基準周波数を確定することができる。これにより、タイミング信号発生回路から転送された信号を容易に元の制御信号に復号することが可能となる。配線数は増加するが、撮像素子側のＳ／Ｐ変換ブロックの回路規模の削減には非常に効果がある。

以上説明したように、本実施の形態によれば、上記第１の実施の形態と同様にタイミング信号発生回路及び撮像素子間の端子数の削減と伝送特性の向上等に加え、撮像素子側のＳ／Ｐ変換ブロックの回路規模を削減することが可能となる。

［第５の実施の形態］
本発明の第５の実施の形態は、上記第１の実施の形態に対して、撮像素子とタイミング信号発生回路の接続状況を図１２に示す構成とした点において相違する。本実施の形態のその他の要素は、上記第１の実施の形態（図１乃至図３）の対応するものと同一なので、説明を省略する。

図１２は、本実施の形態に係る撮像装置としてのデジタルカメラの撮像素子とタイミング信号発生回路の接続状況を示すブロック図である。

図１２において、撮像素子１０１は、ＬＶＤＳレシーバ１０１１、Ｓ／Ｐ変換ブロック１０１２、撮像ブロック１０１３、ＰＬＬ部１０１４（第２の生成手段）が同一の半導体チップ上に形成されている。タイミング信号発生回路１０４は、タイミングジェネレータ部１０４１、Ｐ／Ｓ変換ブロック１０４２、ＬＶＤＳドライバ１０４３、ＰＬＬ部１０４４が同一の半導体チップ上に形成されている。

上記第１の実施の形態では、ＣＭＯＳ型撮像素子側での回路規模を小さくするために、タイミング信号発生回路からデータ信号とシリアル転送クロックの両方を撮像素子に転送した。

これに対し、本実施の形態では、タイミング信号発生回路１０４のＰ／Ｓ変換ブロック１０４２での制御信号のシリアル化の方式としてデータ信号のみで多重化する。この場合、シリアルデータ１ｃｈを用いるだけで配線数は２本となる。また、Ｐ／Ｓ変換ブロック１０４２は、復号化のための後述するクロック情報を複数の制御信号と合わせて多重化する。

ただし、撮像素子側のＳ／Ｐ変換ブロックにはクロック信号生成回路（例えばＰＬＬ部）の追加が必要となる。従って、図１２に示すように撮像素子１０１にはＰＬＬ部１０１４を追加している。ＰＬＬ部１０１４は、複数の制御信号のうち動作周波数が高速な制御信号よりも更に高速な周波数のクロックを生成する。

次に、撮像素子側のＰＬＬ部を使用した場合の動作について図１３に基づき説明する。

図１３は、パラレル化の動作を模式的に示す図である。

図１３において、シリアルデータは、上記第１の実施の形態のシリアルデータと同じ構成である。ただし、タイミング信号発生回路１０４から撮像素子１０１にシリアル転送クロックが送信されていないので、撮像素子側ではシリアルデータからクロック情報を抽出する。

本実施の形態では、上記第１の実施の形態と同様に撮像素子１０１のＳ／Ｐ変換ブロック１０１２でビットストリームからスタートビット２ビットとストップビットを検出する。更に、検出したデータが予め判明している規定周期（基準クロック周期）ごとに現れることを検出する。規定周期の期間のみ出力が現れ、他の制御パルスを出力する期間はマスクをかけて、スタートビットとストップビットの間のデータの変化のみを抽出する。こうして得られた基準信号をＰＬＬ部１０１４に供給し、基準信号を１０逓倍することでシリアル転送クロックと同等の逓倍クロックを得ることが可能となる。

本実施の形態では、上記逓倍クロックを用いてシリアルデータを取り込み、復号化を図る。撮像素子１０１にＰＬＬ部１０１４を追加しているため、撮像素子１０１側の回路規模は大きくなるが、タイミング信号発生回路及び撮像素子間の配線数は最小となり、配線の自由度等は最も高くなる効果がある。

以上説明したように、本実施の形態によれば、上記第１の実施の形態と同様にタイミング信号発生回路及び撮像素子間の端子数の削減と伝送特性の向上等に加え、タイミング信号発生回路及び撮像素子間の配線数を削減することが可能となる。

［他の実施の形態］
上記各実施の形態では、撮像装置としてデジタルカメラを例に挙げたが、本発明は、デジタルカメラへの適用に限定されるものではなく、デジタルビデオカメラにも適用可能である。

本発明の第１の実施の形態に係る撮像装置としてのデジタルカメラの構成を示すブロック図である。 デジタルカメラの測光・測距処理から記録処理までの流れを示すフローチャートである。 撮像素子の撮像ブロックの構成を示すブロック図である。 撮像素子の駆動に用いる制御信号を示すタイミングチャートである。 撮像素子とタイミング信号発生回路の接続状況（従来例）を示すブロック図である。 撮像素子とタイミング信号発生回路の接続状況を示すブロック図である。 シリアル化及びパラレル化の動作を模式的に示す図である。 本発明の第２の実施の形態に係る撮像装置としてのデジタルカメラの撮像素子とタイミング信号発生回路の接続状況（第１の構成例）を示すブロック図である。 撮像素子とタイミング信号発生回路の接続状況（第２の構成例）を示すブロック図である。 本発明の第３の実施の形態に係る撮像装置としてのデジタルカメラの構成を示すブロック図である。 本発明の第４の実施の形態に係る撮像装置としてのデジタルカメラにおけるシリアル化の動作を模式的に示す図である。 本発明の第５の実施の形態に係る撮像装置としてのデジタルカメラの撮像素子とタイミング信号発生回路の接続状況を示すブロック図である。 パラレル化の動作を模式的に示す図である。

符号の説明

１０１ 撮像素子
１０４ タイミング信号発生回路
１０１１ ＬＶＤＳレシーバ
１０１２ Ｓ／Ｐ変換ブロック
１０１３ 撮像ブロック
１０１４ ＰＬＬ部
１０４１ タイミングジェネレータ部
１０４２ Ｐ／Ｓ変換ブロック
１０４３ ＬＶＤＳドライバ
１０４４ ＰＬＬ部

Claims (11)

1. 撮像素子を駆動する複数の制御信号を発生する信号発生手段と、
   前記複数の制御信号のうち動作周波数が高速な制御信号よりも高速な周波数のクロックを生成する生成手段と、
   前記生成手段により生成されたクロックを用いて前記複数の制御信号を多重化しシリアル化する第１の変換手段と、
   前記第１の変換手段によりシリアル化された多重化信号を低電圧差動伝送方式で転送する転送手段と、
   前記転送手段により転送される多重化信号を受信する受信手段と、
   前記受信手段により受信した多重化信号を前記撮像素子を駆動する元の制御信号に復号化する第２の変換手段と、を備えることを特徴とする撮像装置。
2. 前記撮像素子は、ＣＭＯＳ型撮像素子であることを特徴とする請求項１記載の撮像装置。
3. 前記生成手段、前記第１の変換手段、前記転送手段のいずれかが、前記信号発生手段と同一の半導体チップ上に形成されていることを特徴とする請求項１記載の撮像装置。
4. 前記受信手段、前記第２の変換手段のいずれかが、前記撮像素子と同一の半導体チップ上に形成されていることを特徴とする請求項１又は２記載の撮像装置。
5. 前記受信手段、前記第２の変換手段のいずれかが、前記撮像素子と同一のパッケージに封入されていることを特徴とする請求項１又は２記載の撮像装置。
6. 前記信号発生手段が、前記撮像素子から出力される画像データを処理する画像処理手段と同一の半導体チップ上に形成されていることを特徴とする請求項１又は２記載の撮像装置。
7. 前記第１の変換手段は、復号化のためのクロック信号又は複数のクロック信号を出力することを特徴とする請求項１記載の撮像装置。
8. 前記第１の変換手段は、復号化のための情報を前記複数の制御信号と合わせて多重化することを特徴とする請求項１記載の撮像装置。
9. 前記第２の変換手段は、前記複数の制御信号のうち動作周波数が高速な制御信号よりも高速な周波数のクロックを生成する第２の生成手段を有することを特徴とする請求項８記載の撮像装置。
10. 前記生成手段、前記第２の生成手段は、ＰＬＬ（Phase Lock Loop）回路により構成されることを特徴とする請求項１又は９記載の撮像装置。
11. 撮像素子を駆動する複数の制御信号を発生する信号発生工程と、
    前記複数の制御信号のうち動作周波数が高速な制御信号よりも高速な周波数のクロックを生成する生成工程と、
    前記生成工程により生成されたクロックを用いて前記複数の制御信号を多重化しシリアル化する第１の変換工程と、
    前記第１の変換工程によりシリアル化された多重化信号を低電圧差動伝送方式で転送する転送工程と、
    前記転送工程により転送される多重化信号を受信する受信工程と、
    前記受信工程により受信した多重化信号を前記撮像素子を駆動する元の制御信号に復号化する第２の変換工程と、を備えることを特徴とする撮像装置の制御方法。

Images