JP2006217618A - 出力インピーダンス回路及びこれを適用した出力バッファ回路 - Google Patents

Abstract

【課題】 出力インピーダンス回路及びこれを適用した出力バッファ回路を提供すること。
【解決手段】 出力インピーダンス回路は、出力ステージ及びインピーダンス制御ステージを備える。出力ステージは、ＤＣバイアス電圧に対応する出力信号を出力端子を通じて出力し、インピーダンス制御ステージは、出力信号に応答して前記出力ステージに流れる電流を制御する。出力ステージは、抵抗素子及び第１ＭＯＳトランジスタを備える。抵抗素子は、一端が出力端子に接続される。第１ＭＯＳトランジスタは、一端が抵抗素子の他端に接続され、他端が電源電圧に接続され、ゲートに入力信号が印加される。
【選択図】 図３

Description

本発明は、半導体装置の出力インピーダンス回路に係り、特に、接続されるシステムにかかわらず、一定の線形的な特性を有する出力インピーダンス(Ｏｕｔｐｕｔ ＩｍｐｅｄｅｎａｃｅまたはＴｅｒｍｉｎａｔｏｒ Ｉｍｐｅｄａｎｃｅ)を有する負荷として用いられる出力インピーダンス回路に関する。

図１は、従来の出力インピーダンス回路を示す回路図である。図１を参照すれば、出力インピーダンス回路１００は、３個のＰ型ＭＯＳトランジスタＰ１〜Ｐ３及び抵抗Ｒを備える。ＭＯＳトランジスタＰ４は、出力インピーダンス回路１００を負荷として使用するインバータを構成するＭＯＳトランジスタであって、ゲートに印加される入力電圧Ｖｇを反転させる。

前記出力インピーダンス回路の構成上の特徴は、次の通りである。第１Ｐ型ＭＯＳトランジスタＰ１の一端は、高電源電圧Ｖｃｃに接続され、ゲートにはＤＣバイアス電圧Ｖｂが印加される。第２Ｐ型ＭＯＳトランジスタＰ２の一端は、高電源電圧Ｖｃｃに接続され、ゲートにはＤＣバイアス電圧Ｖｂが印加される。第３Ｐ型ＭＯＳトランジスタＰ３の一端は、第２Ｐ型ＭＯＳトランジスタＰ２の他端に接続され、他端及びゲート電極はパッド（ＰＡＤ）に接続される。抵抗Ｒは、一端が第１Ｐ型ＭＯＳトランジスタの他端に接続され、他端はパッドに接続される。

第１Ｐ型ＭＯＳトランジスタＰ１の他端と抵抗Ｒの一端とが接続されるノード電圧はＶ１であり、第２Ｐ型ＭＯＳトランジスタＰ２の他端と第３Ｐ型ＭＯＳトランジスタＰ３の一端が接続されるノード電圧はＶ２であると仮定し、図１に示された従来の出力インピーダンス回路の動作を説明する。

数式１は、高電源電圧Ｖｃｃ及びパッド間の電圧Ｖｏ、インピーダンスＺｏ、及び高電源電圧Ｖｃｃとパッドとの間を流れる電流Ｉｏに対するオームの法則を表す。

Ｚｏ＝Ｖｏ／Ｉｏ …（数式１）

最も理想的な場合は、Ｖｏ及びＩｏが変わってもＺｏが変わらず、パッドにいかなるシステムが接続されても前記出力インピーダンス回路及びシステムのインピーダンス差に誤動作が発生しない。ここで、インピーダンス差による誤動作は、例えば、伝送されずに反射される信号による誤動作を含む。

まず、第１Ｐ型ＭＯＳトランジスタＰ１及び抵抗Ｒのみを備える抵抗回路について説明する。

第４ＭＯＳトランジスタＰ４のゲートに印加される入力電圧Ｖｇの値に応答してパッド電圧が低くなると、高電源電圧Ｖｃｃとパッド間の電圧Ｖｏが増加する。高電源電圧Ｖｃｃとパッド間のインピーダンス成分Ｚｏが一定であると、高電源電圧Ｖｃｃとパッドとの間に流れる電流Ｉｏは増加する。ここで、インピーダンス成分Ｚｏは、抵抗Ｒ及び第１ＭＯＳトランジスタＰ１のオン抵抗Ｚｏnの和となる。ＭＯＳトランジスタのオン抵抗を数式２で示す。

Ｚｏｎ∝Ｖｄｓ／Ｉｄｓ …（数式２）

ここで、Ｖｄｓは、ＭＯＳトランジスタのドレイン及びソース間の電圧を示し、Ｉｄｓは、ＭＯＳトランジスタのドレインとソースとの間を流れる電流を意味する。

電圧Ｖｏが増加するが、まだ電流Ｉｏが増加していないと仮定すると、抵抗Ｒで降下する電圧が一定になるので、結果として、第１ノード電圧Ｖ１がパッドの電圧が低くなる場合と同じ電圧に低くなる。すなわち、第１ＭＯＳトランジスタＰ１のドレインとソース間の電圧Ｖｄｓが増加し、第１ＭＯＳトランジスタＰ１のゲート及びソース間の電圧Ｖｇｓは変わらないが、ドレイン及びソース間の電圧Ｖｄｓが増加するので、ドレイン及びソース間の電流Ｉｄｓも増加する。

図２は、ＭＯＳトランジスタの電圧−電圧特性曲線である。図２を参照すれば、ゲートとソースとの間の電圧Ｖｇｓ−Ｖｔが一定の場合、ドレインとソースとの間の電圧Ｖｄｓが増加するときに、ドレインとソースとの間に流れる電流Ｉｄｓが急増する領域(線形領域)と緩やかに増加する領域(飽和領域)に区分される。点線が前記２領域を区分するが、前記点線の左側にある領域が線形領域であり、右側にある領域が飽和領域である。

第１ＭＯＳトランジスタＰ１は、飽和領域で動作するが、上述のように飽和領域では、ドレインとソースとの間の電圧Ｖｄｓの増加と同じ割合でドレインとソースとの間の電流Ｉｄｓが増加しないので、オン抵抗Ｚｏｎが増加し、パッドに適当な電流を供給できなくなるという問題がある。これは、パッドから見たインピーダンス成分(Ｚｏ１＝Ｒ＋Ｚｏn）が増加するということと同じ意味である。

このような問題を解決するために、直列接続された第２ＭＯＳトランジスタＰ２及び第３ＭＯＳトランジスタＰ３を、直列接続された第１ＭＯＳトランジスタＰ１及び抵抗Ｒに並列に接続することが提案された。

この場合、第１ＭＯＳトランジスタＰ１のドレイン及びソース間の電圧Ｖｄｓの変化に追い付けない電流を、第２ＭＯＳトランジスタＰ２及び第３ＭＯＳトランジスタＰ３を通じてパッドに供給する。また、第２ＭＯＳトランジスタＰ２及び第３ＭＯＳトランジスタＰ３のインピーダンス成分Ｚｏ２が、第１ＭＯＳトランジスタＰ１及び抵抗Ｒによるインピーダンス成分Ｚｏ１と並列に接続されるので、パッドから見たインピーダンス成分(Ｚｏ＝Ｚｏ１//Ｚｏ２）は減少する。ここで、//はＺｏ１とＺｏ２とが相互に並列に接続されていることを意味する。

上述のように、従来の出力インピーダンス回路は、パッド電圧が低くなっても、インピーダンス成分を安定させうるという利点がある。

しかしながら、パッドに接続された出力インピーダンス回路のインピーダンス成分の値を一定に維持させるために使用する第２ＭＯＳトランジスタＰ２及び第３ＭＯＳトランジスタＰ３は、工程によってそのサイズ及び抵抗が敏感に変わるという問題がある。また、第２ＭＯＳトランジスタＰ２及び第３ＭＯＳトランジスタＰ３が飽和領域で動作するので、パッド電圧によって電流量が急増し、低いパッド電圧ではインピーダンス成分を必要以上に減少させてしまうという問題がある。

本発明が達成しようとする技術的課題は、工程の変化に対し安定的であり、パッド電圧に関係なく一定の出力インピーダンスを有する出力インピーダンス回路を提供することである。

本発明が達成しようとする他の技術的課題は、工程の変化に対し安定的であり、パッド電圧に関係なく一定の出力インピーダンスを有する出力バッファ回路を提供することである。

前記技術的課題を達成するための本発明による出力インピーダンス回路は、出力ステージ及びインピーダンス制御ステージを備える。

前記出力ステージは、ＤＣバイアス電圧に対応する前記出力信号を出力端子を通じて出力し、前記インピーダンス制御ステージは、前記出力信号に応答して前記出力ステージに流れる電流を制御する。

前記出力ステージは、抵抗素子及び第１ＭＯＳトランジスタを備える。前記抵抗素子は、一端が前記出力端子に接続される。前記第１ＭＯＳトランジスタは、一端が前記抵抗素子の他端に接続され、他端が電源電圧に接続され、ゲートに前記入力信号が印加される。

前記インピーダンス制御ステージは、一端が前記抵抗素子及び前記第１ＭＯＳトランジスタの共通端子に接続され、他端が前記電源電圧に接続され、ゲートに前記出力信号が印加される第２ＭＯＳトランジスタを備える。

前記他の技術的課題を達成するための本発明による出力バッファ回路は、入力信号に応答して出力信号の電圧レベルが変わっても、前記出力信号が出力される出力端子でのインピーダンス成分が一定であり、駆動トランジスタ及びインピーダンス回路を備える。

前記駆動トランジスタは、一端が前記出力端子に接続され、他端が高電源電圧に接続され、ゲートに前記入力信号が印加される。

前記インピーダンス回路は、ＤＣ電圧を受信して動作し、一端が低電源電圧に接続され、他端が前記出力端子に接続される。前記インピーダンス回路は、出力ステージ及びインピーダンス制御ステージを備える。前記出力ステージは、前記ＤＣバイアス電圧に対応する電流を前記出力端子に供給する。前記インピーダンス制御ステージは、前記出力信号に応答して前記出力ステージに流れる電流を制御する。

本発明による出力インピーダンス回路は、工程の変化に対し安定的であり、パッド電圧に関係なく一定の出力インピーダンスを有するという利点がある。

本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する添付図面及び図面に記載された内容を参照しなければならない。

以下、添付した図面を参照して本発明の望ましい実施形態を説明することによって、本発明を詳細に説明する。各図面に付された同一の参照符号は、同様の構成要素を示す。

図３は、本発明の好適な一実施形態の一側面による出力インピーダンス回路３００を備える出力バッファ回路の回路図である。

図３を参照すれば、前記出力バッファ回路は、駆動トランジスタ３３０及び出力インピーダンス回路３００を備える。

駆動トランジスタ３３０は、入力信号Ｖｇ１に応答して出力端子の出力電圧Ｖｏｕｔ１を決定する機能を持ち、そのために前記出力インピーダンス回路を負荷として使用する。駆動トランジスタ３３０の一端は、高電源電圧Ｖｃｃに接続され、他端が出力端子に接続され、ゲートに入力信号Ｖｇ１が印加される。

出力インピーダンス回路３００は、出力ステージ３１０及びインピーダンス制御ステージ３２０を備え、入力信号Ｖｇ１の電圧レベルに対応して出力信号Ｖｏｕｔ１の電圧レベルが変わっても、出力端子でのインピーダンス成分が一定である。

出力ステージ３１０は、抵抗Ｒ及び第１ＭＯＳトランジスタＭ１を備える。抵抗または抵抗素子Ｒは、一端が前記出力端子に接続される。第１ＭＯＳトランジスタＭ１は、一端が抵抗Ｒの他端Ｖ３に接続され、他端が低電源電圧Ｖｓｓに接続され、ゲートにＤＣバイアス電圧Ｖｂ１が印加される。ここで、ＤＣバイアス電圧Ｖｂ１は、第１ＭＯＳトランジスタＭ１をターンオンさせうる電圧であって、高電源電圧Ｖｃｃに接続させても良い。

インピーダンス制御ステージ３２０は、一端が抵抗Ｒ及び第１ＭＯＳトランジスタＭ１の共通端子Ｖ３に接続され、他端が電源電圧Ｖｓｓに接続され、ゲートに出力信号が印加される第２ＭＯＳトランジスタを備える。

第１電源電圧Ｖｃｃは、前記出力インピーダンス回路を備える出力バッファ回路で用いられる電源電圧よりも高い電源電圧であり、第２電源電圧Ｖｓｓは、前記出力インピーダンス回路を備える出力バッファ回路で用いられる電源電圧よりも低い電源電圧である。第１ＭＯＳトランジスタＭ１及び第２ＭＯＳトランジスタＭ２は、Ｎ型ＭＯＳトランジスタであることが望ましい。

出力端子は、半導体装置のパッドであり、抵抗Ｒは、多結晶シリコン(Ｐｏｌｙ−Ｓｉｌｉｃｏｎ)、ＰＳＧ(Ｐｈｏｓｐｈｏ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ)、及び拡散された活性層(Ｄｉｆｆｕｓｅｄ Ａｃｔｉｖｅ ｌａｙｅｒ)のうち一つを利用して形成される。

以下、図３に示された本発明の好適な一実施形態の一側面による出力インピーダンス回路の動作について説明する。

図３に示された本発明の好適な一実施形態による出力インピーダンス回路がパッド電圧に関係なく一定のインピーダンスを提供するためには、ノードＶ３の電圧がパッドの電圧に関係なく一定であるべきである。

入力信号Ｖｇ１の電圧によってパッドの電圧が上昇すれば、出力インピーダンスの両端子で降下する電圧が増加する。この時、抵抗Ｒを通じて流れる電流量が増加しなければならず、このためにはノードＶ３の電圧が上昇しなければならない。しかしながら、ノードＶ３の電圧が上昇すれば、抵抗Ｒの両端の電圧が減少するので、結果として、パッドから見たインピーダンスは増加する。

本発明は、このような問題を解決するために、インピーダンス制御ステージ３２０として第２ＭＯＳトランジスタＭ２を用いる。パッドの電圧が上昇すれば、第２ＭＯＳトランジスタＭ２のゲートに印加される電圧が増加するので、結果として、第２ＭＯＳトランジスタＭ２を通じて流れる電流も増加する。しかしながら、第２ＭＯＳトランジスタＭ２のゲート電圧が増加してもノードＶ３の電圧は増加しない。この点が従来の出力インピーダンス回路と相異する。

図２に示された電流−電圧曲線を参照すれば、ゲート及びソース間の電圧Ｖｇｓが固定されている場合、ドレインとソースとの間の電流Ｉｄｓを増加させるためには、ドレインとソースとの間の電圧Ｖｄｓが増加しなければならない。しかしながら、ゲート及びソース間の電圧Ｖｇｓが増加すれば、電流Ｉｄｓを増加させるためにドレインとソースとの間の電圧Ｖｄｓが増加する必要がない。したがって、本発明の好適な一実施形態による出力インピーダンス回路は、出力信号の値によって供給すべき電流が変わっても、これに対応して動作するインピーダンス制御用のトランジスタＭ２の役割によって、出力インピーダンスはほとんど変わらない。

したがって、パッドの電圧が増加して第２ＭＯＳトランジスタＭ２のゲート及びソース間の電圧Ｖｇｓが増加しても、図１に示された従来の出力インピーダンス回路でのノード電圧Ｖ１が増加する程度の電圧上昇が起こらない。

このような構造を有することによって、パッドから見たインピーダンス値をあらゆる領域に対して一定に維持させうる。

以下、前述した本発明の技術的思想を、実際の設計でどのように具現できるかを説明する。

パッドの電圧の変化によって、第１ＭＯＳトランジスタＭ１及び第２ＭＯＳトランジスタＭ２の動作は、３つの領域に大別される。

第１に、出力電圧Ｖｏｕｔ１がＭＯＳトランジスタのしきい電圧Ｖｔｈに比べて小さい場合であり、第１ＭＯＳトランジスタＭ１のみ線形領域で動作し、第２ＭＯＳトランジスタＭ２は動作しない場合に抵抗Ｒを通じて流れる電流を数式３で示した。第１ＭＯＳトランジスタＭ１及び第２ＭＯＳトランジスタＭ２のしきい電圧は、いずれもＶｔｈとする。ここで、Ｖｂ１が電源電圧Ｖｃｃに接続され、電源電圧Ｖｓｓは接地電圧と同じ０Ｖと仮定する。

Ｉｒ１＝Ｋ１{(Ｖｃｃ-Ｖｔｈ)Ｖｄｓ１-１/２Ｖｄｓ１^２}
＝Ｋ１{(Ｖｃｃ-Ｖｔｈ)ａＶｏｕｔ１-１/２ａ^２Ｖｏｕｔ１^２} …（数式３）

ここで、Ｖｄｓ１はＶ３で、Ｖ３は比例定数ａを含むａＶｏｕｔ１であると仮定する。また、Ｋ１は、工程パラメータによって決定される値を有する。Ｖｃｃ＞＞Ｖｏｕｔ１であるので、(Ｖｃｃ-Ｖｔｈ)ａＶｏｕｔ１＞＞１/２ａ^２Ｖｏｕｔ１^２となってＩｒ１は数式４のように表される。

Ｉｒ１＝Ｋ１*(Ｖｃｃ-Ｖｔｈ)*ａＶｏｕｔ１ …（数式４）

第２に、第１ＭＯＳトランジスタＭ１は線形領域で動作し、第２ＭＯＳトランジスタＭ２は飽和領域で動作する場合であって、出力電圧Ｖｏｕｔ１がしきい電圧Ｖｔｈよりは高いが、２倍のしきい電圧(２Ｖｔｈ)に比べて低い電圧(Ｖｔｈ＜Ｖｏｕｔ１＜２Ｖｔｈ)を有する時の電流Ｉｒ２は、数式５で示される。

Ir2＝ K1{(Vcc−Vth)Vds1−1/2Vds1²} + 1/2K2(Vout1−Vth)²
＝K1{(Vcc-Vth)aVout1−1/2a²Vout1²} + 1/2K2(Vout1−Vth)²
＝Vout1{aK1(Vcc-Vth)−K2Vth} - 1/2Vout1²(a²K1−K2)+1/2K2Vth² …（数式５）

ここで、(ａ^２Ｋ１−Ｋ２)を０に収束するように設計すれば、電流Ｉｒ２は数式６のように示される。ここで、Ｋ２も工程パラメータによって決定される値である。

Ｉｒ２＝Ｖｏｕｔ１{ａＫ１(Ｖｃｃ−Ｖｔｈ)−Ｋ２Ｖｔｈ}+１/２Ｋ２Ｖｔｈ^２ …（数式６）

最後に、出力電圧Ｖｏｕｔ１が２倍のしきい電圧２Ｖｔｈより高い電圧(Ｖｏｕｔ１＞２Ｖｔｈ)を示す場合の電流Ｉｒ３を数式７で示す。

Ir3＝ K1{(Vcc-Vth)Vds1-1/2Vds1²} + K2{(Vout1-Vth)Vds2-1/2Vds2²}
＝K1{(Vcc-Vth)aVout1-1/2a²Vout1²}+K2{(Vout1-Vth)aVout1-1/2a²Vout1²}
＝Vout1{aK1(Vcc-Vth) - K2Vth} - Vout1²(a²K1/K2-aK2+1/2a²) …（数式７）

設計時には、第１ＭＯＳトランジスタＭ１及び第２ＭＯＳトランジスタＭ２のサイズを調節してＫ１及びＫ２を適切に制御すれば、数式７で示された電流Ｉｒ３は、数式８のように表わされる。

Ｉｒ３＝Ｖｏｕｔ１{ａＫ１(Ｖｃｃ−Ｖｔｈ)−Ｋ２Ｖｔｈ} …（数式８）

数式４、６及び８を満足する適切なＫ１及びＫ２を考慮して設計すれば、理想的なインピーダンスを有する出力インピーダンス回路を作製することができる。

図４は、本発明の好適な一実施形態の他の一側面による出力インピーダンス回路４００を備える出力バッファ回路の回路図である。

図４を参照すれば、前記出力バッファ回路は、駆動トランジスタ４３０及び出力インピーダンス回路４００を備える。

駆動トランジスタ４３０は、入力信号Ｖｇ２に応答して出力端子の出力電圧Ｖｏｕｔ２を決定する機能を持ち、そのために前記出力インピーダンス回路を負荷として使用する。駆動トランジスタ４３０の一端は、低電源電圧Ｖｓｓに接続され、他端が出力端子に接続され、ゲートに入力信号Ｖｇ２が印加される。

出力インピーダンス回路４００は、出力ステージ４１０及びインピーダンス制御ステージ４２０を備える。

出力ステージ４２０は、抵抗Ｒ及び第３ＭＯＳトランジスタＭ３を備える。抵抗または抵抗素子Ｒは、一端が前記出力端子に接続される。第３ＭＯＳトランジスタＭ３は、一端が抵抗Ｒの他端Ｖ４に接続され、他端が電源電圧Ｖｃｃに接続され、ゲートにＤＣバイアス電圧Ｖｂ２が印加される。ここで、ＤＣバイアス電圧Ｖｂ２は、第３ＭＯＳトランジスタＭ３がターンオンできる電圧であって、低電源電圧Ｖｓｓを使用しても良い。

インピーダンス制御ステージ４２０は、一端が抵抗Ｒ及び第３ＭＯＳトランジスタＭ３の共通端子Ｖ４に接続され、他端が電源電圧Ｖｃｃに接続され、ゲートに出力信号Ｖｏｕｔ２が印加される第４ＭＯＳトランジスタＭ４を備える。

ここで、電源電圧Ｖｃｃは、出力インピーダンス回路を含むシステムで用いられる電源電圧よりも高い電圧レベルを有する電圧であり、電源電圧Ｖｓｓは、出力インピーダンス回路を含むシステムで用いられる電源電圧よりも低い電源電圧である。第３ＭＯＳトランジスタＭ３及び第４ＭＯＳトランジスタＭ４は、Ｐ型ＭＯＳトランジスタであることが望ましい。

出力端子は、半導体装置のパッドであり、抵抗Ｒは、多結晶シリコン、ＰＳＧ、及び拡散された活性層のうち一つを利用して形成された抵抗である。

図４に示された本発明の好適な一実施形態の他の一側面による出力インピーダンス回路の動作は、図３の説明と同様なので、ここでは省略する。

図５は、図３及び図４に示された本発明による出力インピーダンス回路を備える出力バッファ回路が最適に用いられる領域を示す図面である。

図５を参照すれば、出力バッファ回路の出力電圧の範囲が５１である場合には、図３に示された出力バッファ回路が用いられることが好ましく、出力バッファ回路の出力電圧の範囲が５２である場合には、図４に示された出力バッファ回路を使用することが好ましい。

図６は、本発明の好適な他の一実施形態による出力インピーダンス回路の回路図である。

図６を参照すれば、前記出力バッファ回路は、出力インピーダンス回路６００、オンオフ選択器６１０、及び駆動装置６２０を備える。

駆動装置６２０は、図３及び図４に示された駆動トランジスタ３３０及び４３０と同じ機能を持つので、その説明を省略する。

出力インピーダンス回路６００は、出力ステージ６０１及びインピーダンス制御ステージ６０２を備える。出力ステージ６０１及びインピーダンス制御ステージ６０２は、図３及び図４に示された出力ステージ３１０及び４１０及びインピーダンス制御ステージ３２０及び４２０と同様なので、その説明を省略する。

オンオフ選択器６１０は、スイッチとして用いられるトランスミッションゲート６１１及びＭＯＳトランジスタＭ６３を備える。

トランスミッションゲート６１１は、制御信号ＩＮ及び逆制御信号ＩＮＢによって動作する。制御信号ＩＮ及び逆制御信号ＩＮＢは、位相が互いに逆相であることが好ましい。ＭＯＳトランジスタＭ６３のゲートには、逆制御信号ＩＮＢが印加されるが、逆制御信号ＩＮＢがＭＯＳトランジスタＭ６１及びＭＯＳトランジスタＭ６３をターンオンさせる程度に高電圧（論理的にハイレベル）である場合には、出力インピーダンス回路６００が正常に動作してインピーダンス成分として動作する。しかしながら、逆制御信号ＩＮＢが前記２つのトランジスタのしきい電圧より低い電圧である場合には、出力インピーダンス回路６００は、正常に動作せずにハイインピーダンス状態となる。

制御信号ＩＮ及び逆制御信号ＩＮＢは、インバータ６３０を利用して容易に生成することができる。

以上のように、図面と明細書とにより最適の実施形態が開示された。ここで、特定の用語が使われたが、これは、単に本発明を説明するための目的として使われただけであり、意味の限定や特許請求の範囲に記載された本発明の範囲を制限するために使われたものではない。したがって、当業者ならば、これから多様な変形及び均等な他の実施形態が可能であるという点が理解できるであろう。したがって、本発明の技術的範囲は、特許請求の範囲の記載に基づいて定められなければならない。

本発明による出力インピーダンス回路及び出力バッファ回路は、内部で生成した信号を出力するあらゆる電子システムに適用可能である。前記回路は、少ない消費電力を基本とする半導体装置で用いられるだけでなく、高い電源で動作するので、消費電力が非常に大きい電気システムにも使用可能である。

従来の出力インピーダンス回路を示す回路図である。 ＭＯＳトランジスタの電圧−電圧特性曲線を示すグラフである。 本発明の好適な一実施形態の一側面による出力インピーダンス回路を備える出力バッファ回路の回路図である。 本発明の好適な一実施形態の他の一側面による出力インピーダンス回路を備える出力バッファ回路の回路図である。 図３及び図４に示された本発明の好適な実施の形態による出力インピーダンス回路を備える出力バッファ回路が最適に用いられる領域を示す図面である。 本発明の好適な他の一実施形態による出力インピーダンス回路の回路図である。

符号の説明

３００ 出力インピーダンス回路
３１０ 出力ステージ
３２０ インピーダンス制御ステージ
３３０ 駆動トランジスタ
Ｍ１ 第１ＭＯＳトランジスタ
Ｍ２ 第２ＭＯＳトランジスタ

Claims (36)

1. 出力信号の電圧レベルが変わっても、前記出力信号が出力される出力端子でのインピーダンス成分が一定である出力インピーダンス回路において、
   ＤＣバイアス電圧に対応する電流を前記出力端子に供給する出力ステージと、
   前記出力信号に応答して前記出力ステージに流れる電流を制御するインピーダンス制御ステージとを備えることを特徴とする出力インピーダンス回路。
2. 前記出力ステージは、
   一端が前記出力端子に接続された抵抗素子と、
   一端が前記抵抗素子の他端に接続され、他端が第１電源電圧に接続され、ゲートに前記ＤＣバイアス電圧が印加される第１ＭＯＳトランジスタとを備えることを特徴とする請求項１に記載の出力インピーダンス回路。
3. 前記インピーダンス制御ステージは、
   一端が前記抵抗素子及び前記第１ＭＯＳトランジスタの共通端子に接続され、他端が前記第１電源電圧に接続され、ゲートに前記出力信号が印加される第２ＭＯＳトランジスタを備えることを特徴とする請求項２に記載の出力インピーダンス回路。
4. 前記第１電源電圧は、
   前記出力インピーダンス回路を含むシステムで用いられる電源電圧よりも低い電圧レベルを有する電圧であることを特徴とする請求項３に記載の出力インピーダンス回路。
5. 前記第１ＭＯＳトランジスタ及び前記第２ＭＯＳトランジスタは、
   Ｎ型ＭＯＳトランジスタであることを特徴とする請求項４に記載の出力インピーダンス回路。
6. 前記出力端子は、
   半導体装置のパッドであることを特徴とする請求項５に記載の出力インピーダンス回路。
7. 前記抵抗素子は、
   多結晶シリコン、ＰＳＧ、及び拡散された活性層のうち一つを利用して形成された抵抗であることを特徴とする請求項２に記載の出力インピーダンス回路。
8. 前記出力ステージは、
   一端が前記出力端子に接続された抵抗素子と、
   一端が前記抵抗素子の他端に接続され、他端が第２電源電圧に接続され、ゲートに前記ＤＣバイアス電圧が印加される第３ＭＯＳトランジスタとを備えることを特徴とする請求項１に記載の出力インピーダンス回路。
9. 前記インピーダンス制御ステージは、
   一端が前記抵抗素子及び前記第３ＭＯＳトランジスタの共通端子に接続され、他端が前記第２電源電圧に接続され、ゲートに前記出力信号が印加される第４ＭＯＳトランジスタを備えることを特徴とする請求項８に記載の出力インピーダンス回路。
10. 前記第２電源電圧は、
    前記出力インピーダンス回路を含むシステムで用いられる電源電圧よりも高い電圧レベルを有する電圧であることを特徴とする請求項９に記載の出力インピーダンス回路。
11. 前記第３ＭＯＳトランジスタ及び前記第４ＭＯＳトランジスタは、
    Ｐ型ＭＯＳトランジスタであることを特徴とする請求項１０に記載の出力インピーダンス回路。
12. 前記出力端子は、
    半導体装置のパッドであることを特徴とする請求項１１に記載の出力インピーダンス回路。
13. 前記抵抗素子は、
    多結晶シリコン、ＰＳＧ、及び拡散された活性層のうち一つを利用して形成された抵抗であることを特徴とする請求項８に記載の出力インピーダンス回路。
14. 入力信号に応答して出力信号の電圧レベルが変わっても、前記出力信号が出力される出力端子でのインピーダンス成分が一定であるインピーダンス回路を備える出力バッファ回路において、
    一端が前記出力端子に接続され、他端が高電源電圧に接続され、ゲートに前記入力信号が印加される駆動トランジスタと、
    ＤＣ電圧を受信して動作し、一端が低電源電圧に接続され、他端が前記出力端子に接続されたインピーダンス回路とを備え、
    前記インピーダンス回路は、
    前記ＤＣバイアス電圧に対応する電流を前記出力端子に供給する出力ステージと、
    前記出力信号に応答して前記出力ステージに流れる電流を制御するインピーダンス制御ステージとを備えることを特徴とする出力バッファ回路。
15. 前記出力ステージは、
    一端が前記出力端子に接続された抵抗素子と、
    一端が前記抵抗素子の他端に接続され、他端が前記低電源電圧に接続され、ゲートに前記ＤＣバイアス電圧が印加される第１ＭＯＳトランジスタとを備えることを特徴とする請求項１４に記載の出力バッファ回路。
16. 前記インピーダンス制御ステージは、
    一端が前記抵抗素子及び前記第１ＭＯＳトランジスタの共通端子に接続され、他端が前記低電源電圧に接続され、ゲートに前記出力信号が印加される第２ＭＯＳトランジスタを備えることを特徴とする請求項１５に記載の出力バッファ回路。
17. 前記第１ＭＯＳトランジスタ及び前記第２ＭＯＳトランジスタは、
    Ｎ型ＭＯＳトランジスタであることを特徴とする請求項１６に記載の出力バッファ回路。
18. 前記駆動トランジスタは、
    Ｐ型ＭＯＳトランジスタであることを特徴とする請求項１７に記載の出力バッファ回路。
19. 前記出力端子は、
    半導体装置のパッドであることを特徴とする請求項１８に記載の出力バッファ回路。
20. 前記抵抗素子は、
    多結晶シリコン、ＰＳＧ、及び拡散された活性層のうち一つを利用して形成された抵抗であることを特徴とする請求項１５に記載の出力バッファ回路。
21. 入力信号に応答して出力信号の電圧レベルが変わっても、前記出力信号が出力される出力端子でのインピーダンス成分が一定であるインピーダンス回路を備える出力バッファ回路において、
    ＤＣ電圧を受信して動作し、一端が高電源電圧に接続され、他端が前記出力端子に接続されたインピーダンス回路と、
    一端が前記出力端子に接続され、他端が低電源電圧に接続され、ゲートに前記入力信号が印加される駆動トランジスタとを備え、
    前記インピーダンス回路は、
    前記ＤＣバイアス電圧に対応する電流を前記出力端子に供給する出力ステージと、
    前記出力信号に応答して前記出力ステージに流れる電流を制御するインピーダンス制御ステージとを備えることを特徴とする出力バッファ回路。
22. 前記出力ステージは、
    一端が前記出力端子に接続された抵抗素子と、
    一端が前記抵抗素子の他端に接続され、他端が前記低電源電圧に接続され、ゲートに前記ＤＣバイアス電圧が印加される第１ＭＯＳトランジスタとを備えることを特徴とする請求項２１に記載の出力バッファ回路。
23. 前記インピーダンス制御ステージは、
    一端が前記抵抗素子及び前記第１ＭＯＳトランジスタの共通端子に接続され、他端が前記低電源電圧に接続され、ゲートに前記出力信号が印加される第２ＭＯＳトランジスタを備えることを特徴とする請求項２２に記載の出力バッファ回路。
24. 前記第１ＭＯＳトランジスタ及び前記第２ＭＯＳトランジスタは、
    Ｎ型ＭＯＳトランジスタであることを特徴とする請求項２３に記載の出力バッファ回路。
25. 前記駆動トランジスタは、
    Ｐ型ＭＯＳトランジスタであることを特徴とする請求項２４に記載の出力バッファ回路。
26. 前記出力端子は、
    半導体装置のパッドであることを特徴とする請求項２５に記載の出力バッファ回路。
27. 前記抵抗素子は、
    多結晶シリコン、ＰＳＧ、及び拡散された活性層のうち一つを利用して形成された抵抗であることを特徴とする請求項２２に記載の出力バッファ回路。
28. 出力信号の電圧レベルが変わっても、前記出力信号が出力される出力端子でのインピーダンス成分が一定であり、正常動作状態及びハイインピーダンス状態を選択できる出力インピーダンス回路において、
    制御信号及び逆制御信号に応答して動作し、前記出力信号を利用して前記出力インピーダンス回路の動作状態を選択するオンオフ信号を出力するオンオフ選択器と、
    前記逆制御信号に対応する電流を前記出力端子に供給する出力ステージと、
    前記オンオフ信号に応答して前記出力ステージに流れる電流を制御するインピーダンス制御ステージとを備えることを特徴とする出力インピーダンス回路。
29. 前記出力ステージは、
    一端が前記出力端子に接続された抵抗素子と、
    一端が前記抵抗素子の他端に接続され、他端が電源電圧に接続され、ゲートに前記逆制御信号が印加される第１ＭＯＳトランジスタとを備えることを特徴とする請求項２８に記載の出力インピーダンス回路。
30. 前記インピーダンス制御ステージは、
    一端が前記抵抗素子及び前記第１ＭＯＳトランジスタの共通端子に接続され、他端が前記電源電圧に接続され、ゲートに前記オンオフ信号が印加される第２ＭＯＳトランジスタを備えることを特徴とする請求項２９に記載の出力インピーダンス回路。
31. 前記オンオフ選択器は、
    一端に接続された前記出力信号を前記制御信号及び逆制御信号に応答してスイッチングするスイッチと、
    一端が前記スイッチの他端に接続され、他端が前記電源電圧に接続され、ゲートに前記逆制御信号が印加される第３ＭＯＳトランジスタとを備えることを特徴とする請求項３０に記載の出力インピーダンス回路。
32. 前記スイッチは、
    一端が前記出力端子に接続され、他端が前記第３ＭＯＳトランジスタの一端に接続され、前記制御信号及び前記逆制御信号によって動作し、前記制御信号が論理的にハイレベルである時にスイッチがオンになることを特徴とする請求項３１に記載の出力インピーダンス回路。
33. 前記制御信号及び前記逆制御信号は、
    位相が互いに逆相であることを特徴とする請求項２８に記載の出力インピーダンス回路。
34. 前記出力インピーダンス回路は、
    前記逆制御信号の位相を反転させて前記制御信号を出力するインバータをさらに備えることを特徴とする請求項２８に記載の出力インピーダンス回路。
35. 出力信号の電圧レベルが変わっても、前記出力信号が出力される出力端子でのインピーダンス成分が一定であり、正常動作状態及びハイインピーダンス状態を選択できる出力バッファ回路において、
    制御信号及び逆制御信号に応答して動作し、前記出力信号を利用して前記出力インピーダンス回路の動作状態を選択するオンオフ信号を出力するオンオフ選択器と、
    前記オンオフ信号に応答して前記逆制御信号に対応する電流を一端に接続された第１電源電圧を通じて他端に接続された前記出力端子に供給する出力インピーダンス回路と、
    入力信号に対応する電流を一端に接続された第２電源電圧を通じて他端に接続された出力端子に供給する駆動装置とを備えることを特徴とする出力バッファ回路。
36. 前記第１電源電圧は、
    前記出力バッファ回路で用いられる電源電圧よりも低い電源電圧であり、
    前記第２電源電圧は、
    前記出力バッファ回路で用いられる電源電圧よりも高い電源電圧であることを特徴とする請求項３５に記載の出力バッファ回路。

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