JP2006216979A - Manufacturing method for semiconductor device - Google Patents

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<P>PROBLEM TO BE SOLVED: To improve the packaging reliability of a multi-pin QFN (Quad Flat Non-leaded package) and reduce its manufacturing cost. <P>SOLUTION: This QFN is formed by performing mold sealing of a die pad section 4 where semiconductor chips 2 are mounted, multiple leads 5 arranged around the die pad section 4, multiple patterns comprising terminals 5d formed in the part of each lead 5, and lead frame LF having multiple connnecting parts formed between adjacent patterns. When performing the mold sealing, the lead frame LF is arranged through a resin sheet 41 on the female mold 40B of a metal mold 40, multiple connecting parts are clamped by an upper mold 40A and the female mold 40B so that the terminals 5d of the lead 5 may cut into the resin sheet 41 with the clamped pressure of the metal mold 40. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、半導体装置の製造技術に関し、特に、樹脂封止型半導体装置の多ピン化に適用して有効な技術に関する。   The present invention relates to a manufacturing technique of a semiconductor device, and more particularly to a technique effective when applied to the increase in the number of pins of a resin-encapsulated semiconductor device.

リードフレームに搭載された半導体チップをモールド樹脂からなる封止体によって封止した樹脂パッケージの一種に、ＱＦＮ(Quad Flat Non-leaded package)がある。   One type of resin package in which a semiconductor chip mounted on a lead frame is sealed with a sealing body made of mold resin is QFN (Quad Flat Non-leaded package).

ＱＦＮは、ボンディングワイヤを介して半導体チップと電気的に接続される複数のリードのそれぞれの一端部を封止体の外周部の裏面（下面）から露出させて端子を構成し、前記端子の露出面とは反対側の面、すなわち封止体の内部の端子面にボンディングワイヤを接続して前記端子と半導体チップとを電気的に接続する構造となっている。そして、これらの端子を配線基板の電極（フットプリント）に半田付けすることによって実装される。この構造は、リードがパッケージ（封止体）の側面から横方向に延びて端子を構成するＱＦＰ(Quad Flat Package)に比べて、実装面積が小さくなるという利点を備えている。   The QFN constitutes a terminal by exposing one end portion of each of a plurality of leads electrically connected to the semiconductor chip via a bonding wire from the back surface (lower surface) of the outer peripheral portion of the sealing body. A bonding wire is connected to a surface opposite to the surface, that is, a terminal surface inside the sealing body to electrically connect the terminal and the semiconductor chip. These terminals are mounted by soldering to the electrodes (footprints) of the wiring board. This structure has an advantage that the mounting area is reduced as compared with a QFP (Quad Flat Package) in which the leads extend in the lateral direction from the side surface of the package (sealing body) to form the terminals.

上記ＱＦＮについては、例えば特開２００１−１８９４１０号公報（特許文献１）や特許第３０７２２９１号（特許文献２）などに記載がある。
特開２００１−１８９４１０号公報 特許第３０７２２９１号 About said QFN, Unexamined-Japanese-Patent No. 2001-189410 (patent document 1), patent 3072291 (patent document 2), etc. have description, for example.
JP 2001-189410 A Patent No. 3072291

しかしながら、このようなＱＦＮは、半導体チップに形成されるＬＳＩの高機能化、高性能化に伴って端子数を増加（多ピン化）しようとすると、次のような問題が生じる。   However, such QFN has the following problems when it is attempted to increase the number of terminals (increase the number of pins) as the LSI formed on the semiconductor chip has higher functionality and higher performance.

すなわち、前述したように、ＱＦＮは、封止体の裏面に露出する端子面とは反対側の面にボンディングワイヤを接続するため、端子ピッチとリードのボンディングワイヤ接続箇所のピッチとが同一となる。また、端子面積は、実装時の信頼性を確保するための所定の面積が必要であることから、あまり小さくすることができない。   That is, as described above, since the QFN connects the bonding wires to the surface opposite to the terminal surface exposed on the back surface of the sealing body, the terminal pitch and the pitch of the bonding wire connecting portion of the lead are the same. . Also, the terminal area cannot be made very small because a predetermined area is required to ensure reliability during mounting.

従って、パッケージサイズをあまり変えずに多ピン化を図ろうとした場合、端子数をそれほど増やすことができないので、大幅な多ピン化ができない。他方、パッケージサイズを大きくして多ピン化を図ろうとすると、半導体チップとボンディングワイヤ接続箇所との距離が長くなり、ボンディングワイヤ長が長くなってしまうため、ワイヤボンディング工程や樹脂モールド工程で隣り合ったワイヤ同士がショートするなどの問題が発生し、製造歩留まりが低下してしまう。   Therefore, when trying to increase the number of pins without changing the package size very much, the number of terminals cannot be increased so much, so that a large number of pins cannot be achieved. On the other hand, if the package size is increased to increase the number of pins, the distance between the semiconductor chip and the bonding wire connecting portion becomes longer and the bonding wire length becomes longer. This causes problems such as short-circuiting between wires, resulting in a decrease in manufacturing yield.

また、製造コストを下げる目的で半導体チップをシュリンクした場合も、半導体チップとボンディングワイヤ接続箇所との距離が長くなり、ボンディングワイヤの接続ができなくなる、という問題も発生する。   In addition, even when the semiconductor chip is shrunk for the purpose of reducing the manufacturing cost, there arises a problem that the distance between the semiconductor chip and the bonding wire connecting portion becomes long and the bonding wire cannot be connected.

また、パッケージサイズを大きくして多ピン化を図ろうとすると、パッケージの反りも大きくなるため、パッケージを配線基板に実装した後の温度サイクルなどによって、特にパッケージの周辺部に位置する端子と配線基板との接続寿命が短くなる、という問題も発生する。   In addition, if the package size is increased to increase the number of pins, the warpage of the package also increases. Therefore, terminals and wiring boards that are located at the periphery of the package, especially due to temperature cycles after the package is mounted on the wiring board, etc. There is also a problem that the connection life is shortened.

本発明の目的は、ＱＦＮの実装信頼性を向上させることのできる技術を提供することにある。   An object of the present invention is to provide a technique capable of improving the mounting reliability of a QFN.

本発明の他の目的は、ＱＦＮの製造コストを低減することのできる技術を提供することにある。   Another object of the present invention is to provide a technique capable of reducing the manufacturing cost of QFN.

本発明の他の目的は、ＱＦＮの多ピン化を推進することのできる技術を提供することにある。   Another object of the present invention is to provide a technique capable of promoting the increase in the number of QFN pins.

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。   The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。   Of the inventions disclosed in the present application, the outline of typical ones will be briefly described as follows.

本願の一発明による半導体装置の製造方法は、（ａ）ダイパッド部と、前記ダイパッド部の周囲に配置された複数のリードと、前記複数のリードのそれぞれの一部に形成された端子部とを含む複数のパターンと、前記複数のパターンの内、隣り合うパターンの間にそれぞれ形成された複数の連結部分とを有するリードフレームを準備する工程と、（ｂ）主面と、前記主面上に形成された複数の電極とを有する半導体チップを準備する工程と、（ｃ）上金型と、前記上金型に対向する下金型と、前記複数のパターンにそれぞれ対応する複数のキャビティと、前記複数のキャビティにそれぞれ連結する複数のゲートとを有するモールド金型を準備する工程と、（ｄ）前記ダイパッド部上に前記半導体チップを搭載する工程と、（ｅ）前記半導体チップの前記複数の電極と前記複数のリードを複数のワイヤを介してそれぞれ電気的に接続する工程と、（ｆ）前記リードフレームを前記モールド金型の前記下金型上にシートを介して配置する工程と、（ｇ）前記（ｆ）工程の後、前記複数のゲートを介して前記複数のキャビティ内に配置された前記半導体チップ、前記ダイパッド部、前記複数のリード、および前記複数のワイヤを被うように樹脂を供給する工程と、（ｈ）前記（ｇ）工程の後、前記リードフレームの前記複数の連結部分を切断する工程とを有し、前記端子部は、前記複数のリードのそれぞれの一部をプレスによる折り曲げ加工を施すことにより形成され、前記複数のゲートは、前記複数のキャビティのうち隣り合うキャビティ同士を連結するように形成され、前記（ｇ）工程は、前記端子部が前記モールド金型のクランプ圧力により前記シートの中に食い込むように、前記複数の連結部分を前記上金型と前記下金型によりクランプした状態で行うものである。   According to another aspect of the present invention, there is provided a method of manufacturing a semiconductor device comprising: (a) a die pad portion; a plurality of leads disposed around the die pad portion; and a terminal portion formed on a part of each of the plurality of leads. Preparing a lead frame having a plurality of patterns including a plurality of connecting portions formed between adjacent patterns among the plurality of patterns, and (b) a main surface, on the main surface A step of preparing a semiconductor chip having a plurality of electrodes formed; (c) an upper mold; a lower mold facing the upper mold; and a plurality of cavities respectively corresponding to the plurality of patterns; Preparing a mold having a plurality of gates respectively connected to the plurality of cavities; (d) mounting the semiconductor chip on the die pad portion; and (e) the semiconductor chip. Electrically connecting the plurality of electrodes and the plurality of leads through a plurality of wires, respectively, and (f) disposing the lead frame on the lower mold of the mold through a sheet And (g) after the step (f), the semiconductor chip, the die pad portion, the plurality of leads, and the plurality of wires disposed in the plurality of cavities through the plurality of gates. A step of supplying resin so as to cover; and a step of cutting the plurality of connecting portions of the lead frame after the step (h) and the step (g), wherein the terminal portion is formed of the plurality of leads. Each of the plurality of gates is formed so as to connect adjacent cavities among the plurality of cavities, and the (g) process is performed. , As the terminal portions bite into the sheet by clamping pressure of the mold, and performs the plurality of connecting portions in a state of clamping by the lower die and the upper die.

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。   Among the inventions disclosed in the present application, effects obtained by typical ones will be briefly described as follows.

外部接続用端子のスタンドオフ量を充分に確保することができるので、実装信頼性の高い多ピンのＱＦＮを実現することができる。   Since the standoff amount of the external connection terminal can be sufficiently secured, a multi-pin QFN with high mounting reliability can be realized.

また、リード、吊りリード、ダイパッド部、端子などのパターンをプレスで形成したリードフレームを使用することにより、ＱＦＮの製造コストを低減することができる。   In addition, by using a lead frame in which patterns such as leads, suspension leads, die pad portions, and terminals are formed by pressing, the manufacturing cost of QFN can be reduced.

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。   Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. Note that components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiments, and the repetitive description thereof will be omitted. In the following embodiments, the description of the same or similar parts will not be repeated in principle unless particularly necessary.

（実施の形態１）
図１は、本実施の形態のＱＦＮの外観（表面側）を示す平面図、図２は、ＱＦＮの外観（裏面側）を示す平面図、図３は、ＱＦＮの内部構造（表面側）を示す平面図、図４は、ＱＦＮの内部構造（裏面側）を示す平面図、図５は、ＱＦＮの断面図である。 (Embodiment 1)
FIG. 1 is a plan view showing the appearance (front side) of the QFN of the present embodiment, FIG. 2 is a plan view showing the appearance (back side) of the QFN, and FIG. 3 shows the internal structure (front side) of the QFN. FIG. 4 is a plan view showing the internal structure (back side) of the QFN, and FIG. 5 is a cross-sectional view of the QFN.

本実施の形態のＱＦＮ１は、１個の半導体チップ２を樹脂からなる封止体３によって封止した表面実装型のパッケージ構造を有しており、その外形寸法は、例えば縦×横＝１２ｍｍ×１２ｍｍ、厚さ＝１．０ｍｍである。   The QFN 1 of the present embodiment has a surface mounting type package structure in which one semiconductor chip 2 is sealed with a sealing body 3 made of resin, and the external dimensions thereof are, for example, vertical × horizontal = 12 mm × 12 mm, thickness = 1.0 mm.

半導体チップ２は、金属製のダイパッド部４上に搭載された状態で封止体３の中央部に配置されている。この半導体チップ２の一辺のサイズは、例えば４ｍｍである。ダイパッド部４は、例えば一辺のサイズが４ｍｍ〜７ｍｍの範囲内にある複数種類の半導体チップ２を搭載可能とするために、その径を半導体チップ２の径よりも小さくした、いわゆる小タブ構造を有しており、本実施の形態では、例えば３ｍｍの径を有している。ダイパッド部４および半導体チップ２は、一端がダイパッド部４に接続され、他端が封止体３の四隅に延在する４本の吊りリード５ｂによって支持されている。   The semiconductor chip 2 is disposed at the center of the sealing body 3 in a state where it is mounted on the metal die pad portion 4. The size of one side of the semiconductor chip 2 is, for example, 4 mm. For example, the die pad portion 4 has a so-called small tab structure in which the diameter is smaller than the diameter of the semiconductor chip 2 so that a plurality of types of semiconductor chips 2 having a side size in the range of 4 mm to 7 mm can be mounted. In this embodiment, for example, it has a diameter of 3 mm. One end of the die pad portion 4 and the semiconductor chip 2 are connected to the die pad portion 4, and the other end is supported by four suspension leads 5 b extending to the four corners of the sealing body 3.

上記ダイパッド部４の周囲には、複数本（例えば１１６本）のリード５がダイパッド部４を囲むように配置されている。これらのリード５の一端部側（半導体チップ２に近い側）５ａは、Ａｕワイヤ６を介して半導体チップ２の主面のボンディングパッド７に電気的に接続されている。また、この一端部側５ａとは反対側の他端部側５ｃは、封止体３の側面で終端している。   Around the die pad portion 4, a plurality of (for example, 116) leads 5 are arranged so as to surround the die pad portion 4. One end side (side closer to the semiconductor chip 2) 5 a of these leads 5 is electrically connected to the bonding pad 7 on the main surface of the semiconductor chip 2 through the Au wire 6. Further, the other end portion side 5 c opposite to the one end portion side 5 a is terminated at the side surface of the sealing body 3.

上記リード５のそれぞれは、半導体チップ２との距離を短くするために、一端部側５ａがダイパッド部４の近傍まで引き回され、その先端のピッチ（Ｐ３）は他端部側５ｃよりも狭いピッチ（例えば０．１８ｍｍ〜０．２ｍｍ）となっている。このように、リード５の一端部側５ａをダイパッド部４の近傍まで引き回すことにより、この一端部側５ａとボンディングパッド７を結線するＡｕワイヤ６の長さを短く（例えば３ｍｍ以下）することができる。これにより、ＱＦＮ１を多ピン化した場合でも、またＱＦＮ１の多ピン化に伴ってリード５のピッチ、すなわちＡｕワイヤ６の間隔が狭くなった場合でも、ＱＦＮ１の製造工程（例えばワイヤボンディング工程や樹脂モールド工程）でＡｕワイヤ６同士が短絡する不良の発生を抑制することができる。   In order to shorten the distance from the semiconductor chip 2, each of the leads 5 has one end portion 5a routed to the vicinity of the die pad portion 4, and the tip pitch (P3) is narrower than the other end portion 5c. The pitch is (for example, 0.18 mm to 0.2 mm). As described above, the length of the Au wire 6 connecting the one end portion 5a and the bonding pad 7 can be shortened (for example, 3 mm or less) by drawing the one end portion 5a of the lead 5 to the vicinity of the die pad portion 4. it can. As a result, even when QFN 1 is multi-pinned, and even when the pitch of leads 5, that is, the interval between Au wires 6 becomes narrow as QFN 1 is multi-pinned, the manufacturing process of QFN 1 (for example, wire bonding process or resin) It is possible to suppress the occurrence of defects in which the Au wires 6 are short-circuited in the molding step).

図２に示すように、ＱＦＮ１のパッケージを構成する封止体３の裏面（基板実装面）には、前記複数本のリード５のそれぞれの一部を折り曲げて形成した複数個（例えば１１６個）の外部接続用端子５ｄが、封止体３の各辺に沿って千鳥状に２列ずつ配置されている。これらの端子５ｄは、封止体３の裏面から外側に突出しており、その表面に印刷法またはメッキ法によって形成された半田層９を有している（図５）。   As shown in FIG. 2, a plurality (for example, 116 pieces) formed by bending a part of each of the plurality of leads 5 on the back surface (substrate mounting surface) of the sealing body 3 constituting the QFN 1 package. The external connection terminals 5d are arranged in two rows in a staggered manner along each side of the sealing body 3. These terminals 5d protrude outward from the back surface of the sealing body 3, and have a solder layer 9 formed on the surface thereof by a printing method or a plating method (FIG. 5).

上記端子５ｄのそれぞれは、実装面積を確保するために、その幅がリード５の幅よりも広くなっている。端子５ｄの幅（ｄ）は、一例として０．３ｍｍであり、隣接する端子５ｄとのピッチは、同一列の端子５ｄとのピッチ（Ｐ１）が０．６５ｍｍ、他の列の端子５ｄとのピッチ（Ｐ２）が０．３２５ｍｍである。また、表面に半田層９を有する端子５ｄの高さ（半田層９を含む高さ）、すなわち封止体３の裏面からの突出量（スタンドオフ量）が少なくとも５０μｍ以上となるように、リード５の折り曲げ量および半田層９の膜厚が規定されている。   Each of the terminals 5d is wider than the lead 5 in order to secure a mounting area. The width (d) of the terminal 5d is, for example, 0.3 mm, and the pitch with the adjacent terminal 5d is 0.65 mm (P1) with the terminal 5d in the same row, and with the terminal 5d in the other row. The pitch (P2) is 0.325 mm. Further, the lead 5d having the solder layer 9 on the surface (height including the solder layer 9), that is, the protruding amount from the back surface of the sealing body 3 (standoff amount) is at least 50 μm or more. 5 and the thickness of the solder layer 9 are defined.

上記封止体３の裏面の四隅には、前記４本の吊りリード５ｂの他端部が露出している。封止体３の裏面に露出した吊りリード５ｂの幅は、封止体３の内部の吊りリード５ｂに比べて広くなっている。図示は省略するが、封止体３の裏面に露出した吊りリード５ｂの表面にも、印刷法またはメッキ法によって形成半田層９が形成されている。また、封止体３の裏面に露出した吊りリード５ｂの高さ（半田層９を含む高さ）、すなわち封止体３の裏面からの突出量（スタンドオフ量）は上記端子５ｄの突出量と同じである。   The other ends of the four suspension leads 5b are exposed at the four corners of the back surface of the sealing body 3. The width of the suspension lead 5 b exposed on the back surface of the sealing body 3 is wider than that of the suspension lead 5 b inside the sealing body 3. Although illustration is omitted, the formed solder layer 9 is also formed on the surface of the suspension lead 5b exposed on the back surface of the sealing body 3 by a printing method or a plating method. Further, the height of the suspension lead 5b exposed on the back surface of the sealing body 3 (height including the solder layer 9), that is, the protruding amount (standoff amount) from the back surface of the sealing body 3 is the protruding amount of the terminal 5d. Is the same.

上記のように構成された本実施の形態のＱＦＮ１を製造するには、まず最初に、図６に示すようなリードフレームＬＦを用意する。このリードフレームＬＦは、Ｃｕ、Ｃｕ合金またはＦｅ−Ｎｉ合金からなる板厚１００μｍ〜１５０μｍ程度の金属板からなり、前述したダイパッド部４、リード５、吊りリード５ｂなどのパターンが縦および横方向に繰り返し形成された構成になっている。すなわち、このリードフレームＬＦは、複数個（例えば２４個）の半導体チップ２を搭載することができる多連構造を有している。   In order to manufacture the QFN 1 of the present embodiment configured as described above, first, a lead frame LF as shown in FIG. 6 is prepared. This lead frame LF is made of a metal plate made of Cu, Cu alloy or Fe—Ni alloy and having a plate thickness of about 100 μm to 150 μm. The structure is formed repeatedly. That is, the lead frame LF has a multiple structure in which a plurality (for example, 24) of semiconductor chips 2 can be mounted.

上記リードフレームＬＦを製造するには、図７に示すように、まず金属板１０をプレスで打ち抜いてリード５、吊りリード５ｂ、ダイパッド部４などのパターンを形成し、続いてリード５の中途部をプレスで折り曲げることによって、端子５ｄを形成する。   In order to manufacture the lead frame LF, as shown in FIG. 7, first, the metal plate 10 is punched out by a press to form patterns such as the leads 5, the suspension leads 5 b, and the die pad portion 4, and then the middle portion of the leads 5. Is bent with a press to form the terminal 5d.

図８および図９に示すように、リード５の折り曲げに使用するプレス金型５０は、リード５の本数（例えば１１６個）と同じ数のパンチ５１を備えた上型５０Ａ(図８)と、上記パンチ５１を受ける複数のダイ５２を備えた下型５０Ｂ(図９)とで構成される。   As shown in FIGS. 8 and 9, the press die 50 used for bending the lead 5 includes an upper die 50 </ b> A (FIG. 8) provided with the same number of punches 51 as the number of leads 5 (for example, 116 pieces). The lower die 50B (FIG. 9) is provided with a plurality of dies 52 for receiving the punch 51.

上記プレス５０を使って端子５ｄを形成するには、図１０に示すように、金属板１０を上型５０Ａと下型５０Ｂの間に挟み込む。そして、この状態で上型５０Ａのパンチ５１を下型５０Ｂのダイ５２に押し込むと、各リード５の中途部が塑性変形して下方に折れ曲がり、端子５ｄが形成される。このときのリード５の曲げ量（ｓ）は、金属板１０の板厚と同程度（１００μｍ〜１５０μｍ）となる。   In order to form the terminals 5d using the press 50, as shown in FIG. 10, the metal plate 10 is sandwiched between the upper mold 50A and the lower mold 50B. Then, when the punch 51 of the upper die 50A is pushed into the die 52 of the lower die 50B in this state, the middle portion of each lead 5 is plastically deformed and bent downward to form a terminal 5d. The bending amount (s) of the lead 5 at this time is approximately the same as the thickness of the metal plate 10 (100 μm to 150 μm).

図示は省略するが、上記端子５ｄの形成と前後して吊りリード５ｂの中途部をプレスで折り曲げることによって、ダイパッド部４の高さを調整する。また、吊りリード５ｂの端部を封止体３から露出させるためにプレスで折り曲げる。このときの吊りリード５ｂの曲げ量は、前述したリード５の曲げ量（ｓ）と同じにする。その後、図１１に示すように、リード５の一端部側５ａの一面（Ａｕワイヤ６をボンディングする領域）に電解メッキ法でＡｇメッキ層１１を形成することにより、リードフレームＬＦが完成する。   Although illustration is omitted, the height of the die pad portion 4 is adjusted by bending the middle portion of the suspension lead 5b with a press before and after the formation of the terminal 5d. Further, the end of the suspension lead 5b is bent by a press in order to expose it from the sealing body 3. The bending amount of the suspension lead 5b at this time is the same as the bending amount (s) of the lead 5 described above. Thereafter, as shown in FIG. 11, the Ag plating layer 11 is formed by electrolytic plating on one surface 5a of the lead 5 (the region where the Au wire 6 is bonded), thereby completing the lead frame LF.

このように、本実施の形態では、金属板１０をプレスで剪断加工することによって、リード５、吊りリード５ｂ、ダイパッド部４、端子５ｄなどのパターンを形成するので、これらのパターンをエッチングで形成する場合に比べてリードフレームＬＦの製造工程が簡略化され、その製造コストを低減することが可能となる。   As described above, in the present embodiment, the metal plate 10 is sheared with a press to form patterns such as the lead 5, the suspension lead 5b, the die pad portion 4, and the terminal 5d. Therefore, these patterns are formed by etching. Compared to the case, the manufacturing process of the lead frame LF is simplified, and the manufacturing cost can be reduced.

次に、図１２に示すように、リードフレームＬＦに形成された複数のダイパッド部４のそれぞれの表面にＡｕペーストやエポキシ樹脂系接着剤などを使って半導体チップ２を接着した後、図１３および図１４に示すように、周知のワイヤボンディング装置を使って半導体チップ２のボンディングパッド７とリード５の一端部側５ａとの間をＡｕワイヤ６で結線する。   Next, as shown in FIG. 12, after bonding the semiconductor chip 2 to each surface of the plurality of die pad portions 4 formed on the lead frame LF using an Au paste or an epoxy resin adhesive, FIG. As shown in FIG. 14, a well-known wire bonding apparatus is used to connect the bonding pads 7 of the semiconductor chip 2 and the one end side 5a of the leads 5 with Au wires 6.

図１３に示すように、上記のワイヤボンディング作業を行うときは、リードフレームＬＦの裏面側に突起状の端子５ｄが位置するので、リードフレームＬＦを支持する治具３０の端子５ｄと対向する箇所に溝３１を形成しておくとよい。このようにすると、リードフレームＬＦを治具３０の上に安定して保持することができるので、Ａｕワイヤ６とリード５の位置ずれや、Ａｕワイヤ６とボンディングパッド７の位置ずれを防ぐことができる。また、前述したダイパッド部４の表面に半導体チップ２を接着する作業を行う場合にも、上記のような溝３１を設けた治具を使用することにより、ダイパッド部４と半導体チップ２の位置ずれを防ぐことができる。   As shown in FIG. 13, when the wire bonding operation is performed, since the protruding terminal 5d is located on the back surface side of the lead frame LF, the portion facing the terminal 5d of the jig 30 that supports the lead frame LF. It is preferable to form a groove 31 in the groove. In this way, since the lead frame LF can be stably held on the jig 30, it is possible to prevent the positional deviation between the Au wire 6 and the lead 5 and the positional deviation between the Au wire 6 and the bonding pad 7. it can. In addition, when the semiconductor chip 2 is bonded to the surface of the die pad portion 4 described above, the misalignment between the die pad portion 4 and the semiconductor chip 2 can be achieved by using the jig provided with the groove 31 as described above. Can be prevented.

次に、図１５に示すように、上記リードフレームＬＦをモールド金型４０に装着する。図１５は、モールド金型４０の一部（ＱＦＮ約１個分の領域）を示す断面図である。   Next, as shown in FIG. 15, the lead frame LF is mounted on the mold 40. FIG. 15 is a cross-sectional view showing a part of the mold 40 (a region corresponding to about one QFN).

このモールド金型４０を使って半導体チップ２を樹脂封止するには、まず下型４０Ｂの表面に厚さが２５μｍ〜１００μｍ程度の薄い樹脂シート４１を敷き、この樹脂シート４１の上にリードフレームＬＦを位置決めする。リードフレームＬＦは、突起状の端子５ｄが形成された面を下に向けて配置し、端子５ｄの下面を樹脂シート４１に接触させる。そしてこの状態で、リードフレームＬＦの上面を上型４０Ａで押さえつけると、その圧力によって端子５ｄの下面が樹脂シート４１の中に１０μｍ〜３０μｍ程度食い込む。また、図示は省略するが、吊りリード５ｂの端部も、その下面が樹脂シート４１の中に食い込む。   In order to resin-seal the semiconductor chip 2 using the mold 40, a thin resin sheet 41 having a thickness of about 25 μm to 100 μm is first laid on the surface of the lower mold 40B, and a lead frame is formed on the resin sheet 41. Position the LF. The lead frame LF is arranged with the surface on which the protruding terminal 5d is formed facing downward, and the lower surface of the terminal 5d is brought into contact with the resin sheet 41. In this state, when the upper surface of the lead frame LF is pressed by the upper mold 40A, the lower surface of the terminal 5d bites into the resin sheet 41 by about 10 μm to 30 μm due to the pressure. Although illustration is omitted, the lower surface of the end portion of the suspension lead 5 b also bites into the resin sheet 41.

なお、図１５に示すモールド金型４０は、リードフレームＬＦの上面を上型４０Ａで押さえつける構造になっているが、例えば図１６に示すように、樹脂シート４１とリードフレームＬＦを上型４０Ａと下型４０Ｂで両方向から挟み付ける構造にしてもよい。図１５に示す金型を使用する場合は、上型４０Ａと接触する部分のリードフレームＬＦを下方に折り曲げておくが、図１６に示す金型を使用する場合は、その必要はない。   The mold die 40 shown in FIG. 15 has a structure in which the upper surface of the lead frame LF is pressed by the upper die 40A. For example, as shown in FIG. 16, the resin sheet 41 and the lead frame LF are connected to the upper die 40A. The lower die 40B may be sandwiched from both directions. When the mold shown in FIG. 15 is used, the lead frame LF at the portion in contact with the upper mold 40A is bent downward, but this is not necessary when the mold shown in FIG. 16 is used.

また、リードフレームＬＦの上面を上型４０Ａで押さえ付けると、リードフレームＬＦを構成する金属板のバネ力によって、リード５の先端側である一端部側５ａに上向きの力が作用する。そのため、本実施の形態のリードフレームＬＦのように、端子５ｄを２列に配置した場合は、リード５の一端部側５ａに近い方に端子５ｄが形成されたリード５と、前記端子５ｄよりも一端部側５ａから離れた位置に端子５ｄが形成されたリード５では、端子５ｄが樹脂シート４１を押さえつける力に差が生じる。すなわち、一端部側５ａに近い方に形成された端子５ｄは、一端部５ａから離れた方（＝上型４０Ａとリード５の接触部分に近い方）に形成された端子５ｄに比べて樹脂シート４１を押さえる力が弱くなる。この結果、一端部側５ａに近い方に形成された端子５ｄと、一端部側５ａから離れた方に形成された端子５ｄは、封止体３の裏面の突出量（スタンドオフ量）に差が生じ、これらの端子５ｄを配線基板の電極（フットプリント）上に半田付けした際に、一部の端子５ｄと電極との間が非接触になるオープン不良が発生する虞れがある。   Further, when the upper surface of the lead frame LF is pressed by the upper mold 40A, an upward force is applied to the one end side 5a which is the tip side of the lead 5 by the spring force of the metal plate constituting the lead frame LF. Therefore, when the terminals 5d are arranged in two rows as in the lead frame LF of the present embodiment, the lead 5 in which the terminal 5d is formed closer to the one end portion side 5a of the lead 5 and the terminal 5d In the lead 5 in which the terminal 5d is formed at a position away from the one end side 5a, a difference occurs in the force with which the terminal 5d presses the resin sheet 41. That is, the terminal 5d formed closer to the one end side 5a is a resin sheet than the terminal 5d formed away from the one end 5a (= the closer to the contact portion between the upper die 40A and the lead 5). The force to hold 41 is weakened. As a result, the terminal 5d formed closer to the one end side 5a and the terminal 5d formed away from the one end side 5a are different from each other in the protruding amount (standoff amount) of the back surface of the sealing body 3. Therefore, when these terminals 5d are soldered onto the electrodes (footprints) of the wiring board, there is a possibility that an open defect that causes non-contact between some of the terminals 5d and the electrodes may occur.

このような虞れがある場合は、図１７に示すように、一端部側５ａに近い方に端子５ｄが形成されたリード５の幅（Ｗ１）を、一端部側５ａから離れた方に端子５ｄが形成されたリード５の幅（Ｗ２）よりも広くする（Ｗ２＜Ｗ１）とよい。このようにすると、端子５ｄが樹脂シート４１を押さえつける力がすべてのリード５でほぼ均等になるので、樹脂シート４１の中に食い込む端子５ｄの量、すなわち封止体３の裏面から外側に突出する端子５ｄのスタンドオフ量が、すべてのリード５でほぼ同じになる。   When there is such a fear, as shown in FIG. 17, the width (W1) of the lead 5 in which the terminal 5d is formed closer to the one end side 5a is set to the terminal away from the one end side 5a. It is preferable to make the width (W2 <W1) wider than the width (W2) of the lead 5 on which 5d is formed. In this way, the force with which the terminal 5d presses the resin sheet 41 becomes substantially equal for all the leads 5, and therefore the amount of the terminal 5d that bites into the resin sheet 41, that is, the outer side protrudes from the back surface of the sealing body 3. The stand-off amount of the terminal 5d is almost the same for all the leads 5.

図１８は、上記モールド金型４０の上型４０ＡがリードフレームＬＦと接触する部分を斜線で示した平面図である。また、図１９は、このモールド金型４０のゲートの位置と、キャビティに注入された樹脂の流れる方向を模式的に示した平面図である。   FIG. 18 is a plan view showing a portion where the upper mold 40A of the mold 40 is in contact with the lead frame LF by hatching. FIG. 19 is a plan view schematically showing the position of the gate of the mold 40 and the flow direction of the resin injected into the cavity.

図１８に示すように、上記モールド金型４０は、リードフレームＬＦの外枠部分、およびリード５とリード５の連結部分のみが上型４０Ａと接触し、それ以外の全ての領域は、樹脂が注入されるキャビティとして有効に利用される構造になっている。   As shown in FIG. 18, in the molding die 40, only the outer frame portion of the lead frame LF and the connecting portion between the lead 5 and the lead 5 are in contact with the upper die 40A, and all other regions are made of resin. The structure is effectively used as a cavity to be injected.

また、図１９に示すように、上記モールド金型４０の一辺には複数のゲートＧ１〜Ｇ１６が設けられており、例えば図の左端の縦方向に並んだ３つのキャビティＣ１〜Ｃ３には、ゲートＧ１、Ｇ２を通じて樹脂が注入され、これらに隣接する３つのキャビティＣ４〜Ｃ６には、ゲートＧ３、Ｇ４を通じて樹脂が注入される構造になっている。一方、上記ゲートＧ１〜Ｇ１６と対向する他の一辺には、ダミーキャビティＤＣ１〜ＤＣ８およびエアベント４２が設けられており、例えばゲートＧ１、Ｇ２を通じてキャビティＣ１〜Ｃ３に樹脂が注入されると、キャビティＣ１〜Ｃ３内のエアーがダミーキャビティＤＣ１に流入し、キャビティＣ３内の樹脂にボイドが生じるのを防止する構造になっている。 Further, as shown in FIG. 19, the one side of the molding die 40 is provided with a plurality of gate G1～G 16, for example three cavities C 1 -C 3 aligned in the longitudinal direction of the left end of FIG. The resin is injected through the gates G 1 and G 2 , and the resin is injected into the three cavities C 4 to C 6 adjacent to these through the gates G 3 and G 4 . On the other hand, dummy cavities DC 1 to DC 8 and an air vent 42 are provided on the other side facing the gates G 1 to G 16. For example, resin is provided in the cavities C 1 to C 3 through the gates G 1 and G 2. Is injected, air in the cavities C 1 to C 3 flows into the dummy cavity DC 1 , thereby preventing voids from occurring in the resin in the cavity C 3 .

次に、前記図１５、図１６に示すモールド金型４０の上型４０Ａと下型４０Ｂの隙間（キャビティ）に樹脂を注入した後、図２０に示すように、上型４０Ａと下型４０Ｂを分離することにより、封止体３が成形される。   Next, after injecting resin into the gap (cavity) between the upper mold 40A and the lower mold 40B of the mold 40 shown in FIGS. 15 and 16, the upper mold 40A and the lower mold 40B are moved as shown in FIG. The sealing body 3 is shape | molded by isolate | separating.

図２１は、上記モールド金型４０から取り外したリードフレームＬＦの表面側を示す全体平面図、図２２は、図２１のＸ−Ｘ’線に沿った断面図、図２３は、リードフレームＬＦの裏面側を示す部分平面図である。図２３に示すように、リードフレームＬＦをモールド金型４０から取り外すと、上記モールド工程で樹脂シート４１の中に食い込んでいた端子５ｄおよび吊りリード５ｂの端部が封止体３の裏面から外部に露出する。このとき、封止体３の裏面から露出する端子５ｄおよび吊りリード５ｂのそれぞれが封止体３から突出する量は、樹脂シート４１の中に食い込んでいた量と同じ（１０μｍ〜３０μｍ程度）である。   21 is an overall plan view showing the surface side of the lead frame LF removed from the molding die 40, FIG. 22 is a cross-sectional view taken along line XX ′ of FIG. 21, and FIG. It is a partial top view which shows a back surface side. As shown in FIG. 23, when the lead frame LF is removed from the molding die 40, the terminals 5d and the end portions of the suspension leads 5b that have digged into the resin sheet 41 in the molding step are externally connected from the back surface of the sealing body 3. Exposed to. At this time, the amount that each of the terminal 5d and the suspension lead 5b exposed from the back surface of the sealing body 3 protrudes from the sealing body 3 is the same as the amount biting into the resin sheet 41 (about 10 μm to 30 μm). is there.

次に、図２４に示すように、封止体３の裏面から露出した端子５ｄの表面に半田層９を形成する。図示は省略するが、このとき、封止体３の裏面から露出した吊りリード５ｂの表面にも半田層９を形成する。半田層９を形成するには、電解メッキ法または印刷法を用いるが、短時間で厚い半田層９を形成できる半田印刷法が好ましい。半田印刷法を用いる場合は、メタルマスクを用いたスクリーン印刷法で膜厚３０μｍ〜１００μｍ程度の半田を印刷し、次いで加熱炉内でリードフレームＬＦを加熱することによって半田をリフローさせる。   Next, as shown in FIG. 24, the solder layer 9 is formed on the surface of the terminal 5 d exposed from the back surface of the sealing body 3. Although illustration is omitted, the solder layer 9 is also formed on the surface of the suspension lead 5b exposed from the back surface of the sealing body 3 at this time. In order to form the solder layer 9, an electrolytic plating method or a printing method is used, but a solder printing method capable of forming the thick solder layer 9 in a short time is preferable. When the solder printing method is used, solder having a film thickness of about 30 μm to 100 μm is printed by a screen printing method using a metal mask, and then the lead frame LF is heated in a heating furnace to reflow the solder.

上記半田印刷法によって半田層９を形成することにより、半田層９の厚さと封止体３の裏面から突出する端子５ｄ（および吊りリード５ｂ）の厚さの合計、すなわちスタンドオフ量を５０μｍ以上確保することができる。また、メッキ法を用いて半田層９を形成する場合は、端子５ｄおよび吊りリード５ｂの表面に下地層としてＣｕメッキ層を形成し、その上に半田メッキ層を１０μｍ〜２０μｍ程度形成する。この場合は、端子５ｄおよび吊りリード５ｂが樹脂シート４１の中に食い込む量を３０μｍ〜５０μｍ程度とすることにより、スタンドオフ量を５０μｍ以上確保することができる。   By forming the solder layer 9 by the solder printing method, the total thickness of the solder layer 9 and the thickness of the terminal 5d (and the suspension lead 5b) protruding from the back surface of the sealing body 3, that is, the standoff amount is 50 μm or more. Can be secured. When the solder layer 9 is formed using a plating method, a Cu plating layer is formed as a base layer on the surfaces of the terminals 5d and the suspension leads 5b, and a solder plating layer is formed thereon with a thickness of about 10 μm to 20 μm. In this case, by setting the amount of the terminal 5d and the suspension lead 5b to enter the resin sheet 41 to about 30 μm to 50 μm, the standoff amount can be ensured to be 50 μm or more.

その後、図示は省略するが、封止体３の表面に製品名などのマークを印刷し、続いて封止体３の外部に露出したリード５の連結部をダイシングまたはダイパンチによって切断して封止体３を個片化することにより、前記図１〜図５に示した本実施の形態のＱＦＮ１が完成する。   Thereafter, although illustration is omitted, a mark such as a product name is printed on the surface of the sealing body 3, and then the connecting portion of the lead 5 exposed to the outside of the sealing body 3 is cut by dicing or die punching and sealed. By separating the body 3 into pieces, the QFN 1 of the present embodiment shown in FIGS. 1 to 5 is completed.

本実施の形態のＱＦＮ１は、封止体３の裏面から外側に突出した上記複数個の端子５ｄと吊りリード５ｂの他端部を配線基板の電極（フットプリント）に半田付けすることによって実装される。   The QFN 1 of the present embodiment is mounted by soldering the plurality of terminals 5d protruding outward from the back surface of the sealing body 3 and the other ends of the suspension leads 5b to electrodes (footprints) of the wiring board. The

以上のように、本実施の形態によれば、リード５、吊りリード５ｂ、ダイパッド部４、端子５ｄなどのパターンをプレスで形成するので、これらのパターンをエッチングで形成する場合に比べてリードフレームＬＦの製造工程が簡略化される。これにより、リードフレームＬＦの製造コストを低減することができるので、このリードフレームＬＦを使ったＱＦＮ１の製造コストを低減することができる。   As described above, according to the present embodiment, patterns such as the leads 5, the suspension leads 5b, the die pad portion 4, and the terminals 5d are formed by pressing, so that the lead frame is formed as compared with the case where these patterns are formed by etching. The manufacturing process of LF is simplified. Thereby, since the manufacturing cost of the lead frame LF can be reduced, the manufacturing cost of the QFN 1 using the lead frame LF can be reduced.

また、本実施の形態によれば、リード５の折り曲げ量が金属板１０の板厚（１００μｍ〜１５０μｍ）と同程度であるため、樹脂シート４１の中に食い込む量を増やすことにより、封止体３の裏面から露出する外部接続用端子５ｄの突出量を容易に大きくすることができる。従って、外部接続端子５ｄの表面に形成される半田層９との合計の厚さであるスタンドオフ量を５０μｍ以上にすることができると共に、スタンドオフ量の増減も容易に行うことができる。   Further, according to the present embodiment, since the amount of bending of the lead 5 is approximately the same as the thickness (100 μm to 150 μm) of the metal plate 10, the encapsulating body is increased by increasing the amount of biting into the resin sheet 41. 3 can be easily increased in the amount of protrusion of the external connection terminal 5d exposed from the back surface. Therefore, the standoff amount, which is the total thickness of the solder layer 9 formed on the surface of the external connection terminal 5d, can be 50 μm or more, and the standoff amount can be easily increased or decreased.

これにより、ＱＦＮ１の多ピン化に伴って封止体３のサイズが大きくなり、配線基板実装後の温度サイクルによる封止体３の反り量が増加した場合でも、配線基板の電極（フットプリント）と端子５ｄの接続寿命の低下を抑制することができるので、多ピンでありながらも実装信頼性の高いＱＦＮ１を実現することができる。また、本実施の形態によれば、ＱＦＮ１を配線基板に実装する際、吊りリード５ｂの他端部を電極（フットプリント）に半田付けすることにより、封止体３の反りが抑制されると同時に放熱性も向上するため、ＱＦＮ１の実装信頼性がさらに向上する。   As a result, the size of the sealing body 3 increases as the number of pins of the QFN 1 increases, and even when the warping amount of the sealing body 3 due to the temperature cycle after mounting the wiring board increases, the electrodes (footprints) of the wiring board Therefore, it is possible to realize a QFN 1 having a high mounting reliability while having a large number of pins. Further, according to the present embodiment, when the QFN 1 is mounted on the wiring board, the warping of the sealing body 3 is suppressed by soldering the other end of the suspension lead 5b to an electrode (footprint). At the same time, since the heat dissipation is improved, the mounting reliability of the QFN 1 is further improved.

また、本実施の形態のＱＦＮ１は、リード５の一端部側５ａをダイパッド部４の近傍まで引き回しているので、一端部側５ａと半導体チップ２との間の距離を短くすることができ、それらを接続するＡｕワイヤ６の長さも短くすることができる。また、端子５ｄを千鳥状に配置してもリード５の一端部側５ａの長さはほぼ等しいので、一端部側５ａの先端が半導体チップ２の各辺に対してほぼ一列に並ぶ。従って、リード５の一端部側５ａと半導体チップ２とを接続するＡｕワイヤ６の長さをほぼ均等にすることができると共に、Ａｕワイヤ６のループ形状もほぼ均等にすることができる。   In addition, since the QFN 1 of the present embodiment leads the one end portion 5a of the lead 5 to the vicinity of the die pad portion 4, the distance between the one end portion 5a and the semiconductor chip 2 can be shortened. The length of the Au wire 6 for connecting can also be shortened. Further, even if the terminals 5d are arranged in a staggered manner, the lengths of the one end side 5a of the leads 5 are substantially equal, so that the tips of the one end side 5a are arranged in a line with respect to each side of the semiconductor chip 2. Therefore, the length of the Au wire 6 that connects the one end side 5a of the lead 5 and the semiconductor chip 2 can be made substantially uniform, and the loop shape of the Au wire 6 can also be made almost uniform.

これにより、隣接するＡｕワイヤ６同士が短絡したり、特に半導体チップ２の四隅近傍でＡｕワイヤ６同士が交差したりする不具合が生じないので、ワイヤボンディングの作業性が向上する。また、隣接するＡｕワイヤ６間のピッチを狭くすることができるので、ＱＦＮ１の多ピン化を促進することができる。   As a result, there is no inconvenience that adjacent Au wires 6 are short-circuited or Au wires 6 cross each other in the vicinity of the four corners of the semiconductor chip 2, so that the workability of wire bonding is improved. Moreover, since the pitch between adjacent Au wires 6 can be narrowed, the increase in the number of pins of QFN 1 can be promoted.

また、リード５の一端部側５ａをダイパッド部４の近傍まで引き回したことにより、端子５ｄからリード５の一端部側５ａまでの距離が長くなる。これにより、封止体３の外部に露出した端子５ｄを通じて封止体３の内部に浸入する水分が半導体チップ２に到達し難くなるので、水分によるボンディングパッド７の腐食を防止することができ、ＱＦＮ１の信頼性が向上する。   Further, since the one end side 5a of the lead 5 is routed to the vicinity of the die pad portion 4, the distance from the terminal 5d to the one end side 5a of the lead 5 is increased. This makes it difficult for moisture entering the inside of the sealing body 3 through the terminals 5d exposed to the outside of the sealing body 3 to reach the semiconductor chip 2, so that corrosion of the bonding pad 7 due to moisture can be prevented. The reliability of QFN1 is improved.

また、リード５の一端部側５ａをダイパッド部４の近傍まで引き回すことにより、半導体チップ２をシュリンクしてもＡｕワイヤ６の長さの増加は極めて僅か（例えば半導体チップ２を４ｍｍ角から３ｍｍ角にシュリンクしても、Ａｕワイヤ６の長さの増加は、平均０．７ｍｍ程度）であるため、半導体チップ２のシュリンクに伴うワイヤボンディングの作業性の低下を防止することができる。   Further, by extending the one end side 5a of the lead 5 to the vicinity of the die pad portion 4, even if the semiconductor chip 2 is shrunk, the length of the Au wire 6 increases very little (for example, the semiconductor chip 2 increases from 4 mm square to 3 mm square). Even when shrinking, the increase in the length of the Au wire 6 is about 0.7 mm on average), so that it is possible to prevent the workability of wire bonding from being lowered due to shrinking of the semiconductor chip 2.

（実施の形態２）
前記実施の形態１では、小タブ構造のリードフレームＬＦを使ったＱＦＮ１について説明したが、例えば図２５に示すように、チップ搭載領域に絶縁フィルムからなるシート状のチップ支持体１２を配置し、複数本のリード５の先端部でこのチップ支持体１２を接着、保持するようにしたリードフレームＬＦを使用してもよい。 (Embodiment 2)
In the first embodiment, the QFN 1 using the lead frame LF having a small tab structure has been described. For example, as shown in FIG. 25, a sheet-like chip support 12 made of an insulating film is disposed in the chip mounting area, You may use the lead frame LF which adhere | attached and hold | maintained this chip | tip support body 12 at the front-end | tip part of the several lead 5. FIG.

このようなリードフレームＬＦを使ったＱＦＮ１の製造方法は、図２６に示すように、前記実施の形態１で説明した製造方法と概略同一である。なお、絶縁フィルムに代えて、薄い金属板のような導電材料によってチップ支持体１２を構成してもよい。この場合は、リード５同士のショートを防ぐために、絶縁性の接着剤を使ってチップ支持体１２とリード５を接着すればよい。また、金属箔の表面に絶縁性の樹脂を塗布したシートなどを使ってチップ支持体１２を構成することもできる。   The manufacturing method of QFN1 using such a lead frame LF is substantially the same as the manufacturing method described in the first embodiment as shown in FIG. In addition, it may replace with an insulating film and may comprise the chip | tip support body 12 with electrically conductive materials, such as a thin metal plate. In this case, in order to prevent a short circuit between the leads 5, the chip support 12 and the leads 5 may be bonded using an insulating adhesive. Moreover, the chip | tip support body 12 can also be comprised using the sheet | seat etc. which apply | coated insulating resin to the surface of metal foil.

なお、図２６は、リード５の上面にチップ支持体１２を貼り付けた例であるが、例えば図２７に示すように、リード５の下面にチップ支持体１２を貼り付けてもよい。この場合は、リード５の先端付近を上方に折り曲げることによって、半導体チップ２の高さを調整する。   26 shows an example in which the chip support 12 is affixed to the upper surface of the lead 5, but the chip support 12 may be affixed to the lower surface of the lead 5, for example, as shown in FIG. In this case, the height of the semiconductor chip 2 is adjusted by bending the vicinity of the tip of the lead 5 upward.

上記のようなチップ支持体１２を用いたリードフレームＬＦは、前記実施の形態１で使用したリードフレームＬＦとは異なり、ダイパッド部４を支持する吊りリード５ｂが不要となるので、その分、リード５の先端ピッチに余裕を持たせることができる。また、ダイパッド部４を吊りリード５ｂで支持する場合に比べてチップ支持体１２をより確実に支持できるので、モールド工程で金型内に溶融樹脂を注入した際、チップ支持体１２の変位が抑制され、Ａｕワイヤ６同士の短絡不良が防止できる。   Unlike the lead frame LF used in the first embodiment, the lead frame LF using the chip support 12 as described above does not require the suspension lead 5b for supporting the die pad portion 4, and therefore leads. A margin can be given to the tip pitch of 5. Further, since the chip support 12 can be supported more reliably than when the die pad portion 4 is supported by the suspension leads 5b, the displacement of the chip support 12 is suppressed when molten resin is injected into the mold in the molding process. Thus, a short circuit failure between the Au wires 6 can be prevented.

以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。   As mentioned above, the invention made by the present inventor has been specifically described based on the embodiment. However, the invention is not limited to the embodiment, and various modifications can be made without departing from the scope of the invention. Needless to say.

ＱＦＮの外部接続端子５ｄは、実施の形態で説明した形状に限定されるものではない。例えば図２８に示すような、先端部に突起５３を有するパンチ５１を使ってリード５を折り曲げると、図２９に示すように、端子５ｄの下面には突起５３の形状を反映した凸部５４が形成される。端子５ｄの下面にこのような凸部５４を設けた場合は、前記図１５に示すモールド金型４０にリードフレームＬＦを装着した際、端子５ｄの下面が樹脂シート４１に深く食い込むようになるので、封止体３の裏面から突出する端子５ｄのスタンドオフ量を増やすことができ、より接続信頼性の高いＱＦＮを実現することができる。   The external connection terminal 5d of the QFN is not limited to the shape described in the embodiment. For example, when the lead 5 is bent using a punch 51 having a projection 53 at the tip as shown in FIG. 28, a convex portion 54 reflecting the shape of the projection 53 is formed on the lower surface of the terminal 5d as shown in FIG. It is formed. In the case where such a convex portion 54 is provided on the lower surface of the terminal 5d, the lower surface of the terminal 5d bites into the resin sheet 41 deeply when the lead frame LF is mounted on the mold 40 shown in FIG. Further, the stand-off amount of the terminal 5d protruding from the back surface of the sealing body 3 can be increased, and a QFN with higher connection reliability can be realized.

また、端子５ｄの平面形状は、四角形など、種々の形状を採用することができる。さらに、端子数が比較的少ないＱＦＮの場合には、多ピンのＱＦＮに比べてリード５の幅が広いため、端子５ｄの幅をリード５の幅と同じにしてもよい。   Further, various shapes such as a quadrangle can be adopted as the planar shape of the terminal 5d. Further, in the case of the QFN having a relatively small number of terminals, the width of the lead 5 may be the same as the width of the lead 5 because the lead 5 is wider than the multi-pin QFN.

本発明は、樹脂封止型半導体装置の一種であるＱＦＮに適用して有効な技術である。   The present invention is a technique effective when applied to QFN which is a kind of resin-encapsulated semiconductor device.

本発明の一実施の形態である半導体装置の外観（表面側）を示す平面図である。It is a top view which shows the external appearance (surface side) of the semiconductor device which is one embodiment of this invention. 本発明の一実施の形態である半導体装置の外観（裏面側）を示す平面図である。It is a top view which shows the external appearance (back surface side) of the semiconductor device which is one embodiment of this invention. 本発明の一実施の形態である半導体装置の内部構造（表面側）を示す平面図である。It is a top view which shows the internal structure (surface side) of the semiconductor device which is one embodiment of this invention. 本発明の一実施の形態である半導体装置の内部構造（裏面側）を示す平面図である。It is a top view which shows the internal structure (back surface side) of the semiconductor device which is one embodiment of this invention. 本発明の一実施の形態である半導体装置の断面図である。It is sectional drawing of the semiconductor device which is one embodiment of this invention. 本発明の一実施の形態である半導体装置の製造に用いるリードフレームの全体平面図である。1 is an overall plan view of a lead frame used for manufacturing a semiconductor device according to an embodiment of the present invention; 図６に示すリードフレームの製造方法を示す要部断面図である。FIG. 7 is a main part sectional view showing a method for manufacturing the lead frame shown in FIG. 6. 図６に示すリードフレームの製造に用いるプレス金型の上型を示す要部平面図である。FIG. 7 is a main part plan view showing an upper die of a press die used for manufacturing the lead frame shown in FIG. 6. 図６に示すリードフレームの製造に用いるプレス金型の下型を示す要部平面図である。FIG. 7 is a main part plan view showing a lower die of a press die used for manufacturing the lead frame shown in FIG. 6. 図８および図９に示すプレス金型を用いた端子の形成方法を示す要部断面図である。It is principal part sectional drawing which shows the formation method of the terminal using the press metal mold | die shown in FIG. 8 and FIG. 本発明の一実施の形態である半導体装置の製造方法を示すリードフレームの要部断面図である。It is principal part sectional drawing of the lead frame which shows the manufacturing method of the semiconductor device which is one embodiment of this invention. 本発明の一実施の形態である半導体装置の製造方法を示す半導体チップ接着後のリードフレームの要部平面図である。It is a principal part top view of the lead frame after semiconductor chip adhesion which shows the manufacturing method of the semiconductor device which is one embodiment of this invention. 本発明の一実施の形態である半導体装置の製造方法を示す概略図である。It is the schematic which shows the manufacturing method of the semiconductor device which is one embodiment of this invention. 本発明の一実施の形態である半導体装置の製造方法を示すワイヤボンディング後のリードフレームの要部平面図である。It is a principal part top view of the lead frame after the wire bonding which shows the manufacturing method of the semiconductor device which is one embodiment of this invention. 本発明の一実施の形態である半導体装置の製造方法を示すモールド金型およびリードフレームの要部断面図である。It is principal part sectional drawing of the mold die and the lead frame which shows the manufacturing method of the semiconductor device which is one embodiment of this invention. 本発明の一実施の形態である半導体装置の製造方法を示すモールド金型およびリードフレームの要部断面図である。It is principal part sectional drawing of the mold die and the lead frame which shows the manufacturing method of the semiconductor device which is one embodiment of this invention. 本発明の一実施の形態である半導体装置の製造方法を示すリードフレームの要部平面図である。It is a principal part top view of the lead frame which shows the manufacturing method of the semiconductor device which is one embodiment of this invention. 本発明の一実施の形態である半導体装置の製造方法を示すモールド金型（上型）とリードフレームとの接触部分を示す平面図である。It is a top view which shows the contact part of the mold die (upper mold | type) and the lead frame which show the manufacturing method of the semiconductor device which is one embodiment of this invention. 本発明の一実施の形態である半導体装置の製造方法を示すモールド金型のゲート位置とキャビティに注入される樹脂の流れる方向を模式的に示す平面図である。It is a top view which shows typically the flow direction of the resin inject | poured into the gate position of the mold die and the cavity which show the manufacturing method of the semiconductor device which is one embodiment of this invention. 本発明の一実施の形態である半導体装置の製造方法を示すモールド金型およびリードフレームの要部断面図である。It is principal part sectional drawing of the mold die and the lead frame which shows the manufacturing method of the semiconductor device which is one embodiment of this invention. 本発明の一実施の形態である半導体装置の製造方法を示すリードフレームの全体平面図である。1 is an overall plan view of a lead frame showing a method for manufacturing a semiconductor device according to an embodiment of the present invention; 図２１のＸ−Ｘ’線に沿ったリードフレームの断面図である。FIG. 22 is a cross-sectional view of the lead frame taken along line X-X ′ of FIG. 21. 本発明の一実施の形態である半導体装置の製造方法を示すリードフレームの要部平面図である。It is a principal part top view of the lead frame which shows the manufacturing method of the semiconductor device which is one embodiment of this invention. 本発明の一実施の形態である半導体装置の製造方法を示すリードフレームの要部断面図である。It is principal part sectional drawing of the lead frame which shows the manufacturing method of the semiconductor device which is one embodiment of this invention. 本発明の他の実施の形態である半導体装置の製造に用いるリードフレームの要部平面図である。It is a principal part top view of the lead frame used for manufacture of the semiconductor device which is other embodiment of this invention. 本発明の他の実施の形態である半導体装置の製造方法を示すリードフレームの要部断面図である。It is principal part sectional drawing of the lead frame which shows the manufacturing method of the semiconductor device which is other embodiment of this invention. 本発明の他の実施の形態である半導体装置の要部断面図である。It is principal part sectional drawing of the semiconductor device which is other embodiment of this invention. 本発明の他の実施の形態である半導体装置の製造方法を示すプレス金型およびリードフレームの要部断面図である。It is principal part sectional drawing of the press metal mold | die and lead frame which show the manufacturing method of the semiconductor device which is other embodiment of this invention. 本発明の他の実施の形態である半導体装置の製造方法を示すリードフレームの要部断面図である。It is principal part sectional drawing of the lead frame which shows the manufacturing method of the semiconductor device which is other embodiment of this invention.

符号の説明Explanation of symbols

１ ＱＦＮ
２ 半導体チップ
３ 封止体
４ ダイパッド部
５ リード
５ａ リードの一端部側
５ｂ 吊りリード
５ｃ リードの他端部側
５ｄ 端子
６ Ａｕワイヤ
７ ボンディングパッド
９ 半田層
１０ 金属板
１１ Ａｇメッキ層
１２ チップ支持体
３０ 治具
３１ 溝
４０ モールド金型
４０Ａ 上型
４０Ｂ 下型
４１ 樹脂シート
４２ エアベント
５０ プレス金型
５０Ａ 上型
５０Ｂ 下型
５１ パンチ
５２ ダイ
５３ 突起
５４ 凸部
ｄ 端子の径
Ｇ１〜Ｇ１６ ゲート
Ｃ１〜Ｃ２４ ゲート
ＤＣ１〜ＤＣ８ ダミーキャビティ
ＬＦ リードフレーム
Ｐ１ 端子間ピッチ（同一列）
Ｐ２ 端子間ピッチ（異なる列）
Ｐ３ リード一端部側先端ピッチ
ｓ 曲げ量 1 QFN
2 Semiconductor chip 3 Sealing body 4 Die pad portion 5 Lead 5a Lead one end side 5b Hanging lead 5c Lead other end side 5d Terminal 6 Au wire 7 Bonding pad 9 Solder layer 10 Metal plate 11 Ag plating layer 12 Chip support 30 Jig 31 Groove 40 Mold 40A Upper Die 40B Lower Die 41 Resin Sheet 42 Air Vent 50 Press Die 50A Upper Die 50B Lower Die 51 Punch 52 Die 53 Protrusion 54 Projection d Terminal Diameter G1 to G16 Gate C1 to C24 Gate DC1 to DC8 Dummy cavity LF Lead frame P1 Terminal pitch (same row)
P2 terminal pitch (different rows)
P3 Lead end tip pitch s Bending amount

Claims (5)

（ａ）ダイパッド部と、前記ダイパッド部の周囲に配置された複数のリードと、前記複数のリードのそれぞれの一部に形成された端子部とを含む複数のパターンと、前記複数のパターンの内、隣り合うパターンの間にそれぞれ形成された複数の連結部分とを有するリードフレームを準備する工程と、
（ｂ）主面と、前記主面上に形成された複数の電極とを有する半導体チップを準備する工程と、
（ｃ）上金型と、前記上金型に対向する下金型と、前記複数のパターンにそれぞれ対応する複数のキャビティと、前記複数のキャビティにそれぞれ連結する複数のゲートとを有するモールド金型を準備する工程と、
（ｄ）前記ダイパッド部上に前記半導体チップを搭載する工程と、
（ｅ）前記半導体チップの前記複数の電極と前記複数のリードを複数のワイヤを介してそれぞれ電気的に接続する工程と、
（ｆ）前記リードフレームを前記モールド金型の前記下金型上にシートを介して配置する工程と、
（ｇ）前記（ｆ）工程の後、前記複数のゲートを介して前記複数のキャビティ内に配置された前記半導体チップ、前記ダイパッド部、前記複数のリード、および前記複数のワイヤを被うように樹脂を供給する工程と、
（ｈ）前記（ｇ）工程の後、前記リードフレームの前記複数の連結部分を切断する工程とを有し、
前記端子部は、前記複数のリードのそれぞれの一部をプレスによる折り曲げ加工を施すことにより形成され、
前記複数のゲートは、前記複数のキャビティのうち隣り合うキャビティ同士を連結するように形成され、
前記（ｇ）工程は、前記端子部が前記モールド金型のクランプ圧力により前記シートの中に食い込むように、前記複数の連結部分を前記上金型と前記下金型によりクランプした状態で行うことを特徴とする半導体装置の製造方法。 (A) a plurality of patterns including a die pad portion, a plurality of leads disposed around the die pad portion, and a terminal portion formed on a part of each of the plurality of leads; Preparing a lead frame having a plurality of connecting portions each formed between adjacent patterns;
(B) preparing a semiconductor chip having a main surface and a plurality of electrodes formed on the main surface;
(C) A mold having an upper mold, a lower mold facing the upper mold, a plurality of cavities respectively corresponding to the plurality of patterns, and a plurality of gates respectively connected to the plurality of cavities. The process of preparing
(D) mounting the semiconductor chip on the die pad portion;
(E) electrically connecting the plurality of electrodes of the semiconductor chip and the plurality of leads through a plurality of wires, respectively.
(F) placing the lead frame on the lower mold of the mold through a sheet;
(G) After the step (f), the semiconductor chip, the die pad portion, the plurality of leads, and the plurality of wires disposed in the plurality of cavities are covered via the plurality of gates. Supplying a resin;
(H) after the step (g), cutting the plurality of connecting portions of the lead frame,
The terminal portion is formed by subjecting a part of each of the plurality of leads to bending by pressing,
The plurality of gates are formed to connect adjacent cavities among the plurality of cavities,
The step (g) is performed in a state where the plurality of connecting portions are clamped by the upper mold and the lower mold so that the terminal portion bites into the sheet by the clamping pressure of the mold mold. A method of manufacturing a semiconductor device. 前記複数の連結部分は、前記複数のリードのそれぞれの一部をプレスによる折り曲げ加工を施すことにより形成されていることを特徴とする請求項１記載の半導体装置の製造方法。   The method of manufacturing a semiconductor device according to claim 1, wherein the plurality of connecting portions are formed by subjecting a part of each of the plurality of leads to a bending process by a press. 前記シートは、樹脂シートであることを特徴とする請求項１記載の半導体装置の製造方法。   The method of manufacturing a semiconductor device according to claim 1, wherein the sheet is a resin sheet. 前記複数のゲートは、前記複数のキャビティのそれぞれにおけるコーナ付近に配置されていることを特徴とする請求項１記載の半導体装置の製造方法。   2. The method of manufacturing a semiconductor device according to claim 1, wherein the plurality of gates are arranged in the vicinity of a corner in each of the plurality of cavities. 前記複数のキャビティは、前記モールド金型の前記上金型に形成されていることを特徴とする請求項1記載の半導体装置の製造方法。   2. The method of manufacturing a semiconductor device according to claim 1, wherein the plurality of cavities are formed in the upper mold of the mold.
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