JP4031005B2 - Manufacturing method of semiconductor device - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To enhance packaging precision of a QFN (Quad Flat Non-leaded package) having an external connecting terminal in a rear surface of a package. <P>SOLUTION: In a sealant 3 of a QFN 1, notch portions 8 are provided in two corner portions along the diagonal direction of the surface side. In a part of a suspension lead 5b exposed from these notch portions 8, a recognition mark 15 with circular plane shape is provided. When the QFN 1 is mounted in a wiring board, the recognition mark 15 can be made to be optically detected from an upper portion of the sealant 3. The recognition mark 15 is formed by removing by etching a part of a metal plate which constitutes the suspension lead 5b, or piercing with press. <P>COPYRIGHT: (C)2005,JPO&amp;NCIPI

Description

本発明は、半導体装置の製造技術に関し、特に、パッケージの裏面に外部接続端子を有する樹脂封止型半導体装置を配線基板に高精度に実装する技術に関するものである。   The present invention relates to a technology for manufacturing a semiconductor device, and more particularly to a technology for mounting a resin-encapsulated semiconductor device having an external connection terminal on a back surface of a package on a wiring board with high accuracy.

リードフレームに搭載された半導体チップをモールド樹脂からなる封止体によって封止した樹脂パッケージの一種にＱＦＮ(Quad Flat Non-leaded package)がある。   There is a QFN (Quad Flat Non-leaded package) as a kind of a resin package in which a semiconductor chip mounted on a lead frame is sealed with a sealing body made of a mold resin.

ＱＦＮは、ボンディングワイヤを介して半導体チップと電気的に接続される複数のリードのそれぞれの一端部を封止体の外周部の裏面（下面）から露出させて外部接続端子を構成し、前記端子の露出面とは反対側の面、すなわち封止体の内部の端子面にボンディングワイヤを接続して前記端子と半導体チップとを電気的に接続する構造となっている。そして、これらの端子を配線基板の電極（フットプリント）に半田付けすることによって実装される。この構造は、リードがパッケージ（封止体）の側面から横方向に延びて端子を構成するＱＦＰ(Quad Flat Package)に比べて、実装面積が小さくなるという利点を備えている。   The QFN constitutes an external connection terminal by exposing one end portion of each of a plurality of leads electrically connected to the semiconductor chip via a bonding wire from the back surface (lower surface) of the outer peripheral portion of the sealing body. A bonding wire is connected to a surface opposite to the exposed surface, that is, a terminal surface inside the sealing body to electrically connect the terminal and the semiconductor chip. These terminals are mounted by soldering to the electrodes (footprints) of the wiring board. This structure has an advantage that the mounting area is reduced as compared with a QFP (Quad Flat Package) in which the leads extend in the lateral direction from the side surface of the package (sealing body) to form the terminals.

上記ＱＦＮについては、例えば特開２００１−１８９４１０号公報（特許文献１）や特許第３０７２２９１号（特許文献２）などに記載がある。
特開２００１−１８９４１０号公報 特許第３０７２２９１号 About said QFN, Unexamined-Japanese-Patent No. 2001-189410 (patent document 1), patent 3072291 (patent document 2), etc. have description, for example.
JP 2001-189410 A Patent No. 3072291

リードが封止体の側面から横方向に延びて外部接続端子を構成しているＱＦＰは、配線基板への実装時に外部接続端子の位置を上方から光学的に検出することができるので、配線基板と外部接続端子の位置合わせを容易に行うことができる。   The QFP in which the lead extends laterally from the side surface of the sealing body to constitute the external connection terminal can optically detect the position of the external connection terminal from above when mounted on the wiring board. And external connection terminals can be easily aligned.

これに対し、外部接続端子が封止体の裏面（下面）に配置されているＱＦＮは、外部接続端子の位置を上方から光学的に検出することができない。そのため、配線基板と外部接続端子の位置合わせを行う際には、外部接続端子の位置を斜め下方から光学的に検出する複雑な光学系を備えた高価な位置決め装置が必要となり、ＱＦＮの実装コストの上昇を招いている。   On the other hand, the QFN in which the external connection terminal is disposed on the back surface (lower surface) of the sealing body cannot optically detect the position of the external connection terminal from above. For this reason, when positioning the wiring board and the external connection terminal, an expensive positioning device having a complicated optical system for optically detecting the position of the external connection terminal from an obliquely lower side is required, and the mounting cost of the QFN is required. Has been rising.

本発明の目的は、複雑な光学系を備えた高価な位置決め装置を使用することなく、ＱＦＮの実装精度を向上させることのできる技術を提供することにある。   An object of the present invention is to provide a technique capable of improving the mounting accuracy of a QFN without using an expensive positioning device having a complicated optical system.

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。   The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。   Of the inventions disclosed in the present application, the outline of typical ones will be briefly described as follows.

本発明は、半導体チップと、前記半導体チップが搭載されたダイパッド部と、前記ダイパッド部を支持する吊りリードと、前記半導体チップの周囲に配置された複数のリードと、前記半導体チップと前記リードを電気的に接続する複数のワイヤと、前記半導体チップ、前記ダイパッド部、前記複数のリードおよび前記複数のワイヤを封止する封止体とを有する半導体装置の製造方法であって、（ａ）金属板をプレス成形することによって、前記ダイパッド部と前記吊りリードと前記複数のリードとを含むパターンを繰り返し形成したリードフレームを用意する工程と、（ｂ）前記リードフレームに形成された前記複数のリードのそれぞれの一部を、前記リードフレームの一面に対して垂直な方向に折り曲げることによって、外部接続端子を形成する工程と、（ｃ）前記吊りリードの一部を、前記外部接続端子の突出方向とは逆の方向に折り曲げる工程と、（ｄ）前記吊りリードの折り曲げ部分に、前記外部接続端子を配線基板に位置合わせするための認識マークを形成する工程と、（ｅ）前記リードフレームに形成された前記複数のダイパッド部のそれぞれに前記半導体チップを搭載し、前記半導体チップと前記リードの一部を前記ワイヤにより結線する工程と、（ｆ）上型と下型とを有する金型を用意し、前記下型の表面を樹脂シートで被覆した後、前記樹脂シート上に前記リードフレームを載置し、前記リードの一面に形成された前記外部接続端子と前記樹脂シートを接触させる工程と、（ｇ）前記樹脂シートおよび前記リードフレームを前記上型と前記下型とで挟み付け、前記外部接続端子の先端部分を前記樹脂シート内に食い込ませる工程と、（ｈ）前記上型と前記下型との隙間に樹脂を注入することによって、前記半導体チップ、前記ダイパッド部、前記吊りリード、前記リードおよび前記ワイヤを封止すると共に、前記外部接続端子が裏面から外部に突出し、前記吊りリードの折り曲げ部が上面に露出する複数の封止体を形成する工程と、（ｉ）前記複数の封止体が形成された前記リードフレームを前記金型から取り出した後、前記リードフレームを切断することによって、前記複数の封止体を個片化する工程を含むものである。   The present invention includes a semiconductor chip, a die pad portion on which the semiconductor chip is mounted, a suspension lead that supports the die pad portion, a plurality of leads arranged around the semiconductor chip, the semiconductor chip and the lead. A method of manufacturing a semiconductor device, comprising: a plurality of wires that are electrically connected; and a sealing body that seals the semiconductor chip, the die pad portion, the plurality of leads, and the plurality of wires, wherein (a) metal Preparing a lead frame in which a pattern including the die pad portion, the suspension lead, and the plurality of leads is repeatedly formed by press forming a plate; and (b) the plurality of leads formed on the lead frame. The external connection terminals are formed by bending a part of each in a direction perpendicular to one surface of the lead frame. And (c) a step of bending a part of the suspension lead in a direction opposite to a protruding direction of the external connection terminal; and (d) a wiring board with the external connection terminal at a bent portion of the suspension lead. And (e) mounting the semiconductor chip on each of the plurality of die pad portions formed on the lead frame, and attaching the semiconductor chip and a part of the lead to the part of the lead (F) preparing a mold having an upper mold and a lower mold, coating the surface of the lower mold with a resin sheet, and placing the lead frame on the resin sheet; A step of bringing the external connection terminal formed on one surface of the lead into contact with the resin sheet; (g) sandwiching the resin sheet and the lead frame between the upper mold and the lower mold; A step of biting the tip portion of the external connection terminal into the resin sheet, and (h) injecting resin into a gap between the upper mold and the lower mold, thereby allowing the semiconductor chip, the die pad portion, the suspension lead, Sealing the lead and the wire, and forming a plurality of sealing bodies in which the external connection terminals protrude from the back surface to the outside, and the bent portions of the suspension leads are exposed on the top surface; After the lead frame on which the sealing body is formed is taken out from the mold, the lead frame is cut, thereby separating the plurality of sealing bodies into pieces.

上記した手段によれば、上記半導体装置を配線基板に実装する際、認識マークの位置を上方から光学的に検出することにより、封止体の裏面側に配置された外部接続端子を配線基板に精度よく位置決めすることができる。   According to the above-described means, when the semiconductor device is mounted on the wiring board, the position of the recognition mark is optically detected from above, so that the external connection terminals arranged on the back side of the sealing body are attached to the wiring board. Positioning can be performed with high accuracy.

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。   Among the inventions disclosed in the present application, effects obtained by typical ones will be briefly described as follows.

ＱＦＮを構成する封止体の上面にリードの一部を露出させ、そこに認識マークを形成することにより、ＱＦＮを配線基板に実装する際、認識マークの位置を配線基板の上方から光学的に認識することによって、封止体の裏面に配置された外部接続端子と配線基板との位置合わせを高精度に行うことができる。   By exposing a part of the lead on the upper surface of the sealing body constituting the QFN and forming a recognition mark there, when the QFN is mounted on the wiring board, the position of the recognition mark is optically viewed from above the wiring board. By recognizing, alignment between the external connection terminal arranged on the back surface of the sealing body and the wiring board can be performed with high accuracy.

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。   Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. Note that components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiments, and the repetitive description thereof will be omitted. In the following embodiments, the description of the same or similar parts will not be repeated in principle unless particularly necessary.

（実施の形態１）
図１は、本実施の形態によるＱＦＮの外観（表面側）を示す平面図、図２は、ＱＦＮの外観（裏面側）を示す平面図、図３は、ＱＦＮの内部構造（表面側）を示す平面図、図４は、ＱＦＮの内部構造（裏面側）を示す平面図、図５および図６は、ＱＦＮの断面図である。 (Embodiment 1)
1 is a plan view showing the appearance (front side) of the QFN according to the present embodiment, FIG. 2 is a plan view showing the appearance (back side) of the QFN, and FIG. 3 shows the internal structure (front side) of the QFN. FIG. 4 is a plan view showing the internal structure (back side) of the QFN, and FIGS. 5 and 6 are cross-sectional views of the QFN.

本実施の形態のＱＦＮ１は、１個の半導体チップ２を合成樹脂からなる封止体３によって封止した表面実装型のパッケージ構造を有しており、封止体３の外形寸法は、例えば縦×横＝１２ｍｍ×１２ｍｍ、高さ＝０．９ｍｍである。   The QFN 1 of the present embodiment has a surface mounting type package structure in which one semiconductor chip 2 is sealed with a sealing body 3 made of synthetic resin. X width = 12 mm x 12 mm, height = 0.9 mm.

半導体チップ２は、金属製のダイパッド部４上に搭載された状態で封止体３の中央部に配置されている。半導体チップ２の外形寸法は、例えば縦×横＝４ｍｍ×４ｍｍ、厚さ＝０．２８ｍｍである。また、ダイパッド部４は、例えば一辺のサイズが４ｍｍ〜７ｍｍの範囲内にある異種の半導体チップ２を搭載可能とするために、その径を半導体チップ２の径よりも小さくした、いわゆる小タブ構造を有しており、本実施の形態では、例えば３ｍｍの径を有している。   The semiconductor chip 2 is disposed at the center of the sealing body 3 in a state where it is mounted on the metal die pad portion 4. The external dimensions of the semiconductor chip 2 are, for example, length × width = 4 mm × 4 mm, and thickness = 0.28 mm. In addition, the die pad portion 4 has a so-called small tab structure in which the diameter is smaller than the diameter of the semiconductor chip 2 so that different types of semiconductor chips 2 having a side size in the range of 4 mm to 7 mm can be mounted. In this embodiment, it has a diameter of 3 mm, for example.

半導体チップ２を搭載するダイパッド部４は、４本の吊りリード５ｂによって支持されている。これらの吊りリード５ｂの一端部側（半導体チップ２に近い側）は、ダイパッド部４に接続されており、他端部側は、封止体３のコーナー部に延在している。封止体３のコーナー部における吊りリード５ｂの幅は、他の部分の幅よりも広くなっている。   The die pad portion 4 on which the semiconductor chip 2 is mounted is supported by four suspension leads 5b. One end side (the side close to the semiconductor chip 2) of these suspension leads 5 b is connected to the die pad portion 4, and the other end side extends to the corner portion of the sealing body 3. The width of the suspension lead 5b at the corner portion of the sealing body 3 is wider than the width of other portions.

ダイパッド部４の周囲には、複数本（例えば１１６本）のリード５がダイパッド部４を囲むように配置されている。これらのリード５の一端部側（半導体チップ２に近い側）５ａは、Ａｕワイヤ６を介して半導体チップ２の主面のボンディングパッド７に電気的に接続されている。また、これらのリード５の他端部側５ｃは、封止体３の側面で終端している。これらのリード５とダイパッド部４および吊りリード５ｂのそれぞれの厚さは、７５μｍ程度である。   Around the die pad portion 4, a plurality of (for example, 116) leads 5 are arranged so as to surround the die pad portion 4. One end side (side closer to the semiconductor chip 2) 5 a of these leads 5 is electrically connected to the bonding pad 7 on the main surface of the semiconductor chip 2 through the Au wire 6. Further, the other end portion side 5 c of these leads 5 is terminated at the side surface of the sealing body 3. Each of the leads 5, the die pad portion 4 and the suspension leads 5b has a thickness of about 75 μm.

図３に示すように、上記リード５のそれぞれは、半導体チップ２との距離を短くするために、一端部側５ａが半導体チップ２の近傍まで引き回され、その先端のピッチ（Ｐ３）は他端部側５ｃのピッチよりも狭くなっている（例えば０．１８ｍｍ〜０．２ｍｍ）。このように、リード５の一端部側５ａをダイパッド部４の近傍まで引き回すことにより、リード５とボンディングパッド７を結線するＡｕワイヤ６の長さを短く（例えば３ｍｍ以下）することができる。これにより、ＱＦＮ１を多ピン化した場合でも、またＱＦＮ１の多ピン化に伴ってリード５のピッチ、すなわちＡｕワイヤ６の間隔が狭くなった場合でも、ＱＦＮ１の製造工程（例えばワイヤボンディング工程や樹脂モールド工程）でＡｕワイヤ６同士が接触する短絡不良の発生を抑制することができる。 As shown in FIG. 3, in order to shorten the distance from the semiconductor chip 2, each lead 5 has its one end portion 5a routed to the vicinity of the semiconductor chip 2, and the pitch (P 3 ) at the tip thereof is It is narrower than the pitch of the other end side 5c (for example, 0.18 mm to 0.2 mm). As described above, the length of the Au wire 6 connecting the lead 5 and the bonding pad 7 can be shortened (for example, 3 mm or less) by drawing the one end side 5 a of the lead 5 to the vicinity of the die pad portion 4. As a result, even when QFN 1 is multi-pinned, and even when the pitch of leads 5, that is, the interval between Au wires 6 becomes narrow as QFN 1 is multi-pinned, the manufacturing process of QFN 1 (for example, wire bonding process or resin) It is possible to suppress the occurrence of a short circuit failure in which the Au wires 6 are in contact with each other in the molding step).

図２に示すように、ＱＦＮ１の裏面（基板実装面）には、複数個（例えば１１６個）の外部接続端子５ｄが設けられている。これらの端子５ｄは、封止体３の各辺に沿って千鳥状に２列ずつ配置され、それぞれの端子５ｄの先端部分は、封止体３の裏面から露出し、かつ外側に突出している。また、これらの端子５ｄは、実装面積を確保するために、それらの幅がリード５の幅よりも広くなっている。端子５ｄの径（ｄ）は、０．３ｍｍであり、隣接する端子５ｄとのピッチは、同一列の端子５ｄとのピッチ（Ｐ１）が０．６５ｍｍ、他の列の端子とのピッチ（Ｐ２）が０．３２５ｍｍである。 As shown in FIG. 2, a plurality (for example, 116) of external connection terminals 5d are provided on the back surface (substrate mounting surface) of QFN1. These terminals 5d are arranged in two rows in a staggered manner along each side of the sealing body 3, and the tip portions of the respective terminals 5d are exposed from the back surface of the sealing body 3 and protrude outward. . Further, these terminals 5 d have a width wider than that of the leads 5 in order to secure a mounting area. The diameter (d) of the terminal 5d is 0.3 mm, and the pitch with the adjacent terminal 5d is 0.65 mm with respect to the terminal 5d in the same row (P 1 ), and the pitch ( P 2 ) is 0.325 mm.

上記端子５ｄは、リード５と一体に形成されており、端子５ｄが形成された部分のリード５の厚さは、１５０μｍ程度である。封止体３の外側に突出した端子５ｄの先端部分には、メッキ法あるいは印刷法によって半田層９が被着されており、この半田層９を含む端子５ｄの高さ、すなわち封止体３の裏面から外側に突出する量（スタンドオフ量）が少なくとも５０μｍ以上となるように、半田層９の膜厚が規定されている。本実施形態のＱＦＮ１は、これらの端子５ｄを配線基板の電極（フットプリント）に半田付けすることによって実装される。   The terminal 5d is formed integrally with the lead 5, and the thickness of the lead 5 in the portion where the terminal 5d is formed is about 150 μm. A solder layer 9 is applied to the tip portion of the terminal 5d protruding outside the sealing body 3 by a plating method or a printing method. The height of the terminal 5d including the solder layer 9, that is, the sealing body 3 is applied. The film thickness of the solder layer 9 is defined so that the amount protruding outward from the back surface (standoff amount) is at least 50 μm or more. The QFN 1 of this embodiment is mounted by soldering these terminals 5d to the electrodes (footprints) of the wiring board.

図１および図６に示すように、上記封止体３の表面側の対角線方向に沿った２つのコーナー部には、前記吊りリード５ｂの他端部側を露出させるための切り欠き部８が設けられている。これらの切り欠き部８から露出した吊りリード５ｂの一部には、例えば円形の平面形状を有する認識マーク１５が設けられており、ＱＦＮ１を配線基板に実装する際などに、封止体３の表面側から認識マーク１５を光学的に認識できるようになっている。認識マーク１５は、吊りリード５ｂを構成する金属板の一部をエッチングで除去、またはプレスで打ち抜くことによって形成される。   As shown in FIGS. 1 and 6, at two corner portions along the diagonal direction on the surface side of the sealing body 3, a notch portion 8 for exposing the other end side of the suspension lead 5 b is provided. Is provided. A part of the suspension lead 5b exposed from the notch 8 is provided with a recognition mark 15 having, for example, a circular plane shape. When the QFN 1 is mounted on the wiring board, the sealing body 3 The recognition mark 15 can be optically recognized from the front side. The recognition mark 15 is formed by removing a part of the metal plate constituting the suspension lead 5b by etching or punching with a press.

図７は、本実施の形態のＱＦＮ１の製造に使用するリードフレームＬＦ１の全体平面図、図８は、図７の一部（ＱＦＮ約２個分の領域）を示す拡大平面図である。 FIG. 7 is an overall plan view of the lead frame LF 1 used for manufacturing the QFN 1 of the present embodiment, and FIG. 8 is an enlarged plan view showing a part of FIG. 7 (an area corresponding to about two QFNs).

このリードフレームＬＦ１は、Ｃｕ、Ｃｕ合金またはＦｅ−Ｎｉ合金などの金属板からなり、前述したダイパッド部４、リード５、吊りリード５ｂなどのパターンが縦および横方向に繰り返し形成された構成になっている。すなわち、リードフレームＬＦ１は、複数個（例えば２４個）の半導体チップ２を搭載する多連構造になっている。 The lead frame LF 1 is made of a metal plate such as Cu, Cu alloy, or Fe—Ni alloy, and has a configuration in which the patterns such as the die pad portion 4, the lead 5, and the suspension lead 5 b are repeatedly formed in the vertical and horizontal directions. It has become. That is, the lead frame LF 1 has a multiple structure on which a plurality (for example, 24) of semiconductor chips 2 are mounted.

上記リードフレームＬＦ１を製造するには、図９に示すような板厚１５０μｍ程度のＣｕ、Ｃｕ合金またはＦｅ−Ｎｉ合金などからなる金属板１０を用意し、ダイパッド部４、リード５および吊りリード５ｂを形成する箇所の片面をフォトレジスト膜１１で被覆する。また、外部接続用の端子５ｄを形成する箇所は、両面をフォトレジスト膜１１で被覆する。そして、この状態で金属板１０を薬液によってエッチングし、片面がフォトレジスト膜１１で被覆された領域の金属板１０の板厚を半分程度（７５μｍ程度）まで薄くする（ハーフエッチング）。このような方法でエッチングを行うことにより、両面共にフォトレジスト膜１１で被覆されていない領域の金属板１０は完全に消失し、片面がフォトレジスト膜１１で被覆された領域に厚さ７５μｍ程度のダイパッド部４、リード５および吊りリード５ｂが形成される。また、両面がフォトレジスト膜１１で被覆された領域の金属板１０は薬液によってエッチングされないので、エッチング前と同じ厚さ（１５０μｍ程度）を有する突起状の端子５ｄが形成される。次に、フォトレジスト膜１１を除去し、続いて図９には示さない吊りリード５ｂの他端部側をプレスで打ち抜いて前述した認識マーク１５を形成した後、リード５の一端部側５ａの表面にＡｇメッキを施すことによって、リードフレームＬＦ１が完成する。なお、認識マーク１５は、上記フォトレジスト膜１１をマスクに用いたエッチングでダイパッド部４、リード５、吊りリード５ｂおよび端子５ｄを形成する際に同時に形成することもできる。 In order to manufacture the lead frame LF 1 , a metal plate 10 made of Cu, Cu alloy or Fe—Ni alloy having a plate thickness of about 150 μm as shown in FIG. 9 is prepared, and the die pad portion 4, the lead 5, and the suspension lead are prepared. One side of the portion where 5b is to be formed is covered with a photoresist film 11. Further, the portions where the external connection terminals 5d are to be formed are covered with the photoresist film 11 on both sides. In this state, the metal plate 10 is etched with a chemical solution, and the thickness of the metal plate 10 in a region where one side is covered with the photoresist film 11 is reduced to about half (about 75 μm) (half etching). By performing etching by such a method, the metal plate 10 in the region that is not covered with the photoresist film 11 on both sides completely disappears, and the region with one side covered with the photoresist film 11 has a thickness of about 75 μm. The die pad portion 4, the lead 5 and the suspension lead 5b are formed. Further, since the metal plate 10 in the region where both surfaces are covered with the photoresist film 11 is not etched by the chemical solution, the protruding terminal 5d having the same thickness (about 150 μm) as before the etching is formed. Next, the photoresist film 11 is removed, and then the other end side of the suspension lead 5b (not shown in FIG. 9) is punched out with a press to form the recognition mark 15 described above, and then the one end side 5a of the lead 5 is formed. by applying Ag plating on the surface, the lead frame LF 1 is completed. The recognition mark 15 can also be formed at the same time when the die pad portion 4, the lead 5, the suspension lead 5b, and the terminal 5d are formed by etching using the photoresist film 11 as a mask.

認識マーク１５の形状は、例えば図１０に示す四角形、図１１に示す十字形など、封止体３の表面側から光学的に認識できる形状であれば任意の形状でよい。また、図１２に示すように、２つのコーナー部に設ける認識マーク１５を互いに異なる形状で構成してもよい。このようにすると、配線基板の実装面に水平な面内でＱＦＮ１が１８０度ずれた場合でも、そのずれを容易に検出することができる。   The shape of the recognition mark 15 may be any shape as long as it can be optically recognized from the surface side of the sealing body 3, such as a quadrangle shown in FIG. 10 or a cross shape shown in FIG. In addition, as shown in FIG. 12, the recognition marks 15 provided at the two corners may be formed in different shapes. In this way, even when the QFN 1 is shifted by 180 degrees in a plane horizontal to the mounting surface of the wiring board, the shift can be easily detected.

上記リードフレームＬＦ１を使ってＱＦＮ１を製造するには、まず図１３に示すように、半導体チップ２の素子形成面を上に向けてダイパッド部４上に搭載し、Ａｕペーストやエポキシ樹脂系接着剤を使って両者を接着する。 To manufacture the QFN 1 using the lead frame LF 1 , first, as shown in FIG. 13, the semiconductor chip 2 is mounted on the die pad portion 4 with the element formation surface facing upward, and Au paste or epoxy resin-based bonding is performed. Glue them together using an agent.

次に、図１４に示すように、周知のボールボンディング装置を使って半導体チップ２のボンディングパッド７とリード５の一端部側５ａとの間をＡｕワイヤ６で結線する。図１５に示すように、Ａｕワイヤ６のボンディング時、あるいは前記半導体チップ２とダイパッド部４の接着時には、リードフレームＬＦ１を支持する治具３０Ｂの端子５ｄと対応する箇所に溝３１を形成したり、ダイパッド部４と対応する箇所に突起３２を形成したりしておくことにより、リードフレームＬＦ１を安定して支持することができるので、Ａｕワイヤ６とリード５の位置ずれや、半導体チップ２とダイパッド部４の位置ずれを防ぐことができる。 Next, as shown in FIG. 14, the Au pad 6 is used to connect the bonding pad 7 of the semiconductor chip 2 and the one end portion side 5 a of the lead 5 using a known ball bonding apparatus. As shown in FIG. 15, Au during bonding of the wire 6, or the at the time of bonding the semiconductor chip 2 and the die pad portion 4, a groove 31 at a position corresponding to the terminal 5d of the jig 30B for supporting the lead frame LF 1 Or by forming the protrusion 32 at a location corresponding to the die pad portion 4, the lead frame LF 1 can be stably supported, so that the positional deviation between the Au wire 6 and the lead 5, the semiconductor chip 2 and die pad portion 4 can be prevented from being displaced.

次に、上記リードフレームＬＦ１を図１６に示すモールド金型４０に装着して半導体チップ２を樹脂封止する。図１６は、モールド金型４０の一部（ＱＦＮ約１個分の領域）を示す断面図である。 Next, the lead frame LF 1 is mounted on the mold 40 shown in FIG. 16, and the semiconductor chip 2 is sealed with resin. FIG. 16 is a cross-sectional view showing a part of the mold 40 (a region corresponding to about one QFN).

モールド金型４０を使って半導体チップ２を樹脂封止する際には、まず下型４０Ｂの表面に薄い樹脂シート４１を敷き、この樹脂シート４１の上にリードフレームＬＦ１を載置する。リードフレームＬＦ１は、突起状の端子５ｄが形成された面を下に向けて載置し、端子５ｄと樹脂シート４１とを接触させる。そしてこの状態で、樹脂シート４１とリードフレームＬＦ１を上型４０Ａと下型４０Ｂで挟み付ける。このようにすると、図に示すように、リード５の下面に位置する端子５ｄが金型４０（上型４０Ａおよび下型４０Ｂ）の押圧力によって樹脂シート４１を押さえ付けるので、その先端部分が樹脂シート４１の中に食い込む。 The semiconductor chip 2 with the molding die 40 when the resin sealing is laid a thin resin sheet 41 on the surface of the lower die 40B First, placing the lead frame LF 1 on the resin sheet 41. The lead frame LF 1 is placed with the surface on which the protruding terminal 5d is formed facing downward, and the terminal 5d and the resin sheet 41 are brought into contact with each other. In this state, it pinched the resin sheet 41 and the lead frame LF 1 in the upper die 40A and the lower die 40B. In this case, as shown in the figure, the terminal 5d located on the lower surface of the lead 5 presses the resin sheet 41 by the pressing force of the mold 40 (upper mold 40A and lower mold 40B), so that the tip portion is resin. Cut into the sheet 41.

この結果、図１７に示すように、上型４０Ａと下型４０Ｂの隙間（キャビティ）に溶融樹脂を注入して封止体３を成形した後、上型４０Ａと下型４０Ｂを分離すると、樹脂シート４１の中に食い込んでいた端子５ｄの先端部分が封止体３の裏面から外側に突出する。このとき、図１８に示すように、封止体３の表面側の２つのコーナー部には切り欠き部８が形成され、認識マーク１５が形成された吊りリード５ｂの端部が露出する。   As a result, as shown in FIG. 17, after the molten resin is injected into the gap (cavity) between the upper mold 40A and the lower mold 40B to form the sealing body 3, the upper mold 40A and the lower mold 40B are separated. The tip portion of the terminal 5 d that has bitten into the sheet 41 protrudes outward from the back surface of the sealing body 3. At this time, as shown in FIG. 18, notches 8 are formed at the two corners on the surface side of the sealing body 3, and the ends of the suspension leads 5b on which the recognition marks 15 are formed are exposed.

図１９は、上記金型４０の上型４０ＡがリードフレームＬＦ１と接触する部分を斜線で示した平面図である。また、図２０は、この金型４０のゲートの位置と、キャビティに注入された樹脂の流れる方向を模式的に示した平面図である。 FIG. 19 is a plan view showing a portion where the upper mold 40A of the mold 40 is in contact with the lead frame LF 1 by hatching. FIG. 20 is a plan view schematically showing the position of the gate of the mold 40 and the flow direction of the resin injected into the cavity.

図１９に示すように、上記金型４０は、リードフレームＬＦ１の外枠部分、およびリード５とリード５の連結部分のみが上型４０Ａと接触し、それ以外の全ての領域は、樹脂が注入されるキャビティとして有効に利用される構造になっている。 As shown in FIG. 19, in the die 40, only the outer frame portion of the lead frame LF 1 and the connecting portion between the lead 5 and the lead 5 are in contact with the upper die 40A, and all other regions are made of resin. The structure is effectively used as a cavity to be injected.

また、図２０に示すように、上記金型４０の一辺には複数のゲートＧ１〜Ｇ１６が設けられており、例えば図の左端の縦方向に並んだ３つのキャビティＣ１〜Ｃ３には、ゲートＧ１、Ｇ２を通じて樹脂が注入され、これらに隣接する３つのキャビティＣ４〜Ｃ６には、ゲートＧ３、Ｇ４を通じて樹脂が注入される構造になっている。一方、上記ゲートＧ１〜Ｇ１６と対向する他の一辺には、ダミーキャビティＤＣ１〜ＤＣ８およびエアベント４２が設けられており、例えばゲートＧ１、Ｇ２を通じてキャビティＣ１〜Ｃ３に樹脂が注入されると、キャビティＣ１〜Ｃ３内のエアーがダミーキャビティＤＣ１に流入し、キャビティＣ３内の樹脂にボイドが生じるのを防止する構造になっている。 Further, as shown in FIG. 20, a plurality of gates G 1 to G 16 are provided on one side of the mold 40, and for example, in three cavities C 1 to C 3 arranged in the vertical direction at the left end of the figure. The resin is injected through the gates G 1 and G 2 , and the resin is injected into the three cavities C 4 to C 6 adjacent to these through the gates G 3 and G 4 . On the other hand, dummy cavities DC 1 to DC 8 and an air vent 42 are provided on the other side facing the gates G 1 to G 16. For example, resin is provided in the cavities C 1 to C 3 through the gates G 1 and G 2. Is injected, air in the cavities C 1 to C 3 flows into the dummy cavity DC 1 , thereby preventing voids from occurring in the resin in the cavity C 3 .

図２１は、上記キャビティＣ１〜Ｃ１８に樹脂を注入して封止体３を成形した後、金型４０から取り外したリードフレームＬＦ１の平面図、図２２は、図２１のＸ−Ｘ’線に沿った断面図、図２３は、リードフレームＬＦ１の裏面側の平面図である。 FIG. 21 is a plan view of the lead frame LF 1 removed from the mold 40 after molding the sealing body 3 by injecting resin into the cavities C 1 to C 18 , and FIG. 23 is a cross-sectional view taken along the line “FIG. 23”, and is a plan view of the back side of the lead frame LF 1 .

その後、リードフレームＬＦ１の裏面に露出した端子５ｄの表面に半田層（９）を形成し、続いて封止体３の表面に製品名などのマークを印刷した後、図２１に示すダイシングラインＬに沿ってリードフレームＬＦ１およびモールド樹脂の一部を切断することにより、前記図１〜図６に示した本実施形態のＱＦＮ１が完成する。 Then, a solder layer on the surface of the terminal 5d exposed on the back surface of the lead frame LF 1 (9), followed by after printing a mark such as a product name on the surface of the sealing body 3, dicing lines shown in FIG. 21 by cutting a portion of the lead frame LF 1 and the molding resin along the L, QFN 1 of the present embodiment shown in FIG. 1 to FIG. 6 is completed.

図２４は、本実施の形態のＱＦＮ１をＳＯＰ(Small Outline Package)、ＱＦＰ(Quad Flat Package)といった他の表面実装型パッケージと共に配線基板２０に実装した状態を示す平面図である。ＳＯＰおよびＱＦＰは、パッケージの側面からリード３３が外側に露出しているので、これらリード３３の位置を配線基板２０の上方から光学的に認識することによって、リード３３と配線基板２０の位置合わせを正確に行うことができる。   FIG. 24 is a plan view showing a state in which the QFN 1 of the present embodiment is mounted on the wiring board 20 together with other surface mount packages such as SOP (Small Outline Package) and QFP (Quad Flat Package). In SOP and QFP, since the lead 33 is exposed to the outside from the side surface of the package, the position of the lead 33 and the wiring board 20 can be aligned by optically recognizing the position of the lead 33 from above the wiring board 20. Can be done accurately.

一方、ＱＦＮ１の場合は、封止体３の２つのコーナー部に露出した認識マーク１５の位置を配線基板２０の上方から光学的に認識することによって、端子５ｄと配線基板２０との位置合わせを行う。前述したように、認識マーク１５は、ダイパッド部４、リード５、吊りリード５ｂおよび端子５ｄと同時に形成されるため、認識マーク１５と端子５ｄとの間には相対的な位置ずれがない。従って、認識マーク１５の位置を配線基板２０の上方から光学的に認識することによって、配線基板２０の上方からは認識できない端子５ｄと配線基板２０の位置合わせを正確に行うことができる。   On the other hand, in the case of QFN 1, the positions of the recognition marks 15 exposed at the two corners of the sealing body 3 are optically recognized from above the wiring board 20, thereby aligning the terminals 5 d and the wiring board 20. Do. As described above, since the recognition mark 15 is formed simultaneously with the die pad portion 4, the lead 5, the suspension lead 5b, and the terminal 5d, there is no relative displacement between the recognition mark 15 and the terminal 5d. Therefore, by optically recognizing the position of the recognition mark 15 from above the wiring board 20, it is possible to accurately align the terminal 5 d and the wiring board 20 that cannot be recognized from above the wiring board 20.

本実施の形態のＱＦＮ１は、ダイパッド部４、リード５、吊りリード５ｂおよび端子５ｄを形成する工程で認識マーク１５を同時に形成するので、認識マーク１５を形成するための特別な工程は不要である。   In the QFN 1 of the present embodiment, the recognition mark 15 is simultaneously formed in the process of forming the die pad portion 4, the lead 5, the suspension lead 5b, and the terminal 5d, so that a special process for forming the recognition mark 15 is unnecessary. .

また、本実施の形態のＱＦＮ１は、リード５の一端部側５ａをダイパッド部４の近傍まで引き回しているので、一端部側５ａと半導体チップ２との間の距離を短くすることができ、それら接続するＡｕワイヤ６の長さも短くすることができる。また、端子５ｄを千鳥状に配置してもリード５の一端部側５ａの長さはほぼ等しいので、一端部側５ａの先端が半導体チップ２の各辺に対してほぼ一列に並ぶ。従って、リード５の一端部側５ａと半導体チップ２とを接続するＡｕワイヤ６の長さをほぼ均等にすることができると共に、Ａｕワイヤ６のループ形状もほぼ均等にすることができる。   In addition, since the QFN 1 of the present embodiment leads the one end portion 5a of the lead 5 to the vicinity of the die pad portion 4, the distance between the one end portion 5a and the semiconductor chip 2 can be shortened. The length of the Au wire 6 to be connected can also be shortened. Further, even if the terminals 5d are arranged in a staggered manner, the lengths of the one end side 5a of the leads 5 are substantially equal, so that the tips of the one end side 5a are arranged in a line with respect to each side of the semiconductor chip 2. Therefore, the length of the Au wire 6 that connects the one end side 5a of the lead 5 and the semiconductor chip 2 can be made substantially uniform, and the loop shape of the Au wire 6 can also be made almost uniform.

これにより、隣接するＡｕワイヤ６同士が短絡したり、特に半導体チップ２の四隅近傍でＡｕワイヤ６同士が交差したりする不具合が生じないので、ワイヤボンディングの作業性が向上する。また、隣接するＡｕワイヤ６間のピッチを狭くすることができるので、ＱＦＮ１の多ピン化を実現することができる。   As a result, there is no inconvenience that adjacent Au wires 6 are short-circuited or Au wires 6 cross each other in the vicinity of the four corners of the semiconductor chip 2, so that the workability of wire bonding is improved. In addition, since the pitch between adjacent Au wires 6 can be narrowed, it is possible to realize a multi-pin QFN1.

また、リード５の一端部側５ａをダイパッド部４の近傍まで引き回したことにより、端子５ｄからリード５の一端部側５ａまでの距離が長くなる。これにより、封止体３の外部に露出した端子５ｄを通じて封止体３の内部に浸入する水分が半導体チップ２に到達し難くなるので、水分によるボンディングパッド７の腐食を防止することができ、ＱＦＮ１の信頼性が向上する。   Further, since the one end side 5a of the lead 5 is routed to the vicinity of the die pad portion 4, the distance from the terminal 5d to the one end side 5a of the lead 5 is increased. This makes it difficult for moisture entering the inside of the sealing body 3 through the terminals 5d exposed to the outside of the sealing body 3 to reach the semiconductor chip 2, so that corrosion of the bonding pad 7 due to moisture can be prevented. The reliability of QFN1 is improved.

また、リード５の一端部側５ａをダイパッド部４の近傍まで引き回すことにより、半導体チップ２をシュリンクしてもＡｕワイヤ６の長さの増加は極めて僅か（例えば半導体チップ２を４ｍｍ角から３ｍｍ角にシュリンクしても、Ａｕワイヤ６の長さの増加は、平均０．７ｍｍ程度）であるため、半導体チップ２のシュリンクに伴うワイヤボンディングの作業性の低下を防止することができる。   Further, by extending the one end side 5a of the lead 5 to the vicinity of the die pad portion 4, even if the semiconductor chip 2 is shrunk, the length of the Au wire 6 increases very little (for example, the semiconductor chip 2 is increased from 4 mm square to 3 mm square). Even when shrinking, the increase in the length of the Au wire 6 is about 0.7 mm on average), so that it is possible to prevent the workability of wire bonding from being lowered due to shrinking of the semiconductor chip 2.

（実施の形態２）
前記実施の形態１では、小タブ構造のリードフレームＬＦ１を使って製造したＱＦＮについて説明したが、例えば図２５および図２６に示すように、リード５の一端部側５ａに絶縁フィルムからなるチップ支持体３４を貼り付けたリードフレームＬＦ２を使用して製造することも可能である。 (Embodiment 2)
In the first embodiment, the QFN manufactured using the lead frame LF 1 having the small tab structure has been described. For example, as shown in FIGS. 25 and 26, a chip made of an insulating film on one end side 5a of the lead 5 is used. It is also possible to manufacture using the lead frame LF 2 to which the support 34 is attached.

また、前記実施の形態１のリードフレームＬＦ１は、ダイパッド部４を４本の吊りリード５ｂで支持しているが、本実施の形態のリードフレームＬＦ２は、チップ支持体３４をリード５の一端部側５ａで支持する構造になっているので、吊りリード５ｂは存在しない。そこで、本実施の形態では、図２５に示すように、半導体チップ２に電気的に接続されない位置合わせ用リード５ｅを設け、この位置合わせ用リード５ｅの一部に認識マーク１５を形成する。 The lead frame LF 1 of the first embodiment supports the die pad portion 4 with four suspension leads 5 b, but the lead frame LF 2 of the present embodiment has the chip support 34 as the lead 5. Since the structure is supported by the one end side 5a, there is no suspension lead 5b. Therefore, in this embodiment, as shown in FIG. 25, an alignment lead 5e that is not electrically connected to the semiconductor chip 2 is provided, and a recognition mark 15 is formed on a part of the alignment lead 5e.

本実施形態で使用するリードフレームＬＦ２は、前記実施の形態１のリードフレームＬＦ１に準じた方法で製造することができる。すなわち、図２７に示すような板厚１５０μｍ程度の金属板１０を用意し、リード５を形成する箇所の片面をフォトレジスト膜１１で被覆する。また、外部接続用の端子５ｄを形成する箇所には、両面にフォトレジスト膜１１を形成する。図示はしないが、位置合わせ用リード５ｅを形成する箇所は、片面にフォトレジスト膜１１を形成し、認識マーク１５を形成する箇所のみ、両面共フォトレジスト膜１１を形成しない。 The lead frame LF 2 used in the present embodiment can be manufactured by a method according to the lead frame LF 1 of the first embodiment. That is, a metal plate 10 having a thickness of about 150 μm as shown in FIG. 27 is prepared, and one side of a portion where the lead 5 is to be formed is covered with the photoresist film 11. In addition, a photoresist film 11 is formed on both sides at the location where the external connection terminal 5d is to be formed. Although not shown, the photoresist film 11 is formed on one side of the location where the alignment lead 5e is formed, and the double-sided photoresist film 11 is not formed only on the location where the recognition mark 15 is formed.

そして、前記実施の形態１で説明した方法で金属板１０をハーフエッチングすることによって、厚さ７５μｍ程度のリード５および位置合わせ用リード５ｅと厚さ１５０μｍ程度の端子５ｄを同時に形成した後、リード５の一端部側５ａの表面にＡｇメッキを施し、最後にこの一端部側５ａの片面にチップ支持体３４を接着する。なお、チップ支持体３４は、絶縁フィルムに代えて、薄い金属板のような導電材料によって構成してもよい。この場合は、リード５同士のショートを防ぐために、絶縁性の接着剤を使ってリード５とチップ支持体３４を接着すればよい。また、金属箔の表面に絶縁性の樹脂を塗布したシートなどによってチップ支持体３４を構成することもできる。   Then, by half-etching the metal plate 10 by the method described in the first embodiment, the lead 5 having a thickness of about 75 μm and the alignment lead 5e and the terminal 5d having a thickness of about 150 μm are formed at the same time. 5 is subjected to Ag plating, and finally a chip support 34 is bonded to one surface of the one end side 5a. Note that the chip support 34 may be made of a conductive material such as a thin metal plate instead of the insulating film. In this case, in order to prevent a short circuit between the leads 5, the lead 5 and the chip support 34 may be bonded using an insulating adhesive. Further, the chip support 34 can be constituted by a sheet or the like in which an insulating resin is applied to the surface of the metal foil.

上記のようなリードフレームＬＦ２を使用する場合も、金属板１０の一部の片面をフォトレジスト膜１１でマスクしてハーフエッチングを施すことにより、リード５の板厚を金属板１０の半分程度まで薄くすることができるので、リード５の一端部側５ａのピッチが極めて狭い（例えば０．１８ｍｍ〜０．２ｍｍピッチ）リード５を精度よく加工することができる。また、金属板１０の一部の両面をフォトレジスト膜１１でマスクすることにより、突起状の端子５ｄをリード５と同時に形成することができる。 Also in the case of using the lead frame LF 2 as described above, a part of one side of the metal plate 10 is masked with the photoresist film 11 and subjected to half etching, so that the thickness of the lead 5 is about half that of the metal plate 10. Therefore, the lead 5 having a very narrow pitch (for example, 0.18 mm to 0.2 mm pitch) on one end side 5a of the lead 5 can be processed with high accuracy. Further, by masking part of both surfaces of the metal plate 10 with the photoresist film 11, the protruding terminals 5 d can be formed simultaneously with the leads 5.

上記リードフレームＬＦ２は、チップ支持体３４をリード５で支持するので、リード５の一端部側５ａと半導体チップ２の距離が短くなり、Ａｕワイヤ６の長さをさらに短くすることができる。さらに、ダイパッド部４を４本の吊りリード５ｂで支持する場合に比べてチップ支持体３４を確実に支持できるので、モールド工程で金型内に溶融樹脂を注入した際、チップ支持体３４の変位が抑制され、Ａｕワイヤ６同士の短絡不良が防止できる。 Since the lead frame LF 2 supports the chip support 34 with the leads 5, the distance between the one end portion side 5 a of the lead 5 and the semiconductor chip 2 is shortened, and the length of the Au wire 6 can be further shortened. Furthermore, since the chip support 34 can be reliably supported as compared with the case where the die pad portion 4 is supported by the four suspension leads 5b, the displacement of the chip support 34 when the molten resin is injected into the mold in the molding process. Is suppressed, and a short circuit failure between the Au wires 6 can be prevented.

図２８に示すように、このリードフレームＬＦ２を使ったＱＦＮ１の製造方法は、前記実施の形態１で説明した方法と概略同一である。 As shown in FIG. 28, the manufacturing method of QFN 1 using this lead frame LF 2 is substantially the same as the method described in the first embodiment.

図２９は、樹脂モールド工程が完了したリードフレームＬＦ２の一部を示す平面図である。図に示すように、封止体３の表面側の対角線方向に沿った２つのコーナー部近傍には切り欠き部８が設けられ、前記認識マーク１５が形成された位置合わせ用リード５ｅが露出している。従って、本実施の形態のＱＦＮ１においても、この認識マーク１５の位置を上方から光学的に認識することによって、封止体３の表面側から見えない端子５ｄと配線基板の位置合わせを正確に行うことができる。 FIG. 29 is a plan view showing a part of the lead frame LF 2 after the resin molding process is completed. As shown in the figure, notches 8 are provided in the vicinity of two corners along the diagonal direction on the surface side of the sealing body 3, and the alignment lead 5e on which the recognition mark 15 is formed is exposed. ing. Therefore, also in the QFN 1 of the present embodiment, the position of the recognition mark 15 is optically recognized from above, so that the terminal 5d that cannot be seen from the surface side of the sealing body 3 and the wiring board are accurately aligned. be able to.

（実施の形態３）
図３０は、本実施の形態のＱＦＮの外観（表面側）を示す平面図、図３１は、ＱＦＮの外観（裏面側）を示す平面図、図３２は、ＱＦＮの内部構造（表面側）を示す平面図、図３３は、ＱＦＮの内部構造（裏面側）を示す平面図、図３４〜図３６は、ＱＦＮの断面図である。 (Embodiment 3)
30 is a plan view showing the appearance (front side) of the QFN of the present embodiment, FIG. 31 is a plan view showing the appearance (back side) of the QFN, and FIG. 32 shows the internal structure (front side) of the QFN. FIG. 33 is a plan view showing the internal structure (back side) of the QFN, and FIGS. 34 to 36 are cross-sectional views of the QFN.

本実施の形態のＱＦＮ１は、１個の半導体チップ２を合成樹脂からなる封止体３によって封止した構造を有しており、封止体３の外形寸法は、例えば縦×横＝１２ｍｍ×１２ｍｍ、高さ＝０．５ｍｍである。ダイパッド部４上に搭載された状態で封止体３の中央部に配置された半導体チップ２の外形寸法は、例えば縦×横＝４ｍｍ×４ｍｍ、厚さは０．１４ｍｍである。ダイパッド部４は、小タブ構造を有しており、４本の吊りリード５ｂによって支持されている。ダイパッド部４の周囲に配置されたリード５の一端部側（半導体チップ２に近い側）５ａは、Ａｕワイヤ６を介して半導体チップ２の主面のボンディングパッド７に電気的に接続されており、他端部側５ｃは、封止体３の側面で終端している。リード５のそれぞれは、半導体チップ２との距離を短くするために、一端部側５ａがダイパッド部４の近傍まで引き回され、その先端のピッチは他端部側５ｃよりも狭いピッチとなっている。   The QFN 1 of the present embodiment has a structure in which one semiconductor chip 2 is sealed with a sealing body 3 made of a synthetic resin. The external dimensions of the sealing body 3 are, for example, vertical × horizontal = 12 mm × 12 mm, height = 0.5 mm. The external dimensions of the semiconductor chip 2 disposed at the center of the sealing body 3 in a state of being mounted on the die pad portion 4 are, for example, vertical × horizontal = 4 mm × 4 mm, and the thickness is 0.14 mm. The die pad portion 4 has a small tab structure and is supported by four suspension leads 5b. One end side (side closer to the semiconductor chip 2) 5a of the lead 5 arranged around the die pad part 4 is electrically connected to the bonding pad 7 on the main surface of the semiconductor chip 2 via the Au wire 6. The other end side 5 c is terminated at the side surface of the sealing body 3. In order to shorten the distance from the semiconductor chip 2, each lead 5 has one end portion 5a routed to the vicinity of the die pad portion 4, and the tip pitch is narrower than the other end portion 5c. Yes.

図３０に示すように、封止体３の表面の対角線方向に沿った２つのコーナー部近傍には、２本の吊りリード５ｂの各一部が露出している。吊りリード５ｂは、封止体３の表面に露出した部分が封止体３の内部にある部分に比べて幅が広くなっている。封止体３の表面に露出した吊りリード５ｂの一部には、認識マーク１５が設けられており、ＱＦＮ１を配線基板に実装する際などに、封止体３の表面側から認識マーク１５を光学的に認識できるようになっている。   As shown in FIG. 30, a part of each of the two suspension leads 5 b is exposed in the vicinity of two corner portions along the diagonal direction of the surface of the sealing body 3. The suspension lead 5 b is wider in width than the portion where the portion exposed on the surface of the sealing body 3 is inside the sealing body 3. A recognition mark 15 is provided on a part of the suspension lead 5b exposed on the surface of the sealing body 3. When the QFN 1 is mounted on the wiring board, the recognition mark 15 is provided from the surface side of the sealing body 3. It can be recognized optically.

図３５に示すように、上記２本の吊りリード５ｂは、封止体３の表面に露出した部分、すなわち認識マーク１５が設けられた部分が封止体３の表面と同じ高さとなるように上方に折り曲げられている。一方、図３６に示すように、認識マーク１５が設けられていない残り２本の吊りリード５ｂは、上方に折り曲げられていない。   As shown in FIG. 35, the two suspension leads 5b are arranged such that the portion exposed on the surface of the sealing body 3, that is, the portion provided with the recognition mark 15 is at the same height as the surface of the sealing body 3. It is bent upward. On the other hand, as shown in FIG. 36, the remaining two suspension leads 5b not provided with the recognition mark 15 are not bent upward.

図３１および図３４に示すように、封止体３の裏面には、前記複数本のリード５のそれぞれの一部を下方に折り曲げて形成した複数個（例えば１１６個）の外部接続端子５ｄが、封止体３の各辺に沿って千鳥状に２列ずつ配置されている。これらの端子５ｄは、封止体３の裏面から外側に突出しており、その表面には、印刷法またはメッキ法によって半田層９が形成されている。半田層９を含む端子５ｄの高さ、すなわち封止体３の裏面からの突出量（スタンドオフ量）は、少なくとも５０μｍ以上となるように、リード５の折り曲げ量および半田層９の膜厚が規定されている。それぞれの端子５ｄの幅は、配線基板との実装面積を確保するために、リード５の幅よりも広くなっている。   As shown in FIGS. 31 and 34, a plurality of (for example, 116) external connection terminals 5d formed by bending a part of each of the plurality of leads 5 downward are formed on the back surface of the sealing body 3. Two rows are arranged in a staggered manner along each side of the sealing body 3. These terminals 5d protrude outward from the back surface of the sealing body 3, and a solder layer 9 is formed on the surface thereof by a printing method or a plating method. The amount of bending of the lead 5 and the film thickness of the solder layer 9 are such that the height of the terminal 5d including the solder layer 9, that is, the protrusion amount (standoff amount) from the back surface of the sealing body 3 is at least 50 μm or more. It is prescribed. The width of each terminal 5d is wider than the width of the lead 5 in order to secure a mounting area with the wiring board.

図３７は、本実施の形態のＱＦＮ１の製造に用いるリードフレームＬＦ３の平面図である。このリードフレームＬＦ３は、Ｃｕ、Ｃｕ合金またはＦｅ−Ｎｉ合金からなる板厚１００μｍ〜１５０μｍ程度の金属板からなり、前述したダイパッド部４、リード５、吊りリード５ｂなどのパターンが縦および横方向に繰り返し形成された多連構造を有し、例えば２４個の半導体チップ２を搭載することができるようになっている。 FIG. 37 is a plan view of the lead frame LF 3 used for manufacturing the QFN 1 of the present embodiment. The lead frame LF 3 is made of a metal plate made of Cu, Cu alloy or Fe—Ni alloy and having a plate thickness of about 100 μm to 150 μm. The patterns such as the die pad portion 4, the lead 5 and the suspension lead 5 b described above are arranged in the vertical and horizontal directions. For example, 24 semiconductor chips 2 can be mounted.

上記リードフレームＬＦ３を製造するには、図３８に示すように、まず金属板１０をプレスで打ち抜いてリード５、吊りリード５ｂ、ダイパッド部４、認識マーク１５などのパターンを形成し、続いてリード５の中途部をプレスで下方に折り曲げることによって端子５ｄを形成する。またこのとき、図３９に示すように、吊りリード５ｂの中途部（認識マーク１５が形成された部分）をプレスで上方に折り曲げる。 In order to manufacture the lead frame LF 3 , as shown in FIG. 38, first, the metal plate 10 is punched out with a press to form patterns such as the leads 5, the suspension leads 5b, the die pad portion 4, and the recognition marks 15, and then. A terminal 5d is formed by bending the middle portion of the lead 5 downward with a press. Further, at this time, as shown in FIG. 39, the middle part of the suspension lead 5b (the part where the recognition mark 15 is formed) is bent upward by a press.

端子５ｄを形成するには、図４０に示すように、金属板１０をプレス金型５０の上型５０Ａと下型５０Ｂの間に挟み込む。そして、この状態で上型５０Ａに設けたパンチ５１を下型５０Ｂに設けたダイ５２に押し込むと、各リード５の中途部が塑性変形して下方に折れ曲がり、端子５ｄが形成される。図示は省略するが、吊りリード５ｂを上方に折り曲げるには、下型５０Ｂに設けたパンチ５１を上型５０Ａに設けたダイ５２に押し込めばよい。その後、リード５の一端部側５ａの一面（Ａｕワイヤ６をボンディングする領域）に電解メッキ法でＡｇメッキ層を形成することにより、リードフレームＬＦ３が完成する。 In order to form the terminal 5d, the metal plate 10 is sandwiched between the upper mold 50A and the lower mold 50B of the press mold 50 as shown in FIG. In this state, when the punch 51 provided on the upper die 50A is pushed into the die 52 provided on the lower die 50B, the midway part of each lead 5 is plastically deformed and bent downward to form the terminal 5d. Although illustration is omitted, in order to bend the suspension lead 5b upward, the punch 51 provided on the lower die 50B may be pushed into the die 52 provided on the upper die 50A. Then, by forming the Ag plated layer by electroless plating on a surface of one end portion 5a of the lead 5 (area of bonding Au wires 6), the lead frame LF 3 is completed.

このように、本実施の形態では、金属板１０をプレスで剪断加工することによって、リード５、吊りリード５ｂ、ダイパッド部４、端子５ｄ、認識マーク１５などのパターンを形成するので、これらのパターンをエッチングで形成する場合に比べてリードフレームＬＦ３の製造工程が簡略化され、その製造コストを低減することが可能となる。 As described above, in this embodiment, the metal plate 10 is sheared with a press to form patterns such as the lead 5, the suspension lead 5b, the die pad portion 4, the terminal 5d, and the recognition mark 15, so that these patterns are formed. The manufacturing process of the lead frame LF 3 is simplified as compared with the case where is formed by etching, and the manufacturing cost can be reduced.

上記リードフレームＬＦ３のダイパッド部４に半導体チップ２を搭載し、続いて半導体チップ２のボンディングパッド７とリード５の一端部側５ａとの間をＡｕワイヤ６で結線した後、リードフレームＬＦ３をモールド金型に装着して半導体チップ２を封止する方法は、前記実施の形態１と同じである。 After the semiconductor chip 2 is mounted on the die pad portion 4 of the lead frame LF 3 , the bonding pad 7 of the semiconductor chip 2 and the one end side 5 a of the lead 5 are connected by the Au wire 6, and then the lead frame LF 3 The method for sealing the semiconductor chip 2 by mounting the chip on the mold is the same as in the first embodiment.

図４１は、モールド金型から取り外したリードフレームＬＦ３の表面側を示す要部平面図、図４２は、リードフレームＬＦ３の裏面側を示す要部平面図である。図に示すように、リードフレームＬＦ３をモールド金型から取り外すと、封止体３の表面には２本の吊りリード５ｂの各一部（認識マーク１５が形成された部分）が露出し、封止体３の裏面には複数の端子５ｄが露出する。 41 is a main part plan view showing the front side of the lead frame LF 3 removed from the mold, and FIG. 42 is a main part plan view showing the back side of the lead frame LF 3 . As shown in the figure, when the lead frame LF 3 is removed from the mold, each part of the two suspension leads 5b (the part where the recognition mark 15 is formed) is exposed on the surface of the sealing body 3, A plurality of terminals 5 d are exposed on the back surface of the sealing body 3.

次に、図４３に示すように、封止体３の裏面から露出した端子５ｄの表面に半田層９を形成する。半田層９を形成するには、電解メッキ法または印刷法を用いるが、短時間で厚い半田層９を形成できる半田印刷法が好ましい。半田印刷法を用いる場合は、メタルマスクを用いたスクリーン印刷法で膜厚３０μｍ〜１００μｍ程度の半田を印刷し、次いで加熱炉内でリードフレームＬＦ３を加熱することによって半田をリフローする。 Next, as shown in FIG. 43, a solder layer 9 is formed on the surface of the terminal 5 d exposed from the back surface of the sealing body 3. In order to form the solder layer 9, an electrolytic plating method or a printing method is used, but a solder printing method capable of forming the thick solder layer 9 in a short time is preferable. When the solder printing method is used, solder having a film thickness of about 30 μm to 100 μm is printed by a screen printing method using a metal mask, and then the lead frame LF 3 is heated in a heating furnace to reflow the solder.

図示は省略するが、その後、封止体３の表面に製品名などのマークを印刷し、続いて封止体３の外部に露出したリード５の連結部をダイシングまたはダイパンチによって切断して封止体３を個片化することにより、前記図３０〜図３６に示した本実施の形態のＱＦＮ１が完成する。   Although illustration is omitted, after that, a mark such as a product name is printed on the surface of the sealing body 3, and then the connecting portion of the lead 5 exposed to the outside of the sealing body 3 is cut by dicing or die punching and sealed. By separating the body 3 into pieces, the QFN 1 of the present embodiment shown in FIGS. 30 to 36 is completed.

本実施の形態のＱＦＮ１は、封止体３の裏面から外側に突出した上記複数個の端子５ｄを配線基板の電極（フットプリント）に半田付けすることによって実装される。その際、封止体３の２つのコーナー部に露出した認識マーク１５の位置を配線基板の上方から光学的に認識することによって、端子５ｄと配線基板との位置合わせを行う。認識マーク１５は、ダイパッド部４、リード５、吊りリード５ｂおよび端子５ｄと同時に形成されるため、認識マーク１５と端子５ｄとの間には相対的な位置ずれがない。従って、認識マーク１５の位置を配線基板の上方から光学的に認識することによって、配線基板２０の上方からは認識できない端子５ｄと配線基板２０の位置合わせを正確に行うことができる。   The QFN 1 of this embodiment is mounted by soldering the plurality of terminals 5d protruding outward from the back surface of the sealing body 3 to electrodes (footprints) of the wiring board. At this time, the positions of the recognition marks 15 exposed at the two corners of the sealing body 3 are optically recognized from above the wiring board, thereby aligning the terminals 5d and the wiring board. Since the recognition mark 15 is formed simultaneously with the die pad portion 4, the lead 5, the suspension lead 5b, and the terminal 5d, there is no relative displacement between the recognition mark 15 and the terminal 5d. Therefore, by optically recognizing the position of the recognition mark 15 from above the wiring board 20, it is possible to accurately align the terminal 5 d and the wiring board 20 that cannot be recognized from above the wiring board 20.

また、本実施の形態によれば、リード５、吊りリード５ｂ、ダイパッド部４、端子５ｄ、認識マーク１５などのパターンをプレスで形成するので、これらのパターンをエッチングで形成する場合に比べてリードフレームＬＦ３の製造工程が簡略化される。これにより、リードフレームＬＦ３の製造コストを低減することができるので、このリードフレームＬＦ３を使ったＱＦＮ１の製造コストを低減することができる。 In addition, according to the present embodiment, patterns such as the leads 5, the suspension leads 5b, the die pad portion 4, the terminals 5d, and the recognition marks 15 are formed by pressing, so that the leads are formed as compared with the case where these patterns are formed by etching. The manufacturing process of the frame LF 3 is simplified. Thereby, since the manufacturing cost of the lead frame LF 3 can be reduced, the manufacturing cost of the QFN 1 using the lead frame LF 3 can be reduced.

端子５ｄの平面形状は、四角形、楕円形など、種々の形状を採用することができる。さらに、端子数が比較的少ないＱＦＮの場合には、多ピンのＱＦＮに比べてリード５の幅が広いため、端子５ｄの幅をリード５の幅と同じにしてもよい。   Various shapes such as a quadrangle and an ellipse can be adopted as the planar shape of the terminal 5d. Further, in the case of the QFN having a relatively small number of terminals, the width of the lead 5 may be the same as the width of the lead 5 because the lead 5 is wider than the multi-pin QFN.

以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記発明の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。   As mentioned above, the invention made by the present inventor has been specifically described based on the embodiments of the invention. However, the present invention is not limited to the embodiments of the invention, and various modifications can be made without departing from the scope of the invention. It goes without saying that it is possible.

本発明は、ＱＦＮ型のパッケージ構造を有する半導体装置に適用することができる。   The present invention can be applied to a semiconductor device having a QFN type package structure.

本発明の一実施の形態である半導体装置の外観（表面側）を示す平面図である。It is a top view which shows the external appearance (surface side) of the semiconductor device which is one embodiment of this invention. 本発明の一実施の形態である半導体装置の外観（裏面側）を示す平面図である。It is a top view which shows the external appearance (back surface side) of the semiconductor device which is one embodiment of this invention. 本発明の一実施の形態である半導体装置の内部構造（表面側）を示す平面図である。It is a top view which shows the internal structure (surface side) of the semiconductor device which is one embodiment of this invention. 本発明の一実施の形態である半導体装置の内部構造（裏面側）を示す平面図である。It is a top view which shows the internal structure (back surface side) of the semiconductor device which is one embodiment of this invention. 本発明の一実施の形態である半導体装置の断面図である。It is sectional drawing of the semiconductor device which is one embodiment of this invention. 本発明の一実施の形態である半導体装置の断面図である。It is sectional drawing of the semiconductor device which is one embodiment of this invention. 本発明の一実施の形態である半導体装置の製造に用いるリードフレームの全体平面図である。1 is an overall plan view of a lead frame used for manufacturing a semiconductor device according to an embodiment of the present invention; 図７に示すリードフレームの一部を示す拡大平面図である。FIG. 8 is an enlarged plan view showing a part of the lead frame shown in FIG. 7. 図７に示すリードフレームの製造方法を示す断面図である。FIG. 8 is a cross-sectional view showing a method for manufacturing the lead frame shown in FIG. 7. 吊りリードの一部に形成された認識マークの形状の一例を示すリードフレームの要部平面図である。It is a principal part top view of the lead frame which shows an example of the shape of the recognition mark formed in a part of suspension lead. 吊りリードの一部に形成された認識マークの形状の一例を示すリードフレームの要部平面図である。It is a principal part top view of the lead frame which shows an example of the shape of the recognition mark formed in a part of suspension lead. 吊りリードの一部に形成された認識マークの形状の一例を示すリードフレームの要部平面図である。It is a principal part top view of the lead frame which shows an example of the shape of the recognition mark formed in a part of suspension lead. 本発明の一実施の形態である半導体装置の製造方法を示す半導体チップ接着後のリードフレームの要部平面図である。It is a principal part top view of the lead frame after semiconductor chip adhesion which shows the manufacturing method of the semiconductor device which is one embodiment of this invention. 本発明の一実施の形態である半導体装置の製造方法を示すワイヤボンディング後のリードフレームの要部平面図である。It is a principal part top view of the lead frame after the wire bonding which shows the manufacturing method of the semiconductor device which is one embodiment of this invention. 本発明の一実施の形態である半導体装置の製造方法を示す概略断面図である。It is a schematic sectional drawing which shows the manufacturing method of the semiconductor device which is one embodiment of this invention. 本発明の一実施の形態である半導体装置の製造方法を示すモールド金型およびリードフレームの要部断面図である。It is principal part sectional drawing of the mold die and the lead frame which shows the manufacturing method of the semiconductor device which is one embodiment of this invention. 本発明の一実施の形態である半導体装置の製造方法を示すモールド金型およびリードフレームの要部断面図である。It is principal part sectional drawing of the mold die and the lead frame which shows the manufacturing method of the semiconductor device which is one embodiment of this invention. 本発明の一実施の形態である半導体装置の製造方法を示すモールド金型およびリードフレームの要部断面図である。It is principal part sectional drawing of the mold die and the lead frame which shows the manufacturing method of the semiconductor device which is one embodiment of this invention. 本発明の一実施の形態である半導体装置の製造方法を示すモールド金型（上型）とリードフレームとの接触部分を示す平面図である。It is a top view which shows the contact part of the mold die (upper mold | type) and the lead frame which show the manufacturing method of the semiconductor device which is one embodiment of this invention. 本発明の一実施の形態である半導体装置の製造方法を示すモールド金型のゲート位置とキャビティに注入される樹脂の流れる方向を模式的に示す平面図である。It is a top view which shows typically the flow direction of the resin inject | poured into the gate position of the mold die and the cavity which show the manufacturing method of the semiconductor device which is one embodiment of this invention. 本発明の一実施の形態である半導体装置の製造方法を示すモールド後のリードフレームの平面図である。It is a top view of the lead frame after mold showing the manufacturing method of the semiconductor device which is one embodiment of the present invention. 図２１のＸ−Ｘ’線に沿ったリードフレームの断面図である。FIG. 22 is a cross-sectional view of the lead frame taken along line X-X ′ of FIG. 21. 本発明の一実施の形態である半導体装置の製造方法を示すモールド後のリードフレームの平面図である。It is a top view of the lead frame after mold showing the manufacturing method of the semiconductor device which is one embodiment of the present invention. 本発明の一実施の形態である半導体装置を他の表面実装型半導体装置と共に配線基板に実装した状態を示す平面図である。It is a top view which shows the state which mounted the semiconductor device which is one embodiment of this invention on the wiring board with the other surface mount type semiconductor device. 本発明の他の実施の形態である半導体装置の製造に用いるリードフレームの要部平面図である。It is a principal part top view of the lead frame used for manufacture of the semiconductor device which is other embodiment of this invention. 本発明の他の実施の形態である半導体装置の製造に用いるリードフレームの要部断面図である。It is principal part sectional drawing of the lead frame used for manufacture of the semiconductor device which is other embodiment of this invention. 図２５に示すリードフレームの製造方法を示す断面図である。FIG. 26 is a cross-sectional view showing a method for manufacturing the lead frame shown in FIG. 25. 本発明の他の実施の形態である半導体装置の製造方法を示すリードフレームの要部断面図である。It is principal part sectional drawing of the lead frame which shows the manufacturing method of the semiconductor device which is other embodiment of this invention. 本発明の他の実施の形態である半導体装置の製造方法を示すモールド後のリードフレームの要部平面図である。It is a principal part top view of the lead frame after a mold which shows the manufacturing method of the semiconductor device which is other embodiment of this invention. 本発明の他の実施の形態である半導体装置の外観（表面側）を示す平面図である。It is a top view which shows the external appearance (surface side) of the semiconductor device which is other embodiment of this invention. 本発明の他の実施の形態である半導体装置の外観（裏面側）を示す平面図である。It is a top view which shows the external appearance (back surface side) of the semiconductor device which is other embodiment of this invention. 本発明の他の実施の形態である半導体装置の内部構造（表面側）を示す平面図である。It is a top view which shows the internal structure (surface side) of the semiconductor device which is other embodiment of this invention. 本発明の他の実施の形態である半導体装置の内部構造（裏面側）を示す平面図である。It is a top view which shows the internal structure (back surface side) of the semiconductor device which is other embodiment of this invention. 本発明の他の実施の形態である半導体装置の断面図である。It is sectional drawing of the semiconductor device which is other embodiment of this invention. 本発明の他の実施の形態である半導体装置の断面図である。It is sectional drawing of the semiconductor device which is other embodiment of this invention. 本発明の他の実施の形態である半導体装置の断面図である。It is sectional drawing of the semiconductor device which is other embodiment of this invention. 本発明の他の実施の形態である半導体装置の製造に用いるリードフレームの全体平面図である。It is a whole top view of the lead frame used for manufacture of the semiconductor device which is other embodiments of the present invention. 図３７に示すリードフレームの製造方法を示す断面図である。FIG. 38 is a cross-sectional view showing a method for manufacturing the lead frame shown in FIG. 37. 図３７に示すリードフレームの製造方法を示す断面図である。FIG. 38 is a cross-sectional view showing a method for manufacturing the lead frame shown in FIG. 37. 本発明の他の実施の形態である半導体装置の製造方法を示すプレス金型およびリードフレームの要部断面図である。It is principal part sectional drawing of the press metal mold | die and lead frame which show the manufacturing method of the semiconductor device which is other embodiment of this invention. 本発明の他の実施の形態である半導体装置の製造方法を示すモールド後のリードフレームの要部平面図である。It is a principal part top view of the lead frame after a mold which shows the manufacturing method of the semiconductor device which is other embodiment of this invention. 本発明の他の実施の形態である半導体装置の製造方法を示すモールド後のリードフレームの要部平面図である。It is a principal part top view of the lead frame after a mold which shows the manufacturing method of the semiconductor device which is other embodiment of this invention. 本発明の他の実施の形態である半導体装置の製造方法を示すモールド後のリードフレームの要部断面図である。It is principal part sectional drawing of the lead frame after a mold which shows the manufacturing method of the semiconductor device which is other embodiment of this invention.

符号の説明Explanation of symbols

１ ＱＦＮ
２ 半導体チップ
３ 封止体
４ ダイパッド部
５ リード
５ａ リードの一端部側
５ｂ 吊りリード
５ｃ リードの他端部側
５ｄ 外部接続端子
５ｅ 位置合わせ用リード
６ Ａｕワイヤ
７ ボンディングパッド
８ 切り欠き部
９ 半田層
１０ 金属板
１１ フォトレジスト膜
１５ 認識マーク
２０ 配線基板
３０Ｂ 治具
３１ 溝
３２ 突起
３３ リード
３４ チップ支持体
４０ モールド金型
４０Ａ 上型
４０Ｂ 下型
４１ 樹脂シート
４２ エアベント
５０ プレス金型
５０Ａ 上型
５０Ｂ 下型
５１ パンチ
５２ ダイ
５３ 突起
ｄ 端子の径
Ｇ１〜Ｇ１６ ゲート
Ｃ１〜Ｃ２４ キャビティ
ＤＣ１〜ＤＣ８ ダミーキャビティ
ＬＦ１〜ＬＦ３ リードフレーム
Ｐ１ 端子間ピッチ（同一列）
Ｐ２ 端子間ピッチ（異なる列）
Ｐ３ リード一端部側先端ピッチ 1 QFN
2 Semiconductor chip 3 Sealing body 4 Die pad portion 5 Lead 5a Lead one end side 5b Hanging lead 5c Lead other end side 5d External connection terminal 5e Positioning lead 6 Au wire 7 Bonding pad 8 Notch 9 Solder layer 10 Metal plate 11 Photoresist film 15 Recognition mark 20 Wiring board 30B Jig 31 Groove 32 Projection 33 Lead 34 Chip support 40 Mold die 40A Upper die 40B Lower die 41 Resin sheet 42 Air vent 50 Press die 50A Upper die 50B Lower Die 51 Punch 52 Die 53 Protrusion d Terminal diameter G 1 -G 16 Gate C 1 -C 24 Cavity DC 1 -DC 8 Dummy cavity LF 1 -LF 3 Lead frame P 1 Terminal pitch (same row)
P 2 terminal pitch (different rows)
P 3 lead one end tip pitch

Claims (2)

半導体チップと、前記半導体チップが搭載されたダイパッド部と、前記ダイパッド部を支持する吊りリードと、前記半導体チップの周囲に配置された複数のリードと、前記半導体チップと前記リードを電気的に接続する複数のワイヤと、前記半導体チップ、前記ダイパッド部、前記複数のリードおよび前記複数のワイヤを封止する封止体とを有する半導体装置の製造方法であって、
（ａ）金属板をプレス成形することによって、前記ダイパッド部と前記吊りリードと前記複数のリードとを含むパターンを繰り返し形成したリードフレームを用意する工程と、
（ｂ）前記リードフレームに形成された前記複数のリードのそれぞれの一部を、前記リードフレームの一面に対して垂直な方向に折り曲げることによって、外部接続端子を形成する工程と、
（ｃ）前記吊りリードの一部を、前記外部接続端子の突出方向とは逆の方向に折り曲げる工程と、
（ｄ）前記吊りリードの折り曲げ部分に、前記外部接続端子を配線基板に位置合わせするための認識マークを形成する工程と、
（ｅ）前記リードフレームに形成された前記複数のダイパッド部のそれぞれに前記半導体チップを搭載し、前記半導体チップと前記リードの一部を前記ワイヤにより結線する工程と、
（ｆ）上型と下型とを有する金型を用意し、前記下型の表面を樹脂シートで被覆した後、前記樹脂シート上に前記リードフレームを載置し、前記リードの一面に形成された前記外部接続端子と前記樹脂シートを接触させる工程と、
（ｇ）前記樹脂シートおよび前記リードフレームを前記上型と前記下型とで挟み付け、前記外部接続端子の先端部分を前記樹脂シート内に食い込ませる工程と、
（ｈ）前記上型と前記下型との隙間に樹脂を注入することによって、前記半導体チップ、前記ダイパッド部、前記吊りリード、前記リードおよび前記ワイヤを封止すると共に、前記外部接続端子が裏面から外部に突出し、前記吊りリードの折り曲げ部が上面に露出する複数の封止体を形成する工程と、
（ｉ）前記複数の封止体が形成された前記リードフレームを前記金型から取り出した後、前記リードフレームを切断することによって、前記複数の封止体を個片化する工程を含むことを特徴とする半導体装置の製造方法。 A semiconductor chip, a die pad portion on which the semiconductor chip is mounted, a suspension lead that supports the die pad portion, a plurality of leads disposed around the semiconductor chip, and the semiconductor chip and the lead are electrically connected A method of manufacturing a semiconductor device, comprising: a plurality of wires; and a sealing body that seals the semiconductor chip, the die pad portion, the plurality of leads, and the plurality of wires,
(A) preparing a lead frame in which a pattern including the die pad portion, the suspension lead, and the plurality of leads is repeatedly formed by press forming a metal plate;
(B) forming an external connection terminal by bending a part of each of the plurality of leads formed on the lead frame in a direction perpendicular to one surface of the lead frame;
(C) bending a part of the suspension lead in a direction opposite to a protruding direction of the external connection terminal;
(D) forming a recognition mark for aligning the external connection terminal with the wiring board at a bent portion of the suspension lead;
(E) mounting the semiconductor chip on each of the plurality of die pad portions formed on the lead frame, and connecting the semiconductor chip and a part of the lead with the wire;
(F) A mold having an upper mold and a lower mold is prepared, and after the surface of the lower mold is covered with a resin sheet, the lead frame is placed on the resin sheet and formed on one surface of the lead. Contacting the external connection terminal and the resin sheet;
(G) a step of sandwiching the resin sheet and the lead frame between the upper mold and the lower mold, and biting a tip portion of the external connection terminal into the resin sheet;
(H) Injecting resin into the gap between the upper mold and the lower mold to seal the semiconductor chip, the die pad portion, the suspension lead, the lead, and the wire, and the external connection terminal on the back surface Projecting to the outside and forming a plurality of sealing bodies where the bent portions of the suspension leads are exposed on the upper surface;
(I) including a step of separating the plurality of sealing bodies by cutting the lead frame after taking out the lead frame on which the plurality of sealing bodies are formed from the mold. A method of manufacturing a semiconductor device. 前記（ｂ）工程、前記（ｃ）工程および前記（ｄ）工程を同時に行うことを特徴とする請求項１記載の半導体装置の製造方法。   2. The method of manufacturing a semiconductor device according to claim 1, wherein the step (b), the step (c) and the step (d) are performed simultaneously.
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