JP2006190902A - Method of packaging semiconductor electronic component, and wiring board of semiconductor electronic component - Google Patents

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Abstract

<P>PROBLEM TO BE SOLVED: To provide a method of packaging a semiconductor electronic component and the wiring board of the semiconductor electronic component which can easily prevent a poor connection. <P>SOLUTION: As shown in Figure (a), a plurality of IO lands 11a and a plurality of thermal lands 11b are formed by patterning on an insulation substrate so that they may have areas according to a warping quantity of a BGA chip 20 to be mounted on the wiring board 10. Then, as shown in Figure (b), the BGA chip 20 is sucked by a suction nozzle (not shown in Figure) from the top face (from above) and then is transferred above the wiring board 10 and is mounted thereon. Then, as shown in Figure (c), the wiring board 10 mounted with the BGA chip 20 is transferred into a solder reflow apparatus. In the solder reflow apparatus, the wiring board 10 mounted with the BGA chip 20 is heated at a predetermined temperature to connect IO bumps 21a to the IO lands 11a and thermal bumps 21b to the thermal lands 11b. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、半導体電子部品の実装方法及び半導体電子部品の配線基板に関するものである。   The present invention relates to a method for mounting a semiconductor electronic component and a wiring board for the semiconductor electronic component.

従来、半導体電子部品を実装する配線基板の反りによるハンダの接続不良を防止するための半導体電子部品の実装方法として特許文献１に示すものがある。   Conventionally, there is a method disclosed in Patent Document 1 as a method for mounting a semiconductor electronic component for preventing solder connection failure due to warping of a wiring board on which the semiconductor electronic component is mounted.

特許文献１に示す半導体電子部品の実装方法は、配線基板の各ランドに、配線基板の反り量に応じた量だけハンダペーストを供給し、その配線基板上にハンダバンプを有する半導体電子部品実装するものである。すなわち、配線基板の反り量が多いほどハンダペーストの量を多くすることによってハンダの接続不良を防止するものである。
特開平１５−２４３８１８号公報 The mounting method of a semiconductor electronic component shown in Patent Document 1 is to supply a solder paste to each land of a wiring board by an amount corresponding to the warping amount of the wiring board and mount the semiconductor electronic component having solder bumps on the wiring board. It is. That is, as the amount of warping of the wiring board increases, the amount of solder paste increases to prevent solder connection failure.
Japanese Patent Laid-Open No. 15-243818

一方、半導体電子部品に関しても、基板に搭載された半導体チップをモールド樹脂にてモールドするような場合、基板とモールド樹脂との熱膨張率の違いによって反りが生じる可能性がある。このような場合も、半導体電子部品と配線基板との間でハンダの接続不良が生じる可能性がある。   On the other hand, with respect to semiconductor electronic components, when a semiconductor chip mounted on a substrate is molded with a mold resin, warpage may occur due to a difference in thermal expansion coefficient between the substrate and the mold resin. Even in such a case, there is a possibility that poor solder connection may occur between the semiconductor electronic component and the wiring board.

そして、半導体電子部品に反りが生じている場合は、半導体電子部品の反り量に応じて配線基板の各ランドにハンダペーストを供給するか、もしくは、半導体電子部品の反り量に応じて半導体電子部品のハンダバンプの量を調整することが考えられる。   Then, when warpage occurs in the semiconductor electronic component, solder paste is supplied to each land of the wiring board according to the warpage amount of the semiconductor electronic component, or the semiconductor electronic component according to the warpage amount of the semiconductor electronic component It is conceivable to adjust the amount of solder bumps.

しかしながら、配線基板もしくは半導体電子部品の反り量に応じて各ランドにハンダペーストを供給したり、ハンダバンプの量を調整したりするのは困難である。   However, it is difficult to supply solder paste to each land or adjust the amount of solder bumps according to the warpage amount of the wiring board or semiconductor electronic component.

本発明は、上記問題点に鑑みなされたものであり、容易に接続不良を防止することができる半導体電子部品の実装方法及び半導体電子部品の配線基板を提供することを目的とする。   The present invention has been made in view of the above problems, and an object of the present invention is to provide a method for mounting a semiconductor electronic component and a wiring board for the semiconductor electronic component that can easily prevent a connection failure.

上記目的を達成するために請求項１に記載の半導体電子部品の実装方法は、複数のハンダバンプを有する半導体電子部品を複数のハンダバンプに対応する複数のランドを有す配線基板に実装する方法であって、半導体電子部品の実装面と配線基板の実装面との間隔が長い位置に対応するランドの面積を間隔が短い位置に対応するランドの面積よりも小さくなるように配線基板にランドを形成するランド形成工程と、ハンダバンプとランドとが対向するように半導体電子部品を配線基板上に載置し、ハンダリフローにてハンダバンプとランドとを接続することによって半導体電子部品を配線基板上に実装するハンダリフロー工程とを備えることを特徴とするものである。   In order to achieve the above object, a semiconductor electronic component mounting method according to claim 1 is a method of mounting a semiconductor electronic component having a plurality of solder bumps on a wiring board having a plurality of lands corresponding to the plurality of solder bumps. The land is formed on the wiring board so that the land area corresponding to the position where the distance between the mounting surface of the semiconductor electronic component and the mounting surface of the wiring board is long is smaller than the area of the land corresponding to the position where the distance is short. Solder for mounting a semiconductor electronic component on a wiring board by placing the semiconductor electronic component on the wiring board so that the solder bump and the land face each other and connecting the solder bump and the land by solder reflow. And a reflow process.

半導体電子部品は、基板とモールド樹脂との熱膨張率の差によって反ったり、配線基板は、プリント基板と配線パターンとの熱膨張率の差によって反ったりする。このように、半導体電子部品、配線基板が反ってしまうと、半導体電子部品の実装面と配線基板の実装面との間隔が長くなったり、短くなったりする。   The semiconductor electronic component warps due to the difference in thermal expansion coefficient between the substrate and the mold resin, and the wiring board warps due to the difference in thermal expansion coefficient between the printed circuit board and the wiring pattern. As described above, when the semiconductor electronic component and the wiring board are warped, the distance between the mounting surface of the semiconductor electronic component and the mounting surface of the wiring board becomes longer or shorter.

一方、ハンダバンプは、ハンダリフロー時において対応するランドの面積が大きい方が平面方向に広がりやすい。そこで請求項１に示すように、半導体電子部品の実装面と配線基板の実装面との間隔が長い位置に対応するランドの面積を間隔が短い位置に対応するランドの面積よりも小さくなるようにランドを形成してハンダリフローすることによって、ハンダリフロー時のハンダバンプの平面方向への広がり量は、間隔が長い位置に対応するハンダバンプよりも間隔が短い位置に対応するハンダバンプの方が多くなる。   On the other hand, solder bumps tend to spread in the plane direction when the corresponding land area is larger during solder reflow. Accordingly, as described in claim 1, the land area corresponding to the position where the distance between the mounting surface of the semiconductor electronic component and the mounting surface of the wiring board is long is made smaller than the area of the land corresponding to the position where the distance is short. By forming the land and performing the solder reflow, the spread amount of the solder bump in the planar direction at the time of the solder reflow is larger in the solder bump corresponding to the position where the distance is shorter than the solder bump corresponding to the position where the distance is long.

また、ハンダリフロー時におけるハンダバンプの高さは、ハンダバンプの広がり量が多くなるにつれて低くなる。よって、間隔が短い位置に対応するハンダバンプは、ハンダリフロー時に、間隔が長い位置に対応するハンダバンプに比べて平面方向へ多く広がり高さが低くなるので、間隔が長い位置に対応するハンダバンプがランドに接続されやすくなる。   Further, the height of the solder bump at the time of solder reflow decreases as the amount of solder bump spread increases. Therefore, solder bumps corresponding to positions with a short interval spread more in the plane direction and have a lower height than solder bumps corresponding to positions with a long interval during solder reflow. It becomes easy to be connected.

このように、間隔に応じてランドの面積を調整することによって、間隔が長い位置に対応するハンダバンプもランドに接続されやすくなるので、ハンダバンプの量を調整するのに比べて容易に接続不良を防止することができる。   In this way, by adjusting the land area according to the interval, solder bumps corresponding to positions with a long interval are also easily connected to the land, so it is easier to prevent poor connection than adjusting the amount of solder bumps. can do.

また、請求項２に記載の半導体電子部品の実装方法では、複数のハンダバンプが半導体電子部品の配線基板と対向する面における中央付近に形成される複数の中央バンプと、複数の中央バンプから所定距離離れた位置に形成される周辺バンプとからなる場合、ランド形成工程は、間隔に応じて中央バンプに対応するランド及び／又は周辺バンプに対応するランドを形成することを特徴とするものである。   In the method of mounting a semiconductor electronic component according to claim 2, a plurality of center bumps formed in the vicinity of the center on the surface of the semiconductor electronic component facing the wiring substrate, and a predetermined distance from the plurality of center bumps In the case of consisting of peripheral bumps formed at distant positions, the land forming step is characterized in that lands corresponding to the central bumps and / or lands corresponding to the peripheral bumps are formed according to the interval.

このように、電子部品が中央付近に形成される中央バンプと、その中央バンプから所定距離離れた位置に形成される周辺バンプとを備えるような場合、間隔に応じて中央バンプに対応するランド及び／又は周辺バンプに対応するランドを形成することによって、中央バンプと周辺バンプの面積を調整するだけでよいのでランドの形成が容易になり、より一層容易に接続不良を防止することができる。   Thus, when the electronic component includes a central bump formed near the center and a peripheral bump formed at a position away from the central bump by a predetermined distance, a land corresponding to the central bump according to the interval and By forming the lands corresponding to the peripheral bumps, it is only necessary to adjust the areas of the central bumps and the peripheral bumps, so that the lands can be easily formed and connection failures can be prevented more easily.

また、複数の中央バンプ及び複数の周辺バンプとしては、請求項３に示すように、半導体電子部品の放熱用のサーマルバンプ及び半導体電子部品の入出力用の入出力バンプとすることができる。   Further, the plurality of central bumps and the plurality of peripheral bumps may be a thermal bump for heat dissipation of the semiconductor electronic component and an input / output bump for input / output of the semiconductor electronic component.

また、請求項４に記載の半導体電子部品の実装方法では、半導体電子部品及び／又は配線基板が、半導体電子部品及び／又は配線基板の実装面が凹状となっている場合、ランド形成工程は、サーマルバンプに対応するランドの面積を小さくすることによって、間隔の長い位置に対応するランドの面積を間隔の短い位置に対応するランドの面積よりも小さくなるようにランドを形成することを特徴とするものである。   Further, in the semiconductor electronic component mounting method according to claim 4, when the semiconductor electronic component and / or the wiring board has a concave mounting surface, the land forming step includes: The land is formed so that the land area corresponding to the long interval is made smaller than the land area corresponding to the short interval by reducing the land area corresponding to the thermal bump. Is.

ランドの面積を調整する場合、入出力バンプに対応するランドの面積を大きくすると入出力バンプ間が接続される可能性がある。入出力バンプ間が接続してしまうと、半導体電子部品が不具合となる可能性がある。そこで、請求項４に示すように、半導体電子部品及び／又は配線基板の実装面が凹状となっている場合は、サーマルバンプに対応するランドの面積を小さくすることにより、間隔が長い位置に対応するランドの面積を間隔が短い位置に対応するランドの面積よりも小さくなるようにランドを形成することによって、入出力バンプ間が接続されることを防止することができる。   When adjusting the land area, if the land area corresponding to the input / output bumps is increased, the input / output bumps may be connected. If the input / output bumps are connected, the semiconductor electronic component may become defective. Therefore, as described in claim 4, when the mounting surface of the semiconductor electronic component and / or the wiring board is concave, the area of the land corresponding to the thermal bump is reduced to correspond to the position where the interval is long. By forming the land so that the area of the land to be made is smaller than the area of the land corresponding to the position where the interval is short, it is possible to prevent the input / output bumps from being connected.

また、請求項５に記載の半導体電子部品の配線基板では、複数のハンダバンプを有する半導体電子部品が実装される配線基板であって、複数のハンダバンプと接続されるものであり、半導体電子部品の実装面と配線基板の実装面との間隔が長い位置に対応する面積が当該間隔が短い位置に対応する面積よりも小さい複数のランドを備えることを特徴とするものである。   The wiring board for a semiconductor electronic component according to claim 5 is a wiring board on which a semiconductor electronic component having a plurality of solder bumps is mounted, and is connected to the plurality of solder bumps. It is characterized by comprising a plurality of lands whose area corresponding to the position where the distance between the surface and the mounting surface of the wiring board is long is smaller than the area corresponding to the position where the distance is short.

半導体電子部品は、基板とモールド樹脂との熱膨張率の差によって反ったり、配線基板は、プリント基板と配線パターンとの熱膨張率の差によって反ったりすることがある。このように、半導体電子部品、配線基板が反ってしまうと、半導体電子部品の実装面と配線基板の実装面との間隔が長くなったり、短くなったりする。   A semiconductor electronic component may warp due to a difference in thermal expansion coefficient between the substrate and the mold resin, and a wiring substrate may warp due to a difference in thermal expansion coefficient between the printed board and the wiring pattern. As described above, when the semiconductor electronic component and the wiring board are warped, the distance between the mounting surface of the semiconductor electronic component and the mounting surface of the wiring board becomes longer or shorter.

一方、ハンダバンプは、ハンダリフロー時においてハンダバンプに対応するランドの面積が大きい方が平面方向に広がりやすい。そこで請求項６に示すように、半導体電子部品の実装面と配線基板の実装面との間隔が長い位置に対応する面積が間隔が短い位置に対応する面積よりも小さい複数のランドを備えることによって、ハンダリフロー時のハンダバンプの平面方向への広がり量は、間隔が長い位置に対応するハンダバンプよりも間隔が短い位置に対応するハンダバンプの方が多くなる。   On the other hand, solder bumps tend to spread in the plane direction when the land area corresponding to the solder bumps is larger during solder reflow. Therefore, as shown in claim 6, by providing a plurality of lands whose area corresponding to the position where the distance between the mounting surface of the semiconductor electronic component and the mounting surface of the wiring board is long is smaller than the area corresponding to the position where the distance is short The amount of spread of the solder bumps in the planar direction during solder reflow is greater for solder bumps corresponding to positions with short intervals than for solder bumps corresponding to positions with long intervals.

また、ハンダリフロー時におけるハンダバンプの高さは、ハンダバンプの広がり量が多くなるにつれて低くなる。よって、間隔が短い位置に対応するハンダバンプは、ハンダリフロー時に、間隔が長い位置に対応するハンダバンプに比べて平面方向へ多く広がり高さが低くなるので、間隔が長い位置に対応するハンダバンプがランドに接続されやすくなる。   Further, the height of the solder bump at the time of solder reflow decreases as the amount of solder bump spread increases. Therefore, solder bumps corresponding to positions with a short interval spread more in the plane direction and have a lower height than solder bumps corresponding to positions with a long interval during solder reflow. It becomes easy to be connected.

このように、半導体電子部品の実装面と配線基板の実装面との間隔が長い位置に対応する面積が間隔が短い位置に対応する面積よりも小さい複数のランドを備えることによって、間隔が長い位置に対応するハンダバンプもランドに接続されやすくなるので、ハンダバンプの量を調整するのに比べて容易に接続不良を防止することができる。   Thus, by providing a plurality of lands whose area corresponding to the position where the distance between the mounting surface of the semiconductor electronic component and the mounting surface of the wiring board is long is smaller than the area corresponding to the position where the distance is short, the position where the distance is long Since the solder bumps corresponding to the solder bumps are also easily connected to the lands, it is possible to easily prevent poor connection as compared with adjusting the amount of solder bumps.

また、請求項６に記載の半導体電子部品の配線基板では、複数のハンダバンプが半導体電子部品の配線基板と対向する面における中央付近に形成される複数の中央バンプと、複数の中央バンプから所定距離離れた位置に形成される周辺バンプとからなる場合、中央バンプに対応する各ランドの面積はそれぞれ略同じであると共に、周辺バンプに対応する各ランドの面積はそれぞれ略同等であり、中央バンプに対応するランドと周辺バンプに対応するランドとは、間隔に応じた面積であることを特徴とするものである。   The wiring board for semiconductor electronic components according to claim 6, wherein a plurality of center bumps are formed in the vicinity of the center of the surface facing the wiring board of the semiconductor electronic components, and a predetermined distance from the plurality of central bumps. When the peripheral bumps are formed at distant positions, the areas of the lands corresponding to the central bumps are substantially the same, and the areas of the lands corresponding to the peripheral bumps are substantially the same. The corresponding land and the land corresponding to the peripheral bump have an area corresponding to the interval.

このように、電子部品が中央付近に形成される中央バンプと、その中央バンプから所定距離離れた位置に形成される周辺バンプとを備えるような場合、間隔に応じて中央バンプに対応するランド及び／又は周辺バンプに対応するランドを形成することによって、配線基板のランド構造を簡素化することができる。   Thus, when the electronic component includes a central bump formed near the center and a peripheral bump formed at a position away from the central bump by a predetermined distance, a land corresponding to the central bump according to the interval and By forming the lands corresponding to the peripheral bumps, the land structure of the wiring board can be simplified.

また、中央バンプに対応するランド及び周辺バンプに対応するランドは、請求項７に示すように、半導体電子部品のサーマルバンプと接続するランド及び入出力バンプと接続するランドとすることができる。   The land corresponding to the central bump and the land corresponding to the peripheral bump can be a land connected to the thermal bump of the semiconductor electronic component and a land connected to the input / output bump.

以下、本発明の実施の形態を図に基づいて説明する。図１（ａ）は本発明の実施の形態における配線基板の概略構成を示す断面図であり、（ｂ）は平面図である。図２（ａ）は本発明の実施の形態における半導体電子部品の概略構成を示す断面図であり、（ｂ）は平面図である。図３（ａ）〜（ｃ）は、本発明の実施の形態における半導体電子部品の実装方法を示す工程別断面図である。   Hereinafter, embodiments of the present invention will be described with reference to the drawings. FIG. 1A is a cross-sectional view showing a schematic configuration of a wiring board in an embodiment of the present invention, and FIG. 1B is a plan view. FIG. 2A is a cross-sectional view showing a schematic configuration of the semiconductor electronic component in the embodiment of the present invention, and FIG. 2B is a plan view. FIGS. 3A to 3C are cross-sectional views for each process showing a method for mounting a semiconductor electronic component in the embodiment of the present invention.

本実施の形態における配線基板１０は、絶縁基板におけるＢＧＡチップ２０が実装される実装面に、パターニングされた導体層である配線パターン（図示せず）を備え、図１に示すように、複数のＩＯランド１１ａ、複数のサーマルランド１１ｂ、ソルダーレジスト１２などを備える。   The wiring substrate 10 in the present embodiment includes a wiring pattern (not shown) that is a patterned conductor layer on the mounting surface on which the BGA chip 20 is mounted on the insulating substrate. As shown in FIG. An IO land 11a, a plurality of thermal lands 11b, a solder resist 12 and the like are provided.

ＩＯランド１１ａは、配線パターンの一部であり、後ほど説明するＩＯバンプ２１ａと電気的に接続されるものである。このＩＯランド１１ａは、ＩＯバンプ２１ａに対応する位置に形成されるものであり、ＢＧＡチップ２０に対向する領域の周辺領域、すなわち図１（ｂ）における一点差線で示すＩＯランド領域ＩＬに複数形成されている。また、複数のＩＯランド１１ａ間には、ＩＯランド１１ａ以外の配線パターンにＩＯバンプ２１ａなどのハンダバンプが付着しないように、またはＩＯバンプ２１ａどうしが接続されないようにするためのソルダーレジスト１２を備える。   The IO land 11a is a part of the wiring pattern, and is electrically connected to an IO bump 21a described later. The IO land 11a is formed at a position corresponding to the IO bump 21a, and a plurality of IO lands 11a are provided in the peripheral area of the area facing the BGA chip 20, that is, in the IO land area IL indicated by the one-dot chain line in FIG. Is formed. Further, a solder resist 12 is provided between the plurality of IO lands 11a so that solder bumps such as the IO bumps 21a do not adhere to wiring patterns other than the IO lands 11a or the IO bumps 21a are not connected to each other.

サーマルランド１１ｂは、配線基板１０に形成される導体パターンであり、後ほど説明するサーマルバンプ２１ｂと接続されるものである。すなわち、このサーマルランド１１ｂは、ＢＧＡチップ２０（ベアチップ２３）から発せられる熱を配線基板１０に放熱するためのランドである。また、このサーマルランド１１ｂは、サーマルバンプ２１ｂに対応する位置に形成されるものであり、ＢＧＡチップ２０に対向する領域の中央領域、すなわち図１（ｂ）における点線で示すサーマルランド領域ＩＬに複数形成されている。また、複数のサーマルランド１１ｂ間には、サーマルランド１１ｂ以外の配線パターンにサーマルバンプ２１ｂなどのハンダバンプが付着しないように、またはサーマルバンプ２１ｂどうしが接続されないようにするためのソルダーレジスト１２を備える。   The thermal land 11b is a conductor pattern formed on the wiring board 10 and is connected to a thermal bump 21b described later. That is, the thermal land 11 b is a land for radiating heat generated from the BGA chip 20 (bare chip 23) to the wiring substrate 10. The thermal land 11b is formed at a position corresponding to the thermal bump 21b, and a plurality of thermal lands 11b are formed in the central region of the region facing the BGA chip 20, that is, in the thermal land region IL indicated by the dotted line in FIG. Is formed. Further, a solder resist 12 is provided between the plurality of thermal lands 11b so that solder bumps such as the thermal bumps 21b do not adhere to wiring patterns other than the thermal lands 11b or the thermal bumps 21b are not connected to each other.

また、ＩＯランド１１ａ及びサーマルランド１１ｂの面積、すなわちＩＯバンプ２１ａ及びサーマルバンプ２１ｂと接続する面積は、ＢＧＡチップ２０の実装面と配線基板１０の実装面との間隔、すなわちＢＧＡチップ２０の反り量に応じて調整されるものである。そこで、本実施の形態においては、ＢＧＡチップ２０の実装面と配線基板１０の実装面との間隔が長い位置をＢＧＡチップ２０の反り量が多いものとし、ＢＧＡチップ２０の実装面と配線基板１０の実装面との間隔が短い位置をＢＧＡチップ２０の反り量が少ないものとする。したがって、具体的には、ＢＧＡチップ２０の反り量が多い位置に対応するＩＯランド１１ａあるいはサーマルランド１１ｂの面積は、ＢＧＡチップ２０の反り量が少ない位置に対応するＩＯランド１１ａあるいはサーマルランド１１ｂの面積に比べて小さくなるように調整されている。よって、本実施の形態においては、ＩＯランド１１ａの面積をサーマルランド１１ｂの面積よりも小さくするので、図１に示すようにＩＯランド１１ａの直径Ａはサーマルランド１１ｂの直径Ｂよりも小さくなる。   The area of the IO land 11a and the thermal land 11b, that is, the area connected to the IO bump 21a and the thermal bump 21b, is the distance between the mounting surface of the BGA chip 20 and the mounting surface of the wiring substrate 10, that is, the amount of warpage of the BGA chip 20. It is adjusted according to. Therefore, in the present embodiment, the position where the distance between the mounting surface of the BGA chip 20 and the mounting surface of the wiring board 10 is long assumes that the amount of warpage of the BGA chip 20 is large, and the mounting surface of the BGA chip 20 and the wiring board 10 are. It is assumed that the amount of warping of the BGA chip 20 is small at a position where the distance from the mounting surface is short. Therefore, specifically, the area of the IO land 11a or the thermal land 11b corresponding to the position where the warpage amount of the BGA chip 20 is large is equal to the area of the IO land 11a or the thermal land 11b corresponding to the position where the warpage amount of the BGA chip 20 is small. It is adjusted to be smaller than the area. Therefore, in this embodiment, since the area of the IO land 11a is smaller than the area of the thermal land 11b, the diameter A of the IO land 11a is smaller than the diameter B of the thermal land 11b as shown in FIG.

一方、半導体電子部品は、本実施の形態においては図２に示すようにＢＧＡ（Ball gridarray）チップ２０を用いている。ＢＧＡチップ２０は、複数のＩＯバンプ２１ａ、複数のサーマルバンプ２１ｂ、基板２２、ベアチップ２３、モールド樹脂２４などを備える。   On the other hand, the semiconductor electronic component uses a BGA (Ball Grid Array) chip 20 as shown in FIG. The BGA chip 20 includes a plurality of IO bumps 21a, a plurality of thermal bumps 21b, a substrate 22, a bare chip 23, a mold resin 24, and the like.

基板２２は、所謂インターポーザであり、ベアチップ２３を搭載する搭載面には配線パターンが形成されている。この配線パターンは、ベアチップ２３が搭載された状態において、ベアチップ２３の電極と直接あるいはワイヤなどによって電気的に接続される。また、基板２２は、スルーホールなどが形成され、このスルーホールを介して配線パターンと電気的に接続されるランド及び複数のハンダバンプ（２１ａ、２１ｂ）を備える。   The substrate 22 is a so-called interposer, and a wiring pattern is formed on the mounting surface on which the bare chip 23 is mounted. This wiring pattern is electrically connected to the electrode of the bare chip 23 directly or by a wire or the like in a state where the bare chip 23 is mounted. Further, the substrate 22 is provided with lands and a plurality of solder bumps (21a, 21b) through which through holes are formed and electrically connected to the wiring pattern through the through holes.

このハンダバンプ（２１ａ、２１ｂ）は、ＩＯバンプ２１ａ、サーマルバンプ２１ｂとからなる。ＩＯバンプ２１ａは、ベアチップ２３の入出力用のバンプであり、基板２２の周辺領域、すなわち図２（ｂ）における一点差線で示すＩＯバンプ領域ＩＢに複数形成されている。また、ＩＯバンプ２１ａは、ＢＧＡチップ２０が配線基板１０に実装される際に、配線基板１０のＩＯランド１１ａと電気的に接続される。   The solder bumps (21a, 21b) include an IO bump 21a and a thermal bump 21b. The IO bumps 21a are input / output bumps of the bare chip 23, and a plurality of IO bumps 21a are formed in a peripheral region of the substrate 22, that is, in an IO bump region IB indicated by a one-dot chain line in FIG. Further, the IO bump 21 a is electrically connected to the IO land 11 a of the wiring board 10 when the BGA chip 20 is mounted on the wiring board 10.

サーマルバンプ２１ｂは、ベアチップ２３の放熱用のバンプであり、ベアチップ２３から発せられる熱を放熱するためにベアチップ２３に対向する領域、すなわち図２（ｂ）において点線で示すサーマルバンプ領域ＳＢに複数形成されている。また、サーマルバンプ２１ａは、ＢＧＡチップ２０が配線基板１０に実装される際に、配線基板１０のサーマルランド１１ａと電気的に接続される。なお、複数のＩＯバンプ２１ａ及び複数のサーマルバンプ２１ｂのハンダの量は全て略同一である。   The thermal bumps 21b are heat-radiating bumps for the bare chip 23, and a plurality of thermal bumps 21b are formed in a region facing the bare chip 23 in order to dissipate heat generated from the bare chip 23, that is, in a thermal bump region SB indicated by a dotted line in FIG. Has been. Further, the thermal bump 21 a is electrically connected to the thermal land 11 a of the wiring board 10 when the BGA chip 20 is mounted on the wiring board 10. Note that the solder amounts of the plurality of IO bumps 21a and the plurality of thermal bumps 21b are all substantially the same.

そして、ＢＧＡチップ２０は、基板２２にベアチップ２３が搭載され、このベアチップ２３と配線パターンとが電気的に接続された状態において、モールド樹脂２４にてモールド封止されている。   The BGA chip 20 is molded and sealed with a mold resin 24 in a state where the bare chip 23 is mounted on the substrate 22 and the bare chip 23 and the wiring pattern are electrically connected.

ここで、図３に基づいてＢＧＡチップ２０の配線基板１０への実装方法について説明する。   Here, a method of mounting the BGA chip 20 on the wiring board 10 will be described with reference to FIG.

まず、図３（ａ）に示すように、絶縁基板におけるＢＧＡチップ２０が実装される実装面に、導体層を形成してパターニングすることによって配線パターン及び複数のＩＯランド１１ａ、複数のサーマルランド１１ｂを形成する。そして、複数のＩＯランド１１ａ間及び複数のサーマルランド１１ｂ上にソルダーレジスト１２を形成する。   First, as shown in FIG. 3A, a conductive layer is formed on the mounting surface of the insulating substrate on which the BGA chip 20 is mounted and patterned to form a wiring pattern, a plurality of IO lands 11a, and a plurality of thermal lands 11b. Form. Then, the solder resist 12 is formed between the plurality of IO lands 11a and on the plurality of thermal lands 11b.

この複数のＩＯランド１１ａ、複数のサーマルランド１１ｂを形成する際には、配線基板１０に実装されるＢＧＡチップ２０の反り量に応じた面積となるようにパターニングによって面積を調整して形成する。例えば、ＢＧＡチップ２０の反り量が多い位置に対応するＩＯランド１１ａあるいはサーマルランド１１ｂの面積は、ＢＧＡチップ２０の反り量が少ない位置に対応するＩＯランド１１ａあるいはサーマルランド１１ｂの面積に比べて小さくなるように形成する。なお、ＢＧＡチップ２０の反り量は、周知のモアレ法などによって測定することができる。   When the plurality of IO lands 11a and the plurality of thermal lands 11b are formed, the areas are adjusted by patterning so that the area corresponds to the amount of warpage of the BGA chip 20 mounted on the wiring board 10. For example, the area of the IO land 11a or the thermal land 11b corresponding to the position where the warpage amount of the BGA chip 20 is large is smaller than the area of the IO land 11a or the thermal land 11b corresponding to the position where the warpage amount of the BGA chip 20 is small. It forms so that it may become. The amount of warpage of the BGA chip 20 can be measured by a known moire method or the like.

本実施の形態においては、ＢＧＡチップ２０のサーマルバンプ２１ｂに比べてＩＯバンプ２１ａの方が反り量は多い。よって、反り量の多い位置に対応するランド、すなわちＩＯランド１１ａの面積が、反り量が少ないランド、すなわちサーマルランド１１ｂの面積よりも小さくなるようにパターニングによって調整する。したがって、図１に示すようにＩＯランド１１ａの直径Ａはサーマルランド１１ｂの直径Ｂよりも小さくなる。   In the present embodiment, the IO bump 21a has a larger amount of warpage than the thermal bump 21b of the BGA chip 20. Therefore, the land corresponding to the position having a large amount of warpage, that is, the area of the IO land 11a is adjusted by patterning so that the land having a small amount of warpage, that is, the area of the thermal land 11b is smaller. Therefore, as shown in FIG. 1, the diameter A of the IO land 11a is smaller than the diameter B of the thermal land 11b.

なお、本実施の形態のように、ＢＧＡチップ２０がサーマルバンプ２１ｂと、サーマルバンプ２１ｂから所定距離離れた位置に形成されるＩＯバンプ２１ａとを備える場合、配線基板１０のＩＯランド１１ａ単位及びサーマルランド１１ｂ単位で面積を調整すればよい。すなわち、複数のＩＯランド１１ａの各々は略同一の面積とし、複数のサーマルランド１１ｂの各々は略同一の面積とする。このように、ＩＯランド１１ａ単位及びサーマルランド１１ｂ単位で面積を調整することによって、ランドの面積の調整が容易となる。   When the BGA chip 20 includes the thermal bump 21b and the IO bump 21a formed at a predetermined distance from the thermal bump 21b as in the present embodiment, the unit of the IO land 11a of the wiring substrate 10 and the thermal bump are formed. The area may be adjusted in units of lands 11b. That is, each of the plurality of IO lands 11a has substantially the same area, and each of the plurality of thermal lands 11b has substantially the same area. Thus, by adjusting the area in units of the IO land 11a and the thermal land 11b, the land area can be easily adjusted.

また、ランド（１１ａ、１１ｂ）の面積を調整する場合、ＩＯバンプ２１ａに対応するＩＯランド１１ａの面積を大きくするとＩＯバンプ２１ａ間が接続される可能性がある。このようにＩＯバンプ２１ａ間が接続してしまうと、ＢＧＡチップ２０が不具合となる可能性があるからである。   Further, when the area of the lands (11a, 11b) is adjusted, there is a possibility that the IO bumps 21a are connected if the area of the IO land 11a corresponding to the IO bump 21a is increased. This is because there is a possibility that the BGA chip 20 becomes defective when the IO bumps 21a are connected in this way.

したがって、ＢＧＡチップ２０の配線基板１０と対向する面が凹状に反っている場合は、サーマルランド１１ｂの面積をパターニングによって調整することによって、サーマルランド１１ｂの面積がＩＯランド１１ａの面積よりも小さくなるようにする。こうすることによって、ＩＯバンプ２１ａ間が接続されることを防止することができる。   Therefore, when the surface of the BGA chip 20 facing the wiring substrate 10 warps in a concave shape, the area of the thermal land 11b is smaller than the area of the IO land 11a by adjusting the area of the thermal land 11b by patterning. Like that. By doing so, it is possible to prevent the IO bumps 21a from being connected.

次に、図３（ｂ）示すように、上述のようにして形成した配線基板１０上にＢＧＡチップ２０を搭載する。ＢＧＡチップ２０を配線基板１０上に搭載する場合、ＢＧＡチップ２０を上面（紙面上側）から図示しない吸着ノズルによって吸着し、配線基板１０の上側に搬送する。そして、ＢＧＡチップ２０のＩＯバンプ２１ａと配線基板１０のＩＯランド１１ａ、ＢＧＡチップ２０のサーマルバンプ２１ｂと配線基板１０のサーマルランド１１ｂとが対応するように位置合せして、ＢＧＡチップ２０を配線基板１０上に搭載する。   Next, as shown in FIG. 3B, the BGA chip 20 is mounted on the wiring substrate 10 formed as described above. When the BGA chip 20 is mounted on the wiring board 10, the BGA chip 20 is sucked from the upper surface (upper side of the paper) by a suction nozzle (not shown) and conveyed to the upper side of the wiring board 10. Then, the BGA chip 20 is aligned with the IO bumps 21a of the BGA chip 20 and the IO lands 11a of the wiring board 10, and the thermal bumps 21b of the BGA chip 20 and the thermal lands 11b of the wiring board 10 are aligned. 10 on board.

さらに、図３（ｃ）に示すよう、ＢＧＡチップ２０が搭載された配線基板１０を、ハンダリフロー装置へ搬送する。そして、ハンダリフロー装置において、ＢＧＡチップ２０が搭載された配線基板１０を所定温度で過熱することによってＩＯバンプ２１ａとＩＯランド１１ａ、サーマルバンプ２１ｂとサーマルランド１１ｂとを接続することによって、ＢＧＡチップ２０を配線基板１０上に実装する。   Further, as shown in FIG. 3C, the wiring board 10 on which the BGA chip 20 is mounted is transferred to a solder reflow apparatus. In the solder reflow apparatus, the BGA chip 20 is connected by connecting the IO bump 21a and the IO land 11a and the thermal bump 21b and the thermal land 11b by heating the wiring board 10 on which the BGA chip 20 is mounted at a predetermined temperature. Is mounted on the wiring board 10.

このように、ＢＧＡチップ２０の反り量に応じて面積を調整されたＩＯランド１１ａもしくはサーマルランド１１ｂを備える配線基板１０上にＢＧＡチップ２０を搭載してハンダリフローすることによって、面積の広いランド（本実施の形態においては、サーマルランド１１ｂ）に対応するハンダバンプ（本実施の形態においては、サーマルバンプ２１ｂ）は、平面方向に広がりやすくなる。   As described above, by mounting the BGA chip 20 on the wiring substrate 10 including the IO land 11a or the thermal land 11b whose area is adjusted according to the warpage amount of the BGA chip 20, solder reflow is performed. In the present embodiment, the solder bump corresponding to the thermal land 11b) (in this embodiment, the thermal bump 21b) is likely to spread in the planar direction.

このように、ハンダバンプ（サーマルバンプ２１ｂ）が平面方向に広がると、ハンダバンプ（サーマルバンプ２１ｂ）の高さは低くなる。よって、ハンダリフロー時に反り量が多い位置に対応するハンダバンプ（サーマルバンプ２１ｂ）の高さが低くなるので、反り量が少ない位置に対応するハンダバンプ（ＩＯバンプ２１ａ）は、ランド（ＩＯランド１１ａ）に接続されやすくなる。   Thus, when the solder bump (thermal bump 21b) spreads in the plane direction, the height of the solder bump (thermal bump 21b) decreases. Therefore, since the height of the solder bump (thermal bump 21b) corresponding to the position where the warpage amount is large during solder reflow is reduced, the solder bump (IO bump 21a) corresponding to the position where the warpage amount is small is formed on the land (IO land 11a). It becomes easy to be connected.

このように、反り量に応じてＩＯランド１１ａあるいはサーマルランド１１ｂの面積を調整することによって、反り量が多い位置に対応するＩＯバンプ２１ａあるいはサーマルバンプ２１ｂもＩＯランド１１ａあるいはサーマルランド１１ｂに接続されやすくなるので、ハンダバンプの量を調整するのに比べて容易に接続不良を防止することができる。   In this way, by adjusting the area of the IO land 11a or the thermal land 11b according to the warpage amount, the IO bump 21a or the thermal bump 21b corresponding to the position where the warpage amount is large is also connected to the IO land 11a or the thermal land 11b. Since it becomes easy, a connection failure can be easily prevented compared with adjusting the amount of solder bumps.

なお、本実施の形態においては、ＢＧＡチップ２０が反っている場合を例として説明したが、本発明はこれに限定されるものではない。配線基板１０に関しても、配線パターンとプリント基板の熱膨張率の違いから反る可能性がある。したがって、配線基板１０が反っている場合においても、ランドの面積を調整するなどによって本発明の目的が達成できるものである。また、ＢＧＡチップ２０と配線基板１０の両方が反っている場合においても、同様にランドの面積を調整するなどによって本発明の目的が達成できるものである。   In the present embodiment, the case where the BGA chip 20 is warped has been described as an example, but the present invention is not limited to this. The wiring board 10 may also be warped due to the difference in thermal expansion coefficient between the wiring pattern and the printed board. Therefore, even when the wiring substrate 10 is warped, the object of the present invention can be achieved by adjusting the land area. Even when both the BGA chip 20 and the wiring board 10 are warped, the object of the present invention can be achieved by adjusting the land area in the same manner.

また、本実施の形態においては、配線基板１０として、中央付近に形成されるサーマルランド１１ｂと、そのサーマルランド１１ｂから所定距離離れた位置に形成されるＩＯランド１１ａとを備える例を用いて説明したが、本発明はこれに限定されるものではない。例えば、配線基板１０に格子状にランドを形成するものであっても、ランドの面積を調整するなどによって本発明の目的は達成できるものである。   In the present embodiment, the wiring board 10 will be described using an example in which a thermal land 11b formed near the center and an IO land 11a formed at a predetermined distance from the thermal land 11b are used. However, the present invention is not limited to this. For example, even if the lands are formed in a grid pattern on the wiring board 10, the object of the present invention can be achieved by adjusting the land area.

（ａ）は本発明の実施の形態における配線基板の概略構成を示す断面図であり、（ｂ）は平面図である。(A) is sectional drawing which shows schematic structure of the wiring board in embodiment of this invention, (b) is a top view. （ａ）は本発明の実施の形態における半導体電子部品の概略構成を示す断面図であり、（ｂ）は平面図である。(A) is sectional drawing which shows schematic structure of the semiconductor electronic component in embodiment of this invention, (b) is a top view. （ａ）〜（ｃ）は、本発明の実施の形態における半導体電子部品の実装方法を示す工程別断面図である。(A)-(c) is sectional drawing according to process which shows the mounting method of the semiconductor electronic component in embodiment of this invention.

符号の説明Explanation of symbols

１０ 配線基板、１１ａ ＩＯランド、１１ｂ サーマルランド、１２ ソルダーレジスト、２０ ＢＧＡチップ、２１ａ ＩＯバンプ、２１ｂ サーマルバンプ、２２ 基板、２３ ベアチップ、２４ モールド樹脂、ＩＬ ＩＯランド領域、ＳＬ サーマルランド領域、ＩＢ ＩＯバンプ領域、ＳＢ サーマルバンプ領域 DESCRIPTION OF SYMBOLS 10 Wiring board, 11a IO land, 11b Thermal land, 12 Solder resist, 20 BGA chip, 21a IO bump, 21b Thermal bump, 22 Substrate, 23 Bare chip, 24 Mold resin, IL IO land area, SL thermal land area, IB IO Bump area, SB Thermal bump area

Claims (7)

複数のハンダバンプを有する半導体電子部品を当該複数のハンダバンプに対応する複数のランドを有す配線基板に実装する方法であって、
前記半導体電子部品の実装面と前記配線基板の実装面との間隔が長い位置に対応するランドの面積を当該間隔が短い位置に対応するランドの面積よりも小さくなるように当該配線基板にランドを形成するランド形成工程と、
前記ハンダバンプと前記ランドとが対向するように前記半導体電子部品を前記配線基板上に載置し、ハンダリフローにて当該ハンダバンプと当該ランドとを接続することによって当該半導体電子部品を当該配線基板上に実装するハンダリフロー工程と、
を備えることを特徴とする半導体電子部品の実装方法。 A method of mounting a semiconductor electronic component having a plurality of solder bumps on a wiring board having a plurality of lands corresponding to the plurality of solder bumps,
The land is disposed on the wiring board so that the land area corresponding to the position where the distance between the mounting surface of the semiconductor electronic component and the mounting surface of the wiring board is long is smaller than the area of the land corresponding to the position where the distance is short. A land forming step to be formed;
The semiconductor electronic component is placed on the wiring board so that the solder bump and the land face each other, and the semiconductor electronic component is placed on the wiring board by connecting the solder bump and the land by solder reflow. Solder reflow process to be mounted,
A method of mounting a semiconductor electronic component comprising: 前記複数のハンダバンプが前記半導体電子部品の前記配線基板と対向する面における中央付近に形成される複数の中央バンプと、当該複数の中央バンプから所定距離離れた位置に形成される周辺バンプとからなる場合、前記ランド形成工程は、前記間隔に応じて当該中央バンプに対応するランド及び／又は当該周辺バンプに対応するランドを形成することを特徴とする請求項１に記載の半導体電子部品の実装方法。   The plurality of solder bumps includes a plurality of central bumps formed near the center of the surface of the semiconductor electronic component facing the wiring board, and peripheral bumps formed at a predetermined distance from the plurality of central bumps. 2. The semiconductor electronic component mounting method according to claim 1, wherein in the land formation step, a land corresponding to the central bump and / or a land corresponding to the peripheral bump is formed according to the interval. . 前記複数の中央バンプは、前記半導体電子部品の放熱用のサーマルバンプであり、前記複数の周辺バンプは、当該半導体電子部品の入出力用の入出力バンプであることを特徴とする請求項２に記載の半導体電子部品の実装方法。   The plurality of center bumps are thermal bumps for heat dissipation of the semiconductor electronic component, and the plurality of peripheral bumps are input / output bumps for input / output of the semiconductor electronic component. The semiconductor electronic component mounting method described. 前記半導体電子部品及び／又は前記配線基板が、当該半導体電子部品及び／又は当該配線基板の実装面が凹状となっている場合、前記ランド形成工程は、前記サーマルバンプに対応するランドの面積を小さくすることによって、前記間隔の長い位置に対応するランドの面積を間隔の短い位置に対応するランドの面積よりも小さくなるようにランドを形成することを特徴とする請求項３に記載の半導体電子部品の実装方法。   When the semiconductor electronic component and / or the wiring board has a concave mounting surface of the semiconductor electronic component and / or the wiring board, the land forming step reduces the land area corresponding to the thermal bump. 4. The semiconductor electronic component according to claim 3, wherein the land is formed so that an area of the land corresponding to the position with the long interval is smaller than an area of the land corresponding to the position with the short interval. How to implement 複数のハンダバンプを有する半導体電子部品が実装される配線基板であって、前記複数のハンダバンプと接続されるものであり、前記半導体電子部品の実装面と前記配線基板の実装面との間隔が長い位置に対応する面積が当該間隔が短い位置に対応する面積よりも小さい複数のランドを備えることを特徴とする半導体電子部品の配線基板。   A wiring board on which a semiconductor electronic component having a plurality of solder bumps is mounted, wherein the wiring board is connected to the plurality of solder bumps, and a position where a distance between the mounting surface of the semiconductor electronic component and the mounting surface of the wiring board is long A wiring board for a semiconductor electronic component, comprising a plurality of lands having an area corresponding to a smaller than an area corresponding to a position where the interval is short. 前記複数のハンダバンプが前記半導体電子部品の前記配線基板と対向する面における中央付近に形成される複数の中央バンプと、当該複数の中央バンプから所定距離離れた位置に形成される周辺バンプとからなる場合、当該中央バンプに対応する各ランドの面積はそれぞれ略同じであると共に、当該周辺バンプに対応する各ランドの面積はそれぞれ略同等であり、当該中央バンプに対応するランドと当該周辺バンプに対応するランドとは、前記間隔に応じた面積であることを特徴とする請求項５に記載の半導体電子部品の配線基板。   The plurality of solder bumps includes a plurality of central bumps formed near the center of the surface of the semiconductor electronic component facing the wiring board, and peripheral bumps formed at a predetermined distance from the plurality of central bumps. In this case, the area of each land corresponding to the central bump is substantially the same, and the area of each land corresponding to the peripheral bump is substantially the same, corresponding to the land corresponding to the central bump and the peripheral bump. 6. The wiring board for a semiconductor electronic component according to claim 5, wherein the land to be used is an area corresponding to the interval. 前記中央バンプに対応するランドは、前記半導体電子部品の放熱用のサーマルバンプと接続するランドであり、前記周辺バンプに対応するランドは、当該半導体電子部品の入出力用の入出力バンプと接続するランドであることを特徴とする請求項６に記載の半導体電子部品の配線基板。   The land corresponding to the central bump is a land connected to a thermal bump for heat dissipation of the semiconductor electronic component, and the land corresponding to the peripheral bump is connected to an input / output bump for input / output of the semiconductor electronic component. The wiring board for semiconductor electronic components according to claim 6, wherein the wiring board is a land.
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