JP2004319692A - Electronic circuit board - Google Patents
Electronic circuit board Download PDFInfo
- Publication number
- JP2004319692A JP2004319692A JP2003110425A JP2003110425A JP2004319692A JP 2004319692 A JP2004319692 A JP 2004319692A JP 2003110425 A JP2003110425 A JP 2003110425A JP 2003110425 A JP2003110425 A JP 2003110425A JP 2004319692 A JP2004319692 A JP 2004319692A
- Authority
- JP
- Japan
- Prior art keywords
- grid array
- electronic circuit
- circuit board
- array package
- pattern
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Non-Metallic Protective Coatings For Printed Circuits (AREA)
- Electric Connection Of Electric Components To Printed Circuits (AREA)
- Structure Of Printed Boards (AREA)
Abstract
Description
【0001】
【発明の属する技術分野】
この発明はマトリクス状に配置した多数の端子を持つグリッドアレイパッケージを実装するための電子回路基板に関するものである。
【0002】
【従来の技術】
近年、例えば携帯電話器の普及にも見られるように電子機器の小型化が一層進んでいる。これらの進展を支えるものとして半導体デバイスの多ピン化、高放熱、高速動作への対応がある。また、パッケージの小型化、軽量化への要求が強く求められている。これらを満たすために、従来のリード゛フレームを用いたプラスチックパッケージからパッケージ裏面にはんだボールの端子を格子状に配列したBGA(Ball Grid Array)と呼ばれるグリッドアレイパッケージが開発され、適用されるようになってきた。グリッドアレイパッケージは、パッケージの小型化が可能であること、端子間隔が従来のプラスチックパッケージよりも大きく、基板実装が容易であることなどの特長を持っている。
【0003】
このようなマトリクス状に配置した多数の端子を持つ小型のグリッドアレイパッケージを電子回路基板に実装する場合、パッケージ側のボール端子を基板側の接続用パッド上に合わせて載せた後はんだ付けをする。従来、この接続用パッドの形状としては真円もしくは楕円がある。楕円形状の接続用パッドを適用した場合、パッケージと他との信号の出し入れを行う細い配線パターンが接続用パッド間から多数引き出せるようになっている(例えば、特許文献1参照)。
【0004】
【特許文献1】
特開2001−230533号公報(第9−11頁、第2図および第18図)
【0005】
【発明が解決しようとする課題】
従来の多数の端子がマトリクス状に配置されたグリッドアレイパッケージが実装される電子回路基板は、以上のように構成されているので、グリッドアレイパッケージをはんだ付けをしたときに細い配線パターンへもはんだが広がる。例えば携帯機器の操作ボタン押下などにより、外力が電子回路基板に直角方向に加わると、グリッドアレイパッケージの端子の最外列を境にして電子回路基板が曲がろうとする。このためグリッドアレイパッケージから放射状に引き出している細い配線パターンへ広がった細いはんだ付着部が起点となって亀裂を生じるという問題があった。また、グリッドアレイパッケージ実装後の接続用パッドは、接合はんだを含めた厚みになっているため引き出し配線より剛性が高くなっており、引き出し配線の根本に外力が集中し、配線幅の細い引き出し配線が断線するという問題があった。これらの配線パターン部でのはんだ亀裂や配線パターン断線を防止するためにはアンダーフィルを塗布するなどの補強を要し、その分、材料費や製造工程の増加につながり、コスト高になるという問題があった。
【0006】
この発明は、上記のような問題点を解決するためになされたもので、コスト上昇を伴わずグリッドアレイパッケージ接合部の信頼性を向上させるグリッドアレイパッケージ搭載用の電子回路基板を得ることを目的とする。
【0007】
【課題を解決するための手段】
この発明に係る電子回路基板は、マトリクス状に配置した多数の端子を持つグリッドアレイパッケージを実装するためにグリッドアレイパッケージの各端子に対応する位置に設けられた接続用パッドと、これらの接続用パッドから所定の方向に引き出され、かつ接続用パッドに対して細い幅を有する配線パターンとを有する電子回路基板において、グリッドアレイパッケージの端子の少なくとも最外列に位置する接続用パッドから緩やかに配線幅が変化して対応する配線パターンへ繋がるパターン幅調整部を備えたものである。
【0008】
【発明の実施の形態】
以下、この発明の各実施の形態を説明する。
実施の形態1.
図1はこの発明の実施の形態1による電子回路基板のグリッドアレイパッケージを搭載する部分を表わす部分平面図である。図2は図1の電子回路基板のA部を拡大して示す説明図である。図3は電子回路基板にグリッドアレイパッケージを搭載した状態を示す図1のB−B断面図である。
電子回路基板10上には、グリッドアレイパッケージ20のボール端子21と接合されるように配列された多数の接続用パッド11が設けられている。接続用パッド11からは別の部品などと電気的に接続するために引き出された細い帯状の配線パターン13が設けられている。接続用パッド11の配列の中側の電子回路基板10には、図に示すようにスルーホール14が設けられ、接続用パッド11がこのスルーホール14を介して別部品と電気的に接続されるようになっている。グリッドアレイパッケージ20の端子の最外列に位置する接続用パッド11と配線パターン13間には、接続用パッド11から緩やかに配線幅が変化して対応する配線パターン13へ繋がるパターン幅調整部13aが形成されている。なお、図1では、グリッドアレイパッケージの端子の最外列に対してのみパターン幅調整部13aを適用したが、他の接続用パッドに対しても適用してもよい。20aはグリッドアレイパッケージ20の縁である。
【0009】
電子回路基板10上には、グリッドアレイパッケージ20の搭載位置の外側に渡って、例えばエポキシ樹脂の絶縁層を構成するソルダレジスト12が塗付され、配線パターン13が他と不必要に電気的に接続しないようにしている。このソルダレジスト12は、接続用パッド11の部分ではグリッドアレイパッケージ20のボール端子21とはんだ付けを行うために開口12aを形成している。このソルダレジスト開口12aの面積寸法は、接続用パッド11の寸法よりわずかに大きくとってあり、図2(b)に示すように、接続用パッド11とパターン幅調整部13aの一部を含んだパターン露出部15を形成する。
【0010】
図3に示すように、電子回路基板10にグリッドアレイパッケージ20を搭載してはんだ付けをした場合、はんだ30がソルダレジスト開口12aの範囲内に渡って広がり、パターン露出部15であるパッド11とパターン幅調整部13aに溶着する。
一般に操作ボタン押下などによる外力が電子回路基板に垂直に加わると、グリッドアレイパッケージの端子の最外列を境にして電子回路基板が曲がろうとする。図2(b)からも明らかなように、グリッドアレイパッケージ20の端子の最外列と平行に位置する各パターン露出部15のパターン幅調整部13aの幅寸法は、本来の配線パターン13の幅よりも広いため、パターン露出部15に溶着するはんだ幅が広くなることによってその強度が増す。したがって、はんだ30に亀裂が入るのを防止する。ソルダレジスト12で覆われたパターン幅調整部13aは、配線パターン13より幅が広いことから剛性も高くなり、はんだが溶着したパターン露出部15との剛性差が小さくなることでソルダレジスト開口12a付近への外力集中が少なくなる。このことは、配線パターン13への亀裂発生を遅らせると共に、亀裂進展によって断線に至るまでの時間も長くなることで配線パターン13の断線を防止することが可能となる。
はんだ30の亀裂および配線パターン13の断線を防止できるため、アンダーフィルを塗布するなどの補強が不要となり、安価に接合信頼性を向上させることが可能となる。
【0011】
以上のように、この実施の形態1によれば、少なくともグリッドアレイパッケージの端子の最外列に位置する接続用パッドから緩やかに配線幅が変化して対応する配線パターンへ繋がるパターン幅調整部を形成したので、グリッドアレイパッケージの端子の最外列を境にして電子回路基板が曲げようとする外力によりはんだに亀裂が入るのを防止する効果が得られる。また、各接続用パッドの部分に開口を形成するようにソルダレジストが塗付された場合、パターン幅調整部の所定の部分がその開口内に含まれるようにしているので、パターン露出部は、はんだが溶着することによって強度が増し、はんだに亀裂が入るのを防止することができる。さらに、パターン幅調整部は、配線パターンより幅が広いことから剛性も高くなり、はんだ広がり部との剛性差が小さくなることでソルダレジスト開口付近への外力集中を少なくし、亀裂発生を遅らせると共に、亀裂進展によって断線に至るまでの時間も長くなることで配線パターンの断線を防止することができる。したがって、アンダーフィルを塗布するなどの補強が不要となり、安価に接合部の信頼性を向上させる効果が得られる。
【0012】
実施の形態2.
図4はこの発明の実施の形態2による電子回路基板を示す部分平面図、図5はこの実施の形態2に係る電子回路基板の一部を拡大して示す説明図である。
上記発明の実施の形態1では、接続用パッド11から配線パターン幅13aをグリッドアレイパッケージ20の端子の最外列に対し垂直方向に引き出したが、この実施の形態2では、パターン幅調整部13aおよび配線パターン13の一部をグリッドアレイパッケージ20の端子の最外列に対して所定の角度(90度以内)を持たせて引き出すようにしている。
【0013】
この場合、図5(b)からも明らかなように、配線パターン13の方向におけるグリッドアレイパッケージ20の端子の最外列方向のパターン露出部15の幅寸法は、配線パターン13の幅よりも広くなる。したがって、実施の形態1と同様の効果を奏する。
また配線引き出しに角度をつけることで、グリッドアレイパッケージ20の周囲方向へのはんだ広がりの長さを小さくすることができ、従来の電子回路基板の変形量に対してもはんだ広がり境界部へ加わる外力を小さくすることができ、はんだおよび配線パターン13への亀裂発生を防止することが可能となる。
【0014】
以上のように、この実施の形態2によれば、実施の形態1に加え、パターン幅調整部の引き出し方向をグリッドアレイパッケージの最外列と所定角度だけグリッドアレイパッケージの周囲方向へのはんだ広がりの長さを小さくし、はんだ広がり境界部へ加わる外力を小さくすることができ、はんだおよび配線パターンへの亀裂発生を防止する効果が得られる。
【0015】
実施の形態3.
図6はこの発明の実施の形態3による電子回路基板を示す部分平面図、図7はこの実施の形態3に係る電子回路基板の一部を拡大して示す説明図である。
図において、この実施の形態3では、ソルダレジスト開口12aの縁までは接続用パッド11の直径と同一幅のパターンを形成し、ソルダレジスト開口12aの縁から配線パターン13に向かって緩やかに幅が変化するようにしている。図6ではグリッドアレイパッケージ20の端子の最外列に対して所定の角度を持たせて引き出した場合を示している。この場合にも図7(b)に示されるように、配線パターン13の方向におけるグリッドアレイパッケージ20の端子の最外列方向のパターン露出部15の幅寸法は、その幅寸法が配線パターン13の幅よりも広くなっている。また配線引き出しに角度がつけられることによって、グリッドアレイパッケージ20の周囲方向へのはんだの広がり長さを小さくすることができ、この発明を適用していない電子回路基板の変形量に対してもはんだの広がり境界部へ加わる外力を小さくすることができる。
【0016】
以上のように、この実施の形態3によれば、パターン幅調整部は、少なくともソルダレジストの開口内にある部分の幅を接続用パッドの径と同じにしているので、その幅寸法が配線パターンの幅よりも十分広くなることで、はんだの広がり境界部へ加わる外力を小さくし、はんだに亀裂が入るのを防止する効果が得られる。また、パターン幅調整部の引き出し方向を配線パターンの方向と所定角度だけ異ならしめているので、グリッドアレイパッケージの周囲方向へのはんだ広がりの長さを小さくし、はんだ広がり境界部へ加わる外力を小さくすることができ、はんだおよび配線パターンへの亀裂発生を防止する効果が得られる。
【0017】
【発明の効果】
以上のように、この発明によれば、マトリクス状に配置した多数の端子を持つグリッドアレイパッケージを実装するためにグリッドアレイパッケージの各端子に対応する位置に設けられた接続用パッドと、これらの接続用パッドから所定の方向に引き出され、かつ接続用パッドに対して細い幅を有する配線パターンとを有する電子回路基板において、グリッドアレイパッケージの端子の少なくとも最外列に位置する接続用パッドから緩やかに配線幅が変化して対応する配線パターンへ繋がるパターン幅調整部を備えるように構成したので、グリッドアレイパッケージの端子の最外列を境にして電子回路基板が曲げようとする外力によりはんだに亀裂が入るのを防止する効果があり、その結果として、アンダーフィルを塗布するなどの補強が不要となり、安価に接合部の信頼性を向上させる効果がる。
【図面の簡単な説明】
【図1】この発明の実施の形態1による電子回路基板を示す部分平面図である。
【図2】同実施の形態1に係る電子回路基板の一部を拡大して示す説明図である。
【図3】この発明の実施の形態1による電子回路基板のグリッドアレイパッケージ搭載部を示した部分断面図である。
【図4】この発明の実施の形態2による電子回路基板を示す部分平面図である。
【図5】同実施の形態2に係る電子回路基板の一部を拡大して示す説明図である。
【図6】この発明の実施の形態3による電子回路基板を示す部分平面図である。
【図7】同実施の形態3に係る電子回路基板の一部を拡大して示す説明図である。
【符号の説明】
10 電子回路基板、11 接続用パッド、12 ソルダレジスト、12a ソルダレジスト開口、13 配線パターン、13a パターン幅調整部、14 スルーホール、20 グリッドアレイパッケージ、21 ボール端子、30 はんだ。[0001]
TECHNICAL FIELD OF THE INVENTION
The present invention relates to an electronic circuit board for mounting a grid array package having a large number of terminals arranged in a matrix.
[0002]
[Prior art]
In recent years, for example, as seen in the spread of mobile phones, the size of electronic devices has been further reduced. In support of these developments, there are measures to increase the number of pins, increase heat dissipation, and operate at higher speeds in semiconductor devices. In addition, there is a strong demand for smaller and lighter packages. In order to satisfy these requirements, a grid array package called a BGA (Ball Grid Array) in which solder ball terminals are arranged in a lattice pattern on the back surface of a package from a conventional plastic package using a lead frame has been developed and applied. It has become. The grid array package has such features that the package can be reduced in size, the terminal interval is larger than that of a conventional plastic package, and the substrate can be easily mounted.
[0003]
When mounting such a small grid array package having a large number of terminals arranged in a matrix on an electronic circuit board, soldering is performed after mounting the ball terminals on the package side on the connection pads on the board side. . Conventionally, the shape of the connection pad is a perfect circle or an ellipse. When an elliptical connection pad is used, a large number of thin wiring patterns for putting signals in and out of the package and other components can be drawn out from between the connection pads (for example, see Patent Document 1).
[0004]
[Patent Document 1]
JP 2001-230533 A (Pages 9-11, FIGS. 2 and 18)
[0005]
[Problems to be solved by the invention]
The conventional electronic circuit board on which a grid array package in which a large number of terminals are arranged in a matrix is mounted is configured as described above, so that when the grid array package is soldered, it is soldered to a thin wiring pattern. Spreads. For example, when an external force is applied to the electronic circuit board in a direction perpendicular to the electronic device by, for example, pressing an operation button of a portable device, the electronic circuit board tends to bend at the outermost row of the terminals of the grid array package. For this reason, there has been a problem that a crack is generated from a thin solder-attached portion spread to a thin wiring pattern radially drawn from the grid array package. In addition, the connection pads after mounting the grid array package are thicker than the lead wiring because of the thickness including the joining solder, and the external force is concentrated at the root of the lead wiring, and the lead wiring with a narrow wiring width However, there was a problem of disconnection. In order to prevent solder cracks in these wiring patterns and disconnection of wiring patterns, reinforcement such as applying an underfill is required, which leads to an increase in material costs and manufacturing processes, resulting in higher costs. was there.
[0006]
SUMMARY OF THE INVENTION The present invention has been made to solve the above-described problems, and has as its object to obtain an electronic circuit board for mounting a grid array package that improves the reliability of a grid array package junction without increasing costs. And
[0007]
[Means for Solving the Problems]
An electronic circuit board according to the present invention includes a connection pad provided at a position corresponding to each terminal of a grid array package for mounting a grid array package having a large number of terminals arranged in a matrix, A wiring pattern which is drawn out of the pad in a predetermined direction and has a wiring pattern having a narrow width with respect to the connection pad, the wiring is gently wired from the connection pad located at least in the outermost row of the terminals of the grid array package. It is provided with a pattern width adjustment unit that changes the width and connects to the corresponding wiring pattern.
[0008]
BEST MODE FOR CARRYING OUT THE INVENTION
Hereinafter, embodiments of the present invention will be described.
FIG. 1 is a partial plan view showing a portion on which a grid array package is mounted on an electronic circuit board according to
A large number of
[0009]
On the
[0010]
As shown in FIG. 3, when the
Generally, when an external force is applied to the electronic circuit board perpendicularly by pressing an operation button or the like, the electronic circuit board tends to bend at the outermost row of the terminals of the grid array package. As is clear from FIG. 2B, the width dimension of the pattern
Since cracking of the
[0011]
As described above, according to the first embodiment, the pattern width adjustment unit that gradually changes the wiring width from the connection pads located at least in the outermost row of the terminals of the grid array package and connects to the corresponding wiring pattern is provided. Since it is formed, the effect of preventing the solder from being cracked by the external force that the electronic circuit board tends to bend at the outermost row of the terminals of the grid array package can be obtained. Further, when a solder resist is applied so as to form an opening in a portion of each connection pad, a predetermined portion of the pattern width adjustment portion is included in the opening, so the pattern exposure portion is The strength of the solder is increased by welding, so that cracking of the solder can be prevented. In addition, the pattern width adjustment unit has a higher rigidity because it is wider than the wiring pattern, reduces the difference in rigidity with the solder spread part, reduces external force concentration near the solder resist opening, delays crack generation, and In addition, it is possible to prevent the disconnection of the wiring pattern by increasing the time until the disconnection due to crack propagation. Therefore, reinforcement such as applying an underfill is not required, and the effect of improving the reliability of the joint at low cost can be obtained.
[0012]
Embodiment 2 FIG.
FIG. 4 is a partial plan view showing an electronic circuit board according to Embodiment 2 of the present invention, and FIG. 5 is an explanatory view showing a part of the electronic circuit board according to Embodiment 2 in an enlarged manner.
In the first embodiment of the present invention, the
[0013]
In this case, as is clear from FIG. 5B, the width dimension of the pattern exposed
In addition, by making the angle of the wiring lead, the length of the solder spread in the peripheral direction of the
[0014]
As described above, according to the second embodiment, in addition to the first embodiment, the lead-out direction of the pattern width adjustment unit is set to be equal to the outermost row of the grid array package by a predetermined angle in the peripheral direction of the grid array package. And the external force applied to the solder spread boundary can be reduced, and the effect of preventing cracks in the solder and the wiring pattern can be obtained.
[0015]
Embodiment 3 FIG.
FIG. 6 is a partial plan view showing an electronic circuit board according to Embodiment 3 of the present invention, and FIG. 7 is an explanatory diagram showing an enlarged part of the electronic circuit board according to Embodiment 3 of the present invention.
In the figure, in the third embodiment, a pattern having the same width as the diameter of the
[0016]
As described above, according to the third embodiment, the pattern width adjusting unit sets the width of at least the portion inside the opening of the solder resist to be the same as the diameter of the connection pad. When the width is sufficiently larger than the width of the solder, the effect of reducing the external force applied to the spread boundary portion of the solder and preventing the solder from cracking can be obtained. In addition, since the lead-out direction of the pattern width adjustment unit is different from the direction of the wiring pattern by a predetermined angle, the length of solder spread in the peripheral direction of the grid array package is reduced, and the external force applied to the solder spread boundary is reduced. Thus, the effect of preventing the occurrence of cracks in the solder and the wiring pattern can be obtained.
[0017]
【The invention's effect】
As described above, according to the present invention, a connection pad provided at a position corresponding to each terminal of the grid array package for mounting a grid array package having a large number of terminals arranged in a matrix, In an electronic circuit board having a wiring pattern pulled out from the connection pad in a predetermined direction and having a narrow width with respect to the connection pad, the connection pad located at least in the outermost row of the terminals of the grid array package is gradually loosened. The wiring width is changed so that it has a pattern width adjustment unit that connects to the corresponding wiring pattern, so the external circuit that the electronic circuit board tries to bend at the outermost row of the terminals of the grid array package This has the effect of preventing cracking, and as a result, reinforcement such as applying underfill is not possible. Next, the effect of inexpensively improving the reliability of the junction wants.
[Brief description of the drawings]
FIG. 1 is a partial plan view showing an electronic circuit board according to
FIG. 2 is an explanatory diagram showing a part of an electronic circuit board according to the first embodiment in an enlarged manner;
FIG. 3 is a partial sectional view showing a grid array package mounting portion of the electronic circuit board according to
FIG. 4 is a partial plan view showing an electronic circuit board according to Embodiment 2 of the present invention.
FIG. 5 is an explanatory diagram showing a part of an electronic circuit board according to the second embodiment in an enlarged manner;
FIG. 6 is a partial plan view showing an electronic circuit board according to Embodiment 3 of the present invention.
FIG. 7 is an explanatory diagram showing an enlarged part of the electronic circuit board according to Embodiment 3;
[Explanation of symbols]
Claims (4)
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003110425A JP2004319692A (en) | 2003-04-15 | 2003-04-15 | Electronic circuit board |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2003110425A JP2004319692A (en) | 2003-04-15 | 2003-04-15 | Electronic circuit board |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2004319692A true JP2004319692A (en) | 2004-11-11 |
Family
ID=33471288
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2003110425A Pending JP2004319692A (en) | 2003-04-15 | 2003-04-15 | Electronic circuit board |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2004319692A (en) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007001127A (en) * | 2005-06-23 | 2007-01-11 | Brother Ind Ltd | Circuit board and inkjet head |
JP2007012899A (en) * | 2005-06-30 | 2007-01-18 | Brother Ind Ltd | Wiring board and ink jet head |
WO2018051473A1 (en) * | 2016-09-15 | 2018-03-22 | 三菱電機株式会社 | Printed wiring board |
-
2003
- 2003-04-15 JP JP2003110425A patent/JP2004319692A/en active Pending
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007001127A (en) * | 2005-06-23 | 2007-01-11 | Brother Ind Ltd | Circuit board and inkjet head |
JP4613708B2 (en) * | 2005-06-23 | 2011-01-19 | ブラザー工業株式会社 | Circuit board and inkjet head |
US7931354B2 (en) | 2005-06-23 | 2011-04-26 | Brother Kogyo Kabushiki Kaisha | Circuit board for inkjet head |
JP2007012899A (en) * | 2005-06-30 | 2007-01-18 | Brother Ind Ltd | Wiring board and ink jet head |
US7837301B2 (en) | 2005-06-30 | 2010-11-23 | Brother Kogyo Kabushiki Kaisha | Printed board for ink jet head |
WO2018051473A1 (en) * | 2016-09-15 | 2018-03-22 | 三菱電機株式会社 | Printed wiring board |
JPWO2018051473A1 (en) * | 2016-09-15 | 2018-09-13 | 三菱電機株式会社 | Printed wiring board |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2010245455A (en) | Substrate and semiconductor device | |
JP2000031327A (en) | Semiconductor device and its manufacture | |
JP3927783B2 (en) | Semiconductor parts | |
KR19980079837A (en) | Semiconductor devices | |
US8098496B2 (en) | Wiring board for semiconductor device | |
JP2001077228A (en) | Printed wiring board for semiconductor package and manufacture thereof | |
JP2004319692A (en) | Electronic circuit board | |
TWI634823B (en) | Electronic device | |
JP2005109088A (en) | Semiconductor device and its manufacturing method, circuit substrate, and electronic equipment | |
TWI378546B (en) | Substrate and package for micro bga | |
JPH09199841A (en) | Printed-wiring board | |
JP2013012567A (en) | Semiconductor device | |
JP2005064118A (en) | Semiconductor device and its manufacturing method | |
US11842951B2 (en) | Semiconductor device for improving heat dissipation and mounting structure thereof | |
JP2004273617A (en) | Semiconductor device | |
JP4260766B2 (en) | Semiconductor device | |
JP2002374060A (en) | Electronic circuit board | |
JP2006066811A (en) | Mask for solder printing, method for mounting component | |
JP4017955B2 (en) | Mounting method of semiconductor element | |
JP3910937B2 (en) | Semiconductor device | |
JP2006190902A (en) | Method of packaging semiconductor electronic component, and wiring board of semiconductor electronic component | |
JP2006013533A (en) | Semiconductor device | |
TWI416698B (en) | Semiconductor package structure | |
US7732903B2 (en) | High capacity memory module using flexible substrate | |
JP2004327912A (en) | Semiconductor package and semiconductor device |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051220 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20070821 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A821 Effective date: 20071022 |
|
RD02 | Notification of acceptance of power of attorney |
Effective date: 20071022 Free format text: JAPANESE INTERMEDIATE CODE: A7422 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20071022 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20071218 |