JP2006190901A - 回路基板、回路基板の製造方法、及び電子回路装置 - Google Patents

回路基板、回路基板の製造方法、及び電子回路装置 Download PDF

Info

Publication number
JP2006190901A
JP2006190901A JP2005002944A JP2005002944A JP2006190901A JP 2006190901 A JP2006190901 A JP 2006190901A JP 2005002944 A JP2005002944 A JP 2005002944A JP 2005002944 A JP2005002944 A JP 2005002944A JP 2006190901 A JP2006190901 A JP 2006190901A
Authority
JP
Japan
Prior art keywords
conductor pattern
circuit element
heat generating
ceramic substrate
circuit board
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2005002944A
Other languages
English (en)
Inventor
Akira Kawabata
彰 河端
Rikiya Kamimura
力也 上村
Masayuki Aoyama
雅之 青山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Denso Corp
Original Assignee
Denso Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Denso Corp filed Critical Denso Corp
Priority to JP2005002944A priority Critical patent/JP2006190901A/ja
Publication of JP2006190901A publication Critical patent/JP2006190901A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15172—Fan-out arrangement of the internal vias
    • H01L2924/15174—Fan-out arrangement of the internal vias in different layers of the multilayer substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1517—Multilayer substrate
    • H01L2924/15182—Fan-in arrangement of the internal vias
    • H01L2924/15184—Fan-in arrangement of the internal vias in different layers of the multilayer substrate

Landscapes

  • Printing Elements For Providing Electric Connections Between Printed Circuits (AREA)
  • Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
  • Parts Printed On Printed Circuit Boards (AREA)

Abstract

【課題】 放熱性の良い回路基板、回路基板の製造方法、及び電子回路装置を提供すること。
【解決手段】 回路基板１００は、セラミック基板１０、熱可塑性樹脂２０ａ、２０ｂ、発熱回路素子３０、ＩＣ４０などを備える。セラミック基板１０上には、導体パターン１１が形成されると共に、ＭＯＳＦＥＴなどの通電状態において発熱する発熱回路素子３０が導体パターン１１を介して実装される。また、導体パターン１１及び発熱回路素子３０が形成されたセラミック基板１０上には、導体パターン２１及び層間接続部２２が形成された熱可塑性樹脂２０ａ、２０ｂを積層される。そして、熱可塑性樹脂２０ｂ上には、ＩＣ４０などの回路素子が実装される。
【選択図】 図１

Description

本発明は、回路基板、回路基板の製造方法、及び電子回路装置に関するものである。
従来、セラミック基板上に導体パターンが形成された熱可塑性樹脂を積層する回路基板として特許文献１に示すものがあった。図９は、従来技術における回路基板の概略構成を示す断面図である。
図９に示すように、特許文献１に示す回路基板１００は、セラミック基板１０、印刷抵抗素子５０、導体パターン１１、熱可塑性樹脂２０、導体パターン２１、導電性ペースト２２、回路素子４０などを備える。
セラミック基板１０には導体パターン１１が形成されており、その導体パターン１１に接続するように印刷抵抗素子５０が印刷形成されている。また、熱可塑性樹脂２０は、導体パターン２１及び導電性ペースト２２が形成されている。この導体パターン１１及び印刷抵抗素子５０が形成されたセラミック基板１０上に、複数の熱可塑性樹脂２０が熱圧着によって形成されている。そして、熱可塑性樹脂２０上には、導電性ペースト２２と電気的に接続するように回路素子４０が実装されている。
特開２００２−３７４０６７号公報
しかしながら、回路素子４０が通電されている状態において発熱する回路素子４０である場合、この回路素子４０が実装されている熱可塑性樹脂２０が断熱材のような働きをすることによって、回路素子４０の放熱性が低減するという問題があった。
本発明は、上記問題点に鑑みなされたものであり、放熱性の良い回路基板、回路基板の製造方法、及び電子回路装置を提供することを目的とする。
上記目的を達成するために請求項１に記載の回路基板は、第１の導体パターンが形成されたセラミック基板と、セラミック基板上に形成されるものであり熱可塑性樹脂からなる樹脂フィルムの表面に第２の導体パターンが形成された導体パターン形成フィルムと、第１の導体パターンあるいは第２の導体パターンの少なくとも一方と電気的に接続され、セラミック基板と導体パターン形成フィルムとの間に形成される発熱回路素子とを備えることを特徴とするものである。
このように、セラミック基板上に導体パターンが形成された熱可塑性樹脂からなる導体パターン形成フィルムを積層する回路基板において発熱回路素子をセラミック基板に実装することによって、発熱回路素子から発熱される熱は、セラミック基板に伝達される。セラミック基板は、熱可塑性樹脂に比べて放熱性がよいため、発熱回路素子から発熱される熱はセラミック基板から良好に放熱することができ、回路基板の放熱性をよくすることができる。
また、請求項２に記載の回路基板では、導体パターン形成フィルムは、積層されるものであり、異なる層に配置された第２の導体パターンを電気的に接続するために樹脂フィルムに形成されたビアホール及びそのビアホール内に充填される導電性ペーストからなる層間接続部を備えることを特徴とするものである。
このように、導体パターン形成フィルムに層間接続部を備え、この導体パターン形成フィルムを複数積層することによって、実装密度を高くすることができので、回路基板を小型化することができる。
また、請求項３に記載の回路基板では、セラミック基板あるいは複数層の導体パターン形成フィルムの少なくとも一方に、発熱回路素子を収納するキャビティを備えることを特徴とするものである。
このように、セラミック基板あるいは複数層の導体パターン形成フィルムに発熱回路素子を収納するキャビティを備えることによって、凹凸の少ない回路基板とすることができる。
また、請求項４に記載の回路基板では、複数層の導体パターン形成フィルムのうち一部の層のみが、発熱回路素子上に形成されることを特徴とするものである。
このように、複数の導体パターン形成フィルムの一部の層のみを発熱回路素子上に形成することによって、導体パターン形成フィルムのコストを低減することができる。さらに、請求項５に示すように、発熱回路素子上に形成する導体パターン形成フィルムを１層のみとすることによって、より一層コストを低減することができる。
また、回路基板としては、請求項６に示すように、導体パターン形成フィルムのセラミック基板との接続面の反対側の面に第２の導体パターンと電気的に接続される回路素子を備えるようにしてもよい。このように導体パターン形成フィルム上に回路素子を実装することによって、実装密度を高くすることができるので、回路基板をより一層小型化することができる。
また、請求項７に記載の回路基板では、導体パターン形成フィルムは、導体パターン形成フィルムの端部から所定の範囲に回路素子の搭載を禁止する取り回し領域を備えることを特徴とするものである。
このように、導体パターン形成フィルムの端部から所定の範囲の回路素子の搭載を禁止する取り回し領域を設けることによって、作業者の指などが回路素子のワイヤーなどに接触することによるワイヤーなどの破損の少ない回路基板とすることができる。
また、請求項８に記載の回路基板では、発熱回路素子は、回路素子と対向する位置に形成されることを特徴とするものである。
このように、発熱回路素子を導体パターン形成フィルム上に実装される回路素子に対向する位置に形成することによって、回路基板をより一層小型化することができる。
また、回路素子によっては熱が伝わることによって悪影響が生じるものがある。したがって、このような回路素子を導体パターン形成フィルム上に実装しているような場合は、請求項９に示すように、発熱回路素子を回路素子と対向する位置の周辺に形成することによって熱による回路素子の故障などを低減することができる。また、導体パターン形成フィルムに取り回し領域がある場合は、請求項１０に示すように、取り回し領域に対向する位置に発熱回路素子を形成するとよい。
また、請求項１１に記載の回路基板では、導体パターン形成フィルムは、セラミック基板の片面あるいは両面に形成されることを特徴とするものである。
このように、導体パターン形成フィルムは、セラミック基板の片面あるいは両面に形成することができる。また、導体パターン形成フィルムをセラミック基板の両面に形成する場合は、片面に形成する場合に比べて導体パターンを多く形成するこができるので、回路基板をより一層小型化することができる。
また、請求項１２に示すように、発熱回路素子に関しても、セラミック基板の片面あるいは両面に形成することができる。なお、発熱回路素子をセラミック基板の両面に形成する場合は、片面に形成する場合に比べて実装密度を高くすることができるので回路基板をより一層小型化することができる。
また、請求項１３に示すように、セラミック基板と導体パターン形成フィルムとの間に、第１の導体パターンあるいは第２の導体パターンの少なくとも一方に電気的に接続される印刷抵抗素子を備えることによって、実装密度を高くすることができるので回路基板をより一層小型化することができる。
また、請求項１４に記載の回路基板では、外部との電気的な接続を行うコネクターを備えるケースに内蔵されるものであり、導体パターン形成フィルムはコネクター上に延長されるコネクター接続部を備え、コネクター接続部の第２の導体パターンとコネクターとが電気的に接続されることを特徴とするものである。
このように、外部との電気的な接続を行うコネクターを備えるケースに内蔵される場合、導体パターン形成フィルムをコネクター上に延長されるコネクター接続部を設け、このコネクター接続部の第２の導体パターンとコネクターとを電気的に接続することによって、ワイヤボンディングを行うことなく回路基板とコネクターとを電気的に接続することができる。したがって、作業者の指などがワイヤーに接触することによるワイヤーの破損の少ない回路基板とすることができる。
また、請求項１５に記載の回路基板の製造方法では、第１の導体パターンが形成されたセラミック基板上に発熱回路素子を実装する発熱回路素子実装工程と、発熱回路素子が実装されたセラミック基板上に熱可塑性樹脂からなる樹脂フィルムの表面に第２の導体パターンが形成された導体パターン形成フィルムを積層する積層工程と、積層工程後に、導体パターン形成フィルムとセラミック基板との積層体を両面から加圧しつつ加熱することにより、第１の導体パターンあるいは第２の導体パターンの少なくとも一方と発熱回路素子とを電気的に接続すると共に、導体パターン形成フィルムとセラミック基板とを接続する接続工程とを備えることを特徴とするものである。
このように、発熱回路素子が実装されたセラミック基板上に熱可塑性樹脂からなる樹脂フィルムの表面に第２の導体パターンが形成された導体パターン形成フィルムを積層し、導体パターン形成フィルムとセラミック基板との積層体を両面から加圧しつつ加熱することによって、簡素な製造工程にて放熱性の良い回路基板を製造することができる。
また、請求項１６に記載の回路基板の製造方法では、樹脂フィルムにビアホールを形成するビア形成工程と、そのビアホールに導電性ペーストを充填する充填工程を備え、積層工程は、複数の導体パターン形成フィルムを積層するものであり、接続工程は、複数の導体パターン形成フィルムにおける導電性ペーストと第２の導体パターンとを電気的に接続すると共に、複数の導体パターン形成フィルムを相互接続する工程を含むことを特徴とするものである。
このように、樹脂フィルムに形成したビアホールに導電性ペーストを充填し、接続工程において、複数の導体パターン形成フィルムにおける導電性ペーストと導体パターンとを電気的に接続すると共に、複数の導体パターン形成フィルムを相互接続することによって、簡素な製造工程にて複数層の導体パターン形成フィルムを形成することができる。
また、請求項１７に記載の回路基板の製造方法では、セラミック基板あるいは複数層の導体パターン形成フィルムの少なくとも一方に、発熱回路素子を収納するキャビティを形成するキャビティ形成工程を備えることを特徴とするものである。
このように、セラミック基板あるいは複数層の導体パターン形成フィルムにキャビティを形成するキャビティ形成工程を備えることによって、容易に発熱回路素子を実装することができる。
また、請求項１８に記載の回路基板の製造方法では、積層工程は、複数層の導体パターン形成フィルムのうち一部の層のみを発熱回路素子上に積層することを特徴とするものである。
このように、積層工程において、複数層の導体パターン形成フィルムの一部の層のみを発熱回路素子上に形成することによって、低コストで回路基板を製造することができる。また、請求項１９に示すように発熱回路素子上に形成する導体パターン形成フィルムを１層のみとすることによって、より一層低コストで回路基板を製造することができる。
また、請求項２０に記載の回路基板の製造方法では、導体パターン形成フィルムにおけるセラミック基板との接続面の反対側の面に第２の導体パターンと電気的に接続される回路素子を実装する回路素子実装工程を備えることを特徴とするものである。
このように、導体パターン形成フィルム上に回路素子を実装する回路素子実装工程を備えることによって、実装密度の高い回路基板を製造することができる。
また、請求項２１に記載の回路基板の製造方法では、導体パターン形成フィルムは、導体パターン形成フィルムの端部から所定の範囲に回路素子の搭載を禁止する取り回し領域を備えるものであり、回路素子実装工程は、回路素子を取り回し領域以外に実装することを特徴とするものである。
このように、導体パターン形成フィルムの端部から所定の範囲に回路素子の搭載を禁止する取り回し領域以外に回路素子を実装することによって、作業者の指などが回路素子のワイヤーなどに接触することによるワイヤーなどの破損を低減することができる。
また、請求項２２に記載の回路基板の製造方法では、発熱回路素子実装工程は、発熱回路素子を回路素子と実装予定位置に対向する位置に実装することを特徴とするものである。
このように、発熱回路素子実装工程において、発熱回路素子を導体パターン形成フィルム上に実装される回路素子の実装予定位置に対向する位置に形成することによって、小型な回路基板を製造することができる。
また、回路素子によっては熱が伝わることによって悪影響が生じるものがある。したがって、このような回路素子を導体パターン形成フィルム上に実装しているような場合は、請求項２３に示すように、発熱回路素子を回路素子の実装予定位置に対向する位置の周辺に形成することによって、発熱回路素子による発熱の影響を低減した回路基板を製造することができる。また、導体パターン形成フィルムに取り回し領域がある場合は、請求項２４に示すように、取り回し領域に対向する位置に発熱回路素子を形成するとよい。
また、請求項２５に示すように、積層工程においては、導体パターン形成フィルムをセラミック基板の片面あるいは両面に形成することができる。なお、導体パターン形成フィルムをセラミック基板の両面に形成する場合は、片面に形成する場合に比べて導体パターンを多く形成するこができる。
また、請求項２６に示すように、発熱回路素子に関しても、発熱回路素子実装工程において、セラミック基板の片面あるいは両面に実装することできる。なお、発熱回路素子をセラミック基板の両面に形成する場合は、片面に形成する場合に比べて実装密度を高くすることができる。
また、請求項２７に記載の回路基板の製造方法では、積層工程前に、セラミック基板に第１の導体パターンあるいは第２の導体パターンの少なくとも一方と電気的に接続する抵抗を印刷形成する印刷工程を備えることを特徴とするものである。
このように、セラミック基板と導体パターン形成フィルムとの間に、第１の導体パターンあるいは第２の導体パターンの少なくとも一方に電気的に接続される印刷抵抗素子を印刷形成する印刷工程を備えることによって、回路基板の実装密度を高くすることができる。
また、請求項２８に記載の回路基板の製造方法では、外部との電気的な接続を行うコネクターを備えるケースに内蔵する内蔵工程を備え、導体パターン形成フィルムはコネクター上に延長されるコネクター接続部を備えるものであり、コネクター接続部の第２の導体パターンとコネクターとを電気的に接続するコネクター接続工程を備えることを特徴とするものである。
このように、外部との電気的な接続を行うコネクターを備えるケースに内蔵し、導体パターン形成フィルムをコネクター上に延長されるコネクター接続部を設け、このコネクター接続部の第２の導体パターンとコネクターとを電気的に接続することによって、ワイヤボンディングを行うことなく回路基板とコネクターとを電気的に接続することができる。
また、請求項２９に記載の電子回路装置は、外部との電気的な接続を行うコネクターを備えるケースに回路基板を内蔵する電子回路装置であって、回路基板は、第１の導体パターンが形成されたセラミック基板と、セラミック基板及び前記コネクター上に形成されるものであり熱可塑性樹脂からなる樹脂フィルムの表面に第２の導体パターンが形成されコネクターと電気的に接続される導体パターン形成フィルムと、第１の導体パターンあるいは第２の導体パターンの少なくとも一方と電気的に接続されセラミック基板と導体パターン形成フィルムとの間に形成される発熱回路素子とを備えることを特徴とするものである。
このように、回路基板は、外部との電気的な接続を行うコネクターを備えるケースに内蔵され、セラミック基板上に発熱回路素子を実装すると共に、セラミック基板上に形成される導体パターン形成フィルムにてコネクターと回路基板とを電気的に接続することによって、ワイヤボンディングを行うことなく放熱性の良い回路基板を電子回路装置として適用することができる。
また、請求項３０に記載の電子回路装置では、導体パターン形成フィルムは、積層されるものであり、異なる層に配置された第２の導体パターンを電気的に接続するために樹脂フィルムに形成されたビアホール及びそのビアホール内に充填される導電性ペーストからなる層間接続部を備えることを特徴とするものである。
このように、導体パターン形成フィルムに層間接続部を備え、この導体パターン形成フィルムを複数積層することによって、実装密度を高くすることができ回路基板を小型化することができる。したがって、電子回路装置の体格を小型化することができる。
また、請求項３１に記載の電子回路装置では、セラミック基板あるいは複数層の導体パターン形成フィルムの少なくとも一方に、発熱回路素子を収納するキャビティを備えることを特徴とするものである。
このように、セラミック基板あるいは複数層の導体パターン形成フィルムに発熱回路素子を収納するキャビティを備えることによって、凹凸の少ない回路基板とすることができるので、ケースの厚みを低くすることができ電子回路装置の体格を小型化することができる。
また、請求項３２に記載の電子回路装置では、複数層の導体パターン形成フィルムのうち一部の層のみが、発熱回路素子上に形成されることを特徴とするものである。
このように、複数の導体パターン形成フィルムの一部の層のみを発熱回路素子上に形成することによって、導体パターン形成フィルムのコストを低減することができるので電子回路装置のコストも低減することができる。さらに、請求項３３に示すように、発熱回路素子上に形成する導体パターン形成フィルムを１層のみとすることによって、より一層コストを低減することができる。
また、請求項３４に記載の電子回路装置では、導体パターン形成フィルムは、セラミック基板との接続面の反対側の面に第２の導体パターンと電気的に接続される回路素子を備えることを特徴とするものである。
このように、導体パターン形成フィルム上に回路素子を実装することによって、実装密度を高くすることができ路基板を小型化することができるので、電子回路装置の体格をより一層小型化することができる。
また、請求項３５に記載の電子回路装置では、導体パターン形成フィルムは、導体パターン形成フィルムの端部から所定の範囲に回路素子の搭載を禁止する取り回し領域を備えることを特徴とするものである。
このように、導体パターン形成フィルムの端部から所定の範囲の回路素子の搭載を禁止する取り回し領域を設けることによって、回路基板をケースに内蔵する際などに作業者の指などが回路素子のワイヤーなどに接触することによるワイヤーなどの破損の少ない回路基板とすることができる。
また、請求項３６に記載の電子回路装置では、発熱回路素子は、回路素子と対向する位置に形成されることを特徴とするものである。
このように、発熱回路素子を導体パターン形成フィルム上に実装される回路素子に対向する位置に形成することによって回路基板を小型化することができ、電子回路装置の体格をより一層小型化することができる。
また、回路素子によっては熱が伝わることによって悪影響が生じるものがある。したがって、このような回路素子を導体パターン形成フィルム上に実装しているような場合は、請求項３７に示すように、発熱回路素子を回路素子と対向する位置の周辺に形成することによって、熱による回路素子の故障などを低減することができるため、電子回路装置の故障を低減することができる。また、導体パターン形成フィルムに取り回し領域がある場合は、請求項３８に示すように、取り回し領域に対向する位置に発熱回路素子を形成するとよい。
また、請求項３９に記載の電子回路装置では、導体パターン形成フィルムは、セラミック基板の片面あるいは両面に形成されることを特徴とするものである。
このように、導体パターン形成フィルムは、セラミック基板の片面あるいは両面に形成することができる。また、導体パターン形成フィルムをセラミック基板の両面に形成する場合は、片面に形成する場合に比べて導体パターンを多く形成するこができるので、回路基板を小型化することができる。したがって、電子回路装置の体格を小型化することができる。
また、請求項４０に示すように、発熱回路素子に関しても、セラミック基板の片面あるいは両面に形成することができる。なお、発熱回路素子をセラミック基板の両面に形成する場合は、片面に形成する場合に比べて実装密度を高くすることができるので回路基板を小型化することができる。したがって、電子回路装置の体格を小型化することができる。
また、請求項４１に記載の電子回路装置では、セラミック基板と導体パターン形成フィルムとの間に、第１の導体パターンあるいは第２の導体パターンの少なくとも一方に電気的に接続される印刷抵抗素子を備えることを特徴とするものである。
このように、印刷抵抗素子をセラミック基板に形成することによって、回路基板を小型にできるため、電子回路装置の体格もより一層小型化することができる。
以下、本発明の実施の形態を図に基づいて説明する。
（第１の実施の形態）
まず、第１の実施の形態について説明する。図１は、本発明の第１の実施の形態における回路基板の概略構成を示す断面図である。図２（ａ）〜（ｃ）は、本発明の第１の実施の形態における回路基板の製造方法を示す工程別断面図である。
図１に示すように、本実施の形態における回路基板１００は、セラミック基板１０、熱可塑性樹脂２０ａ、２０ｂ、発熱回路素子３０、ＩＣ４０などを備える。
セラミック基板１０は、アルミナなどからなる基板であり、導体ペーストがパターン印刷された導体パターン１１を備える。また、セラミック基板１０上には、ＭＯＳＦＥＴなどの通電状態において発熱する発熱回路素子３０が導体パターン１１を介して実装されている。この発熱回路素子３０としてのＭＯＳＦＥＴは、ベアチップであり、ＭＯＳＦＥＴのドレイン電極とセラミック基板１０の導体パターン１１とが電気的に接続され、ソース電極及びゲート電極が後ほど説明する熱可塑性樹脂２０ｂに形成される導体パターン２１と電気的に接続されている。なお、発熱回路素子３０としては、ＭＯＳＦＥＴに限定されるものではなく、通電状態において発熱するものであればよく、ドライバー内蔵ＩＣなどでもよい。また、発熱回路素子３０の電極は、電極形成位置によっては、導体パターン１１あるいは導体パターン２１のいずれか一方と電気的に接続するようにすればよい。
熱可塑性樹脂２０ａ、２０ｂは、ポリエーテルエーテルケトン樹脂６５〜３５重量％とポリエーテルイミド樹脂３５〜６５重量％となどからなる厚さ２５〜７５μｍの熱可塑性樹脂フィルムである。この熱可塑性樹脂２０ａ、２０ｂには、表面に貼着された導体箔（例えば、厚さ１８μｍの銅箔）をエッチングによりパターン形成した導体パターン２１を有する。この導体パターン２１は、発熱回路素子３０の電極に対応する位置などに形成される。また、熱可塑性樹脂２０ａ、２０ｂは、導体パターン２２を底面とする有底ビアホール、及び有底ビアホール内に充填された導電ペーストからなる層間接続部２２を有する。さらに、熱可塑性樹脂２０ｂ上には、ＩＣ４０などの回路素子が実装される。
なお、導電ペーストは、平均粒径５μｍ、比表面積０．５ｍ２／ｇの錫粒子３００ｇと、平均粒径１μｍ、比表面積１．２ｍ２／ｇの銀粒子３００ｇとに、有機溶剤であるテルピネオール６０ｇを加え、これをミキサーによって混練しペースト化したものである。また、熱可塑性樹脂２０ａ、２０ｂとしは、ポリエーテルエーテルケトン樹脂６５〜３５重量％とポリエーテルイミド樹脂３５〜６５重量％とからなる樹脂フィルムに限定されるものでなく、ポリエーテルエーテルケトン樹脂とポリエーテルイミド樹脂に非導電性フィラを充填したフィルムであってもよいし、ポリエーテルエーテルケトン（ＰＥＥＫ）もしくはポリエーテルイミド（ＰＥＩ）を単独で使用することも可能である。
ここで、本実施の形態の回路基板１００の製造方法について図２に基づいて説明する。まず、図２（ａ）に示すように、セラミック基板１０上に、銀粒子とガラス粒子とに有機溶剤等を加えて混練しペースト化した導体ペーストをパターン印刷した後に、加熱焼成（例えば、６００〜９００℃で約６０分間加熱）することにより導体パターン１１を形成する。その後、セラミック基板１０上に、発熱回路素子３０のドレイン電極が導体パターン１１と接続するように発熱回路素子３０を実装する。なお、導体ペーストに添加する金属粒子として、銀粒子に限定されるものではなく、銀粒子にプラチナ粒子もしくはパラジウム粒子等を混合したものを用いてもよいし、銅粒子や金粒子等を用いることもできる。
次に、図２（ｂ）に示すように、熱可塑性樹脂２０ａ、２０ｂに、導体箔をエッチングすることによって導体パターン２１をパターン形成する。また、導体パターン２１を形成した熱可塑性樹脂２０ａ、２０ｂに、炭酸ガスレーザなどによって導体パターン２２を底面とする有底ビアホールを形成すると共に、その有底ビアホール内に導電ペーストを充填することによって層間接続部２２を形成する。また、発熱回路素子３０を収納するためのキャビティ２３を形成するために、発熱回路素子３０の厚み分の熱可塑性樹脂２０ａは、熱可塑性樹脂２０ｂに比べて、少なくとも発熱回路素子３０の長さ分だけ短いものとする。そして、この導体パターン２１及び層間接続部２２が形成された熱可塑性樹脂２０ａ、２０ｂを導体パターン１１及び発熱回路素子３０が形成されたセラミック基板１０上に積層する。この時、発熱回路素子３０のソース電極及びゲート電極が熱可塑性樹脂２０ｂの導体パターン２１と接続するように積層する。
次に、図２（ｃ）に示すように、導体パターン１１及び発熱回路素子３０が形成されたセラミック基板１０上に導体パターン２１及び層間接続部２２が形成された熱可塑性樹脂２０ａ、２０ｂを積層した状態において、これらの上下両面から真空加熱プレス機により加熱しながら加圧する。例えば、２５０〜３５０℃の温度に加熱し１〜１０ＭＰａの圧力で１０〜２０分間加圧する。これにより、各熱可塑性樹脂２０ａ、２０ｂおよび熱可塑性樹脂２０ａとセラミック基板１０相互が接着される。その後、ＩＣ４０などの回路素子を接着剤などによって熱可塑性樹脂２０ｂ上に実装し、ＩＣ４０などの回路素子の電極と熱可塑性樹脂２０ｂの導体パターン２１とをワイヤボンディングすることによって電気的に接続する。
このように、通電状態において発熱する発熱回路素子３０をセラミック基板１０上に実装し、その上に導体パターン２１などが形成された熱可塑性樹脂２０ａ、２０ｂを熱圧着することによって、発熱回路素子３０から発熱される熱は、セラミック１０に伝達される。セラミック基板は、比較的放熱性が良いため、回路基板１００の放熱性を良くすることができる。
また、ＭＯＳＦＥＴのソース電極及びゲート電極は、ワイヤボンディングによって電気的に接続する場合がある。このような場合、ＭＯＳＦＥＴの実装面積以外に、ボンディング領域、及びボンディング装置のツールが他の実装素子などに干渉しないようにするための逃げ領域が必要となる。しかしながら、ＭＯＳＦＥＴのソース電極及びゲート電極を熱可塑性樹脂２０ｂの導体パターン２１と電気的に接続することによって、それらのボンディング領域、逃げ領域が不要となる。したがって、回路基板１００を小型化することができる。
なお、本実施の形態においては、熱可塑性樹脂２０ａ、２０ｂを２層形成する例を用いて説明したが、本発明はこれに限定されるものではない。熱可塑性樹脂を１層、あるいは３層以上設ける場合であっても、本発明の目的を達成することができるものである。また、熱可塑性樹脂２０ａ、２０ｂを複数設ける場合、キャビティ２３を形成するための熱可塑性樹脂２０ａに関しては、発熱回路素子３０の厚みに適した層数を形成すればよい。発熱回路素子３０上に形成する熱可塑性樹脂２０ｂに関しては、１層でもよいし、複数層のうちの一部の層（例えば、２、３層）であってもよい。なお、熱可塑性樹脂２０ａ、２０ｂは、層数を少なくする分だけコストを低減させることができる。
また、本実施の形態においては、熱可塑性樹脂２０ｂ上にＩＣ４０などの回路素子を実装する例を用いて説明したが、本発明はこれに限定されるものではなく、ＩＣ４０などの回路素子を実装しない場合であっても、発熱回路素子３０をセラミック基板１０と熱可塑性樹脂２０との間に形成することによって、本発明の目的を達成することができるものである。
また、熱可塑性樹脂２０ｂ上にＩＣ４０を実装する場合は、熱可塑性樹脂２０ｂのＩＣ４０実装面において、熱可塑性樹脂２０ｂの端部から所定の範囲にＩＣ４０などの回路素子の搭載を禁止する取り回し領域（図１における発熱回路素子３０に対向する領域など）を設けるとよい。すなわち、ＩＣ４０を熱可塑性樹脂２０ｂの中心付近に実装するようにする。こうすることによって、作業中に、作業者の指などがＩＣ４０などの回路素子のワイヤーに接触することを防止することができる。
また、発熱回路素子３０の実装位置は、図１に示すように、取り回し領域に対向する領域などのＩＣ４などの回路素子に対向する領域の周辺とすることによって、発熱回路素子３０から発熱される熱によるＩＣ４０などの回路素子への熱伝達の影響を低減することができる。
（第２の実施の形態）
次に、本発明の第２の実施の形態について説明する。図３は、本発明の第２の実施の形態における回路基板の概略構成を示す断面図である。
第２の実施の形態における回路基板１００は、上述の第１の実施の形態によるものと共通するところが多いので、以下、共通部分についての詳しい説明は省略し、異なる部分を重点的に説明する。第２の実施の形態において、上述の第１の実施の形態と異なる点は、
発熱回路素子３０を収納するキャビティをセラミック基板１０に設ける点である。
図３に示すように、本実施の形態における回路基板１００は、セラミック基板１０、熱可塑性樹脂２０ａ、２０ｂ、発熱回路素子３０、ＩＣ４０などを備える。
セラミック基板１０は、上述の実施の形態と同様に、アルミナなどからなる基板であり、導体ペーストがパターン印刷された導体パターン１１を備える。さらに、セラミック基板１０は、発熱回路素子３０を収納するキャビティ１２を備える。このキャビティ１２内には、発熱回路素子３０であるＭＯＳＦＥＴのドレイン電極と電気的に接続するための導体パターン１１が形成されている。なお、キャビティ１２内の導体パターン１１は、発熱回路素子３０の電極形成位置によっては、設ける必要はない。
なお、セラミック基板１０にキャビティ１２を設ける場合、グリーンシートを積層することによってセラミック基板１０を形成する。その際に、発熱回路素子３０の厚み分のグリーンシートには、キャビティ１２の外形寸法分の開口を形成する。そして、開口を形成したグリーンシートと開口を形成していないグリーンシートを積層することによって、セラミック基板１０にキャビティを形成する。
熱可塑性樹脂２０ａ、２０ｂは、上述の実施の形態と同様に、導体パターン２１及び層間接続部２２などを備える熱可塑性樹脂フィルムである。熱可塑性樹脂２０ｂは、発熱回路素子３０上側まで形成される。また、熱可塑性樹脂２０ａは、発熱回路素子３０を収納するためのキャビティ２３を形成する必要がなく、発熱回路素子３０としてのＭＯＳＦＥＴのソース電極及びゲート電極と導体パターン２１とを電気的に接続するために熱可塑性樹脂２０ｂと同様に発熱回路素子３０の上側まで形成される。
このように、発熱回路素子３０をセラミック基板１０に実装する際には、セラミック基板１０にキャビティ１２を形成するようにしてもよい。
なお、熱可塑性樹脂２０ｂは、上述の実施の形態と異なり、ＭＯＳＦＥＴのソース電極及びゲート電極と電気的に接続する必要はないので、発熱回路素子３０の上側に設ける必要はない。熱可塑性樹脂２０ｂの寸法の小さくし、発熱回路素子３０の上側に設けないようにすることによって、寸法を小さくした分だけコストを低下させることができる。
（第３の実施の形態）
次に、本発明の第３の実施の形態について説明する。図４は、本発明の第３の実施の形態における回路基板の概略構成を示す断面図である。
第３の実施の形態における回路基板１００は、上述の第１及び第２の実施の形態によるものと共通するところが多いので、以下、共通部分についての詳しい説明は省略し、異なる部分を重点的に説明する。第３の実施の形態において、上述の第１及び第２の実施の形態と異なる点は、熱可塑性樹脂２０及び発熱回路素子３０をセラミック基板１０の両面に形成する点である。
図４に示すように、本実施の形態における回路基板１００は、セラミック基板１０、熱可塑性樹脂２０ａ、２０ｂ、発熱回路素子３０、ＩＣ４０などを備える。
セラミック基板１０は、上述の実施の形態と同様に、アルミナなどからなる基板であり、導体ペーストがパターン印刷された導体パターン１１を備える。また、セラミック基板１０の両面には、ＭＯＳＦＥＴなどの通電状態において発熱する発熱回路素子３０が導体パターン１１を介して実装されている。
熱可塑性樹脂２０ａ、２０ｂは、上述の実施の形態と同様に、導体パターン２１及び層間接続部２２などを備える熱可塑性樹脂フィルムである。この熱可塑性樹脂２０ａ、２０ｂは、発熱回路素子３０が実装されたセラミック基板１０の両面に形成される。さらに、熱可塑性樹脂２０ｂ上には、ＩＣ４０などの回路素子が実装される。
このように、発熱回路素子３０及び熱可塑性樹脂２０ａ、２０ｂをセラミック基板１０の両面に形成することによって、回路基板１００の表面積を大きくすることなく実装効率を向上させることができる。
なお、本実施の形態においては、発熱回路素子３０及び熱可塑性樹脂２０ａ、２０ｂをセラミック基板１０の両面に形成する例を用いて説明したが、熱可塑性樹脂２０ａ、２０ｂのみをセラミック基板１０の両面に形成するようにしてもよい。
（第４の実施の形態）
次に、本発明の第４の実施の形態について説明する。図５は、本発明の第４の実施の形態における回路基板の概略構成を示す断面図である。
第４の実施の形態における回路基板１００の製造方法は、上述の第１乃至第３の実施の形態によるものと共通するところが多いので、以下、共通部分についての詳しい説明は省略し、異なる部分を重点的に説明する。第４の実施の形態において、上述の第１乃至第３の実施の形態と異なる点は、発熱回路素子３０をＩＣ４に対向する位置に設ける点である。
図５に示すように、本実施の形態における回路基板１００は、セラミック基板１０、熱可塑性樹脂２０ａ、２０ｂ、発熱回路素子３０、ＩＣ４０などを備える。
セラミック基板１０は、上述の実施の形態と同様に、アルミナなどからなる基板であり、導体ペーストがパターン印刷された導体パターン１１を備える。また、セラミック基板１０の両面には、ＭＯＳＦＥＴなどの通電状態において発熱する発熱回路素子３０が導体パターン１１を介して実装されている。
熱可塑性樹脂２０ａ、２０ｂは、上述の実施の形態と同様に、導体パターン２１及び層間接続部２２などを備える熱可塑性樹脂フィルムである。熱可塑性樹脂２０ａは、ＩＣ４０に対向する位置に炭酸ガスレーザなどによって開口形成されたキャビティ２３を備える。また、熱可塑性樹脂２０ｂは、キャビティ２３に収納される発熱回路素子３０の電極（例えば、ソース、ゲート）に対応する位置などに導体パターン２１を備える。さらに、熱可塑性樹脂２０ｂ上には、ＩＣ４０などの回路素子が実装される。
このように、発熱回路素子３０をＩＣ４０などの回路素子に対向する位置に実装することによって、セラミック基板１０の表面積は、熱可塑性樹脂２０ｂに実装されるＩＣ４０などの回路素子の実装面積分だけでよい。したがって、セラミック基板１０の表面積を大きくすることなく発熱回路素子３０を実装することができる。
なお、発熱回路素子３０をＩＣ４０などの回路素子に対向する位置に実装する場合は、発熱回路素子３０とＩＣ４０などの回路素子との間に形成する熱可塑性樹脂２０ａ、２０ｂの層数を増やすなどして、ＩＣ４０などの回路素子に熱が伝達されにくくすると好適である。また、熱によって悪影響を受けないような回路素子の対向する位置に発熱回路素子３０を実装すると好適である。
（第５の実施の形態）
次に、本発明における回路基板１００を電子回路装置に適用した例である第５の実施の形態について説明する。図６は、本発明の第５の実施の形態における電子回路装置の概略構成を示す断面図である。図７は、本発明の第５の実施の形態における電子回路装置の概略構成を示す平面図である。図８（ａ）〜（ｅ）は、本発明の第５の実施の形態における回路基板の製造方法を示す工程別断面図である。
第５の実施の形態における電子回路装置は、上述の第１乃至第４の実施の形態によるものと共通するところが多いので、以下、共通部分についての詳しい説明は省略し、異なる部分を重点的に説明する。第５の実施の形態において、上述の第１乃至第４の実施の形態と異なる点は、電子回路１００をベース７０に実装し、熱可塑性樹脂２０とコネクター８１とを電気的に接続した点である。
図６に示すように、本実施の形態における電子回路装置は、ベース７０、カバー７１、コネクターケース８０、コネクター８１、回路基板１００などを備える。この電子回路装置は、内燃機関の制御装置（エンジンＥＣＵ）などに適用されるものである。
ベース７０及びカバー７１は、アルミダイキャスト成形などによって形成されるものであり、回路基板１００を収納するケースである。ベース７０は、回路基板１００が実装されると共に、回路基板１００と外部とを電気的に接続するためのコネクター部材（コネクターケース８０、コネクター８１）が形成される。
回路素子１００は、図６及び図７に示すようにセラミック基板１０、熱可塑性樹脂２０ａ、２０ｂ、発熱回路素子３０、ＩＣ４０、コンデンサ４１などを備える。
セラミック基板１０は、上述の実施の形態と同様に、アルミナなどからなる基板であり、導体ペーストがパターン印刷された導体パターン（図示せず）を備える。また、セラミック基板１０上には、ＭＯＳＦＥＴなどの通電状態において発熱する発熱回路素子３０が導体パターンを介して実装されると共に、導体パターンと電気的に接続される印刷抵抗素子５０が形成されている。なお、発熱回路素子３０は、図７に示すように、セラミック基板１０の周辺領域、すなわちＩＣ４０、コンデンサ４１などの回路素子に対向する領域の周辺に形成される。
熱可塑性樹脂２０ａ、２０ｂは、上述の実施の形態と同様に、導体パターン２１及び層間接続部２２などを備える熱可塑性樹脂フィルムである。熱可塑性樹脂２０ｂは、セラミック基板１０の上側に形成されると共に、コネクター部材の上側に延長されるコネクター接続部も形成される。そして、熱可塑性樹脂２０ｂに形成される導体パターン２１とコネクター８１とが電気的に接続される。さらに、熱可塑性樹脂２０ｂ上には、ＩＣ４０、コンデンサ４１などの回路素子が実装される。
ここで、本実施の形態の電子回路装置の製造方法について図８に基づいて説明する。まず、図８（ａ）に示すように、セラミック基板１０上に、導体パターン（図示せず）及び発熱回路素子３０を実装する。その後、セラミック基板１０上に、導体パターンに接続するように、酸化ルテニウム（ＲｕＯ２）粒子とガラス粒子とに有機溶剤等を加えて混練しペースト化した抵抗体形成ペーストをパターン印刷した後に、これを加熱焼成（例えば、６００〜９００℃で約６０分間加熱）することにより印刷抵抗素子５０を形成する。なお、抵抗体形成ペーストに添加する抵抗体粒子として、酸化ルテニウム粒子を用いたが、シリカ（ＳｉＯ２）粒子やホウ化ランタン（ＬａＢ６）粒子等を用いることもできる。
次に、図２（ｂ）に示すように、導体パターン（図示せず）及び層間接続部（図示せず）を形成した熱可塑性樹脂２０ａ、２０ｂを発熱回路素子３０及び印刷抵抗素子５０が形成されたセラミック基板１０上に積層する。そして、発熱回路素子３０及び印刷抵抗素子５０が形成されたセラミック基板１０上に熱可塑性樹脂２０ａ、２０ｂを積層した状態において、これらの上下両面から真空加熱プレス機により加熱しながら加圧する。例えば、２５０〜３５０℃の温度に加熱し１〜１０ＭＰａの圧力で１０〜２０分間加圧する。これにより、各熱可塑性樹脂２０ａ、２０ｂおよび熱可塑性樹脂２０ａとセラミック基板１０相互が接着される。
次に、図８（ｃ）に示すように、熱可塑性樹脂２０ｂ上に、ＩＣ４０などの回路素子を接着剤などによって熱可塑性樹脂２０ｂ上に実装し、ＩＣ４０などの回路素子の電極と熱可塑性樹脂２０ｂの導体パターンとをワイヤボンディングすることによって電気的に接続する。さらに、コンデンサ４１などの回路素子を熱可塑性樹脂２０ｂの導体パターン上に電気的に接続する。
次に、図８（ｄ）に示すように、回路基板１００を接着剤６０によってベース７０に実装する。さらに、コネクター部材とコネクター部材上に形成される熱可塑性樹脂２０ｂとを上下両面から真空加熱プレス機により加熱しながら加圧する。例えば、２５０〜３５０℃の温度に加熱し１〜１０ＭＰａの圧力で１０〜２０分間加圧する。これにより、熱可塑性樹脂２０ｂとコネクターケース８０とが接着され、熱可塑性樹脂２０ｂに形成される導体パターンとコネクター８１とが電気的に接続される。
最後に、図８（ｅ）に示すように、ベース７０の開口にカバー７１を被せ、ベース７０とカバー７１とを接着剤などで接続することによって、回路基板１００を封止する。
このように、回路基板１００をベース７０に実装し、熱可塑性樹脂２０ｂにて回路基板１００とコネクター８１とを電気的に接続することによって、放熱性の良い回路基板１００をエンジンＥＣＵなどの電子回路装置として適用することができる。
また、印刷抵抗素子５０をセラミック基板１０に形成することによって、回路基板１００を小型にできるため、電子回路装置の体格も小型化することができる。
本発明の第１の実施の形態における回路基板の概略構成を示す断面図である。 （ａ）〜（ｃ）は、本発明の第１の実施の形態における回路基板の製造方法を示す工程別断面図である。 本発明の第２の実施の形態における回路基板の概略構成を示す断面図である。 本発明の第３の実施の形態における回路基板の概略構成を示す断面図である。 本発明の第４の実施の形態における回路基板の概略構成を示す断面図である。 本発明の第５の実施の形態における電子回路装置の概略構成を示す断面図である。 本発明の第５の実施の形態における電子回路装置の概略構成を示す平面図である。 （ａ）〜（ｅ）は、本発明の第５の実施の形態における電子回路装置の製造方法を示す工程別断面図である。 従来技術における回路基板の概略構成を示す断面図である。
符号の説明
１０ セラミック基板、１１ 導体パターン、１２ キャビティ、２０ａ〜２０ｂ 熱可塑性樹脂、２１ 導体パターン、２２ 層間接続部、２３ キャビティ、３０ 発熱回路素子、４０ ＩＣ、４１ コンデンサ、５０ 印刷抵抗素子、６０ 接着剤、７０ ベース、７１ カバー、８０ コネクターケース、８１ コネクター、１００ 回路基板

Claims (40)

  1. 第１の導体パターンが形成されたセラミック基板と、
    前記セラミック基板上に形成されるものであり、熱可塑性樹脂からなる樹脂フィルムの表面に第２の導体パターンが形成された導体パターン形成フィルムと、
    前記第１の導体パターンあるいは前記第２の導体パターンの少なくとも一方と電気的に接続され、前記セラミック基板と前記導体パターン形成フィルムとの間に形成される発熱回路素子と、
    を備えることを特徴とする回路基板。
  2. 前記導体パターン形成フィルムは、複数積層されるものであり、異なる層に配置された前記第２の導体パターンを電気的に接続するために前記樹脂フィルムに形成されたビアホール及び当該ビアホール内に充填される導電性ペーストからなる層間接続部を備えることを特徴とする請求項１に記載の回路基板。
  3. 前記セラミック基板あるいは前記複数層の導体パターン形成フィルムの少なくとも一方に、前記発熱回路素子を収納するキャビティを備えることを特徴とする請求項２に記載の回路基板。
  4. 前記複数層の導体パターン形成フィルムのうち一部の層のみが、前記発熱回路素子上に形成されることを特徴とする請求項２又は請求項３に記載の回路基板。
  5. 前記発熱回路素子上に形成される前記導体パターン形成フィルムは１層であることを特徴とする請求項４に記載の回路基板。
  6. 前記導体パターン形成フィルムは、前記セラミック基板との接続面の反対側の面に前記第２の導体パターンと電気的に接続される回路素子を備えることを特徴とする請求項１乃至請求項５のいずれかに記載に回路基板。
  7. 前記導体パターン形成フィルムは、当該導体パターン形成フィルムの端部から所定の範囲に前記回路素子の搭載を禁止する取り回し領域を備えることを特徴とする請求項６に記載の回路基板。
  8. 前記発熱回路素子は、前記回路素子と対向する位置に形成されることを特徴とする請求項６又は請求項７に記載の回路基板。
  9. 前記発熱回路素子は、前記回路素子と対向する位置の周辺に形成されることを特徴とする請求項６乃至請求項８のいずれかに記載の回路基板。
  10. 前記発熱回路素子は、前記取り回し領域に対向する位置に形成されることを特徴とする請求項９に記載に回路基板。
  11. 前記導体パターン形成フィルムは、前記セラミック基板の片面あるいは両面に形成されることを特徴とする請求項１乃至請求項１０のいずれかに記載の回路基板。
  12. 前記発熱回路素子は、前記セラミック基板の片面あるいは両面に形成されることを特徴とする請求項１１に記載の回路基板。
  13. 前記セラミック基板と前記導体パターン形成フィルムとの間に、前記第１の導体パターンあるいは前記第２の導体パターンの少なくとも一方に電気的に接続される印刷抵抗素子を備えることを特徴とする請求項１乃至請求項１２のいずれかに記載の回路基板。
  14. 外部との電気的な接続を行うコネクターを備えるケースに内蔵されるものであり、前記導体パターン形成フィルムは当該コネクター上に延長されるコネクター接続部を備え、当該コネクター接続部の第２の導体パターンと当該コネクターとが電気的に接続されることを特徴とする請求項１乃至請求項１３のいずれかに記載の回路基板。
  15. 第１の導体パターンが形成されたセラミック基板上に発熱回路素子を実装する発熱回路素子実装工程と、前記発熱回路素子が実装されたセラミック基板上に熱可塑性樹脂からなる樹脂フィルムの表面に第２の導体パターンが形成された導体パターン形成フィルムを積層する積層工程と、前記積層工程後に、前記導体パターン形成フィルムと前記セラミック基板との積層体を両面から加圧しつつ加熱することにより、前記第１の導体パターンあるいは前記第２の導体パターンの少なくとも一方と前記発熱回路素子とを電気的に接続すると共に、前記導体パターン形成フィルムと前記セラミック基板とを接続する接続工程とを備えることを特徴とする回路基板の製造方法。
  16. 前記樹脂フィルムにビアホールを形成するビア形成工程と、当該ビアホールに導電性ペーストを充填する充填工程を備え、前記積層工程は、複数の導体パターン形成フィルムを積層するものであり、前記接続工程は、当該複数の導体パターン形成フィルムにおける当該導電性ペーストと前記第２の導体パターンとを電気的に接続すると共に、当該複数の導体パターン形成フィルムを相互接続する工程を含むことを特徴とする請求項１５に記載の回路基板の製造方法。
  17. 前記セラミック基板あるいは前記複数層の導体パターン形成フィルムの少なくとも一方に、前記発熱回路素子を収納するキャビティを形成するキャビティ形成工程を備えることを特徴とする請求項１６に記載の回路基板の製造方法。
  18. 前記積層工程は、前記複数層の導体パターン形成フィルムのうち一部の層のみを前記発熱回路素子上に積層することを特徴とする請求項１６又は請求項１７に記載の回路基板の製造方法。
  19. 前記積層工程は、前記複数層の導体パターン形成フィルムのうち１層のみを前記発熱回路素子上に積層することを特徴とする請求項１８に記載の回路基板の製造方法。
  20. 前記導体パターン形成フィルムにおける前記セラミック基板との接続面の反対側の面に前記第２の導体パターンと電気的に接続される回路素子を実装する回路素子実装工程を備えることを特徴とする請求項１５乃至請求項１９のいずれかに記載に回路基板の製造方法。
  21. 前記導体パターン形成フィルムは、当該導体パターン形成フィルムの端部から所定の範囲に前記回路素子の搭載を禁止する取り回し領域を備えるものであり、前記回路素子実装工程は、前記回路素子を当該取り回し領域以外に実装することを特徴とする請求項２０に記載の回路基板の製造方法。
  22. 前記発熱回路素子実装工程は、前記発熱回路素子を前記回路素子と実装予定位置に対向する位置に実装することを特徴とする請求項２０又は請求項２１に記載の回路基板の製造方法。
  23. 前記発熱回路素子実装工程は、前記発熱回路素子を前記回路素子と実装予定位置に対向する位置の周辺に実装することを特徴とする請求項２０乃至請求項２２のいずれかに記載の回路基板の製造方法。
  24. 前記発熱回路素子実装工程は、前記発熱回路素子を前記取り回し領域に対向する位置に実装することを特徴とする請求項２３に記載に回路基板の製造方法。
  25. 前記積層工程は、前記導体パターン形成フィルムを前記セラミック基板の片面あるいは両面に形成されることを特徴とする請求項１５乃至請求項２４のいずれかに記載の回路基板の製造方法。
  26. 前記発熱回路素子実装工程は、前記発熱回路素子を前記セラミック基板の片面あるいは両面に実装することを特徴とする請求項２５に記載の回路基板の製造方法。
  27. 前記積層工程前に、前記セラミック基板に前記第１の導体パターンあるいは前記第２の導体パターンの少なくとも一方と電気的に接続する抵抗を印刷形成する印刷工程を備えることを特徴とする請求項１５乃至請求項２６のいずれかに記載の回路基板の製造方法。
  28. 外部との電気的な接続を行うコネクターを備えるケースに内蔵する内蔵工程を備え、前記導体パターン形成フィルムは当該コネクター上に延長されるコネクター接続部を備えるものであり、当該コネクター接続部の第２の導体パターンと当該コネクターとを電気的に接続するコネクター接続工程を備えることを特徴とする請求項１５乃至請求項２７のいずれかに記載の回路基板の製造方法。
  29. 外部との電気的な接続を行うコネクターを備えるケースに回路基板を内蔵する電子回路装置であって、
    前記回路基板は、
    第１の導体パターンが形成されたセラミック基板と、
    前記セラミック基板及び前記コネクター上に形成されるものであり、熱可塑性樹脂からなる樹脂フィルムの表面に第２の導体パターンが形成され、当該第２の導体パターンと当該セラミック基板との接続面の反対側の面に実装される回路素子及び前記コネクターとが電気的に接続される導体パターン形成フィルムと、
    前記第１の導体パターンあるいは前記第２の導体パターンの少なくとも一方と電気的に接続され、前記セラミック基板と前記導体パターン形成フィルムとの間に形成される発熱回路素子と、
    を備えることを特徴とする電子回路装置。
  30. 前記導体パターン形成フィルムは、複数積層されるものであり、異なる層に配置された前記第２の導体パターンを電気的に接続するために前記樹脂フィルムに形成されたビアホール及び当該ビアホール内に充填される導電性ペーストからなる層間接続部を備えることを特徴とする請求項２９に記載の電子回路装置。
  31. 前記セラミック基板あるいは前記複数層の導体パターン形成フィルムの少なくとも一方に、前記発熱回路素子を収納するキャビティを備えることを特徴とする請求項３０に記載の電子回路装置。
  32. 前記複数層の導体パターン形成フィルムのうち一部の層のみが、前記発熱回路素子上に形成されることを特徴とする請求項３０又は請求項３１に記載の電子回路装置。
  33. 前記発熱回路素子上に形成される前記導体パターン形成フィルムは１層であることを特徴とする請求項３２に記載の電子回路装置。
  34. 前記導体パターン形成フィルムは、当該導体パターン形成フィルムの端部から所定の範囲に前記回路素子の搭載を禁止する取り回し領域を備えることを特徴とする請求項２９乃至請求項３３のいずれかに記載の電子回路装置。
  35. 前記発熱回路素子は、前記回路素子と対向する位置に形成されることを特徴とする請求項２９又は請求項３４のいずれかに記載の電子回路装置。
  36. 前記発熱回路素子は、前記回路素子と対向する位置の周辺に形成されることを特徴とする請求項２９乃至請求項３５のいずれかに記載の電子回路装置。
  37. 前記発熱回路素子は、前記取り回し領域に対向する位置に形成されることを特徴とする請求項３６に記載に電子回路装置。
  38. 前記導体パターン形成フィルムは、前記セラミック基板の片面あるいは両面に形成されることを特徴とする請求項２９乃至請求項３７のいずれかに記載の電子回路装置。
  39. 前記発熱回路素子は、前記セラミック基板の片面あるいは両面に形成されることを特徴とする請求項３８に記載の電子回路装置。
  40. 前記セラミック基板と前記導体パターン形成フィルムとの間に、前記第１の導体パターンあるいは前記第２の導体パターンの少なくとも一方に電気的に接続される印刷抵抗素子を備えることを特徴とする請求項２９乃至請求項３９のいずれかに記載の電子回路装置。
JP2005002944A 2005-01-07 2005-01-07 回路基板、回路基板の製造方法、及び電子回路装置 Pending JP2006190901A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2005002944A JP2006190901A (ja) 2005-01-07 2005-01-07 回路基板、回路基板の製造方法、及び電子回路装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005002944A JP2006190901A (ja) 2005-01-07 2005-01-07 回路基板、回路基板の製造方法、及び電子回路装置

Publications (1)

Publication Number Publication Date
JP2006190901A true JP2006190901A (ja) 2006-07-20

Family

ID=36797814

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2005002944A Pending JP2006190901A (ja) 2005-01-07 2005-01-07 回路基板、回路基板の製造方法、及び電子回路装置

Country Status (1)

Country Link
JP (1) JP2006190901A (ja)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002374067A (ja) * 2001-06-13 2002-12-26 Denso Corp プリント基板のおよびその製造方法
JP2003017859A (ja) * 2001-07-04 2003-01-17 Denso Corp プリント基板の製造方法およびその製造方法によって形成されるプリント基板
JP2004111518A (ja) * 2002-09-17 2004-04-08 Denso Corp プリント配線基板およびプリント配線基板管理システム

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002374067A (ja) * 2001-06-13 2002-12-26 Denso Corp プリント基板のおよびその製造方法
JP2003017859A (ja) * 2001-07-04 2003-01-17 Denso Corp プリント基板の製造方法およびその製造方法によって形成されるプリント基板
JP2004111518A (ja) * 2002-09-17 2004-04-08 Denso Corp プリント配線基板およびプリント配線基板管理システム

Similar Documents

Publication Publication Date Title
JP3840921B2 (ja) プリント基板のおよびその製造方法
JP5093353B2 (ja) 部品内蔵モジュールの製造方法及び部品内蔵モジュール
JP2007142406A (ja) エンベデッド印刷回路基板の製作方法
WO2007049458A1 (ja) 積層型電子部品、電子装置および積層型電子部品の製造方法
JP5934154B2 (ja) 電子部品が実装された基板構造及びその製造方法
KR101608745B1 (ko) 인쇄회로기판조립체의 제조방법
WO2014162478A1 (ja) 部品内蔵基板及びその製造方法
US9750134B2 (en) Method for producing a printed circuit board with multilayer sub-areas in sections
JP4839824B2 (ja) コンデンサ内蔵基板およびその製造方法
US7737818B2 (en) Embedded resistor and capacitor circuit and method of fabricating same
JP5286072B2 (ja) 配線基板及びその製造方法
JP2007335675A (ja) 電源装置および電源装置の製造方法
JP2011151103A (ja) 電子部品相互の接続構造及び接続方法
KR20150062056A (ko) 전자소자 내장 기판 및 그 제조 방법
JP6497486B2 (ja) 多層基板およびその製造方法
JP2715934B2 (ja) 多層印刷配線基板装置及びその製造方法
JP6111832B2 (ja) 多層基板およびこれを用いた電子装置、電子装置の製造方法
CN106341945B (zh) 一种柔性线路板及其制作方法
JP4599240B2 (ja) 混成集積回路用基板
JP2006190901A (ja) 回路基板、回路基板の製造方法、及び電子回路装置
US20110061902A1 (en) Circuit board and method of manufacturing the same
JP2006253225A (ja) 回路基板、回路基板の製造方法、及び電子回路装置
KR20200144286A (ko) 고방열 ｐｃｂ 제조 방법 및 이에 의해 제조된 고방열 ｐｃｂ
JP2000068149A (ja) 積層電子部品及びその製造方法
JP4544066B2 (ja) 電子制御装置及び電子制御装置の製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070328

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20100119

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20100601