JP2006186304A - 半導体装置 - Google Patents

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Abstract

【課題】 半導体基板の一面に形成されたアルミニウム電極に対して接続用の金属電極を形成してなる半導体装置において、従来よりも、低コストで容易に且つ確実に金属電極をパターニングできるようにする。
【解決手段】 半導体基板1の一面1a上にアルミニウム電極11、保護膜12を順次形成し、保護膜12に開口部12aを形成し、開口部12aから臨むアルミニウム電極11の表面11a上に金属電極13を形成してなる半導体装置において、保護膜12の上面に対して開口部12aから臨むアルミニウム電極11の表面11aが引っ込むように段差が形成され、金属電極13は、アルミニウム電極11および保護膜12の上に形成された膜を切削、研削もしくは研磨によりパターニングすることで、開口部12aから臨むアルミニウム電極11の表面11aおよび保護膜12の側面12bのみに形成する。
【選択図】 図2

Description

本発明は、半導体基板の一面に形成された下地電極に対して接続用の金属電極を形成してなる半導体装置に関し、特に、このような金属電極をパターニングする技術に関する。
一般的に、この種の半導体装置は、半導体基板の一面上にアルミニウムやCu(銅)などからなる下地電極を形成し、この下地電極の上に保護膜を形成し、この保護膜に開口部を形成するとともに当該開口部から臨む下地電極の表面上に、接続用の金属電極を形成してなるものである。
それにより、金属電極は保護膜の開口部において選択的に形成される。すなわち、金属電極は、半導体基板上の所望の領域にパターニングされて形成されたものとなる。そして、この金属電極は、接続用の電極として、はんだやボンディングワイヤなどの部材が接続されるもの、すなわち部材接続用のものである。
従来より、このような半導体装置における金属電極の形成方法としては、ホトリソグラフィーを用いたパターン形成方法がよく知られており、これにより、所望の領域に金属電極を形成することができる。
また、その他の金属電極の形成方法として、たとえば、下地電極および保護膜の上に金属電極を形成した後に、金属電極に対する保護膜と下地電極との密着性の差を利用して、粘着シ−トを用いることによって金属電極を選択的に除去することにより、金属電極をパターニングする方法が提案されている(たとえば、特許文献1、特許文献2、特許文献3など参照)。
図8は、この粘着シートを用いた金属電極のパターニング方法を説明するための概略断面図である。
図8に示されるように、半導体基板1の一面1a上に下地電極11が形成され、この下地電極11の上に保護膜12が形成され、この保護膜12に開口部12aが形成されている。
そして、下地電極11および保護膜12の上に、金属電極13を形成する。ここで、金属膜13と下地電極11との密着性と、金属電極13と保護膜12との密着性とでは、後者の方が小さい。
そのため、図8に示されるように、金属電極13に粘着シートKを貼り付け、これを引き剥がすと、図8中の右側部分に示されるように、下地電極11上の金属電極13は残り、保護膜12上の金属電極13は、粘着シートKに貼り付いて粘着シートKとともに半導体基板1から除去される。
特開2001−313295号公報 特開2001−35854号公報 特開2001−345338号公報
しかしながら、上述したホトリソグラフィーを用いた金属電極のパターン形成方法においては、ホトリソおよびエッチング工程での設備やプロセスコストが非常に高いという問題がある。
また、上記図8に示したような金属電極の膜を選択的に粘着シ−トで除去する方法に関しては、粘着シ−トによる剥離が所望の部位にて確実に行われない可能性がある。つまり、金属電極に対する保護膜とアルミニウムやCuなどからなる下地電極との密着性の差を利用してはいるものの、その密着性の差に応じた剥離が行われない可能性があり、確実にパタ−ンを形成することが難しいという問題がある。
本発明は、上記したような問題に鑑みてなされたものであり、半導体基板の一面に形成された下地電極に対して接続用の金属電極を形成してなる半導体装置において、従来よりも、低コストで容易に且つ確実に金属電極をパターニングできるようにすることを目的とする。
上記した目的を達成するため、請求項1に記載の発明によれば、半導体基板(1)の一面(1a)上に下地電極(11)を形成し、下地電極(11)の上に保護膜(12)を形成し、保護膜(12)に開口部(12a)を形成するとともに、開口部(12a)から臨む下地電極(11)の表面(11a)上に、接続用の金属電極(13)を形成してなる半導体装置において、保護膜(12)の上面に対して開口部(12a)から臨む下地電極(11)の表面(11a)が引っ込むように段差が形成されており、金属電極(13)は、下地電極(11)および保護膜(12)の上に形成された膜を機械的に削る機械的除去加工によりパターニングすることによって、開口部(12a)から臨む下地電極(11)の表面(11a)および前記段差を形成する保護膜(12)の側面(12b)のみに形成されたものとなっていることを特徴としている。
それによれば、保護膜(12)の上面に対して開口部(12a)から臨む下地電極(11)の表面(11a)が引っ込むように段差が形成されていることを利用して、下地電極(11)および保護膜(12)の上に形成した膜を機械的に削る機械的除去加工によりパターニングすることによって、金属電極(13)として、開口部(12a)から臨むアルミニウム電極(11)の表面(11a)および段差を形成する保護膜(12)の側面(12b)のみに形成されたものを、形成することができる。
ここで、機械的に削る機械的除去加工とは、後述するように、切削、研削もしくは研磨、あるいはショットブラストといった削り加工であり、それによってパターニングされた後の保護膜(12)の上面には、当該加工による削り痕が顕微鏡などにより観察される。
このように、本発明によれば、半導体基板(1)の一面(1a)に形成された下地電極(11)に対して接続用の金属電極(13)を形成してなる半導体装置において、機械的に削る機械的除去加工によりパターニングを行うことによって、従来よりも、低コストで容易に且つ確実に金属電極(13)をパターニングすることができる。
ここで、請求項2に記載の発明のように、請求項1に記載の半導体装置においては、保護膜(12)の上面に対して、金属電極(13)のうち下地電極(11)の中央部上に位置する部位の上面は、段差をもって引っ込んでいることを特徴とするものにできる。
また、請求項3に記載の発明のように、請求項1または請求項2に記載の半導体装置においては、保護膜(12)は樹脂よりなるものにできる。
また、請求項4に記載の発明のように、請求項1〜請求項3に記載の半導体装置においては、金属電極(13)のうち前記段差を形成する保護膜(12)の側面(12b)に形成された部位は、金属電極(13)を介し、はんだ(60)が接していることを特徴とするものにできる。
また、請求項5に記載の発明のように、請求項1〜請求項4に記載の半導体装置においては、金属電極(13)は、バイトもしくは多刃工具を用いた切削法によりパタ−ニングされたものにできる。
また、請求項6に記載の発明のように、請求項1〜請求項4に記載の半導体装置においては、金属電極(13)は、ダイヤモンドホイ−ルもしくはGC砥石もしくは電着砥石を用いた研削法によりパターニングされたものにできる。
さらに、請求項7に記載の発明のように、請求項1〜請求項4に記載の半導体装置においては、金属電極(13)は、砥粒を用いた研磨法によりパターニングされたものにできる。
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示す一例である。
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各図相互において、互いに同一もしくは均等である部分には、説明の簡略化を図るべく、図中、同一符号を付してある。
図1は、本発明の実施形態にかかる半導体装置100の全体構成を示す概略断面図である。また、図2(a)は、はんだ60の接合前における図1中のエミッタ電極2の近傍部の拡大断面図であり、図2(b)は、図2(a)に示されるエミッタ電極2にはんだ60を接合した後の状態を示す拡大断面図である。
図1に示されるように、本実施形態では、半導体装置100としてIGBT(絶縁ゲート型バイポーラトランジスタ)が形成された半導体チップ10を、その両面にはんだ付けされたヒートシンク20、30、40によって挟み込み、さらに、樹脂50にてモールドした構成のものを採用している。以下、この構成を、両面はんだ付けモールド構造ということにする。
半導体チップ10は、シリコン半導体等の半導体基板1を本体として構成されており、本例では半導体基板1はシリコン基板であり、この半導体基板1の厚みは、たとえば250μm以下と薄いものとしている。
以下、半導体チップ10すなわち半導体基板1の外表面のうち、図1中の上面側に相当する素子形成面側の面を表面(一面)1aといい、表面1aとは反対側の面を裏面(他面)1bということにする。
そして、半導体チップ10の表面1aには、エミッタ電極2およびゲート電極3が形成されており、裏面1bには、コレクタ電極4が形成されている。
ここで、エミッタ電極2には、はんだ60を介して第1のヒートシンク20が接合されており、さらに、第1のヒートシンク20の外側には、はんだ60を介して第2のヒートシンク30が接合されている。
また、ゲート電極3にはボンディングワイヤ70が接続されており、このボンディングワイヤ70を介して、ゲート電極3と半導体チップ10の周辺に設けられた接続用のリード80とが結線され電気的に接続されている。
また、コレクタ電極4は、はんだ60を介して第3のヒートシンク40と接合されている。ここで、はんだ60としては、鉛フリーはんだなどが用いられるが、たとえば、鉛フリーはんだとしては、Sn−Ag−Cu系はんだやSn−Ni−Cu系はんだ等を採用することができる。もちろん、はんだ60としては、鉛フリーはんだ以外のはんだであってもよい。
また、ヒートシンク20、30、40は銅(Cu)等の熱伝導性に優れた材料からなるものである。ボンディングワイヤ70は、一般的なアルミニウム(Al)や金(Au)等からなるワイヤを通常のワイヤボンディング法により形成したものである。
ここで、エミッタ電極2およびゲート電極3の詳細な構成は図2に示される。図2では、エミッタ電極2を表しているが、ゲート電極3も、接続相手がはんだ60とボンディングワイヤ70との違いはあるものの、エミッタ電極2と同様の構成である。
図2に示されるように、半導体基板1の一面すなわち表面1a上には、下地電極としてのAlからなるアルミニウム電極11が形成されている。このアルミニウム電極11は、蒸着やスパッタリングなどの物理的気相成長法(PVD)により形成されたAlの膜であり、たとえば、膜厚は1μm程度とすることができる。
より具体的に、アルミニウム電極11を構成する材質としては、純Alや、Alを主成分とするAl−Si(シリコン)およびAl−Si−Cu(銅)などの混成材料から選択された1種を採用することができる。
そして、図2に示されるように、アルミニウム電極11の上には、樹脂などの電気絶縁性材料からなる保護膜12が形成されている。このような保護膜12は、たとえばポリイミド系樹脂などの電気絶縁性材料を用い、これらをスピンコート法などの塗布法によって成膜することで、形成することができる。
また、この保護膜12には、アルミニウム電極11の表面を開口させる開口部12aが形成されている。この開口部12aは、たとえばホトリソグラフィー技術を用いたエッチングを行うことにより形成することができる。
そして、開口部12aから臨むアルミニウム電極11の表面上には、はんだやワイヤなどの部材が接続される接続用の金属電極13が形成されている。本例では、この金属電極13は、エミッタ電極2においては、はんだ付け用のものであり、ゲート電極3においては、ワイヤボンディング用のものである。
本実施形態では、金属電極13はメッキにより形成された膜であり、たとえば、Ti/Ni/Auの積層メッキ膜、Ni/Auの積層メッキ膜、Cuメッキ膜、あるいはNi−Fe合金のメッキ膜等を採用することができる。
本例では、図2(a)に示されるように、金属電極13は、アルミニウム電極11側から第1の層13a、第2の層13b、第3の層13cが積層されてなる積層膜として構成されている。
本例の金属電極13において第1の層13aは、金属電極13とアルミニウム電極11との間の良好な接合を形成するための膜である。具体的には、第1の層13aとしてTi(チタン)からなるチタン薄膜を用いている。
なお、第1の層13aとしては、チタン薄膜の代わりに、上述の目的を達成する他の金属膜、たとえばバナジウム、クロム、コバルト、ジルコニウム、アルミニウム、タンタル、タングステンまたは、これらの金属の窒化物やこれらの金属を主成分とする合金などを用いてもよい。
また、金属電極13が形成されるアルミニウム電極11の表面上には、通常、酸化膜が形成されるため、一般的にアルミニウム電極11上に他の金属膜を成膜する場合、上述の酸化膜を取り除く工程が必要となる。
しかし、本例のように第1の層13aとしてチタン薄膜を用いた場合には、チタンが上述の酸化膜を還元し、自らを酸化することによって良好な界面が形成されるため、酸化膜の除去工程は不要とすることができる。
本例の金属電極13において第2の層13bは、はんだ60との接合をするための膜である。具体的には、第2の層13bとして、Ni(ニッケル)からなるニッケル薄膜を用いている。
なお、この第2の層13bとしては、ニッケル薄膜の代わりに、上述の目的を達成する他の金属膜、たとえば、銅、パラジウム、または、これらの金属を主成分とする合金などを用いてもよい。
本例の金属電極13において第3の層13cは、はんだ濡れ性の良好な膜であり、具体的には、第3の層13cとして、金(Au)からなる金薄膜を用いている。なお、この第3の層13cとしては、金薄膜の代わりに、上述の目的を達成する他の金属膜、たとえば、銅、銀(Ag)、白金(Pt)、鉄(Fe)、錫(Sn)、Cu−Sn合金などを用いてもよい。
また、金属電極13においては、第3の層13cは、第2の層13bにニッケルなどの、はんだ濡れ性の良い金属を用いた場合には省略することも可能である。しかし、ニッケル表面が酸化すると、はんだ濡れ性が劣化するため、第3の層13cを用いることが望ましい。
なお、本例においては、図2(b)に示されるように、この金からなる第3の層13cは、金属電極13とはんだ60とを接合した後においては、はんだと金とが溶け合うことにより、消滅する。そして、はんだ接合後における金属電極13は、チタンからなる第1の層13aとニッケルからなる第2の層13bとの積層膜となる。
そして、図1、図2(b)に示されるように、金属電極13は、鉛フリーはんだからなるはんだ60を用いて金属製の第1のヒートシンク20と接合されている。つまり、アルミニウム電極11は、はんだ付けされる金属電極13を介してはんだ60と接合されている。
このように、本実施形態の半導体装置100においては、半導体チップ10のエミッタ電極2およびゲート電極3は、アルミニウム電極11と金属電極13との積層膜として構成されている。
また、図2に示されるように、保護膜12の上面に対して開口部12aから臨むアルミニウム電極11の表面11aが引っ込むように段差が形成されている。
ここで、アルミニウム電極11の表面11aと保護膜12の上面との段差が1.5μm以上であることが好ましい。それにより、開口部12aに位置する金属電極13の厚さを適切に確保することができる。
そして、詳しい形成方法は後述するが、金属電極13は、アルミニウム電極11および保護膜12の上に上記の各層13a〜13cをスパッタリングなどにより形成し、この形成された膜を切削、研削もしくは研磨によりパターニングすることによって作ることができる。
このようにして、形成された本実施形態の金属電極13は、開口部12aから臨むアルミニウム電極11の表面11aおよび前記の段差を形成する保護膜12の側面12bのみに形成されたものとなっている。
また、図2に示されるように、保護膜12の上面に対して、金属電極13のうちアルミニウム電極11の中央部上に位置する部位の上面は、段差をもって引っ込んでいる。ここで、金属電極13の加工上の寸法精度のマージンを考慮すると、この段差は0.5μm以上であることが好ましい。
また、図2(b)に示されるように、金属電極13のうち段差を形成する保護膜12の側面12bに形成された部位に対しては、金属電極13を介して、上記はんだ60が接している。
上記図2に示される半導体チップ10におけるエミッタ電極2およびゲート電極3の形成方法について、図3、図4を参照して述べる。なお、図3では、エミッタ電極2について示してあるが、ゲート電極3についても同様である。
図3(a)、(b)、(c)は本形成方法を説明するための工程図であり、図4は、金属電極13を形成するために用いられるスパッタリング装置200の模式的な構成を示す図である。
まず、図3(a)に示されるように、半導体基板1としてのシリコン基板1を用意する。そして、ウェハ状態のシリコン基板1に対し一般的な半導体デバイス製造技術を用いてトランジスタ素子(図示略)を形成する。
その後、スパッタリング法や蒸着法を用いてアルミニウム電極11を形成する。その後、ホトリソグラフィー手法により、このアルミニウム電極11の不要部分を除去し、パターニングする。このようにして残されたアルミニウム電極11はトランジスタ等の素子の電極部となる。
次に、スピンコート法などの塗布などによりポリイミド膜などの絶縁膜からなる保護膜12を形成する。さらに、この保護膜12に対し、アルミニウム電極11と導通を得るためにホトリソグラフィー手法により開口部12aを形成する。
引き続き、図3(b)に示されるように、ウェハ状態のシリコン基板1の表面1a上においてアルミニウム電極11および保護膜12の上に、さらに金属電極13を順に成膜する。
ここで、図3においては、金属電極13は1層のものとして示してあるが、実際には、金属電極13としては、上記図2に示した例のように、チタン薄膜からなる第1の層13a、ニッケル薄膜からなる第2の層13b、金薄膜からなる第3の層13cを順次成膜する。
ここにおいて、これら3つの層13a、13b、13cは、図4に示されるような大気に暴露することなく、真空中で連続成膜が可能なスパッタリング装置200を用いることにより成膜する。
図4に示されるように、このスパッタリング装置200においては、真空チャンバー201にはその一端部にウェハ投入口202が設けられ、また、他端部にウェハ取り出し口203が設けられている。
さらに、この真空チャンバー201においては、第1の層13aを成膜するための第1金属膜用タ−ゲット204と、第2の層13bを成膜するための第2金属膜用タ−ゲット205と、第3の層13cを成膜するための第3金属膜用タ−ゲット206とが設けられている。
そして、真空チャンバー201内において、ウェハ(つまりウェハ状態の半導体基板1)を搬送しつつ、金属電極13の各層13a、13b、13cを順に成膜することができるようになっている。
また、真空チャンバー201の近傍には、同チャンバー201内の圧力やスパッタパワーなどのスパッタリング条件を制御することの可能なコントロ−ルパネル207が配置されている。
この図4に示されるスパッタリング装置200を使用することにより、金属電極13における各層13a、13b、13c間に酸化膜を形成することなく、各層13a〜13cを成膜することができる。そのため、各層13a〜13c間の密着力性を高め、積層された各層13a〜13cは、1つの金属膜のような振る舞いをすることとなる。
なお、図4に示されるような形状の装置200でなくても、真空を破ることなくウェハを搬送することが可能であれば、それ以外の異なるスパッタリング装置または蒸着装置においても、金属電極13の形成が実現可能である。
このようにして、図3(b)に示されるように、金属電極13は、アルミニウム電極11および保護膜12の上に形成された膜として形成される。そして、このような金属膜としての金属電極13を成膜した後、スパッタリング装置200からウェハ状のシリコン基板1を取り出し、真空チャックなどにより、このシリコン基板1を固定する。
ここにおいて、半導体基板1の底面である裏面1bと保護膜12の上面との平行度が半導体基板の最大径に対して5μm以下であることが好ましい。
このことにより、図3(b)において、後工程の切削、研削、研磨においてクランプ面となる半導体基板1の底面(裏面1b)と、保護膜12の上面上に位置する金属電極13との平行度が半導体基板1の最大径に対して5μm以下となる。それにより、後工程の切削、研削、研磨が良好に行われる。
また、図3(b)において、保護膜12の上面上に位置する金属電極13の平面度が0.5μm以下であることが好ましい。その理由は上述と同様、後工程の切削、研削、研磨を良好に行うためである。
そして、図3(c)に示されるように、アルミニウム電極11および保護膜12の上に形成された金属電極13を、切削、研削もしくは研磨によりパターニングする。なお、図3(c)中には、切削、研削もしくは研磨に用いる治具900が示されている。
それによって、図3(c)に示されるように、保護膜12の上面上に位置する金属電極13が除去される。このような切削、研削もしくは研磨によるパターニングは、通常知られている切削、研削もしくは研磨の方法や装置を採用することで可能である。
このような削り加工を行うことによって、開口部12aから臨むアルミニウム電極11の表面11aおよび段差を形成する保護膜12の側面12bのみに形成された金属電極13が形成される。
ここで、金属電極13は、刃具を用いた切削、固定砥石などを用いた研削、もしくは、砥粒などを用いた研磨のいずれかの手法によりパターニング形成されるが、たとえば、切削法としては、バイトもしくは多刃工具を用いた方法とすることができる。
具体的に、切削法に用いる刃具としては、刃先がダイヤモンドでコーティングされたものや、JISのP種・M種・K種などの超硬合金でコーティングされたものや、DLC(ダイヤモンドライクカーボン)やダイヤモンドなどの超硬薄膜でコ−ティングされたものを用いることができる。
また、切削法に用いる刃具としては、刃先がホ−ニング加工されることがなく、鋭利な切り刃による加工がなされたものを用いることができる。
また、研削法としては、ダイヤモンドホイ−ルもしくはGC砥石もしくは電着砥石を用いた方法とすることができる。
こうして、アルミニウム電極11および金属電極13より構成されるエミッタ電極2およびゲート電極3ができあがる。なお、ここで、上記切削、研削、研磨を行って金属電極13をパターニングした後、すなわち仕上げ後の保護膜12の上面の面粗さRaは0.5μm以下であることが好ましい。
その後、はんだ60を介して金属電極13と上記第1のヒートシンク20とのはんだ付けを行う。このはんだ60が金属電極13に接合された状態が、上記図2(b)に示されている。
なお、本例では、上述したように、はんだ付け後においては、金からなる第3の層13cは実質的に消失するが、これは、はんだ60と金属電極13との間で拡散層(はんだ拡散層)が形成されるためである。ここでは、当該はんだ拡散層は、たとえばSn(すず)とNi(ニッケル)とが拡散したNi−Sn拡散層である。
なお、上記図1において、半導体基板1の裏面1bに形成され第3のヒートシンク40とはんだ付けされているコレクタ電極4は、半導体基板1の裏面1bの略全面にスパッタリングなどにより形成されている。
たとえば、このコレクタ電極4は、半導体基板1の裏面1b側から順次、Ti(チタン)層、Ni(ニッケル)層、Au(金)層がスパッタリングなどにより積層形成されたTi/Ni/Au膜とすることができる。
また、図1において、樹脂50は第2のヒートシンク30と第3のヒートシンク40との間に充填され、当該ヒートシンク30、40間に位置する構成部品を封止している。ここで、リード80については、ボンディングワイヤ70との接続部が樹脂50にて封止されている。
この樹脂50は、エポキシ系樹脂など、電子分野において通常用いられるモールド樹脂材料を採用することができ、金型を用いたトランスファーモールド法などにより成型されるものである。
このようにして、本実施形態の半導体装置100が構成されている。そして、この半導体装置100では、半導体チップ10からの発熱を熱伝導性にも優れたはんだ60を介して各ヒートシンク20、30、40に伝え、放熱を行うことができるようになっている。つまり、本実施形態では、半導体チップ10の両面1a、1bからの放熱が可能となっている。
また、各ヒートシンク20、30、40は半導体チップ10との電気的な経路となっている。つまり、第1および第2のヒートシンク20、30を介して半導体チップ10のエミッタ電極2の導通が図られ、第3のヒートシンク40を介して半導体チップ10のコレクタ電極4の導通が図られるようになっている。
次に、上記構成を有する半導体装置100の組み付け方法について、述べておく。各電極2、3、4が形成された半導体チップ10を用意し、当該各電極2〜4の表面にはんだ60を配設する。
そして、半導体チップ10に対して、はんだ60を介して第1および第3のヒートシンク20、40を接合する。その後、ワイヤボンディングを行って半導体チップ10のゲート電極3とリード80とをボンディングワイヤ70により電気的に接続する。
そして、第1のヒートシンク20の外側に第2のヒートシンク30をはんだ60を介して接合する。続いて、樹脂50によるモールドを行う。こうして、上記半導体装置100が完成する。
ところで、本実施形態によれば、半導体基板1の一面1a上にアルミニウム電極11を形成し、アルミニウム電極11の上に保護膜12を形成し、保護膜12に開口部12aを形成するとともに、開口部12aから臨むアルミニウム電極11の表面11a上に、接続用の金属電極13を形成してなる半導体装置において、保護膜12の上面に対して開口部12aから臨むアルミニウム電極11の表面11aが引っ込むように段差が形成されており、金属電極13は、アルミニウム電極11および保護膜12の上に形成された膜を切削、研削もしくは研磨によりパターニングすることによって、開口部12aから臨むアルミニウム電極11の表面11aおよび段差を形成する保護膜12の側面12bのみに形成されたものとなっていることを特徴とする半導体装置100が提供される。
それによれば、保護膜12の上面に対して開口部12aから臨むアルミニウム電極11の表面11aが引っ込むように段差が形成されていることを利用して、アルミニウム電極11および保護膜12の上に形成した膜を切削、研削もしくは研磨によりパターニングすることによって、金属電極13として、開口部12aから臨むアルミニウム電極11の表面11aおよび段差を形成する保護膜12の側面12bのみに形成されたものを、形成することができる。
このように、本実施形態の半導体装置によれば、半導体基板1の一面1aに形成されたアルミニウム電極11に対して接続用の金属電極13を形成してなる半導体装置100において、切削、研削もしくは研磨といった削り加工を用いてパターニングを行うことによって、従来よりも、低コストで容易に且つ確実に金属電極13をパターニングすることができる。
なお、上述したが、本実施形態では、アルミニウム電極11および保護膜12の上に形成した膜を切削、研削もしくは研磨によりパターニングすることによって、保護膜12の上面に位置していた当該膜が切削、研削もしくは研磨といった削り加工すなわち機械的除去加工により、削り取られて除去されることになる。
そのため、本実施形態によれば、当該膜の除去をもって、金属電極13をアルミニウム電極11の表面11aおよび保護膜12の側面12bのみに形成したものとすることができるのである。
また、このとき、保護膜12の上面には、上記削り加工により形成された切削痕、研削痕または研磨痕が確認される。つまり、本半導体装置100では、上記削り加工による金属電極13のパターニングを確認できるものである。
また、本実施形態の半導体装置100においては、保護膜12の上面に対して、金属電極13のうちアルミニウム電極11の中央部上に位置する部位の上面は、段差をもって引っ込んでいることも特徴のひとつである。そして、好ましくは、金属電極13の加工上の寸法精度のマージンを考慮した場合に、この段差を0.5μm以上としていることも特徴のひとつである。
また、本実施形態の半導体装置100においては、好ましくは、アルミニウム電極11の表面11aと保護膜12の上面との段差を1.5μm以上としていることも特徴のひとつである。それにより、開口部12aに位置する金属電極13の厚さを適切に確保することができる。
また、本実施形態の半導体装置100においては、保護膜12が樹脂よりなるものであることや、金属電極13のうち前記段差を形成する保護膜12の側面12bに形成された部位に金属電極13を介し、はんだ60が接していること(図2(b)参照)も特徴のひとつである。
また、上述したが、本実施形態の半導体装置100においては、より具体的には、金属電極13が、バイトもしくは多刃工具を用いた切削法や、ダイヤモンドホイ−ルもしくはGC砥石もしくは電着砥石を用いた研削法や、砥粒を用いた研磨法によりパターニングされたものにできることも特徴のひとつである。
また、本実施形態の半導体装置100においては、好ましくは、保護膜12の上面の面粗さRaを0.5μm以下としていることも特徴のひとつである。
さらに、本実施形態の半導体装置100においては、好ましくは、切削、研削、研磨による金属電極13のパターニングを良好に行うために、半導体基板1の底面である裏面1bと保護膜12の上面との平行度が半導体基板の最大径に対して5μm以下であることも特徴のひとつである。
また、本実施形態によれば、半導体基板1の一面1a上にアルミニウム電極11を形成し、アルミニウム電極11の上に保護膜12を形成し、保護膜12に開口部12aを形成するとともに、開口部12aから臨むアルミニウム電極11の表面11a上に、接続用の金属電極13を形成してなる半導体装置の製造方法において、金属電極13は、アルミニウム電極11および開口部12aを有する保護膜12の上に形成された金属膜を切削、研削もしくは研磨といった機械的除去加工によりパターニングすることによって、開口部12aから臨むアルミニウム電極11の表面11aおよび段差を形成する保護膜12の側面12bのみに形成することを特徴とする半導体装置100の製造方法が提供される。
そして、このような製造方法においても、上述したように、アルミニウム電極11および開口部12aを有する保護膜12の上に金属電極13としての金属膜を形成したときに(図2(b)参照)、半導体基板1の底面(裏面1b)と、保護膜12の上面上に位置する当該金属膜の表面との平行度が当該半導体基板1の最大径に対して5μm以下となるようにすることが好ましい。
また、このような製造方法において、上述したように、アルミニウム電極11および開口部12aを有する保護膜12の上に金属電極13としての金属膜を形成したときに(図2(b)参照)、保護膜12の上面上に位置する当該金属電極13の平面度が0.5μm以下であることが好ましい。これら平行度および平面度の規定は、後工程の切削、研削、研磨を良好に行うためのものであることは、上述の通りである。
また、このような製造方法においては、アルミニウム電極11の表面11aと保護膜12の上面との段差が1.5μm以上となるように、保護膜12および開口部12aを形成することが好ましい。具体的には、たとえば、保護膜12の膜厚を1.5μm以上とすることが好ましい。それにより、開口部12aに位置する金属電極13の厚さを適切に確保することができる。
また、本実施形態の半導体装置の製造方法においては、金属電極13を、バイトもしくは多刃工具を用いた切削法や、ダイヤモンドホイ−ルもしくはGC砥石もしくは電着砥石を用いた研削法や、砥粒を用いた研磨法によりパターニングすることも特徴のひとつである。
また、本実施形態の半導体装置の製造方法においては、好ましくは、保護膜12の上面の面粗さRaが0.5μm以下となるように切削、研削もしくは研磨を行うことも特徴のひとつである。
また、本実施形態においては、切削や研削あるいは研磨によって、保護膜12の上面に位置する金属電極13(金属膜)を削り取るのであるが、このとき、金属膜13だけでなく保護膜12の表面も削れることがある。本実施形態では、そのような場合も、もちろん含まれるものである。
次に、本実施形態の種々の変形例について述べる。上記したようなアルミニウム電極11および保護膜12の上に形成された膜をパターニングすることは、切削、研削もしくは研磨以外にも、ショットブラストを用いた機械的除去加工によっても可能である。
図5は、変形例としてのショットブラストによる半導体チップ10におけるエミッタ電極2およびゲート電極3の形成方法を示す図である。図5では、エミッタ電極2について示してあるが、ゲート電極3についても同様である。
本例では、まず、上記図3と同様に、半導体基板1としてのシリコン基板1にアルミニウム電極11を形成し、保護膜12を形成し、開口部12aを形成した後、ウェハ状態のシリコン基板1の表面1a上においてアルミニウム電極11および保護膜12の上に、さらに金属電極13を成膜する。
そして、本例では、図5に示されるように、アルミニウム電極11および保護膜12の上に形成された金属電極13を、ショットブラストによりパターニングする。なお、図5中には、ショットブラスト装置におけるノズル910が示されている。
このノズル910から、セラミックなどの砥粒を含んだ水などの流体が噴射され、砥粒の衝撃により対象物を機械的に除去するものである。ノズル910による流体の噴射は、シリコン基板1の斜め上方から行われ、シリコン基板1の面に沿ってノズル910をスキャニングしていく。それによって、図5に示されるように、保護膜12の上面の上に位置する金属電極13が除去される。
このようなショットブラストによる機械的な削り加工を行うことによって、開口部12aから臨むアルミニウム電極11の表面11aおよび段差を形成する保護膜12の側面12bのみに形成された金属電極13が形成される。
また、本実施形態においては、エミッタ電極2およびゲート電極3の形成方法として、次の図6、図7に示されるような方法を採用してもよい。図6および図7では、エミッタ電極2について示してあるが、ゲート電極3についても同様である。
図6は、本実施形態の変形例としての樹脂膜14を用いたエミッタ電極2およびゲート電極3の形成方法を説明するための工程図である。
[図6(a)の工程]
この工程では、上記図3(a)と同様に、半導体基板であるシリコン基板1の表面1a上に下地電極としてのアルミニウム電極11を形成し、アルミニウム電極11の上に保護膜12を形成し、保護膜12に開口部12aを形成する(下地電極形成工程)。
上述したように、好ましくはアルミニウム電極11の表面11aと保護膜12の上面との段差の深さは1.5μm以上であるが、後述する金属電極13の凹み部131(図6(b)参照)を形成するために、たとえば10μm程度とする。
[図6(b)の工程]
この工程では、上記図3(b)と同様に、開口部12aから臨むアルミニウム電極11の表面11a上および保護膜12上に、接続用の金属電極13を形成する(金属電極形成工程)。
本例では、この金属電極形成工程において、金属電極13の膜厚を、アルミニウム電極11の表面11aと保護膜12の上面との段差の深さよりも薄いものとすることにより、保護膜12の開口部12aから臨むアルミニウム電極11上にて、金属電極13が保護膜12の上面から引っ込んだ凹み部131を有するように、金属電極13をアルミニウム電極11および保護膜12上に形成する。
具体的には、アルミニウム電極11の表面11aと保護膜12の上面との段差の深さを10μmとしたとき、金属電極13の膜厚を1μm程度とすることにより、金属電極13の凹み部131を形成することができる。
[図6(c)の工程]
続いて、本工程では、凹み部131を含む金属電極13の上に、樹脂からなる樹脂膜14を形成するとともに、樹脂膜14を当該凹み部131に充填する(樹脂膜形成工程)。ここでは、樹脂膜14は、レジスト材料などの樹脂からなる膜であり、スピンコート法などにより成膜することができる。
[図6(d)の工程]
次に、本工程では、上述した切削、研削、研磨あるいはショットブラストを用いた機械的除去加工により、金属電極13のうち凹み部131およびこの凹み部131に充填された樹脂膜14を残しつつ、金属電極13のうち凹み部131における周辺端部132が露出するように、金属電極13および樹脂膜14を除去する(金属電極および樹脂膜の機械的除去加工工程)。
[図6(e)の工程]
続いて、本工程では、金属電極13の凹み部131における上記周辺端部132を化学的にエッチングすることによって、当該周辺端部131を保護膜12の上面よりも低くする(凹み部周辺端部のエッチング工程)。
[図6(f)の工程]
そして、本工程では、金属電極13の凹み部131内に残っている樹脂膜14を除去する(残存樹脂膜除去工程)。具体的には、アルカリ系のレジスト剥離液などを用いて残存樹脂膜14の除去を行う。こうして、本例において、アルミニウム電極11および金属電極13より構成されるエミッタ電極2およびゲート電極3ができあがる。
本例の電極2、3においては、図6(f)中に示されるように、金属電極13の凹み部131における周辺端部132が、隣接する各電極2を絶縁区画する保護膜12の上面よりも引っ込んでいる。そのため、図6(f)中にて破線の両矢印に示されるように、隣接する各電極2における金属電極13同士を絶縁するための沿面距離を長くすることができ、線間リークを抑制することができる。
このように、図6に示される例では、保護膜12の開口部12aから臨むアルミニウム電極11上にて、金属電極13が保護膜12の上面から引っ込んだ凹み部131を有するように、金属電極13を形成し、この凹み部131を利用して、樹脂膜14の凹み部131への充填および上記化学的エッチングを行うことにより、電極2、3の線間リークを抑制し、電気的な対策を講じている。
また、この図6に示される例では、上記した下地電極形成工程と、金属電極形成工程と、樹脂膜形成工程と、金属電極および樹脂膜の機械的除去加工工程と、凹み部周辺端部のエッチング工程と、残存樹脂膜除去工程とを順次行うことを特徴とする半導体装置の製造方法が提供される。
図7は、本実施形態の変形例としてのはんだ15を用いたエミッタ電極2およびゲート電極3の形成方法を説明するための工程図である。
[図7(a)の工程]
本工程では、上記図6(a)における下地電極形成工程と同様に、シリコン基板1の表面1a上への下地電極としてのアルミニウム電極11の形成、および開口部12aを有する保護膜12の形成を行う。
さらに、本工程では、上記図6(b)における金属電極形成工程と同様に、開口部12aから臨むアルミニウム電極11の表面11a上および保護膜12上に、凹み部131を有する接続用の金属電極13を形成する。
[図7(b)、(c)の工程]
続いて、本工程では、凹み部131を含む金属電極13の上に、はんだ層15を形成するとともに、このはんだ層15を当該凹み部131に充填する(はんだ層形成工程)。
具体的には、図7(b)に示されるように、凹み部131を含む金属電極13の上に、はんだ箔15aを載せ、その後、図7(c)に示されるように、このはんだ泊15aをリフローさせることにより、はんだ層15を形成する。このはんだ層15は、上記はんだ60と同様のはんだ材料からなるものである。
なお、はんだ泊15aに代えてはんだパウダーを採用してもよいし、はんだペーストを印刷するものであってもよい。
また、本例は、上記図1に示される電極2、3においてはんだ60が接続されるものに適用されるものであり、ワイヤボンディングが行われる電極3については、はんだ層15は形成されない。たとえば、このワイヤボンディング用の電極3に対応する部位に開口部を有するはんだ箔15aを用いればよい。
[図7(d)の工程]
次に、本工程では、上述した切削、研削、研磨あるいはショットブラストを用いた機械的除去加工により、金属電極13のうち凹み部131およびこの凹み部131に充填されたはんだ層15を残しつつ、金属電極13のうち凹み部131における周辺端部132が露出するように、金属電極13およびはんだ15を除去する(金属電極およびはんだ層の機械的除去加工工程)。
こうして、本例においては、図7(e)に示されるように、金属電極13の凹み部131にはんだ層15が充填されたエミッタ電極2ができあがる。なお、この後、このはんだ層15を含むエミッタ電極2の上面を研削や研磨により平坦化してもよい。
つまり、本例では、実質的に金属電極13の上にはんだ層15が形成されたエミッタ電極2ができあがる。それによれば、それ以降の工程において、このエミッタ電極2におけるはんだ付けのためのはんだのパターニング工程が不要となる。
また、この図7に示される例では、上記した下地電極形成工程と、金属電極形成工程と、はんだ層形成工程と、金属電極およびはんだ層の機械的除去加工工程とを順次行うことを特徴とする半導体装置の製造方法が提供される。
(他の実施形態)
なお、上記実施形態では、下地電極としてアルミニウム電極11を用いたが、下地電極としては、CuまたはCuを主成分とするCu電極を用いてもよい。
また、半導体チップ10としては、上記したようなIGBT(絶縁ゲート型バイポーラトランジスタ)が形成された半導体チップに限定されるものではないことは、もちろんである。
また、上記実施形態では、接続用の金属電極13としては、はんだやボンディングワイヤ以外の部材が接続されるものであってもよく、たとえば、金などのスタッドバンプなどが接続されるものでもよい。
また、上記実施形態では、金属電極13として、主として積層膜構成のものについて述べているが、場合に応じて、単層膜構造の金属電極であってもよい。
また、半導体装置としては、上記図1に示したような両面はんだ付けモールド構造に限定されるものではない。たとえば、半導体チップの片面にのみヒートシンクをはんだ付けしたものであってもよい。
要するに、本発明は、半導体基板の一面上に下地電極を形成し、下地電極の上に保護膜を形成し、保護膜に開口部を形成するとともに、開口部から臨む下地電極の表面上に、接続用の金属電極を形成してなり、さらに、保護膜の上面に対して開口部から臨む下地電極の表面が引っ込むように段差が形成されている半導体装置であるならば、適用可能なものである。
そして、このような半導体装置において、金属電極が、下地電極および保護膜の上に形成された膜を切削、研削もしくは研磨によりパターニングすることによって、開口部から臨む下地電極の表面および保護膜の側面のみに形成されてなるものしたことが要部であり、その他の部分については、適宜設計変更が可能である。
本発明の実施形態にかかる半導体装置の全体構成を示す概略断面図である。 (a)は、はんだ接合前における図1中のエミッタ電極の近傍部の拡大断面図であり、(b)は、(a)に示されるエミッタ電極にはんだを接合した後の状態を示す拡大断面図である。 上記実施形態におけるエミッタ電極およびゲート電極の形成方法を説明するための工程図である。 上記実施形態における金属電極を形成するために用いられるスパッタリング装置の模式的構成を示す図である。 上記実施形態の変形例としてのショットブラストを用いたエミッタ電極およびゲート電極の形成方法を説明するための工程図である。 上記実施形態の変形例としての樹脂膜を用いたエミッタ電極およびゲート電極の形成方法を説明するための工程図である。 上記実施形態の変形例としてのはんだを用いたエミッタ電極およびゲート電極の形成方法を説明するための工程図である。 従来の粘着シートを用いた金属電極のパターニング方法を説明するための概略断面図である。
符号の説明
1…半導体基板、1a…半導体基板の一面としての表面、
1b…半導体基板の他面としての裏面、
11…下地電極としてのアルミニウム電極、11a…アルミニウム電極の表面、
12…保護膜、12a…保護膜の開口部、12b…保護膜の側面、
13…金属電極、60…はんだ。

Claims (7)

  1. 半導体基板(1)の一面(1a)上に下地電極(11)を形成し、前記下地電極(11)の上に保護膜(12)を形成し、前記保護膜(12)に開口部(12a)を形成するとともに、前記開口部(12a)から臨む前記下地電極(11)の表面(11a)上に、接続用の金属電極(13)を形成してなる半導体装置において、
    前記保護膜(12)の上面に対して前記開口部(12a)から臨む前記下地電極(11)の表面(11a)が引っ込むように段差が形成されており、
    前記金属電極(13)は、前記下地電極(11)および前記保護膜(12)の上に形成された膜を機械的に削る機械的除去加工によりパターニングすることによって、前記開口部(12a)から臨む前記下地電極(11)の表面(11a)および前記段差を形成する前記保護膜(12)の側面(12b)のみに形成されたものとなっていることを特徴とする半導体装置。
  2. 前記保護膜(12)の上面に対して、前記金属電極(13)のうち前記下地電極(11)の中央部上に位置する部位の上面は、段差をもって引っ込んでいることを特徴とする請求項1に記載の半導体装置。
  3. 前記保護膜(12)は樹脂よりなることを特徴とする請求項1または2に記載の半導体装置。
  4. 前記金属電極(13)のうち前記段差を形成する前記保護膜(12)の側面(12b)に形成された部位は、前記金属電極(13)を介し、はんだ(60)が接していることを特徴とする請求項1ないし3のいずれか1つに記載の半導体装置。
  5. 前記金属電極(13)は、バイトもしくは多刃工具を用いた切削法によりパタ−ニングされたものであることを特徴とする請求項1ないし4のいずれか1つに記載の半導体装置。
  6. 前記金属電極(13)は、ダイヤモンドホイ−ルもしくはGC砥石もしくは電着砥石を用いた研削法によりパターニングされたものであることを特徴とする請求項1ないし4のいずれか1つに記載の半導体装置。
  7. 前記金属電極(13)は、砥粒を用いた研磨法によりパターニングされたものであることを特徴とする請求項1ないし4のいずれか1つに記載の半導体装置。
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Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102008012678A1 (de) 2007-03-06 2008-10-09 Denso Corp., Kariya-shi Verfahren zum Bilden einer metallischen Elektrode und die metallische Elektrode aufweisende Halbleitervorrichtung
JP2009049356A (ja) * 2007-07-26 2009-03-05 Denso Corp 半導体装置の金属電極形成方法及び半導体装置
DE102010041541A1 (de) 2009-09-29 2011-04-14 Denso Corporation, Kariya-City Verfahren zum Ausbilden einer Metallelektrode einer Halbleitereinrichtung und Vorrichtung zum Ausbilden einer Metallelektrode
JP2011077187A (ja) * 2009-09-29 2011-04-14 Denso Corp 半導体装置
DE102010042606A1 (de) 2009-10-19 2011-05-26 Denso Corporation, Kariya-City Manufacturing method of semiconductor device
JP2012138584A (ja) * 2009-08-18 2012-07-19 Denso Corp 半導体装置の製造方法
US8405218B2 (en) 2009-03-23 2013-03-26 Denso Corporation Semiconductor device and method of patterning resin insulation layer on substrate of the same
JP2013065737A (ja) * 2011-09-19 2013-04-11 Denso Corp 半導体装置の製造方法
US11495509B2 (en) 2020-05-15 2022-11-08 Denso Corporation Semiconductor device and method for manufacturing semiconductor device

Cited By (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7800232B2 (en) 2007-03-06 2010-09-21 Denso Corporation Metallic electrode forming method and semiconductor device having metallic electrode
DE102008012678B4 (de) * 2007-03-06 2010-10-14 DENSO CORPORATION, Kariya-shi Verfahren zum Bilden einer metallischen Elektrode und die metallische Elektrode aufweisende Halbleitervorrichtung
US7910460B2 (en) 2007-03-06 2011-03-22 Denso Corporation Metallic electrode forming method and semiconductor device having metallic electrode
DE102008012678A1 (de) 2007-03-06 2008-10-09 Denso Corp., Kariya-shi Verfahren zum Bilden einer metallischen Elektrode und die metallische Elektrode aufweisende Halbleitervorrichtung
JP2009049356A (ja) * 2007-07-26 2009-03-05 Denso Corp 半導体装置の金属電極形成方法及び半導体装置
JP4618295B2 (ja) * 2007-07-26 2011-01-26 株式会社デンソー 半導体装置の金属電極形成方法
US8405218B2 (en) 2009-03-23 2013-03-26 Denso Corporation Semiconductor device and method of patterning resin insulation layer on substrate of the same
JP2012138584A (ja) * 2009-08-18 2012-07-19 Denso Corp 半導体装置の製造方法
DE102010041541A1 (de) 2009-09-29 2011-04-14 Denso Corporation, Kariya-City Verfahren zum Ausbilden einer Metallelektrode einer Halbleitereinrichtung und Vorrichtung zum Ausbilden einer Metallelektrode
CN102034743A (zh) * 2009-09-29 2011-04-27 株式会社电装 半导体装置的金属电极的形成方法以及金属电极形成设备
US8263490B2 (en) 2009-09-29 2012-09-11 Denso Corporation Formation method of metallic electrode of semiconductor device and metallic electrode formation apparatus
JP2011077187A (ja) * 2009-09-29 2011-04-14 Denso Corp 半導体装置
DE102010042606A1 (de) 2009-10-19 2011-05-26 Denso Corporation, Kariya-City Manufacturing method of semiconductor device
JP2013065737A (ja) * 2011-09-19 2013-04-11 Denso Corp 半導体装置の製造方法
US11495509B2 (en) 2020-05-15 2022-11-08 Denso Corporation Semiconductor device and method for manufacturing semiconductor device

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