JP2006179792A - 化合物半導体装置の製造方法 - Google Patents

Abstract

【課題】 スイッチＭＭＩＣに採用するＨＥＭＴは、ゲート電極となるＰｔの蒸着膜厚を４０Å〜６０Åにするとよい。しかし、膜厚数十Åの蒸着金属の測定については、通常の触針式の段差計では測定不可能である。膜厚を正確に測定するにはＴＥＭ観察しか方法がないが、その準備として試料作成に非常に時間を要する。また１回の測定で数十万円の費用が発生する。
【解決手段】 シート抵抗値と実蒸着膜厚の一義的な相関データを算出しておき、モニターウエハのシート抵抗値からモニターウエハの実蒸着膜厚を換算し、蒸着機を管理する。管理された蒸着機によってＨＥＭＴを形成することにより、ＴＥＭ観察を行うことなく、日常管理において頻繁にかつ迅速に蒸着金属の膜厚を管理できる。
【選択図】 図３

Description

本発明は、化合物半導体装置の製造方法に関わり、特に薄いゲート金属層の膜厚を精度良く測定する化合物半導体装置の製造方法に関する。

ＨＥＭＴ（Ｈｉｇｈ Ｅｌｅｃｔｒｏｎ Ｍｏｂｉｌｉｔｙ Ｔｒａｎｓｉｓｔｏｒ：高電子移動度トランジスタ）に代表されるヘテロ接合を有するデバイスは、ＧａＡｓ ＭＥＳＦＥＴ（Ｍｅｔａｌ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ ＦＥＴ）、ＧａＡｓ ＪＦＥＴ（Ｊｕｎｃｔｉｏｎ ＦＥＴ）と比較して効率性、利得性、歪特性が優れているため、ＭＭＩＣの主流デバイスに成りつつある。

ＨＥＭＴはＭＥＳＦＥＴと同様に、ゲート電圧が０Ｖの場合にチャネルが形成されるか否かによりディプレッション型（以下本明細書ではＤ型と称する）と、エンハンスメント型（以下本明細書ではＥ型と称する）があり、これらを１チップに集積化したものも知られている。

図１６および図１７の断面図を参照し、Ｅ型ＨＥＭＴとＤ型ＨＥＭＴを同一基板に集積化した従来の化合物半導体装置の製造方法について説明する。

半絶縁性ＧａＡｓ基板２３１上にノンドープのバッファ層２３２、電子供給層のｎ＋ＡｌＧａＡｓ層２３３、スペーサ層２３４、チャネル層のノンドープＩｎＧａＡｓ層２３５、スペーサ層２３４、電子供給層のｎ＋ＡｌＧａＡｓ層２３３、障壁層となるノンドープのＡｌＧａＡｓ層２３６、キャップ層となるｎ＋ＧａＡｓ層２３７の複数の半導体層を積層する。

全面にスルーイオン注入用の第１窒化膜２５１１を形成し、ボロン（Ｂ＋）をイオン注入してバッファ層２３２に達する絶縁化層２６０を設けることにより、ＨＥＭＴを構成する動作領域３００としての不純物領域が分離される（図１６（Ａ））。

次に、オーミック金属層（ＡｕＧｅ／Ｎｉ／Ａｕ）３１０を所定のパターンに蒸着し、第１ソース電極３１５および第１ドレイン電極３１６を形成する。（図１６（Ｂ））。

次にキャップ層２３７の一部をエッチングし、ゲート電極の形成領域に障壁層２３６を露出させる。全面にゲート金属層３２０を蒸着した後、リフトオフし、障壁層２３６とショットキー接合を形成する第１ゲート電極３２７（Ｄ型ＨＥＭＴ）を形成する（図１７（Ａ））。同様にＥ型ＨＥＭＴの第２ゲート電極の形成領域には障壁層２３６を露出させ、所定の深さまでエッチング後、ゲート金属層３２０を蒸着、リフトオフし、第２ゲート電極３２８を形成する（図１７（Ｂ））。

所望の形状にパッド金属層（Ｔｉ／Ｐｔ／Ａｕ）３３０を蒸着、リフトオフし、第２ソース電極３３５、第２ドレイン電極３３６を形成する（図１７（Ｃ））（例えば特許文献１参照。）。

また、図１８の如く、ゲート電極ＧａｔｅがコンタクトするノンドープのＡｌＧａＡｓ層(障壁層)およびノンドープのＧａＡｓ層（安定層）を複数積層し、それらを選択的にエッチングすることにより、ピンチオフ電圧の異なるＥ型ＨＥＭＴとＤ型ＨＥＭＴを形成する構造も知られている（例えば非特許文献１参照。）。

更に、図１９に示す構造のシングルへテロ接合ＨＥＭＴも知られている。これは半導体基板１にバッファ層２、チャネル層３、スペーサ層４、キャリア供給層５、ショットキ層６、被覆層７、オーミックコンタクト層８を積層してドレイン電極９、ゲート電極１０、ソース電極１１を設けたものである。位相ノイズが低いゲート電極構造として、ゲート電極１０の最下層金属の一部を動作領域表面に埋め込んで合金層１０ａを形成した、Ｐｔ埋め込みゲート構造を有している（例えば特許文献２参照。）。

上記のオーミック金属層３１０、ゲート金属層３２０、パッド金属層３３０等のような蒸着金属の実際の蒸着膜厚は、一般的には触針式の段差計によって測定している（例えば特許文献３参照）。
特公平１−２３９５５号公報 特開２００３−７７２６号公報 特開平９−２２７８２号公報 田原和弘、他３名、「シングルコントロールＳＰＤＴスイッチＩＣの開発」、ＮＥＣ技報 Ｖｏｌ．５５ Ｎｏ．４／２００２

ＨＥＭＴにおいては、ゲート電極底部の高さのばらつきがピンチオフ電圧（以下Ｖｐと称する）のばらつきに影響する。具体的にはゲート電極底部の高さが約１０〜１５Åばらつくと、ＨＥＭＴのＶｐが０．１Ｖばらつくことになる。一般にＨＥＭＴのＶｐばらつきの許容範囲はＤ型ＨＥＭＴもＥ型ＨＥＭＴも最大で±０．２Ｖ程度である。従ってＶｐばらつきを最大で±０．２Ｖの範囲内に収めるためには、ゲート電極底部の高さのばらつきを最大で±２０〜３０Å程度に抑える必要がある。

ゲート電極底部とは、ゲート電極を構成するゲート金属層の最下部を指す。図１７（Ｂ）の如くＥ型ＨＥＭＴにおいてノンドープＡｌＧａＡｓ層を所定の深さまでエッチングしてゲート電極を蒸着させる場合には、エッチングのばらつきがゲート電極底部のばらつきとなる。一般にエッチングのばらつきを最大で±２０〜３０Å程度に抑えるのは大変困難である。

また、図１８では、要求されるピンチオフ電圧に応じて所定の半導体層を露出するようにエッチングしている。しかし、エンハンスメントとディプレッションのわずか２種類のピンチオフ電圧に対応するため、半導体層（エピタキシャル層）を数層にも渡って複数積層しなければならず、工数が多くなるためウエハのコストが高くなる問題がある。

一方、図１９のごとくゲート金属層の最下層（Ｐｔ）を埋め込んだ埋め込みゲート構造の場合には、埋め込まれたゲート金属層の一部がゲート電極として機能する。つまり埋め込まれたゲート金属層の底部の高さが、ゲート電極底部と同等となる。

従って、埋め込みゲート構造の場合には埋め込まれたゲート金属層（ゲート電極）の底部の高さのばらつきが、Ｖｐのばらつきに影響する。

詳細は後述するが、埋め込みゲート構造の場合には、Ｐｔ蒸着膜厚によってゲート電極の埋め込み深さが決定する。つまり、唯一Ｐｔ蒸着膜厚のばらつきによってのみ、ＨＥＭＴのＶｐばらつきが発生する。そしてＰｔ蒸着膜厚が薄い方が、Ｖｐばらつきを小さくすることができる。

従って、Ｐｔ蒸着膜厚のばらつきを所定の範囲内に常に保持しておく必要がある。このため蒸着プロセスの日常管理が非常に重要である。しかし、ＨＥＭＴスイッチＭＭＩＣウエハに限らず、商品となるすべての半導体ウエハそのものについては、ウエハ上に蒸着された金属の膜厚を測定することは不可能である。

なぜなら、通常商品となる半導体ウエハの金属パターンは微細なパターンとなっており金属膜厚の測定が容易ではないためである。また、金属膜厚測定時に商品となるウエハにいかなる機械的な損傷も与えることができないためである。従って蒸着機によって蒸着された金属の膜厚が何Åあるか把握するには、商品となるウエハ以外の、蒸着金属膜厚測定専用のモニターウエハに蒸着し、その膜厚を測定するのが一般的である。

蒸着金属の膜厚は、一般的には上記の特許文献３の如く触針式の段差計で測定される。蒸着金属は通常千Å以上であるため、モニター用の蒸着金属を測定可能な程度の大きさにパターンニングしておくことで、段差計によって十分膜厚の測定が可能である。

前述の如くＨＥＭＴスイッチＭＭＩＣのゲート電極については、Ｖｐばらつきを小さくする必要から、Ｐｔ蒸着膜厚を数十Å以下にすることが望ましい。しかし膜厚数十Åの蒸着金属の膜厚測定については、通常の段差計では測定不可能である。膜厚を直接正確に測定するにはＴＥＭ（Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｙ）観察しか方法がないが、その準備として試料作成に非常に時間を要する。またＴＥＭ装置は高価で、取り扱いに高度な専門的知識と技能が要求されるため、保有、維持管理などができず、ＴＥＭ観察を外部委託するケースが多い。その場合１回の測定で数十万円の費用が発生する。

蒸着プロセスの日常管理においては、頻繁にかつ迅速に蒸着金属の膜厚測定をする必要があるため、ＴＥＭ観察を採用することはできない。

本発明は上述した諸々の事情に鑑み成されたもので、第１に、第１基板に少なくとも１つの金属による第１金属層を蒸着し、トランジスタを形成する化合物半導体装置の製造方法において、前記１つの金属による第２金属層を第２基板に蒸着する工程と、前記第２基板のシート抵抗値を測定し、該シート抵抗値に基づいて該第２金属層の実蒸着膜厚を測定し前記１つの金属の蒸着を行う蒸着機の状態を管理する工程と、前記蒸着機で前記第１基板に前記第１金属層を蒸着しトランジスタを形成する工程と、を具備することにより解決するものである。

第２に、半導体基板上に複数の半導体層を積層した第１基板に、少なくとも１つの金属による第１金属層を含むゲート金属層を蒸着し、ＨＥＭＴを形成する化合物半導体装置の製造方法において、前記１つの金属による第２金属層を第２基板に蒸着する工程と、前記第２基板のシート抵抗値を測定し、該シート抵抗値に基づいて該第２金属層の実蒸着膜厚を測定し前記１つの金属の蒸着を行う蒸着機の状態を管理する工程と、前記第１基板にオーミック金属層を蒸着し、所定のパターンの第１ソース電極および第１ドレイン電極を形成する工程と、前記蒸着機で前記第１基板に前記ゲート金属層を蒸着しゲート電極を形成する工程と、前記第１基板の前記第１ソース電極および第１ドレイン電極上にパッド金属層を蒸着し、第２ソース電極および第２ドレイン電極を形成する工程と、を具備することにより解決するものである。

本実施形態によれば、第１に、膜厚数十ÅのＰｔの蒸着膜厚を高精度に管理することができる。すなわち製品となるウエハのゲート金属層を構成するＰｔと同程度の膜厚設定によりＰｔをモニターウエハ全面に蒸着する。そして渦電流を利用したシート抵抗測定器を用いることによりモニターウエハの蒸着金属のシート抵抗値を測定する。これにより、非接触で、且つ数十秒という短時間で蒸着金属のシート抵抗値が測定できる。シート抵抗値と実蒸着膜厚には一義的な相関関係がある。つまり予めその相関データを算出しておくことにより、毎回ＴＥＭ観察を行うことなく、モニターウエハのシート抵抗値からモニターウエハの実蒸着膜厚を換算できる。

モニターウエハの実蒸着膜厚と膜厚設定値との差が規格内である場合、蒸着機の状態は問題ないと判断できる。従って、その状態の蒸着機でゲート金属層が蒸着されたＨＥＭＴの蒸着膜厚は規格内に収まると判断できる。

更に、数十Åの膜厚のＰｔのシート抵抗値は数十Ω／□から２００Ω／□の間の値を示す。そしてシート抵抗値が数十Ω／□〜２００Ω／□の場合、通常化合物半導体製造工場でイオン注入層の活性化率を測定するのに使用しているシート抵抗測定器の測定精度は±１〜２％である。つまり本実施形態ではモニターウエハのシート抵抗値を実蒸着膜厚に換算することにより、製品となるＨＥＭＴの数十Åのゲート金属蒸着膜厚を非常に高い精度で測定することができる。

第２に、シート抵抗測定器は、イオン注入型ＦＥＴのプロセスにおいてイオン注入領域の活性化率をモニタするためにＧａＡｓウエハ生産ラインに通常備えつけてあるシート抵抗測定器である。従ってＰｔの蒸着膜厚を管理するための新たな投資は必要ない。また、シート抵抗値とＰｔの蒸着膜厚との関係は一義的に決まっているので、一度相関関係のデータを取得しておけば、その相関式または相関グラフを使って測定したシート抵抗値から簡単にＰｔ蒸着膜厚を計算することができる。

すなわち、蒸着プロセスの日常管理において、頻繁にかつ迅速に蒸着金属の膜厚の管理を行った、化合物半導体装置の製造方法を提供できる。

以下に図１から図１５を用いて、本発明の実施の形態を詳細に説明する。本実施形態は、化合物半導体基板に金属層を蒸着し、トランジスタを形成する化合物半導体装置の製造方法に適用できる。以下、好適な実施形態としてＥ型ＨＥＭＴとＤ型ＨＥＭＴを同一基板に集積化した化合物半導体装置の製造方法を例に説明する。

本実施形態のＨＥＭＴは、ゲート電極を構成するＰｔの蒸着膜厚が数十Åと薄い膜厚を有している。そこでまずその理由について説明する。

図１を参照し、本実施形態の構造について説明する。図１は、本実施形態のＨＥＭＴの構造を示す図であり、半導体基板に複数の半導体層を積層し、ディプレッション型（以下
Ｄ型）ＨＥＭＴとエンハンスメント型（以下Ｅ型）ＨＥＭＴを１チップに集積化したものである。

例えば、Ｄ型ＨＥＭＴ１５０により構成される高周波アナログ信号をスイッチングするスイッチ回路と、ロジック回路を同一基板に集積化する。ロジック回路は、Ｅ型ＨＥＭＴ１６０およびスイッチ回路のＤ型ＨＥＭＴ１５０と同じ構造のＤ型ＨＥＭＴ（またはＥ型ＨＥＭＴ１６０および抵抗）により構成された例えばインバータである。

なお、図１（Ａ）はロジック回路の一例としてＥ／Ｄ型ＤＣＦＬ（Ｄｉｒｅｃｔ Ｃｏｕｐｌｅｄ ＦＥＴ Ｌｏｇｉｃ）と呼ばれるインバータの平面パターン図であり、図１（Ｂ）は図１（Ａ）のａ−ａ線断面図である。尚、スイッチ回路は図１のＤ型ＨＥＭＴ１５０を複数組配置したＦＥＴにより構成され、断面構造はＤ型ＨＥＭＴ１５０部分と同様であるので図示は省略する。

Ｄ型ＨＥＭＴ１５０はパッド金属層よりなる第２ソース電極１３５と第２ドレイン電極１３６間に第１ゲート電極１２７が配置される。第２ソース電極１３５および第２ドレイン電極１３６の下方にはオーミック金属層よりなる第１ソース電極１１５及び第１ドレイン電極１１６が配置され、破線で示す動作領域１００内のソース領域３７ｓおよびドレイン領域３７ｄとコンタクトする。第１ゲート電極１２７は第２ソース電極１３５および第２ドレイン電極１３６間に配置され、動作領域１００外で第２ドレイン電極１３６に接続する。

Ｅ型ＨＥＭＴ１６０はパッド金属層よりなる第２ソース電極１３５と第２ドレイン電極１３６が交互に配置され、その間に第２ゲート電極１２８が配置される。Ｅ型ＨＥＭＴ１６０の端部の第２ドレイン電極１３６（第１ドレイン電極１１６も同様）はＤ型ＨＥＭＴ１５０と共用している。

図１（Ｂ）のごとく、ＨＥＭＴの基板は、半絶縁性ＧａＡｓ基板３１上に複数の半導体層を積層してなる。複数の半導体層は、ノンドープのバッファ層３２、電子供給層３３、チャネル（電子走行）層３５、第１ノンドープ層３６、第２ノンドープ層３８、キャップ層３７である。チャネル層３５の上下には電子供給層３３が配置され、さらにチャネル層３５と電子供給層３３間にはスペーサ層３４が配置される。

このようにチャネル層３５の上下の層に電子供給層３３を配置するダブルへテロ接合構造とすることにより、キャリア密度が増えオン抵抗Ｒｏｎを非常に小さくできる。

バッファ層３２は、不純物が添加されていない高抵抗層であり、その膜厚は、数千Å程度である。障壁層となる第１ノンドープ層３６は、電子供給層３３と当接してその上に設けられる。すなわち安定層３８と電子供給層３３間に配置され、所定の耐圧とピンチオフ電圧を確保している。障壁層３６はノンドープのＡｌＧａＡｓ層であり膜厚は１５０Åである。安定層である第２ノンドープ層３８は、第１ノンドープ層３６と当接してその上に設けられ、酸化しにくいため外部からの化学的ストレスに強く信頼性上安定なノンドープＩｎＧａＰ層であり、膜厚は１００Å程度である。又、安定層３８はエッチストップ層としても機能する。更にキャップ層となるｎ＋ＧａＡｓ層３７を最上層に積層する。キャップ層３７の厚みは６００Å以上、不純物濃度は、２×１０^１８ｃｍ^−３以上であり、好適には膜厚が１０００Å程度、不純物濃度が３×１０^１８ｃｍ^−３以上である。電子供給層３３は、チャネル層３５よりバンドギャップが大きい材料が用いられる。また、電子供給層３３のｎ＋ＡｌＧａＡｓ層のｎ型不純物（例えばＳｉ）の不純物濃度は、Ｖｐ、オン抵抗Ｒｏｎ、耐圧に関係するが本実施形態では２．６×１０^１８ｃｍ^−３とする。

そして、このような構造により、電子供給層３３であるｎ＋ＡｌＧａＡｓ層のドナー不純物から発生した電子が、チャネル層３５側へ移動し、電流パスとなるチャネルが形成される。この結果、電子とドナー・イオンは、ヘテロ接合界面を境として空間的に分離されることになる。電子はチャネル層３５を走行するが、チャネル層３５にはドナー・イオンが存在しないためクーロン散乱の影響が非常に少なく、高電子移動度を持つことができる。

キャップ層３７は、所望の形状にパターンニングされ、第１ソース電極１１５および第１ドレイン電極１１６がそれぞれコンタクトするソース領域３７ｓ、ドレイン領域３７ｄとなる。第１ソース電極１１５および第１ドレイン電極１１６上には、パッド金属層１３０で形成される第２ソース電極１３５、第２ドレイン電極１３６がそれぞれコンタクトする。第１ゲート電極１２７および第２ゲート電極１２８は、ソース領域３７ｓ、ドレイン領域３７ｄ間に配置される。

また、本実施形態の安定層３８は、Ｅ型ＨＥＭＴではその上層のキャップ層３７と同じパターンでエッチングされているがＤ型ＨＥＭＴではエッチングされていない。

図１（Ａ）のごとくＨＥＭＴの動作領域１００は、バッファ層３２に達する絶縁化層（ここでは不図示）を設けて分離することにより設けられる。以下、動作領域１００とは、絶縁化層で分離され、ＨＥＭＴのソース電極１１５、１３５、ドレイン電極１１６、１３６およびゲート電極１２７、１２８が配置される領域の半導体層をいう。すなわち電子供給層３３、チャネル（電子走行）層３５、スペーサ層３４、障壁層３６、安定層３８、キャップ層３７などのＨＥＭＴを構成する各半導体層をすべて含んだトータルとしての領域を動作領域１００とする。

第１ゲート電極１２７は、ソース領域３７ｓおよびドレイン領域３７ｄ間の動作領域１００の安定層３８表面に蒸着により形成されるが、蒸着金属の最下層金属（Ｐｔ：白金）の一部は熱処理により動作領域１００表面に埋め込まれる。埋め込まれたＰｔ（以下この領域を埋め込み部１２７ｂと称する）も第１ゲート電極１２７として機能し、その底部は障壁層３６に達している。つまり、第１ゲート電極１２７および埋め込み部１２７ｂは安定層３８および障壁層３６とショットキー接合を形成する。

また、第２ゲート電極１２８は、ソース領域３７ｓおよびドレイン領域３７ｄ間に露出した動作領域１００の障壁層３６表面に蒸着により形成されるが、蒸着金属の最下層金属（Ｐｔ）の一部は熱処理により動作領域１００表面に埋め込まれる。埋め込まれたＰｔ（以下この領域を埋め込み部１２８ｂと称する）も第２ゲート電極１２８として機能し、その底部は障壁層３６中にある。つまり、第２ゲート電極１２８および埋め込み部１２８ｂは障壁層３６のみとショットキー接合を形成する。

そして、第１ゲート電極１２７と、その両側のソース領域３７ｓ、第１ソース電極１１５、第２ソース電極１３５およびドレイン領域３７ｄ、第１ドレイン電極１１６、第２ドレイン領域１３６によりＤ型ＨＥＭＴ１５０が構成される。同様に、第２ゲート電極１２８と、その両側のソース領域３７ｓ、第１ソース電極１１５、第２ソース電極１３５およびドレイン領域３７ｄ、第１ドレイン電極１１６、第２ドレイン領域１３６によりＥ型ＨＥＭＴ１６０が構成される。

Ｄ型ＨＥＭＴ１５０の第１ゲート電極１２７は例えばＰｔ／Ｍｏ(モリブデン)のゲート金属層１２０ａを蒸着してなり、これらの蒸着膜厚はＰｔが４５Å、Ｍｏが５０Åである。そして、埋め込み部１２７ｂの深さは１０８Åであり、その底部は安定層３８を貫通し、障壁層３６内に位置する。これにより、ピンチオフ電圧Ｖｐ＝−０．８Ｖを実現している。

Ｅ型ＨＥＭＴ１６０の第２ゲート電極１２８は例えばＰｔ／Ｍｏのゲート金属層１２０ｂを蒸着してなり、これらの蒸着膜厚はＰｔが５５Å、Ｍｏが５０Åである。そして、埋め込埋め込み部１２８ｂの深さは１３２Åであり、その底部は障壁層３６内に位置する。これにより、ピンチオフ電圧Ｖｐ＝＋０．２Ｖを実現している。

尚、安定層３８の厚みや埋め込み部１２７ｂの底部の位置はＶｐの値に応じて適宜選択する。例えば安定層３８を厚くし、埋め込み部１２７ｂの底部を安定層３８内に位置させることにより、Ｖｐを大きくすることができる。

このように、図１（Ｂ）の構造では、Ｐｔを含む多層金属（例えばＰｔ／Ｍｏ）よりなるゲート金属層１２０を蒸着し、第２ノンドープ層である安定層３８表面に第１ゲート電極１２７を蒸着することによりＤ型ＨＥＭＴ１５０を形成する。また、安定層３８をエッチングして第１ノンドープ層である障壁層３６表面に第２ゲート電極１２８を蒸着することにより、Ｅ型ＨＥＭＴ１６０を形成する。

そして、Ｖｐに応じて、第１埋め込み部１２７ｂ、第２埋め込み部１２８ｂの底部を障壁層３６内の所定の深さに位置させる。埋め込み部はゲート電極として作用するため、実質的に蒸着金属よりなる第１ゲート電極１２７および第２ゲート電極１２８の底部をそれぞれの埋め込み部１２７ｂ、１２８ｂの厚み分だけ深い位置に設けたことと同等となる。

電子供給層３３の設計はスイッチ回路を構成するＤ型ＨＥＭＴ１５０が最大限の特性が得られるよう設計されている。そこで同一基板に集積化されるＥ型ＨＥＭＴ１６０が所定のＶｐの値を得るには、Ｅ型ＨＥＭＴ１６０の第２ゲート電極１２８を形成する電子供給層３３の上のノンドープのＡｌＧａＡｓ層（障壁層）３６の膜厚と、ゲートのＰｔ蒸着厚みをコントロールする必要がある。

ところで、Ｖｐを決定する埋め込み部の底部の位置とＰｔの蒸着膜厚には、以下の関係がある。

すなわち、Ｐｔ蒸着膜厚がある一定の膜厚以下であれば埋め込み部の深さは常に蒸着膜厚の２．４倍となり、リニアな特性を示す。一方、一定の蒸着膜厚以上になると埋め込み部の深さが飽和傾向を示す。この一定の蒸着膜厚とは、約１１０Åである。したがって、蒸着膜厚が約１１０Å以下であれば、Ｐｔの蒸着膜厚のみでリニアに埋め込み部の深さを制御することができ、すなわちＶｐの制御が可能となる。

このようなことから、ゲート電極にＰｔ埋め込み構造を採用したＨＥＭＴを設計する際は、生産ばらつきも考慮してＰｔ蒸着膜厚設定を１００Å以下とするとよい。一方で、ＥＢ蒸着機での蒸着においてＰｔ蒸着はかなり大きなパワーを必要とする。これは、Ｐｔの薄過ぎる膜厚の蒸着は膜厚の制御性が悪いことを意味する。つまりＰｔ蒸着膜厚を４０Åより薄くすると、蒸着そのものが数秒で終わってしまう。蒸着開始直後は蒸着膜厚のレート（１秒間に蒸着される膜厚）が不安定なため、逆に蒸着膜厚のばらつきが大きくなってしまう。

すなわち、Ｐｔ蒸着膜厚が４０Å以上１００Å以下であれば、Ｐｔ蒸着膜厚で埋め込み部の底部の位置を制御することができ、Ｖｐを容易にかつ再現性良く制御することが可能となる。

ここで、スイッチＭＭＩＣにおいてスイッチ回路のリニアリティ特性を向上させるには、スイッチ回路を構成するＤ型ＨＥＭＴのＶｐばらつきを小さくすることが望ましい。またロジック回路を構成するＥ型ＨＥＭＴのＶｐばらつきを小さくすることによってもスイッチＭＭＩＣのリニアリティ特性を向上させることができる。一般的にＶｐばらつきの許容範囲は、Ｄ型ＨＥＭＴおよびＥ型ＨＥＭＴ共に±０．２Ｖ程度である。

Ｖｐのばらつきを低減するには、埋め込み部の底部の位置のばらつきを低減すればよい。ところで蒸着膜厚の生産ばらつきは常に最大で±１０％である。そして蒸着膜厚が厚くなるとそのばらつきも大きくなる。

すなわちＰｔの蒸着膜厚が厚い程、膜厚のばらつきはその１０％であるため大きくなる。さらに埋め込み部は蒸着膜厚の２．４倍となるため、蒸着膜厚が厚いほど埋め込み部の底部の位置のばらつきが大きくなる。すなわちＶｐのばらつきを低減するには、Ｐｔ蒸着膜厚を低減すればよい。

前述の如くスイッチＭＭＩＣを構成するＥ型ＨＥＭＴ１６０およびＤ型ＨＥＭＴ１５０は、共にＶｐばらつきが小さい方が望ましい。従って第１ゲート電極１２７、第２ゲート電極１２８の蒸着膜厚はともに薄くする方がよい。

そこで、Ｐｔ蒸着膜厚は、４０Å〜１００Åの範囲内でなるべく上限の蒸着膜厚を薄くし、例えば蒸着膜厚を４０Å〜６０Åとする。

上限を６０Åとした理由は以下の通りである。ＨＥＭＴにおいて、埋め込み部の底部のばらつきの約１０〜１５ÅがＨＥＭＴのＶｐばらつき０．１Ｖに相当する。Ｐｔ蒸着膜厚がもっとも厚い６０Åの場合に、Ｖｐばらつきを計算すると、±０．０９６［Ｖ］（６０Å×０．１×２．４×（０．１Ｖ／１５Å））〜±０．１４４Ｖ（６０Å×０．１×２．４×（０．１Ｖ／１０Å））となる。つまり、６０Å以下であればＰｔ蒸着の生産ばらつき±１０％を考慮してもＶｐばらつきをＤ型ＨＥＭＴ、Ｅ型ＨＥＭＴ共に要求される±０．２Ｖ以内に収めることができる。

また、蒸着膜厚を４０Å〜６０Åの範囲に設定すると言うことは、Ｐｔ蒸着厚みを４０Å〜６０Åの幅で微調整できることを意味する。つまり、２０Å程度の自由度があるため、Ｄ型ＨＥＭＴの第１埋め込み部１２７ｂの底部を、安定層３８中に位置させるか、障壁層３６中に位置させるか、またはそれぞれの層の中のどの位置に持っていくかまでをある程度自由に選択することができる。

つまり、ノンドープＩｎＧａＰ層３８の膜厚を最適化することにより、Ｖｐの基本設計はエピタキシャル層の膜厚設定で行い、Ｐｔ蒸着厚み設定によってＶｐの微調整が可能となる。このとき蒸着膜厚が４０Å〜６０Åであれば、微調整を行ってもＶｐばらつきの要求規格に収めることができる。

つまり、図１（Ｂ）に示すＨＥＭＴにおいては、ゲート金属層１２０のＰｔの蒸着膜厚が４０Å〜６０Åとなるように、正確な膜厚で蒸着することが重要である。しかし、膜厚数十Åの蒸着金属の膜厚測定については、通常の段差計では測定不可能である。そこで、本実施形態では、化合物半導体装置の製造方法において、ゲート金属層１２０の蒸着プロセスの日常管理を工夫した。これにより、頻繁にかつ迅速に薄い蒸着膜厚のゲート金属層のＰｔ膜厚を管理したＨＥＭＴの製造方法を提供することができる。

以下、本実施形態の化合物半導体装置の製造方法について、図２〜図１５を参照して説明する。

化合物半導体装置の製造方法は、
半導体基板上に複数の半導体層を積層した第１基板に、少なくとも１つの金属による第１金属層を含むゲート金属層を蒸着し、ＨＥＭＴを形成する化合物半導体装置の製造方法であって、１つの金属による第２金属層を第２基板に蒸着する工程と、第２基板のシート抵抗値を測定し、シート抵抗値に基づいて第２金属層の実蒸着膜厚を測定し１つの金属の蒸着を行う蒸着機の状態を管理する工程と、第１基板にオーミック金属層を蒸着し、所定のパターンの第１ソース電極および第１ドレイン電極を形成する工程と、蒸着機で第１基板にゲート金属層を蒸着しゲート電極を形成する工程と、第１基板の第１ソース電極および第１ドレイン電極上にパッド金属層を蒸着し、第２ソース電極および第２ドレイン電極を形成する工程と、から構成される。

第１工程（図２）：１つの金属による第２金属層を第２基板に蒸着する工程。

本実施形態では第１基板と第２基板を準備する。第１基板は半導体基板上に複数の半導体層を積層し、少なくともＰｔを含むゲート金属層が蒸着されてＨＥＭＴが形成されるウエハ７０である。

一方、第２基板はモニターウエハ８０である。モニターウエハ８０は、ウエハ７０のゲート金属層を蒸着する蒸着機２１と同じ蒸着機２１内に配置される。そしてその表面にＰｔを蒸着し、モニター用金属層２２０を形成する。なお、モニターウエハ８０は、モニター用金属層２２０のシート抵抗値を測定するため、ウエハ内を電流が流れないよう、例えばＧａＡｓ半絶縁性基板などの絶縁基板である必要がある。ゲート金属層のＰｔの蒸着膜厚の設定値は、機種により、またＥ型ＨＥＭＴかＤ型ＨＥＭＴかにより４０〜６０Åの幅で変化させる。一方、モニターウエハ８０に蒸着するモニター用金属層２２０のＰｔの蒸着膜厚は常に例えば５０Åに設定する。モニター用金属層２２０のＰｔの蒸着膜厚を５０Åに固定しておくことにより蒸着機２１の経時変化を容易に把握することができる。

蒸着機２１は、その内部に例えば自転および公転のできるウエハ支持装置２２が配置され、ウエハ支持装置２２にモニターウエハ８０がセットされる。真空ポンプ２４により圧力を下げ、ウエハ支持装置２２を回転させながら蒸発源２３から蒸発するＰｔをモニターウエハ８０表面に蒸着する。

第２工程（図３から図９）：第２基板のシート抵抗値を測定し、シート抵抗値に基づいて第２金属層の実蒸着膜厚を測定し１つの金属の蒸着を行う蒸着機の状態を管理する工程。

図３はシート抵抗測定器を示す概要図である。図３（Ａ）はシート抵抗測定器２５の概要図であり、図３（Ｂ）はウエハの抵抗値を測定している状態のシート抵抗測定器２５を示す。

シート抵抗測定器２５は、イオン注入領域の活性化率をモニターするためにＧａＡｓウエハ生産ラインに通常備えつけてあり、渦電流によってシート抵抗値を測定するものである。

シート抵抗測定器２５は、ＬＣ共振回路の２つの高周波コイル２６間に磁場が発生している。磁場中に金属を蒸着したウエハを配置すると、蒸着金属に渦電流が流れる。そしてウエハを配置する前後において合成インダクタンスが変化するため、その変化に伴う電圧の変化を測定する。

つまり、図３（Ｂ）のごとくモニターウエハ８０をシート抵抗測定器２５にセットし、シート抵抗測定器２５を動作させる。これによりコイルの合成インダクタンスが図３（Ａ）と図３（Ｂ）で変化する。この合成インダクタンスの変化に伴い高周波コイル２６の両端の電圧ＶがＶ’に変化する。このように、非接触で、且つ数十秒という短い時間でモニター用金属層２２０のシート抵抗値を非常に容易に測定することができる。

そして、測定したモニター用金属層２２０のシート抵抗値を、予め算出した相関データに基づいて、モニター用金属層２２０の実際の蒸着膜厚（以下実蒸着膜厚と称する）に換算する。

図４は、Ｐｔの蒸着膜厚とシート抵抗値の相関関係を示す図であり、理科年表に掲載されている０℃のＰｔの抵抗率に基づいて依存性をプロットしたものである。図におけるＰｔは、例えばバルクなどのＰｔ単結晶における抵抗値である。このように、シート抵抗値とＰｔの蒸着膜厚との関係は一義的に決まっている。モニター金属層２２０のように、蒸着されたＰｔは完全な単結晶ではなく、単結晶より結晶がポーラスなため、抵抗値が大きくなる。また蒸着開始時に蒸着された膜質と蒸着開始後しばらく時間が経過してから蒸着された膜質とでは抵抗率が異なる。しかしこの場合でも、シート抵抗値とＰｔの蒸着膜厚には一義的に決まる相関関係がある。

つまり、Ｐｔの実蒸着膜厚とシート抵抗値の相関関係を予め取得しておくことにより、その相関関係のデータ（以下相関データと称する）を使って測定したシート抵抗値を簡単にＰｔ蒸着膜厚に換算することができる。

図５に相関データの取得方法を説明する。

まず、ウエハ７０の蒸着を行う蒸着機２１で、絶縁基板にＰｔを蒸着したサンプルウエハ８１ａ、サンプルウエハ８１ｂを作成する。サンプルウエハ８１ａ、８１ｂ表面には同じ蒸着機２１で、同じ蒸着膜厚設定でＰｔを蒸着し、それぞれサンプル用金属層２３０ａ、２３０ｂが形成される。サンプルウエハ８１ａはシート抵抗値を測定するために使用する。また、サンプルウエハ８１ｂは、透過型電子顕微鏡（Transmission Electron Microscopy：以下ＴＥＭ）によるＰｔの断面観察に用いる（図５（Ａ））。

ここでも、サンプルウエハ８１ａはウエハ内を電流が流れないよう、例えばＧａＡｓ半絶縁性基板などの絶縁基板である必要がある。

そしてＰｔ（サンプル用金属層２３０ａ、２３０ｂ）の蒸着膜厚を例えば３５Å、５０Å、６５Åの３種類に設定して３回の蒸着を行い、サンプルウエハ８１ａおよびサンプルウエハ８１ｂともそれぞれ３種類作成する。このとき蒸着機の蒸着膜厚制御は蒸着機のチャンバー内に通常配置されている水晶振動子を使用した膜厚測定により行う。次にサンプルウエハ８１ｂをカットして断面ＴＥＭ観察を行い、３種類のサンプル用金属層２３０ｂの実蒸着膜厚ｓｄを測定する。ＴＥＭ観察は２００万倍の倍率で観察できるため、高精度にＰｔ（サンプル用金属層２３０ｂ）の実蒸着膜厚ｓｄを測定できる（図５（Ｂ））。

一方サンプルウエハ８１ａは渦電流測定によるシート抵抗測定器２５でサンプル用金属層２３０ａのシート抵抗値をそれぞれ測定する（図５（Ｃ））。

その後サンプルウエハ８１ａおよびサンプルウエハ８１ｂのそれぞれ３種類のデータを使い、サンプルウエハ８１ｂのサンプル用金属層２３０ｂ実蒸着膜厚ｓｄのデータをｘ軸に、サンプルウエハ８１ａのサンプル用金属層２３０ａのシート抵抗値のデータをｙ軸にして相関グラフを作成する。

図６はこのように作成した相関グラフである。測定値は上述の３点で、その３点から相関線を引いた。３５Å、５０Å、６５Åの３種類に設定して３回の蒸着を行ったサンプルウエハ８１ｂの、サンプル用金属層２３０ｂの膜厚をそれぞれＴＥＭで測定したところ、４７Å、６０Å、７３Åであった。これは蒸着膜厚制御に通常の水晶振動子を使用したが、膜厚設定と実蒸着膜厚に１０Å程度のずれが生じたことを示す。また図６の蒸着したＰｔの相関グラフは図４のバルクのＰｔの相関グラフに比べシート抵抗値が大きくなっている。その理由は蒸着されたＰｔは単結晶ではなく、単結晶より結晶がポーラスなためである。また蒸着開始時に蒸着された膜質と蒸着開始後しばらく時間が経過してから蒸着された膜質とでは抵抗率が異なっている。図６の相関グラフにより、あらゆるＰｔのシート抵抗測定値について、そのときのＰｔの実蒸着膜厚ｓｄが何Åであるか、換算することができる。

この相関データは１回作成しておけばよい。ＴＥＭ観察を行うには、試料作成に非常に時間を要し、外部委託すると１回の測定で数十万円の費用が発生する。しかし、図６の相関データを一度取得しておけば、相関データはその後同じ蒸着機２１で蒸着するＰｔ蒸着膜厚の管理に何度でも利用できる。

この相関データに基づいて、図３（Ｂ）で測定したモニター金属層２２０のシート抵抗値を、実蒸着膜厚に換算する。そして、蒸着膜厚の設定値と、モニター金属層２２０の実蒸着膜厚とを比較する。例えば、本実施形態のモニター金属層２２０の蒸着膜厚の設定値は５０Åである。そしてシート抵抗値から換算した実蒸着膜厚が、設定値の例えば±１０％などの規格内であれば、その蒸着機２１は正常な蒸着が行えることになる。従って、その蒸着機２１でウエハ７０に蒸着されたゲート金属層１２０ａは、正常な値で蒸着されたと判断できる。また、モニター金属層２２０の実蒸着膜厚が規格の範囲を逸脱する場合には、蒸着機２１のメンテナンスを行うなどして正常な状態に戻すことにより蒸着機を日常的に管理する。

更に、図７には渦電流測定によるシート抵抗測定器２５の測定精度を示す。このシート抵抗測定器はイオン注入型ＦＥＴプロセスにおいて、イオン注入層の活性化率を測るために、通常ＧａＡｓの生産ラインに備えつけてある測定器である。図７はその測定器の仕様書のデータである。図６のＰｔシート抵抗値のＰｔ蒸着膜厚依存性によれば、数十Åの膜厚のＰｔのシート抵抗値は数十Ω／□から２００Ω／□の間の値を示す。そして、図７によれば、シート抵抗値が数十Ω／□〜２００Ω／□の場合のシート抵抗測定の測定精度は±１〜２％と非常に高い精度である。つまり、シート抵抗測定器２５では、Ｐｔの蒸着膜厚が数十Å程度であれば、±１〜２％と非常に高い精度で測定することができる。

一方ＧａＡｓＭＭＩＣやＳｉＭＭＩＣにおいてはＡｕを電極、配線およびパッドに使用するが、本実施形態におけるスイッチＭＭＩＣのゲート金属層以外のＡｕの蒸着は通常千Å以上の厚みである。

図８はＡｕのシート抵抗値と蒸着膜厚の依存性を示す。これは理科年表に掲載されている０℃のＡｕの抵抗率に基づいて依存性をプロットしたものである。図の如くＡｕの蒸着厚みは１０００Åを超えてしまうとシート抵抗値は０．２Ω／□以下となる。図８におけるＡｕはバルクなどのＡｕ単結晶における抵抗値であるため、蒸着されたＡｕのシート抵抗値は、Ｐｔの図４と図６の違いと同様に、図８の数倍となる。しかし０．２Ω／□の数倍として１Ω／□以下のシート抵抗値は、図７によればシート抵抗測定器２５では測定することはできない。

１Ω以下のシート抵抗値を測定できるシート抵抗測定器も市販されているが、そのシート抵抗測定器はイオン注入層の活性化率を測定するシート抵抗測定器とは仕様が異なる。すなわち１Ω以下のシート抵抗値を測定するには、別仕様のシート抵抗測定器を新たに購入する必要がある。

すなわち、本実施形態の実蒸着膜厚の測定方法は、数十Åの蒸着膜厚のＰｔの測定に好適であり、非常に高い精度で測定できる。更に、シート抵抗測定器はＧａＡｓウエハ生産ラインに通常備えつけてある。従ってＰｔの蒸着膜厚を管理するための新たな投資を必要としない。

尚、スイッチＭＭＩＣのゲート電極には、交流接地となる制御端子の直流電位に対してゲート電極を介して高周波信号が漏出することを防止する目的で１０ＫΩ程度以上のコントロール抵抗が直列に接続されているため、ゲート電極そのものの抵抗値を低くする必要は無い。

従って、スイッチＭＭＩＣに採用されるＨＥＭＴでは、ゲート電極として数百〜千Åの蒸着は必要無く、図１（Ｂ）のごとく数十Å〜百Å程度で十分である。これはＰｔ埋め込みゲート構造のイオン注入型ＦＥＴのよるスイッチＭＭＩＣの場合についても同様である。埋め込みゲート構造の場合、埋め込みに使用するＰｔの上にはＭｏが蒸着されるが、その膜厚は５０Å程度で十分であり、これ以上厚くすると応力が発生する。

モニターウエハ８０のモニター用金属層２２０が、蒸着膜厚の設定値に対して正常な実蒸着膜厚を有している場合には、以下の工程によって同じ蒸着機２１内でウエハ７０にゲート金属層１２０を蒸着するなどし、ＨＥＭＴを形成する。

第３工程（図９）：第１基板にオーミック金属層を蒸着し、所定のパターンの第１ソース電極および第１ドレイン電極を形成する工程。

第１基板は、半絶縁性ＧａＡｓ基板３１上に複数の半導体層が積層され、ＨＥＭＴが形成されるウエハ７０である。

半導体層は、バッファ層３２、電子供給層３３、チャネル（電子走行）層３５、電子供給層３３、障壁層３６、安定層３８、キャップ層３７であり、電子供給層３３とチャネル層３５間には、スペーサ層３４が配置される。

ノンドープのバッファ層３２は、不純物が添加されていない高抵抗層であり、その膜厚は、数千Å程度で、複数の層で形成される場合が多い。

バッファ層３２上に、電子供給層のｎ＋ＡｌＧａＡｓ層３３、スペーサ層３４、チャネル層のノンドープＩｎＧａＡｓ層３５、スペーサ層３４、電子供給層のｎ＋ＡｌＧａＡｓ層３３を順次形成する。電子供給層３３は、チャネル層３５よりバンドギャップが大きい材料が用いられ、ｎ型不純物（例えばＳｉ）が２〜４ラ１０^１８ｃｍ^−３程度（例えば２．６×１０^１８ｃｍ^−３）に添加されている。

障壁層３６は、所定の耐圧とピンチオフ電圧を確保するため、電子供給層３３上に積層され、電子供給層３３と格子整合するノンドープＡｌＧａＡｓ層である。その上層に酸化しにくいため外部からの化学的ストレスに強く信頼性上安定な安定層３８を設ける。安定層３８は、障壁層３６と格子整合するノンドープＩｎＧａＰ層であり、エッチストップ層としても機能する。更にキャップ層となるｎ＋ＧａＡｓ層３７を最上層に積層する。安定層３８はキャップ層３７とも格子整合する。このように格子整合することにより結晶に歪みが発生することによるスリットなどの結晶欠陥を防止できる。

安定層３８は、１００Åの膜厚であり、その下層の障壁層３６は、１５０Åの膜厚である。また、キャップ層３７は、１０００Åであり、不純物濃度は、３×１０^１８ｃｍ^−３以上である。

そして、基板全面に、初期窒化膜５０を堆積する。初期窒化膜５０は、ウエハ投入後の基板表面の保護膜となる。または、後の工程で絶縁化層を形成する際に注入される不純物の活性化アニールの保護膜となる。あるいは、これらの両方に共用される。

レジスト（不図示）を設けてフォトリソグラフィプロセスによりアライメントマークのパターンが開口されたマスクを形成する。このマスクにより初期窒化膜５０およびキャップ層３７の一部をエッチングしてアライメントマーク（不図示）を形成する。

レジスト除去後新たなレジスト（不図示）を設けてフォトリソグラフィプロセスにより絶縁化層を形成するためのマスクを形成する。初期窒化膜５０上からボロン（Ｂ＋）をイオン注入し、レジストを除去した後、５００℃、３０秒程度のアニールを行う。これにより、バッファ層３２に達する絶縁化層６０が形成される。

絶縁化層６０は、電気的に完全な絶縁ではなく、不純物（Ｂ＋）をイオン注入することによりエピタキシャル層にキャリアトラップを設け、絶縁化した領域である。つまり、絶縁化層６０にもエピタキシャル層として不純物は存在しているが、絶縁化のためのＢ＋注入により不活性化されている。

すなわち、所定のパターンに絶縁化層６０を形成することにより、ＨＥＭＴの動作領域や、他の構成要素を分離する。

ここで、動作領域１００とは、絶縁化層６０で分離され、ＨＥＭＴの第１ソース電極１１５、第２ソース電極１３５、第１ドレイン電極１１６、第２ドレイン電極１３６およびゲート電極１２７、１２８が配置される領域の半導体層をいう。第１ソース電極１１５および第１ドレイン電極１１６がコンタクトするキャップ層３７は、後の工程で分離されてソース領域３７ｓ、ドレイン領域３７ｄとなる。
すなわち電子供給層３３、チャネル（電子走行）層３５、スペーサ層３４、障壁層３６、安定層３８、キャップ層３７などのＨＥＭＴを構成する各半導体層をすべて含んだトータルとしての領域を動作領域１００とする。（図９（Ａ））
その後、全面の初期窒化膜５０を除去する。表面には、キャップ層３７が露出する。本工程で、ウエハ投入後表面の保護のために堆積した初期窒化膜５０および／又は絶縁化層６０のイオン注入の活性化アニールの際の保護膜として堆積した初期窒化膜５０が除去される。従来は、この窒化膜をゲート電極形成のマスクとして利用していたが、本実施形態では後の工程で新たにゲートのリセスエッチングのためのマスクとなる窒化膜を堆積する。本工程で初期窒化膜５０を全面除去することにより、後の窒化膜を均一な膜厚に形成することができる（図９（Ｂ））。

新たなレジストＰＲを全面に塗布し、フォトリソグラフィプロセスによりオーミック電極を形成するためのマスクを形成する。そして全面にオーミック金属層１１０（ＡｕＧｅ／Ｎｉ／Ａｕ）を蒸着する。

その後、リフトオフし、アロイする。これにより、ＨＥＭＴの動作領域１００の一部にコンタクトする第１ソース電極１１５および第１ドレイン電極１１６が形成される。

その後、全面に、第１窒化膜５１１を形成する。この第１窒化膜５１１は、ゲートのリセスエッチングのマスクとなる。第１窒化膜５１１は、ほぼ均一な膜厚および膜質で、第１ソース電極１１５および第１ドレイン電極１１６の表面および側面と、これらの付近のキャップ層３７に密着して被覆する。すなわち第１ソース電極１１５（第１ドレイン電極１１６も同様）とキャップ層３７の段差はまんべんなく覆われる。つまり、従来のスルーイオン用窒化膜２５１１（ゲート電極形成のマスクとなる窒化膜）と、第１ソース電極３１５（第１ドレイン電極３１６）間に形成される隙間を防止できる。

従って、以降の製造工程中、またはウエハ完成後において薬液及び水分から、第１ソース電極１１５および第１ドレイン電極１１６電極の付近のキャップ層３７表面を完全に保護することができる。これによりガルバニック効果の発生を防止できる。

また、第１窒化膜５１１は、最終構造（図１（Ｂ））において第１ソース電極１１５および第２ソース電極１３５（ドレイン電極も同様）の周囲を被覆する窒化膜５１を構成する（図９（Ｃ））。

第４工程：（図１０から図１３）：蒸着機で第１基板にゲート金属層を蒸着しゲート電極を形成する工程。

Ｄ型ＨＥＭＴの第１ゲート電極形成のために新たなレジストＰＲを設ける。フォトリソグラフィプロセスにより第１ゲート電極の形成領域がパターンニングされたマスクを形成する。そして、マスクの開口部分に露出した第１窒化膜５１１を除去して開口部ＯＰを形成する。この開口部ＯＰの開口幅がゲート長となる（図１０（Ａ））。

その後、ゲートのリセスエッチングを行う。すなわち第１窒化膜５１１の開口部ＯＰに露出したキャップ層３７を更にウェットエッチングにより除去する。開口部ＯＰには安定層（第２ノンドープ層）であるノンドープＩｎＧａＰ層３８が露出する。

また、キャップ層３７は耐圧を確保するため、開口部ＯＰより大きい所定の寸法にサイドエッチングされる。所定の寸法とは、例えば後に形成されるゲート電極から０．３μｍの距離である。このときキャップ層のＧａＡｓ層とその下の安定層のＩｎＧａＰ層とは選択エッチングされるため、サイドエッチングの際ＩｎＧａＰ層がエッチングされることは無い。キャップ層３７のエッチングにより動作領域１００のキャップ層３７が分離される。また、キャップ層３７のサイドエッチングにより、キャップ層３７の端部から開口部ＯＰ付近の第１窒化膜５１１が張り出したひさし部となる。このひさし部は表面にレジストが密着しているため、裏側からプラズマエッチングにより除去する。このとき、ドライエッチングのプラズマにさらされる動作領域１００表面は安定なＩｎＧａＰ層３８で覆われているため、動作領域１００にダメージを与えずに、エッチングができる。また、ドライエッチングであるので、ひさし部のみ除去することができ、第１窒化膜５１１はオーバエッチングされることはない（図１０（Ｂ））。

そして、図１１のごとくレジストＰＲにより所定のパターンが開口したマスクを設け、モニターウエハ８０の蒸着を行った蒸着機２１によって、ウエハ７０全面にゲート金属層１２０ａを蒸着する。

ゲート金属層１２０ａは、例えばＰｔ／Ｍｏであり、蒸着膜厚の設定値は、Ｐｔが４５Å、Ｍｏが５０Åである（図１１（Ａ））。

蒸着機２１は第２工程において、モニターウエハ８０のモニター用金属層２２０（Ｐｔ）のシート抵抗値の測定により、正常な蒸着が行えるよう管理されている。従って、ウエハ７０のゲート金属層１２０ａも、正常な蒸着が行える。

その後、リフトオフし、動作領域の電子供給層に連続する安定層３８表面にＤ型ＨＥＭＴを構成する第１ゲート電極１２７を蒸着する（図１１（Ｂ））。

ゲート電極を形成するゲート金属層としてＰｔの上にはＭｏなどＰｔ埋め込み熱処理においてＧａＡｓと反応しない金属を、Ｐｔに引き続き連続して蒸着することが望ましい。ゲート電極をＰｔのみで形成すると、Ｐｔ蒸着後、Ｐｔ埋め込み熱処理までの間にＰｔ表面に異物が付着した場合、その異物までＰｔ埋め込み熱処理反応に関与することになり、ＨＥＭＴの特性が劣化する。従って熱によりＧａＡｓと反応しないＭｏでＰｔの上を覆うことによりＭｏ上に同様の異物が付着したとしても、Ｍｏがバリアとなりその異物がＰｔ埋め込み熱処理反応に関与することは無い。

またウエハ完成後においても実装時に半田付けの熱が加わることなどが有る。この場合、ゲート電極をＰｔのみで形成するとＰｔの上に異物が付着している場合、その異物が半田付けの熱などによってＧａＡｓと反応しＨＥＭＴの特性が劣化する場合がある。その際にもＭｏでＰｔの上を覆うことによりＭｏ上に異物があってもＭｏがバリアとなりその異物が半田付けの熱などによってＧａＡｓと反応することは無い。Ｍｏの厚みはあまり厚くするとＰｔとの間でストレスが発生するため、最大でもＰｔの厚みと同程度とすることが望ましい。後に詳述するがＰｔ厚みは４０〜６０Åが好ましいためＭｏも５０Å程度とする。

スイッチＭＭＩＣの場合、ゲート電極から制御端子までの間に１０ＫΩ程度以上の抵抗が挿入されるため、ゲート電極自体の抵抗値は高くても問題なく、Ｐｔ４０〜６０Å／Ｍｏ５０Åというゲート金属構造が最適である。

また熱によりＧａＡｓと反応しない金属としてＭｏの替わりにＷ（タングステン）も考えられるが、Ｗは融点が高いため一般にはスパッタで形成しており蒸着では形成できない。従ってＰｔの蒸着と連続してＷは形成できず、またスパッタの場合高熱が発生するためレジストが耐えらえずリフトオフによる形成も不可能である。

次に、図１２のごとく、Ｅ型ＨＥＭＴ１６０のゲート電極を形成する。すなわち、Ｄ型ＨＥＭＴ１５０と同様にキャップ層を除去し、ひさし部を除去した後第２ノンドープ層を除去する。そして、第２ゲート電極形成領域のノンドープの障壁層（第１ノンドープ層）３６を露出させる。

安定層３８となるＩｎＧａＰ層および障壁層となるＡｌＧａＡｓ層３６の膜厚設定はＤ型ＨＥＭＴ、Ｅ型ＨＥＭＴがそれぞれ目標のＶｐが得られるよう基本設計される。このとき、安定層であるＩｎＧａＰ層３８と、ＡｌＧａＡｓ層（障壁層）３６は、エッチングの選択性がよい。従来ではＥ型ＨＥＭＴの第２ゲート電極を形成するため、ノンドープＡｌＧａＡｓを所定の深さでエッチングしていたが、これは数ｎｍの精度を必要とするため非常に難しく、歩留りが悪かった（図１７（Ｂ）参照）。しかし本実施形態では選択エッチングによりＡｌＧａＡｓ層３６を再現性よく露出させることができる。

また、ひさし部を除去する際ドライエッチングのプラズマにさらされる動作領域１００表面はＩｎＧａＰ層３８で覆われているため、動作領域１００にダメージを与えずに、エッチングができ、またドライエッチングであるため第１窒化膜５１１はオーバエッチングされることはない。

そして、動作領域の第１ノンドープ層の表面にゲート金属層１２０ｂを蒸着する。ゲート金属層１２０ｂは、例えばＰｔ／Ｍｏであり、蒸着膜厚は、Ｐｔが５５Å、Ｍｏが５０Åである（図１２（Ａ））。

ゲート金属層１２０ｂの蒸着を行う蒸着機２１は、前述の如く蒸着膜厚の設定値と実蒸着膜厚の誤差が少なくなるよう管理されている。従って、ゲート金属層１２０ｂも、正常な値で蒸着される。

その後、リフトオフし、電子供給層３３に連続する清浄な障壁層３６表面にＥ型ＨＥＭＴ１６０を構成する第２ゲート電極１２８を蒸着する（図１２（Ｂ））。

その後、第１ゲート電極１２７および第２ゲート電極１２８の最下層金属のＰｔを埋め込む熱処理を施す。これにより、第１ゲート電極１２７のＰｔは安定層３８とショットキー接合を保ったまま一部が動作領域１００に埋め込まれ、第１埋め込み部１２７ｂが形成される。同時に第２ゲート電極１２８のＰｔは障壁層３６とショットキー接合を保ったまま一部が障壁層３６内に埋め込まれ、第２埋め込み部１２８ｂが形成される。

ここで、既述の如くＰｔの蒸着膜厚が約１１０Å以下の場合、埋め込み部の深さは常に蒸着膜厚の２．４倍とリニアな関係を保つ。従って、本工程によって第１ゲート電極１２７の埋め込まれたＰｔ（第１埋め込み部１２７ｂ）深さは１０８Åとなり、底部は障壁層３６に達する。また第２ゲート電極１２８の埋め込まれたＰｔ（第２埋め込み部１２８ｂ）深さは１３２Åとなる。そして埋め込まれたＰｔの底部は障壁層３６内に位置する。

つまり、第１ゲート電極１２７から電子供給層３３に至るまでの間に不純物が添加された層が無く、実質的に電子供給層３３に連続する第１ノンドープ層３６に、第１ゲート電極１２７が設けられたこととなる（図１２（Ｃ））。

このように、安定層３８および障壁層３６の膜厚を所定の厚みとし、埋め込みゲート構造を採用する。そしてゲート電極のＰｔの蒸着膜厚を±１０Åの幅（４０Å〜６０Åの蒸着膜厚）で変動させることにより、Ｄ型ＨＥＭＴ１５０、Ｅ型ＨＥＭＴ１６０ともにＶｐの微調整が可能となる。

蒸着膜厚は最大でも６０Åで、Ｖｐばらつきは±０．０９６〜０．１４４Ｖとなるので、ＨＥＭＴに要求されるＶｐばらつき（最大で±０．２Ｖ）に十分収まる特性が得られる。

さらに、モニターウエハ８０に蒸着したモニター用金属層２２０のシート抵抗値を測定することにより蒸着機２１が管理され、ゲート金属層１２０の実蒸着膜厚が正常に管理されている。従って４０Å〜６０Åの薄いＰｔが精度良く蒸着できる。

ゲート電極の最下層金属の一部を基板表面に埋め込んだ、埋め込みゲート構造ではＤ型ＨＥＭＴ１５０の特性を向上させることができる。これは第１埋め込み部１２７ｂは底部の端が丸いためである（図１（Ｂ）参照）。これにより、底部の端が尖っている埋め込みゲート構造ではないゲート電極（例えばＴｉ／Ｐｔ／Ａｕ）に比べ、ゲート電極に逆バイアスが印加される際、電界強度が分散される。つまり埋め込みゲート構造は、最大電界強度が弱まり耐圧が大幅に上がるためである。

逆に所定の耐圧に設計する場合、埋め込みゲート構造では第１ゲート電極付近の電界強度が弱まる分、電子供給層３３の不純物濃度を大幅に上げることができ、オン抵抗Ｒｏｎを大幅に小さくすることができる。つまり、Ｄ型ＨＥＭＴ１５０が最大限の特性が得られるよう、設計されている。

一方、ロジック回路を構成するＥ型ＨＥＭＴ１６０も、Ｐｔを埋め込んだ埋め込みゲート構造を採用する。第２ゲート電極１２８を設けるノンドープＡｌＧａＡｓ層はＡｌを含むため表面が酸化されやすくＤＸセンターと呼ばれるキャリアトラップ持つことが知られているが、埋め込みゲート構造とすることでその影響を大幅に減らすことができる。

尚、図１１の第１ゲート電極１２７は、蒸着時の熱で最下層のＰｔはわずかながら動作領域１００（安定層３８）表面に埋め込まれるので、その後のプロセスで第１ゲート電極１２７が剥離することはない。従って、本工程でＰｔを埋め込む熱処理を行い、第１ゲート電極１２７および第２ゲート電極１２８の最下層のＰｔを同時に埋め込めばよい。

更に、Ｄ型ＨＥＭＴ１５０の第１ゲート電極１２７を形成するノンドープＩｎＧａＰ層３８の上部は、キャップ層３７（ｎ＋ＧａＡｓ層）のエッチングマスクとしてのひさし部をプラズマエッチングで除去する際に多少のプラズマダメージが発生したことが考えられる。またＩｎＧａＰ層３８上部はｎ＋ＧａＡｓ層３７との界面となるためＩｎＧａＰ／ＧａＡｓ遷移層としてＡｓが含まれており、特性的にあまり良好ではない。しかし、本実施形態では第１ゲート電極１２７はＰｔ埋め込みにより第１埋め込み部１２７ｂの底部がＩｎＧａＰ層３８表面より下がっている。したがって、これらの影響を受けることは無く良好なＨＥＭＴ特性が得られる。

第５工程（図１３）：第１基板の第１ソース電極および第１ドレイン電極上にパッド金属層を蒸着し、第２ソース電極および第２ドレイン電極を形成する工程。

まず、ゲート電極を覆う第２絶縁膜を形成する。すなわち、全面にパッシベーション膜となる第２窒化膜５１２をデポジションする。第１ゲート電極１２７および第２ゲート電極１２８と、その周辺に露出した安定層３８および障壁層３６は、第２窒化膜５１２により被覆される。このとき、第１窒化膜５１１はほぼ均一な厚みで、第１ソース電極１１５（第１ドレイン電極１１６）とその端部周辺のキャップ層３７を覆っている。従って、第１窒化膜５１１上層に形成する第２窒化膜５１２も、成膜の密度が均一となり、これらをまんべんなく被覆することができる。従って、ウエハ完成後においても水分または薬剤などの滲入を防ぎ、ガルバニック効果を防止できる。また、第２窒化膜５１２も、最終構造（図１（Ｂ））で、各電極周囲を被覆する窒化膜５１を構成する。

その後、新たなレジスト（不図示）を設けてコンタクトホール形成のためのマスクを形成し、第１ソース電極１１５、第１ドレイン電極１１６上の第１窒化膜５１１、第２窒化膜５１２をエッチングする。これにより、第１ソース電極１１５、第２ドレイン電極１１６（および他の所定の領域）上にコンタクトホールＣＨが形成され、その深さは、第１窒化膜５１１および第２窒化膜５１２の合計膜厚Ｔ３となる（図１３（Ａ））。

新たなレジスト（不図示）を設けてマスクを形成し、パッド金属層（Ｔｉ／Ｐｔ／Ａｕ）１３０を蒸着、リフトオフする。これにより、第１ソース電極１１５および第１ドレイン電極１１６にそれぞれコンタクトする第２ソース電極１３５および第２ドレイン電極１３６が形成される。これにより、第１ゲート電極１２７両側の第１ソース電極１１５、第２ソース電極１３５および第１ドレイン電極１１６、第２ドレイン電極１３６によりＤ型ＨＥＭＴ１５０が構成される。また第２ゲート電極１２８両側の第１ソース電極１１５、第２ソース電極１３５および第１ドレイン電極１１６、第２ドレイン電極１３６によりＥ型ＨＥＭＴ１６０が構成される。

更に、全面にジャケット膜となる第３窒化膜５１３を形成する。第３窒化膜は、第２窒化膜５１２および、第２ソース電極１３５と第２ドレイン電極１３６上を被覆する。

また、第３窒化膜５１３は、窒化膜５１を構成する。従って、第１ゲート電極１２７および第２ゲート電極１２８上の窒化膜５１の膜厚Ｔ１と、第１ソース電極１１５（第１ドレイン電極１１６）上のコンタクトホールＣＨ周囲の窒化膜５１の膜厚Ｔ３と、第２ソース電極１３５（第２ドレイン電極１３６）上の窒化膜５１の膜厚Ｔ２には、以下の関係が成り立つ。

Ｔ３−（Ｔ１−Ｔ２）＞０
すなわちＴ３−（Ｔ１−Ｔ２）とは第１窒化膜５１１の厚みであり、この不等式は第１窒化膜５１１がコンタクトホールＣＨの部分まで達していることを示す（図１３（Ｂ））。

尚、図示は省くがボンディングパッド部分のジャケット窒化膜にはワイヤボンド用の開口が設けられる。

尚、Ｄ型ＨＥＭＴ１５０の第１ゲート電極１２７は、Ｅ型ＨＥＭＴ１６０の第２ゲート電極１２８の形成工程より先に行う。この理由は、Ｄ型ＨＥＭＴ１５０の第１ゲート電極１２７形成後、第１ゲート電極１２７の周囲に露出する動作領域１００の表面は安定なＩｎＧａＰ層３８である。しかし、Ｅ型ＨＥＭＴ１６０の第２ゲート電極１２８形成後、第２ゲート電極１２８の周囲に露出する動作領域１００表面は酸化されやすいＡｌを含むＡｌＧａＡｓ層３６である。つまり、Ｅ型ＨＥＭＴ１６０の第２ゲート電極１２８形成後はただちにパッシベーション絶縁膜５１２でゲート電極近傍のＡｌＧａＡｓ層による動作領域１００表面を保護する必要がある。一方Ｄ型ＨＥＭＴの第１ゲート電極１２７の場合はその周辺が安定なＩｎＧａＰ層であり、表面を保護する必要がないためである。

尚、モニターウエハ８０による実蒸着膜厚の測定は、１日に１回あるいは１週間に１回など定期的にモニターウエハ８０の蒸着を行い、蒸着機２１の状態を管理すると良い。

以上、Ｄ型ＨＥＭＴ１５０とＥ型ＨＥＭＴ１６０を同一基板上に集積化した場合を例に説明したが、Ｄ型ＨＥＭＴ１５０とＥ型ＨＥＭＴ１６０をそれぞれ単体で形成する場合であっても同様に実施できる。更に、動作領域をイオン注入により形成したＦＥＴであっても同様に実施できる。

また、ゲート金属層１２０は、Ｐｔのみで構成されていてもよい。その場合には、第１工程と、第４工程のゲート金属層１２０（ゲート金属層１２０ａまたはゲート金属層１２０ｂのいずれか）の蒸着とを同一工程で実施できる。

すなわち、図１４の如く、モニターウエハ８０とＨＥＭＴを形成するウエハ７０を同一蒸着機２１内に配置し、同一のバッチ処理を行う。これによりゲート金属層１２０の蒸着と同時にモニターウエハ８０のモニター用金属層２２０を蒸着する。

そして、モニター用金属層２２０のシート抵抗値を測定し（図３（Ｂ）参照）、図６の相関データを用いて実蒸着膜厚に換算する。これにより蒸着機２１の状態を把握する。つまり、蒸着機２１で蒸着したＰｔの実蒸着膜厚が規格内（例えば蒸着膜厚の設定値の±１０％など）に収まった場合に、ウエハ７０のゲート金属層１２０は規格内の実蒸着膜厚を有すると判断できる。このとき、ゲート金属層１２０と、モニター用金属層２２０の蒸着膜厚の設定は同一である。

またゲート金属層１２０がＰｔ／Ｍｏにより構成されている場合、Ｐｔ／Ｍｏの連続蒸着により蒸着機２１を管理してもよい。

すなわち、図１４の如く、同一の蒸着機２１において同一のバッチ処理で、モニターウエハ８０とＨＥＭＴを形成するウエハ７０にゲート金属のＰｔ／Ｍｏを連続蒸着し、モニター用金属層２２０をＰｔ／Ｍｏで構成する。このとき、ゲート金属層１２０と、モニター用金属層２２０の蒸着膜厚の設定は同一である。

そして、この場合モニター用金属層２２０のシート抵抗値はＰｔとＭｏの両方の抵抗値が合成されたシート抵抗値となる。

理科年表に掲載されているＭｏの０℃における抵抗率の値から計算したＭｏのシート抵抗値と蒸着膜厚の依存性を図１５に示す。図によれば５０Åの膜厚のＭｏのシート抵抗値は約１０Ωである。図１５におけるＭｏはバルクなどのＭｏ単結晶における抵抗値であるため、蒸着されたＭｏのシート抵抗値は、Ｐｔの図４と図６の違いと同様に、図１５の数倍となる。従ってモニターウエハ８０に蒸着されたＰｔ／Ｍｏのシート抵抗値は１〜１００Ωの範囲内に入っておりシート抵抗測定の測定精度は±１％と非常に良好である。

本発明を説明するための（Ａ）平面図、（Ｂ）断面図である。 本発明の製造方法を説明するための装置概要図である。 本発明の製造方法を説明するための装置概要図である。 本発明の製造方法を説明するための特性図である。 本発明の製造方法を説明するための装置概要図である。 本発明の製造方法を説明するための特性図である。 本発明の製造方法を説明するための特性図である。 本発明の製造方法を説明するための特性図である。 本発明の製造方法を説明するための断面図である。 本発明の製造方法を説明するための断面図である。 本発明の製造方法を説明するための断面図である。 本発明の製造方法を説明するための断面図である。 本発明の製造方法を説明するための断面図である。 本発明の製造方法を説明するための装置概要図である。 本発明の製造方法を説明するための特性図である。 従来の製造方法を説明するための断面図である。 従来の製造方法を説明するための断面図である。 従来技術を説明するための断面図である。 従来技術を説明するための断面図である。

符号の説明

２１ 蒸着機
２２ ウエハ支持装置
２３ 蒸着源
２４ 真空ポンプ
２５ シート抵抗測定器
２６ 高周波コイル
３１ ＧａＡｓ基板
３２ バッファ層
３３ 電子供給層
３４ スペーサ層
３５ 電子走行層
３６ 第１ノンドープ層
３７ キャップ層
３８ 第２ノンドープ層
３７ｓ ソース領域
３７ｄ ドレイン領域
５０ 初期窒化膜
５１ 窒化膜
６０ 絶縁化層
７０ ウエハ
８０ モニターウエハ
８１ａ、８１ｂ サンプルウエハ
１００ 動作領域
１１０ オーミック金属層
１１５、１３５ ソース電極
１１６、１３６ ドレイン電極
１２０、１２０ａ、１２０ｂ ゲート金属層
１２７ 第１ゲート電極
１２７ｂ 埋め込み部
１２８ 第２ゲート電極
１２８ｂ 埋め込み部
１３０ パッド金属層
１５０ Ｄ型ＨＥＭＴ
１６０ Ｅ型ＨＥＭＴ
２２０ モニター用金属層
２３０ａ、２３０ｂ サンプル用金属層
２３１ ＧａＡｓ基板
２３２ バッファ層
２３３ 電子供給層
２３４ スペーサ層
２３５ 電子走行層
２３６ 障壁層
２３７ キャップ層
２３７ｓ ソース領域
２３７ｄ ドレイン領域
２６０ 絶縁化層
２５１ 窒化膜
２５１１ 第１窒化膜
２５１２ 第２窒化膜
３００ 動作領域
３１０ オーミック金属層
３１５、３３５ ソース電極
３１６、３３６ ドレイン電極
３２０ ゲート金属層
３２７ 第１ゲート電極
３２８ 第２ゲート電極
３３０ パッド金属層
５１１ 第１窒化膜
５１２ 第２窒化膜
５１３ 第３窒化膜
ＯＰ 開口部
ＣＨ コンタクトホール
ＰＲ レジスト
ｓｄ 実蒸着膜厚

Claims (10)

1. 第１基板に少なくとも１つの金属による第１金属層を蒸着し、トランジスタを形成する化合物半導体装置の製造方法において、
   前記１つの金属による第２金属層を第２基板に蒸着する工程と、
   前記第２基板のシート抵抗値を測定し、該シート抵抗値に基づいて該第２金属層の実蒸着膜厚を測定し前記１つの金属の蒸着を行う蒸着機の状態を管理する工程と、
   前記蒸着機で前記第１基板に前記第１金属層を蒸着しトランジスタを形成する工程と、
   を具備することを特徴とする化合物半導体装置の製造方法。
2. 半導体基板上に複数の半導体層を積層した第１基板に、少なくとも１つの金属による第１金属層を含むゲート金属層を蒸着し、ＨＥＭＴを形成する化合物半導体装置の製造方法において、
   前記１つの金属による第２金属層を第２基板に蒸着する工程と、
   前記第２基板のシート抵抗値を測定し、該シート抵抗値に基づいて該第２金属層の実蒸着膜厚を測定し前記１つの金属の蒸着を行う蒸着機の状態を管理する工程と、
   前記第１基板にオーミック金属層を蒸着し、所定のパターンの第１ソース電極および第１ドレイン電極を形成する工程と、
   前記蒸着機で前記第１基板に前記ゲート金属層を蒸着しゲート電極を形成する工程と、
   前記第１基板の前記第１ソース電極および第１ドレイン電極上にパッド金属層を蒸着し、第２ソース電極および第２ドレイン電極を形成する工程と、
   を具備することを特徴とする化合物半導体装置の製造方法。
3. 予め算出した前記第２金属層の実蒸着膜厚とシート抵抗値の相関データに基づき、前記第２基板の前記シート抵抗値を前記第２基板上の前記第２金属層の実蒸着膜厚に換算し、前記蒸着機で蒸着する前記１つの金属の実蒸着膜厚と蒸着機の膜厚設定値との誤差を管理することを特徴とする請求項１または請求項２に記載の化合物半導体装置の製造方法。
4. 前記１つの金属はＰｔであり、前記第１金属層の該Ｐｔの一部は前記第１基板表面に埋め込まれることを特徴とする請求項１または請求項２に記載の化合物半導体装置の製造方法。
5. 前記Ｐｔはそれぞれ６０Å以下の膜厚に蒸着することを特徴とする請求項４に記載の化合物半導体装置の製造方法。
6. 前記第１金属層と前記第２金属層を同時に蒸着することを特徴とする請求項１または請求項２に記載の化合物半導体装置の製造方法。
7. 前記シート抵抗値は、渦電流により測定することを特徴とする請求項１または請求項２に記載の化合物半導体装置の製造方法。
8. 前記第２金属層の蒸着膜厚設定は前記第１金属層の蒸着膜厚設定と同一であることを特徴とする請求項１または請求項２に記載の化合物半導体装置の製造方法。
9. 前記第１基板に高周波アナログ信号をスイッチングするスイッチ回路装置を形成することを特徴とする請求項２に記載の化合物半導体装置の製造方法。
10. 前記ゲート金属層は２００Å以下の膜厚に形成されることを特徴とする請求項２に記載の化合物半導体装置の製造方法。