JP2006173391A - 半導体装置 - Google Patents

Abstract

【課題】 絶縁膜に形成されている配線用の溝に埋め込まれている電極パッド領域の配線層をＣＭＰ法を使用して研磨除去する工程の際に、ディッシングやエロージョンを抑制できる半導体装置を提供する。
【解決手段】 低誘電率膜５３７とキャップ膜５３８の溝中にダマシン法を用いて形成された配線５５５からなる電極パッド領域１０に、電極パッドからの配線引き出し１１方向にのびる複数の長方形状の絶縁部１３が、電極パッドの中心部分４１を除き、上面から見て島状に存在していることを特徴とする半導体装置。
【選択図】 図７

Description

本発明は、特に溝の中に配線を埋め込んだ半導体装置に関するものである。

半導体集積回路の製造においては基板表面の平坦化が重要視される。なぜなら、基板表面に生じた凹凸が、その後の上層配線形成時に配線残りの原因となり、結果的に配線間ショートによる製品歩留まりの低下を招くからである。
近年、基板表面の平坦化を実現する方法として、ダマシン法と呼ばれる研磨を用いた金属配線の形成方法が使用されている。ダマシン法では基板上に絶縁膜を形成し、これに公知のリソグラフィー技術とＲＩＥを用いて配線の逆パターンの溝を形成する。この上に配線用の導電体を堆積し、溝内に埋め込まれた部分以外の導電体を化学機械研磨（Ｃｈｅｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎｇ；以下ＣＭＰと記す）により除去して埋め込み配線を形成する。このダマシン法は、物性上ＲＩＥ加工の困難な銅および銅合金を配線として用いる場合はさらに有用である。

以下、従来のダマシン法による基板表面の平坦化方法とその問題点について、図面を用いて説明する。
図８にダマシン法による基板表面平坦化工程の断面フロー図を示す。ダマシン法では、まず、図８（ａ）のように、基板８０上に絶縁層８１を形成し、配線や配線間接続部とすべき溝もしくは孔などの窪み（以後まとめて溝と記す）を形成する。次に下層導電体８２と上層導電体８３とを形成する。下層導電体８２としては例えばタンタルナイトライド（ＴａＮ）チタンナイトライド（ＴｉＮ）、上層導電体８３としては例えばアルミニウム合金や銅などが用いられる。
次に、図８（ｂ）の様にＣＭＰによって溝部以外の上層導電体８３を除去する。この際、上層導電体８３はＣＭＰ中に凸部が選択的に研磨されることによる表面平坦化が進行する。しかし、表面平坦化が十分早く進行しないと、溝パターンの存在する部分ではＣＭＰによって研磨すべき上層導電体８３の厚さがパターンの無い部分よりも薄いために、パターンの無い部分よりも早く上層金属層８３の研磨が終了する。
さらに、図８（ｃ）のように下層導電体８２をも完全に除去するまで研磨を継続すると、溝パターン部では、溝部の上層導電体８３表面が周囲の絶縁膜８１表面よりも深さＤ１だけ窪むディッシングと呼ばれる現象が発生する。このディッシングは、幅の広い配線パターンでより顕著に現れ、特に８０μｍ幅から１００μｍ幅の大面積の導電体パターンが通常用いられる電極パッド領域は、もっともその影響を受けやすい。
また、配線パターンの密な領域では、配線パターンの無い領域と比べ、ＣＭＰ時の支えとなる絶縁膜８１の密度が下がるため、絶縁部が削られて窪むエロージョンと呼ばれる現象（図８（ｃ）のＥ１）も発生する。
上述のようなディッシングが電極パッド部において発生すると、極端な場合は電極パッドの導電体がすべて消失し、半導体装置の特性検査時のコンタクト不良や、ワイヤボンディングの不良が生ずることになる。さらに、非特許文献１はディッシング量が３０ｎｍ以上になると、上層配線でのショート不良が発生することを報告している。 このため、例えば、パッド領域の上に上層配線が形成されるようなデバイス構造においては、上層配線でのショート不良を抑制するためにはディッシング量の絶対値を３０ｎｍ以下に抑えることが必要となる。
そこで、電極パッド部でのディッシング対策が重要になっている。

このような配線のディッシングを抑制するために、特許文献１では、電極パッド領域に絶縁部を形成することを提案している。
図９は、特許文献１にかかる発明における電極パッド領域９０の上面図である。電極パッド領域９０内に、絶縁部９２が形成されている。そして図９（ａ）は絶縁部が長方形状のパターンで、図９（ｂ）は絶縁部が正方形状のパターンの場合である。このように電極パッド領域９０内に絶縁部を設け、電極パッド導電体９１の配線幅を抑えることにより、ディッシングを抑制している。
しかし、このように電極パッド導電体９１の配線幅を抑えると、新たに電極パッドから引き出し配線への配線抵抗が増大することによる製品不良が発生することになり、電極パッド配線幅の抑制、すなわち電極パッド内の導電体のパターン密度を下げることにも限界がある。
加えて、一般にワイヤボンディングの接触不良を避ける観点からも、電極パッド導電体とワイヤボンディング材料との接触面積増大、すなわち導電体のパターン密度を上げることが望ましい。したがって、ワイヤボンディングの接触不良抑制の点からも、電極パッド内の導電体のパターン密度を下げることには限界がある。

また、例え、かかる方法によりディッシングが抑制されたとしても、電極パッド部の配線パターンはきわめて密になっている。そのため、上述したエロージョンの発生が懸念される。近年、マイクロプロセッサーやメモリーなどの高集積化に伴い、その中で用いられる配線の配線ピッチや配線を接続するビアについても微細化が進展して来ている。このとき配線膜厚、幅の縮小および配線ピッチの縮小により配線抵抗、配線間容量の増大が信号遅延を増大させる。そこで、配線間容量の低減のため、層間絶縁膜の材料としてシリコン酸化膜の代わりに比誘電率がより低い、いわゆる低誘電率膜の導入が検討されている。このような低誘電率材料は一般に吸湿性が高く、吸湿に伴う誘電率の増大や信頼性への影響が懸念される。このため、低誘電率膜上に保護膜であるＳｉＯ２やＳｉＣなどのキャップ膜を堆積することが行われている。
図１０に低誘電率膜とキャップ膜を特許文献１の発明を用いた場合の電極パッド領域１０９の断面構造例を示す。図１０（ａ）が金属配線のＣＭＰ前、図１０（ｂ）がＣＭＰ後の断面図である。基板１００上の低誘電率膜１０１の上にキャップ膜１０４が堆積され、電極パッド領域１０９の電極となる溝の中に、バリアメタルである下層導電体１０２と上層導電体１０３が堆積されている（図１０（ａ））。その後、ＣＭＰにより、溝部以外の上層導電体１０３と下層導電体１０２が研磨され除去される。この時、パッド電極領域１０９の配線パターン密度が高い場合は、図１０（ｂ）に示すようなエロージョンが生じ、ひどい場合にはキャップ膜１０４がパッド電極領域１０９で消失する。このような状態になると、吸湿に伴う誘電率の増大や信頼性への影響が懸念されることになる。
例えば、図９（ｂ）の絶縁部が正方形状のパターンにおいて、絶縁膜９２の幅と電極パッド導電体９１の幅が３：４の場合には導電体のパターン密度は８１％となり、この密度では、エロージョンによるキャップ膜の消失が生じることが実験的に明らかになっている。
このように、吸湿防止の観点から、低誘電率膜が導入された半導体製品においては、エロージョン抑制に対する要求が従来製品よりも厳しくなる。すなわち、エロージョン抑制のためにはＣＭＰ時に支えとなる絶縁部の密度を上げるため、電極パッド内の導電体のパターン密度を下げることが望ましい。

一方で、シリコン酸化膜と比べて、一般に低誘電率膜は膜自体の機械的強度が弱い。そのため、ワイヤボンディングの際に、電極パッド部分の絶縁膜に亀裂が生じるというボンディング不良が生じやすい。この観点からは、電極パッド部分の機械的強度を上げるため、電極パッド部の低誘電率膜の密度を下げる、すなわち導電体のパターン密度を上げることが望ましい。

このように、通常のシリコン酸化膜を層間絶縁膜として適用する製品に加え、特に多層配線の層間絶縁膜に低誘電率膜を用いる半導体製品においては、電極パッド領域の導電体パターン密度に関して相反する要請にこたえる手段が必要となってくる。
特開平１１−１５０１１４号公報 Y.Yamada, et al., in Proceeding of International Interconnect Technology Conference in 2002, pp.108-110.

本発明は、上記事情を考慮してなされたもので、その目的とするところは、ダマシン法により形成される電極パッドにおいて、ＣＭＰで研磨する際のディッシングおよびエロージョンを簡便に抑制し、信頼性および歩留まりの向上する半導体装置を提供することにある。

本発明は、上記の目的を達成するために以下のように構成されている。
半導体装置において、
配線の電極パッド領域内に、電極パッドからの配線引き出し方向にのびる複数の長方形状の絶縁部が、上面から見て島状に存在していることを特徴とする。

本発明によれば、ダマシン法による配線基板表面平坦化において、絶縁膜に形成されている溝に埋め込まれている導電体層をＣＭＰで研磨する際のディッシング量やエロージョン量を、簡便に抑制することが可能となる。

以下に、図面を参照して本発明の実施の形態を説明する。
（実施の形態１）
ここでは、従来技術に対し、導電体パターンの密度を低下させディッシングとエロージョンを抑えながらも、パッドから配線引き出し部にかけての実効的な電気抵抗の増大を抑制する本発明の実施の形態を示す。
図１は本発明による実施の形態１を示す図面である。図１（ａ）は、電極パッド領域１０およびパッドからの引き出し配線１１の上面図、図１（ｂ）は、図１（ａ）の電極パッド領域１０の拡大図、図１（ｃ）は、図１（ｂ）のＡ−Ａ´断面図である。図１（ｃ）に示すように、基板１４に絶縁膜１５が堆積され、絶縁膜１５に形成された溝中に、電極パッドの導電体１２が埋め込まれている。図１（ｂ）に示すように、電極パッドの導電体１２のパターンで絶縁層１5が区切られ、長方形状の絶縁部１３が島状に形成されている。この時、絶縁部の長辺方向と、電極パッドの引き出し配線１１の引き出し方向が一致していることを特徴とする。

このような、本発明によれば、図２に示す従来技術に見られる絶縁部１３が正方形状になるような電極パッドパターンに比べ、導電体パターンの密度を低下させながらも、パッドから配線引き出し部にかけての実効的な電気抵抗の増大を抑制することが可能となる。
図３を用いて、正方形状のパターンから、本発明における長方形状のパターンにした時の電気抵抗の増大抑制を概念的に説明する。
図３（ａ）が、絶縁部が正方形状のパターンの場合、図３（ｂ）が本発明の長方形状のパターンの場合である。この図面において、ここでは、正方形状パターンと長方形状パターンでのディッシング抑制効果を等しくするため、両者の絶縁部表面積を等しくした。この図から明らかなように、正方形状パターンの場合には、長方形状パターンに比べて、配線引き出し方向に向かう配線の幅が減少する。したがって、ディッシング抑制効果を等しくすると、長方形状パターンの方が、正方形状パターンよりも、電極パッド部の配線引き出し方向に向かう実効的な電気抵抗が低くなるという効果が得られる。
以上より、本発明の長方形状パターンは正方形状パターンに比べ、導電体パターンの密度を低下させながらも、パッドから配線引き出し部にかけての実効的な電気抵抗の増大を抑制することが可能となるといる。
以上のように、本発明によって従来技術に対し導電体パターン密度を低減して、電極パッドのＣＭＰ時のディッシングやエロージョンを抑制しながらも、パッドから配線引き出し部にかけての実効的な電気抵抗の増大を抑制することができる。

したがって、本発明を適用することにより、パッド部の電気抵抗増大による製品不良を押さえながらも、ＣＭＰ時の導電体消失によるワイヤボンディングの接触不良を対策でき、ダマシン法で電極パッドを形成する半導体製品の歩留まり向上を実現することができる。
なお、本実施の形態において、ディッシング・エロージョン抑制と電気抵抗増大抑制との兼ね合いから長方形状の絶縁部１３の短辺と長辺の比は３以上であることが望ましいことが判明している。図４において、横軸に長方形状の絶縁部の短辺と長辺の比、縦軸に１００ｕｍ幅の配線におけるディッシング量を示す。この図からも明らかなように、長方形状の絶縁部の短辺と長辺の比が３以上になると、非連続的にディッシング量が低減する。また、ディッシング量の絶対値が３０ｎｍ以下になり、前述したようにパッド領域の上に上層配線が形成されるようなデバイス構造においても、有効に上層配線でのショート不良を抑制することが可能となる。

なお、本実施の形態においては、絶縁層１５には、配線間容量低減の観点から塗布法もしくはＣＶＤ法で成膜されるＨＳＱ、ＭＳＱ、もしくはポリマー膜を含む膜等の低誘電率膜を用いることが望ましいが、シリコン酸化膜を用いることも可能である。また、絶縁層１５を上述のような低誘電率膜と、その上に形成される、シリコンカーバイド（ＳｉＣ）、シリコンオキシカーバイド（ＳｉＯＣ）、シリコンカーボンナイトライド（ＳｉＣＮ）、シリコンオキシナイトライド（ＳｉＯＮ）、もしくはシリコン酸化膜（ＳｉＯ?）のいずれかの単層または積層からなるキャップ膜との積層構造とすることも可能である。
また、本実施の形態では、電極パッドの導電体１２には配線抵抗低減の観点から、銅や銅合金を用いることが望ましいが、アルミニウム合金やタングステンの適用も可能である。また、これらの導電体単層ではなく、これらの導電体の下面に形成されるバリアメタルとなるタンタルナイトライド（ＴａＮ）、タンタル（Ｔａ），タングステン（Ｗ）、タングステンナイトライド（ＷＮ），タングステンシリコンナイトライド（ＷＳｉＮ）、チタン（Ｔｉ）、チタンナイトライド（ＴｉＮ）、チタンシリコンナイトライド（ＴｉＳｉＮ）等の単層または積層膜との積層構造とすることも可能である。

（実施の形態２）
次に、本発明の第２の実施の形態について、図面を参照しながら説明する。
ここでは、いわゆるダマシン法によって形成される配線の電極パッドに関わる不良について、製品・プロセスごとに個別に、かつ簡便に対策することが対策することが可能な、本発明の実施の形態を示す。
図５は本発明による実施の形態２を示す図面である。図５（ａ）は、電極パッド領域およびパッドからの引き出し配線の上面図、図５（ｂ）は、図５（ａ）の拡大図である。第１の実施の形態同様、電極パッド領域１０の導電体１２のパターン内に、長方形状の絶縁部１３が島状に形成されている。ただし、実施の形態１と異なり、電極パッド領域の中心部分５１には、パッド面積の半分以下の領域において、長方形状の絶縁部１３は形成されていない。
本発明を適用することにより、第１の実施の形態でも述べたように、電極パッドの導電体がディッシングによって消失することがなくなり、ワイヤボンディングの接触不良も対策できる。そして、やはり第１の実施の形態同様、ディシング対策として導電体パターンの密度を低下させながらも、パッドから配線引き出し部にかけての実効的な電気抵抗の増大を抑制することが可能となる。
さらに、ワイヤボンディング時にもっとも大きな物理的衝撃の加わる電極パッド領域の中心部分５１に絶縁部１３を形成しないことにより、特に低誘電率膜で問題となりやすい電極パッド部分の絶縁膜亀裂というボンディング不良を抑制できる。また、導電体１２の領域が広がることによる電極パッドの低抵抗化も効果として期待できる。加えて、導電体部分が広がることによる導電体とボンディング材料との接触面積の増大により、ワイヤボンディングの接触不良率を低減することも可能となる。
加えて、中心部分にはエロージョンを生ずる絶縁部が存在しないので、キャップ膜消失を原因とする低誘電率膜の吸湿による容量増大や信頼性不良も生じない。
なお、第１の実施の形態同様、長方形状の絶縁部１３の短辺と長辺の比は３以上であることが望ましい。

本発明の実施の形態においては、確かに電極パッドの中心部分５１に絶縁部１３を形成しないことは、ディッシング抑制の観点からは不利に作用する。しかし、絶縁部１３を形成しない中心部分５１の広さは、絶縁部の膜質・膜厚、電極パッドの導電体材料・膜厚、電極パッド抵抗、ワイヤボンディング方法などに起因する不良発生率を基礎に、製品・プロセスごとに個別に最適解を設定することが可能になる。
すなわち、例えば、絶縁部１３を形成しない中心部分の広さは、導電体パターン密度低下によるワイヤボンディングの接触不良発生率や絶縁膜亀裂というワイヤボンディング不良発生率が高ければ広げることが望ましく、ディッシングによる不良発生率が高ければ狭めることが望ましい。
もっとも、中心部分における極端なディッシングを回避するためには、中心部分は、パッド面積の半分以下の領域とすることが望ましい。
このように、本発明により、製品・プロセスごとによって電極パッドの導電体パターンを最適化して、電極パッドに起因する製品不良を対策できる。これによって、高歩留まりの半導体製品の製造が可能となる。

なお、絶縁層１５や導電体１２の膜質の選択については、実施の形態１と同様である。

（実施の形態３）
次に、本発明の第３の実施の形態について、図面を参照しながら説明する。
ここでは、多層配線構造を有し、層間容量低減のために低誘電率膜を絶縁膜として用いた半導体製品における本発明の実施の形態を示す。まず、図６に本発明を適用する半導体製品の断面構造を示す。なお、本実施の形態では、デバイスとしてトランジスタを形成した場合を示すが、ダイナミックランダムアクセスメモリなどの場合は、キャパシタを形成する工程が加わるだけで、素子から電極を引き出す工程以降は実質的に同等である。

まず、図６では、Ｐ型不純物を含むシリコン基板からなる基板５１０表面に、デバイス相互の分離のための埋め込み絶縁層５１１を形成されている。そして、ｎ型不純物の拡散層５１２がイオン注入や熱処理等を用いて形成され、ゲート絶縁膜５１３が熱酸化膜法などによって形成されている。そして、多結晶シリコンや高融点金属と多結晶シリコンとの積層膜などからなるゲート５１４が加工して形成されている。また、テトラエトキシシラン（以下ＴＥＯＳと記す）を原料として用いたプラズマＣＶＤ法によって形成したシリコン酸化膜（以下Ｐ−ＴＥＯＳと記す）からなる平坦化層５１５が形成されている。さらに、その表面が銅拡散の防止のためのシリコンナイトライド（ＳｉＮ）膜等からなる拡散防止膜５１６によって被覆されている。また、所定の部分にデバイスとの接続用のコンタクト孔５１７に、接着と汚染防止を兼ねたチタン（Ｔｉ）とチタンナイトライド（ＴｉＮ）積層膜５１８とタングステン（Ｗ）の層５１９を形成して、コンタクト孔以外の部分をＣＭＰを用いた研磨によって除去して、いわゆるプラグ構造を形成されている。

そして、ＨＳＱ、ＭＳＱ、もしくはポリマー膜を含む低誘電率膜からなる第１の層間絶縁膜５２０が形成され、その上に、シリコンカーバイド（ＳｉＣ）、シリコンオキシカーバイド（ＳｉＯＣ）、シリコンカーボンナイトライド（ＳｉＣＮ）、シリコンオキシナイトライド（ＳｉＯＮ）、もしくはシリコン酸化膜（ＳｉＯ?）のいずれかの単層または積層からなるキャップ膜５２１を形成されている。そして、いわゆるダマシン法によって、第１の配線５５１が形成されている。この第１の配線５５１は、タンタルナイトライド（ＴａＮ）、タンタル（Ｔａ），タングステン（Ｗ）、タングステンナイトライド（ＷＮ），タングステンシリコンナイトライド（ＷＳｉＮ）、チタン（Ｔｉ）、チタンナイトライド（ＴｉＮ）、もしくはチタンシリコンナイトライド（ＴｉＳｉＮ）等の単層または積層膜からなる第１の下層導電体５２２と第１の上層導電体５２３としての銅から構成されている。この時、上層導電体５２３としては、銅の他に、銅合金やアルミニウム合金を用いることも可能である。
そして、第１の配線５５１の表面に、銅拡散の防止のためのシリコンナイトライド（ＳｉＮ）膜等からなる拡散防止膜５２４が形成されている。

ＨＳＱ、ＭＳＱ、もしくはポリマー膜を含む膜等の低誘電率膜からなる第２の層間絶縁膜５２５を形成され、その上に銅拡散の防止および溝形成のエッチングストッパとなるシリコンナイトライド（ＳｉＮ）膜等からなる拡散防止膜５２６を堆積し、さらに、ＨＳＱ、ＭＳＱ、もしくはポリマー膜を含む膜等の低誘電率膜からなる第３の層間絶縁膜５２７が形成されている。そして、シリコンカーバイド（ＳｉＣ）、シリコンオキシカーバイド（ＳｉＯＣ）、シリコンカーボンナイトライド（ＳｉＣＮ）、シリコンオキシナイトライド（ＳｉＯＮ）、もしくはシリコン酸化膜（ＳｉＯ?）のいずれかの単層または積層からなるキャップ膜５２８が形成されている。

そして、こうして形成した２段構造の溝に、いわゆるダマシン法を用いて、第１の層間接続用孔５２９と第２の配線５５２が形成されている。この第２の配線５５２は、タンタルナイトライド（ＴａＮ）、タンタル（Ｔａ），タングステン（Ｗ）、タングステンナイトライド（ＷＮ），タングステンシリコンナイトライド（ＷＳｉＮ）、チタン（Ｔｉ）、チタンナイトライド（ＴｉＮ）、もしくはチタンシリコンナイトライド（ＴｉＳｉＮ）等の単層または積層膜からなる第２の下層導電体５３１と第２の上層導電体５３２としての銅から構成される。この時、上層導電体５３２としては、銅の他に、銅合金やアルミニウム合金を用いることも可能である。

さらに、第２の配線５５２の上に銅拡散の防止のためのシリコンナイトライド（ＳｉＮ）膜等からなる拡散防止膜５３４が形成されている。

さらに、ＨＳＱ、ＭＳＱ、もしくはポリマー膜を含む膜等の低誘電率膜からなる第4の層間絶縁膜５３５を形成され、その上に銅拡散の防止および溝形成のエッチングストッパとなるシリコンナイトライド（ＳｉＮ）膜等からなる拡散防止膜５３６を堆積し、さらに、その上にＨＳＱ、ＭＳＱ、もしくはポリマー膜を含む膜等の低誘電率膜からなる第5の層間絶縁膜５３７が形成されている。そして、シリコンカーバイド（ＳｉＣ）、シリコンオキシカーバイド（ＳｉＯＣ）、シリコンカーボンナイトライド（ＳｉＣＮ）、シリコンオキシナイトライド（ＳｉＯＮ）、もしくはシリコン酸化膜（ＳｉＯ?）のいずれかの単層または積層からなるキャップ膜５３８が形成されている。

そして、いわゆるダマシン法を用いて、第２の層間接続用孔５３０と第３の配線５５３が形成されている。この第３の配線５５３は、タンタルナイトライド（ＴａＮ）、タンタル（Ｔａ），タングステン（Ｗ）、タングステンナイトライド（ＷＮ），タングステンシリコンナイトライド（ＷＳｉＮ）、チタン（Ｔｉ）、チタンナイトライド（ＴｉＮ）、もしくはチタンシリコンナイトライド（ＴｉＳｉＮ）等の単層または積層膜からなる第３の下層導電体５３９と第３の上層導電体５４０としての銅から構成される。この時、上層導電体５３２としては、銅の他に、銅合金やアルミニウム合金を用いることも可能である。

ここで、最上層の配線層である第３の配線層５５３によって電極パッド領域が形成されている。図７にこの電極パッド部分を図示する。図７（ａ）は、電極パッド領域およびパッドからの引き出し配線の上面図、図７（ｂ）は、図７（ａ）の拡大図、図７（ｃ）は図７（ｂ）のＢ−Ｂ´における電極パッドの断面図である（ただし、第４の層間絶縁膜５３５より下層は省略）。
図７（ｃ）に示すように、ＨＳＱ、ＭＳＱ、もしくはポリマー膜を含む膜等の低誘電率膜からなる第５の層間絶縁膜５３７、シリコンカーバイド（ＳｉＣ）、シリコンオキシカーバイド（ＳｉＯＣ）、シリコンカーボンナイトライド（ＳｉＣＮ）、シリコンオキシナイトライド（ＳｉＯＮ）、もしくはシリコン酸化膜（ＳｉＯ?）のいずれかの単層または積層からなるキャップ膜５３８からなる絶縁層中に、第３の配線層５５３と同時に形成された電極パッド５５５が形成されている。
そして、電極パッド５５５は図７（ａ）（ｂ）に示すように、第２の実施の形態同様のパターンを有している。

このように、電極パッド領域に長方形状の絶縁部１３を設けることにより、ディッシングはもちろん、エロージョンも抑制され、長方形状の絶縁部１３の最上部にあるキャップ膜５３８の研磨時の消失を抑制することが可能となる。したがって、低誘電率膜からなる第５の層間絶縁膜５３７の吸湿による誘電率の増大や製品の信頼性の劣化という問題を回避することができる。
また、第１の実施の形態でも述べたように、電極パッドの導電膜がディッシングによって消失することがなくなり、ワイヤボンディングの接触不良も対策できる。そして、やはり第１の実施の形態同様、導電体パターンの密度を低下させながらも、パッドから配線引き出し部にかけての実効的な電気抵抗の増大を抑制することが可能となる。
さらに、ワイヤボンディング時にもっとも大きな物理的衝撃の加わる電極パッド領域の中心領域に絶縁部１３を形成しないことにより、特に低誘電率膜で問題となりやすい電極パッド部分の絶縁膜亀裂というボンディング不良を抑制できる。また、導電体領域が広がることによる電極パッドの低抵抗化も効果として期待できる。加えて、導電体部分が広がることによる導電体とボンディング材料との接触面積の増大により、ワイヤボンディングの接触不良率を低減することも可能となる。
なお、第１および第２の実施の形態同様、長方形状の絶縁部１３の短辺と長辺の比は３以上であることが望ましい。また、絶縁部と導電体部分の幅、導電体のパターン密度、絶縁部１３を形成しない中心部分５１の広さなどは、層間絶縁膜５３７の膜質、キャップ膜５３８の膜質・膜厚、電極パッドの導電体材料・膜厚、電極パッド抵抗、ワイヤボンディング方法などに起因する不良発生率を基礎に、製品・プロセスごとに個別に最適解が設定されることになる。
すなわち、例えば、絶縁部１３を形成しない中心部分の広さは、導電体パターン密度低下によるワイヤボンディングの接触不良発生率や絶縁膜亀裂というワイヤボンディング不良発生率が高ければ広げることが望ましく、ディッシングによる不良発生率が高ければ狭めることが望ましい。
このように、本発明により、製品・プロセスごとによって電極パッドのパターンを最適化して、電極パッドに起因する製品不良を対策することにより高歩留まりの半導体製品の製造が可能となる。

さらに、本実施の形態では、３層の多層配線としたが、必ずしも３層でなくともより多層の配線層を有する半導体製品に対しても本発明は同様の効果を得ることが可能である。

第１の実施の形態に係わる半導体装置の上面図および断面図 従来技術の電極パッドパターン 本発明による電極パッドの電気抵抗増大抑制の説明図 絶縁部の短辺と長辺の比とディシング量の関係を示す図 第２の実施の形態に係わる半導体装置の上面図および断面図 第３の実施の形態に係わる半導体装置の断面図 第３の実施の形態に係わる半導体装置の上面図および断面図 ダマシン法およびディッシングとエロージョンの説明図 従来技術の電極パッドパターン 低誘電率層間膜を用いた問題点の説明図

符号の説明

１０…電極パッド領域
１１…電極パッドからの引き出し配線
１２…導電体
１３…絶縁部
１４…基板
１５…絶縁層
３１…除去する導電体
３２…引き出し方向に並行な電流経路
３３…引き出し方向に垂直な電流経路
５１…電極パッド領域の中心部分
８０…基板
８１…絶縁層
８２…下層導電体
８３…上層導電体
９０…電極パッド領域
９１…電極パッド導電体
９２…絶縁部
９０…基板
１０１…低誘電率膜
１０２…下層導電体
１０３…上層導電体
１０４…キャップ膜
１０９…パッド電極領域
５１０…基板
５１１…埋め込み絶縁層
５１２…ｎ型不純物の拡散層
５１３…ゲート絶縁膜
５１４…ゲート
５１５…平坦化層
５１６…拡散防止膜
５１７…コンタクト孔
５１８…チタン（Ｔｉ）とチタンナイトライド（ＴｉＮ）積層膜
５１９…タングステン（Ｗ）の層
５２０…第１の層間絶縁膜
５２１…キャップ膜
５２２…第１の下層導電体
５２３…第１の上層導電体
５２４…拡散防止膜
５２５…第２の層間絶縁膜
５２６…拡散防止膜
５２７…第３の層間絶縁膜
５２８…キャップ膜
５２９…第１の層間接続用孔
５３０…第１の層間接続用孔
５３１…第２の下層導電体
５３２…第２の上層導電体
５３４…拡散防止膜
５３５…第４の層間絶縁膜
５３６…拡散防止膜
５３７…第５の層間絶縁膜
５３８…キャップ膜
５３９…第２の下層導電体
５４０…第２の上層導電体
５５１…第１の配線
５５２…第２の配線
５５３…第３の配線
５５５…電極パッド

Claims (4)

1. 配線の電極パッド領域内に、電極パッドからの配線引き出し方向にのびる複数の長方形状の絶縁部が、上面から見て島状に存在していることを特徴とする半導体装置。
2. 前記複数の長方形状の絶縁部の短辺と長辺の比が３以上であることを特徴とする請求項１記載の半導体装置。
3. 前記電極パッド領域の中心部に、パッド領域の面積の半分以下の領域において、前記長方形状の絶縁部を配置しないことを特徴とする請求項１または請求項２記載の半導体装置。
4. 前記電極パッドが、比誘電率４．２以下の第１の絶縁膜とその上層にある第１の絶縁膜よりも比誘電率の高い第２の絶縁膜との積層膜中の溝に形成されていることを特徴とする請求項１乃至３いずれかに記載の半導体装置
   
   

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