JP2006173321A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】縦型半導体素子のFC構造パッケージを小型/薄型化することが可能な半導体装置及びその製造方法を提供する。
【解決手段】半導体基板1と、前記半導体基板1表面上に形成される半導体層2と、前記半導体層2に形成される活性領域と、前記半導体層2上に形成され、前記活性領域に接続された第1の電極9と、前記半導体基板1に接続され、前記半導体層2上に引き出されるトレンチ形状の第2の電極10を備えた縦型半導体素子と、この縦型半導体素子の前記第1の電極9及び第2の電極10に接続されるバンプ電極と、前記縦型半導体素子の前記半導体基板1裏面に密着される放熱板を備える。
【選択図】図2
【解決手段】半導体基板1と、前記半導体基板1表面上に形成される半導体層2と、前記半導体層2に形成される活性領域と、前記半導体層2上に形成され、前記活性領域に接続された第1の電極9と、前記半導体基板1に接続され、前記半導体層2上に引き出されるトレンチ形状の第2の電極10を備えた縦型半導体素子と、この縦型半導体素子の前記第1の電極9及び第2の電極10に接続されるバンプ電極と、前記縦型半導体素子の前記半導体基板1裏面に密着される放熱板を備える。
【選択図】図2
Description
本発明は、例えばパワー半導体の実装構造に係り、特にフリップチップ構造のパッケージに用いられる半導体装置及びその製造方法に関する。
近年、パワー半導体素子等の実装方法として、フリップチップ(以下FC)実装が用いられている。例えば、図14に示すように、N+半導体基板101上に形成されたN−半導体層102表面に、Pベース領域103、N+ソース領域104、トレンチゲート105から構成される活性領域(能動素子領域)及び、ゲート配線107と、これらを分離する絶縁膜106、及びゲート電極108、ソース電極109、チャネルストッパ117が形成された縦型MOSFETにおいて、図15に示すように、活性領域が形成された面を実装基板118に対向させ、ゲート電極、ソース電極上に形成されたバンプ111、112等により接続する実装方法であり、従来の金ワイヤーによる接続と比較して、寄生容量や寄生インダクタンスを抑えることができるというものである。
このようなFC構造のパッケージにおいて、素子で発生した熱は、半導体基板側101に設置され、ドレイン電極となる放熱板114より放出される(例えば特許文献1参照)。
近年、機器の小型化に伴い、このようなFC構造のパッケージにおいても、小型/薄型化が要求されている。縦型MOSFETなどの縦型デバイスは、横型と比較して、集積度が高く、低Ronに有利な構造であるが、裏面から電極を取る構造であるため、放熱板から裏面電極を取る必要がある。
しかしながら、裏面電極を基板に装着するためには、素子自体より放熱板(裏面電極)を大きくする必要があり、また、電極に要求される強度を得るためには、放熱板(裏面電極)がある程度の厚さを有すること必要である。従って、パッケージサイズが大きくなり、実装時のパッケージスペースを大きく取る必要があった。
特開2002−110871号公報
本発明は、縦型半導体素子のFC構造パッケージを小型/薄型化することが可能な半導体装置及びその製造方法を提供することを目的とするものである。
本発明の一態様によれば、半導体基板と、前記半導体基板表面上に形成される半導体層と、前記半導体層に形成される活性領域と、前記半導体層上に形成され、前記活性領域に接続された第1の電極と、前記半導体基板に接続され、前記半導体層上に引き出されるトレンチ形状の第2の電極を備えた縦型半導体素子と、この縦型半導体素子の前記第1の電極及び第2の電極に接続されるバンプ電極と、前記縦型半導体素子の前記半導体基板裏面に密着される放熱板を備えることを特徴とする半導体装置が提供される。
また、本発明の一態様によれば、縦型半導体素子を備える半導体装置の製造方法であって、半導体基板表面上に半導体層を形成する工程と、前記半導体層中に活性領域を形成する工程と、前記半導体層上に、前記活性領域と接続する第1の電極を形成する工程と、前記半導体層から前記半導体基板に到達するトレンチを形成する工程と、前記トレンチ内に電極材料を埋め込み、第2の電極を形成する工程と、前記第1の電極及び第2の電極にバンプ電極を接続する工程と、前記半導体基板裏面に放熱板を密着させる工程を備えることを特徴とする半導体装置の製造方法が提供される。
また、本発明の一態様によれば、縦型半導体素子を備える半導体装置の製造方法であって、半導体基板表面上に半導体層を形成する工程と、前記半導体層中に活性領域を形成する工程と、前記半導体層上に、前記活性領域と接続する第1の電極を形成する工程と、前記半導体層にトレンチを形成する工程と、前記トレンチの底部にイオン注入を行う工程と、注入された前記イオンを拡散処理により前記半導体基板に到達させる工程と、前記トレンチ内に電極材料を埋め込み、第2の電極を形成する工程と、前記第1の電極及び第2の電極にバンプ電極を接続する工程と、前記半導体基板裏面に放熱板を密着させる工程を備えることを特徴とする半導体装置の製造方法が提供される。
本発明の一実施態様によれば、縦型半導体素子のFC構造パッケージを小型/薄型化することが可能となる。
以下本発明の実施形態について、図を参照して説明する。
(実施形態1)
図1に本実施形態の縦型MOSFETを備えた半導体装置の構造を示す上面図を、図2にそのA−A’断面図を、図3にパッケージ構造を示す。図に示すように、N+半導体基板1上にN−半導体層(エピタキシャル層)2が形成されたペレット表面に、Pベース領域3が形成されている。このPベース層3表面には、N+ソース領域4と、これを突き抜けるようにN−半導体層2に到達するトレンチゲート5が形成されている。そして、これらにより構成される活性領域(能動素子領域)は、各電極と接続されている。トレンチゲート5は、図2の断面図においては図示されていないが、絶縁膜6a上に形成されたゲート配線7を介してゲート電極8と接続されている。このトレンチゲート5上には絶縁膜6bが形成され、ゲート配線7上には絶縁膜6cが形成されており、これらの上部にはPベース領域3及びN+ソース領域4と接続するソース電極9が形成されている。さらに、ペレットの外周部には、N−半導体層2表面からN−半導体層2を突き抜けてN+半導体基板1に到達するドレイン電極10が形成されている。そして、各電極が形成されたペレット表面に、これら各電極と接続されるAuWire(バンプ)11、12、13が形成され、N+半導体基板1側には放熱板14が密着されている。
図1に本実施形態の縦型MOSFETを備えた半導体装置の構造を示す上面図を、図2にそのA−A’断面図を、図3にパッケージ構造を示す。図に示すように、N+半導体基板1上にN−半導体層(エピタキシャル層)2が形成されたペレット表面に、Pベース領域3が形成されている。このPベース層3表面には、N+ソース領域4と、これを突き抜けるようにN−半導体層2に到達するトレンチゲート5が形成されている。そして、これらにより構成される活性領域(能動素子領域)は、各電極と接続されている。トレンチゲート5は、図2の断面図においては図示されていないが、絶縁膜6a上に形成されたゲート配線7を介してゲート電極8と接続されている。このトレンチゲート5上には絶縁膜6bが形成され、ゲート配線7上には絶縁膜6cが形成されており、これらの上部にはPベース領域3及びN+ソース領域4と接続するソース電極9が形成されている。さらに、ペレットの外周部には、N−半導体層2表面からN−半導体層2を突き抜けてN+半導体基板1に到達するドレイン電極10が形成されている。そして、各電極が形成されたペレット表面に、これら各電極と接続されるAuWire(バンプ)11、12、13が形成され、N+半導体基板1側には放熱板14が密着されている。
このような半導体装置は、以下のようにして形成される。図4に示すように、先ず、N+半導体基板1上にN−半導体層2をエピタキシャル成長させる。ついで、絶縁膜6a’を形成し、所定パターンのマスクを用いて、所定領域にp型不純物を注入、熱拡散してPベース領域3を形成し、さらに所定パターンのマスクを用いて、Pベース領域3の所定領域にn型不純物を注入、熱拡散してN+ソース領域4を形成する。
次いで、図5に示すように、所定パターンのマスクを用いて、エッチングすることにより、N+ソース領域4の所定領域からPベース領域3を貫通し、N−半導体層2に到達するトレンチ5’を形成する。このとき、同時に、ペレットの外周に沿って、N−半導体層2表面からN+半導体基板1に到達するトレンチ10’を形成する。
次いで、図6に示すように、トレンチ5’内にゲート酸化膜(図示せず)を形成した後、不純物を添加したポリシリコン膜を形成する。これにより、トレンチ5’内を埋め込み、これをエッチバックすることにより、トレンチゲート5を形成する。そして、所定パターンに形成された絶縁膜6a上にゲート配線層7を形成し、さらに、ペレット外周に形成されたトレンチ10’内部を埋め込み、ドレイン電極10を形成する。さらに、絶縁膜6b、6cを形成し、Pベース領域3及びN+ソース領域4上に、所定パターンのマスクを形成して開口部を形成する。
そして、Al層を形成し、これをパターニングすることにより、図1、2に示すように、ゲートに接続するゲート電極8と、Pベース領域3及びN+ソース領域4に接続するソース電極9を形成して、縦型MOSFET構造の素子が形成される。
そして、ゲート電極8、ソース電極9、ドレイン電極10上に、図3に示すように、夫々AuWire(バンプ)11、12、13を形成し、さらに、N+半導体基板1裏面に放熱板14を密着させることにより半導体装置が形成され、実装基板(図示せず)にFC実装される。
本実施形態によると、裏面(N+半導体基板側)に電極を取る必要がないため、リード分実装面積を縮小することが可能となる。また、リード引き回しの必要がなく、放熱板の強度は要求されないため、放熱板を薄化することが可能となる。
(実施形態2)
実施形態1と同様であるが、ドレイン電極のトレンチ構造が異なっている。すなわち、図7、8に示すように、ドレイン電極30はN−半導体層22に形成されており、N+半導体基板21中にドレイン電極30と接続する高濃度の拡散領域35が形成されている。
実施形態1と同様であるが、ドレイン電極のトレンチ構造が異なっている。すなわち、図7、8に示すように、ドレイン電極30はN−半導体層22に形成されており、N+半導体基板21中にドレイン電極30と接続する高濃度の拡散領域35が形成されている。
このような構造は実施形態1と同様に形成される。先ず、図9に示すように、実施形態1と同様に、N+半導体基板21上のN−半導体層22にPベース領域23、N+ソース領域24より構成される活性領域(能動素子領域)が形成されたペレットにおいて、N+ソース領域24の所定領域からPベース領域23を貫通し、N−半導体層22に到達するトレンチ25’と、ペレットの外周部において、実施形態1と同様にN−半導体層2にトレンチを形成する。このとき、トレンチ30’底部は必ずしもN+半導体基板21中に到達する必要はない
そして、図10に示すように、高濃度のN+(P及び/又はAs)をトレンチ30’底部にイオン注入し、拡散によりN+半導体基板中に拡散領域35を形成する。そして、図11に示すように、不純物を添加したポリシリコン膜を形成し、トレンチ25’内を埋め込み、エッチバックすることにより、トレンチゲート25を形成する。そして、所定パターンに形成された絶縁膜26a上にゲート配線27を形成し、さらに、トレンチ30’内に電極化したN+層を埋め込み、ドレイン電極30を形成する。さらに、絶縁膜26b、26cを形成し、Pベース領域23及びN+ソース領域24上に、所定パターンのマスクを形成して開口部を形成する。
そして、図10に示すように、高濃度のN+(P及び/又はAs)をトレンチ30’底部にイオン注入し、拡散によりN+半導体基板中に拡散領域35を形成する。そして、図11に示すように、不純物を添加したポリシリコン膜を形成し、トレンチ25’内を埋め込み、エッチバックすることにより、トレンチゲート25を形成する。そして、所定パターンに形成された絶縁膜26a上にゲート配線27を形成し、さらに、トレンチ30’内に電極化したN+層を埋め込み、ドレイン電極30を形成する。さらに、絶縁膜26b、26cを形成し、Pベース領域23及びN+ソース領域24上に、所定パターンのマスクを形成して開口部を形成する。
さらに、実施形態1と同様に、Al層を形成し、これをパターニングすることにより、図7に示すように、ゲートに接続するゲート電極28と、Pベース領域23及びN+ソース領域24に接続するソース電極29を形成して、縦型MOSFET構造の素子が形成される。
そして、ゲート電極28、ソース電極29、ドレイン電極30上に、図8に示すように、夫々AuWire(バンプ)31、32、33を形成し、N+半導体基板21裏面に放熱板34を密着させることにより半導体装置が形成され、実装基板(図示せず)にFC実装される。
本実施形態により、実施形態1と同様の効果を得ることが可能となる。
これら実施形態において、Nチャンネル型MOSFET構造としているが、全ての導電型を反転させたPチャンネル型MOSFET構造を用いることも可能である。また、縦型半導体素子として縦型MOSFETを用いたが、活性領域の形成されない半導体基板裏面側に電極を取り、縦方向の電流により駆動する半導体装置であれば、適用することができる。例えば、縦型IGBT、縦型SBD等に適用することができる。
また、ドレイン電極10、30のトレンチの位置は、活性領域の形成されていない領域であれば特に限定されないが、素子の面積を有効に利用するためには、ダイシングラインとなるペレット外周領域に形成することが好ましい。そして、その形状は、図1に示すように、外周全域に連続していても、図12に示すように、横方向(或いは縦方向)のみに形成されていても、図13に示すように、一定間隔に分離されていても良い。
尚、本発明は、上述した実施形態に限定されるものではない。その他要旨を逸脱しない範囲で種々変形して実施することができる。
1、21、101 N+半導体基板、2、22、102 N−半導体層(エピタキシャル層)、3、23、103 Pベース領域、4、24、104 N+ソース領域、5、25、105 トレンチゲート、5’、10’、25’、30’ トレンチ 6、26、106 絶縁膜 7、27、107 ゲート配線、8、28、108 ゲート電極、9、29、109 ソース電極、10、30、110 ドレイン電極、11、12、13、31、32、33、111、112 AuWire(バンプ)、14、34、114 放熱板、35 拡散領域、117 チャネルストッパ、118 実装基板
Claims (5)
- 半導体基板と、
前記半導体基板表面上に形成される半導体層と、
前記半導体層に形成される活性領域と、
前記半導体層上に形成され、前記活性領域に接続された第1の電極と、
前記半導体基板に接続され、前記半導体層上に引き出されるトレンチ形状の第2の電極を備えた縦型半導体素子と、
この縦型半導体素子の前記第1の電極及び第2の電極に接続されるバンプ電極と、
前記縦型半導体素子の前記半導体基板裏面に密着される放熱板を備えることを特徴とする半導体装置。 - 前記第2の電極は、半導体素子の外周の少なくとも一部に沿って形成されることを特徴とする請求項1に記載の半導体装置。
- 実装基板にフリップチップ実装されることを特徴とする請求項1又は2に記載の半導体装置。
- 縦型半導体素子を備える半導体装置の製造方法であって、
半導体基板表面上に半導体層を形成する工程と、
前記半導体層に活性領域を形成する工程と、
前記半導体層上に、前記活性領域と接続する第1の電極を形成する工程と、
前記半導体層から前記半導体基板に到達するトレンチを形成する工程と、
前記トレンチ内に電極材料を埋め込み、第2の電極を形成する工程と、
前記第1の電極及び第2の電極にバンプ電極を接続する工程と、
前記半導体基板裏面に放熱板を密着させる工程を備えることを特徴とする半導体装置の製造方法。 - 縦型半導体素子を備える半導体装置の製造方法であって、
半導体基板表面上に半導体層を形成する工程と、
前記半導体層に活性領域を形成する工程と、
前記半導体層上に、前記活性領域と接続する第1の電極を形成する工程と、
前記半導体層にトレンチを形成する工程と、
前記トレンチの底部にイオン注入を行う工程と、
注入された前記イオンを拡散処理により前記半導体基板に到達させる工程と、
前記トレンチ内に電極材料を埋め込み、第2の電極を形成する工程と、
前記第1の電極及び第2の電極にバンプ電極を接続する工程と、
前記半導体基板裏面に放熱板を密着させる工程を備えることを特徴とする半導体装置の製造方法。
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN104795348A (zh) * | 2015-04-29 | 2015-07-22 | 国网智能电网研究院 | 一种大功率压接式igbt封装模块夹具 |
CN109346405A (zh) * | 2018-11-23 | 2019-02-15 | 江苏新广联半导体有限公司 | 一种GaN基SBD倒装芯片的制备方法 |
-
2004
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CN109346405B (zh) * | 2018-11-23 | 2021-12-03 | 江苏新广联科技股份有限公司 | 一种GaN基SBD倒装芯片的制备方法 |
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