JP2006173184A - 半導体装置の製造方法 - Google Patents
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Abstract
【課題】 トレンチを有する半導体装置において、トレンチコーナーに電界集中することを防止し、耐圧の高い半導体装置を製造するための、簡便な製造方法を提供することを課題とする。
【解決手段】 トレンチを備えた半導体基板全面に犠牲膜を形成し、次いで等方性エッチングにより犠牲膜を除去することにより、トレンチ開口部及びトレンチ底面のコーナーを丸みを帯びた形状に加工することを特徴とする半導体装置により、上記課題を解決する。
【選択図】 図9
【解決手段】 トレンチを備えた半導体基板全面に犠牲膜を形成し、次いで等方性エッチングにより犠牲膜を除去することにより、トレンチ開口部及びトレンチ底面のコーナーを丸みを帯びた形状に加工することを特徴とする半導体装置により、上記課題を解決する。
【選択図】 図9
Description
本発明は半導体装置の製造方法に関する。さらに詳しくは、本発明は、トレンチを備えた半導体装置の製造方法に関するものである。
トレンチゲート構造のトランジスタにおいて、トレンチの開孔部及び底部の形状は、通常、共に角張っている。このトレンチ特有の角張った構造のために、ゲート酸化膜をトレンチ内に形成した際に、その膜厚が、当該角張り部分において、一般に薄くなる。
薄くなった部分において、ゲート酸化膜は耐圧不良を招いたり、破損し易くなり、リーク電流の増加の原因となっている。
薄くなった部分において、ゲート酸化膜は耐圧不良を招いたり、破損し易くなり、リーク電流の増加の原因となっている。
トレンチゲート構造のトランジスタは、トレンチ領域に形成されるゲート酸化膜の信頼性が重要なポイントとなり、この為には、トレンチコーナー部分への電界集中を極力発生させない構造にする必要がある。
上記の問題を解決する公知技術(特許文献1)を図1〜7を用いて説明する。
図1は、トレンチMOSゲート部近傍を示す平面図であるが、その製造方法を、図1に示したAA方向の断面図を用いて、図2〜7に各工程順に示す。特に図7はトレンチMOSゲート部のゲート酸化膜が形成された時点の断面図である。
図1は、トレンチMOSゲート部近傍を示す平面図であるが、その製造方法を、図1に示したAA方向の断面図を用いて、図2〜7に各工程順に示す。特に図7はトレンチMOSゲート部のゲート酸化膜が形成された時点の断面図である。
以下、特許文献1に記載の技術を工程ごとに、説明する。
i) シリコンからなる基板1上に酸化膜2を形成する。
ii) 酸化膜2を選択的に開孔する。
iii) これをマスクとしてシリコンの異方性エッチングを施すことにより、基板1の厚さ方向に延びるトレンチ3を形成する(図2)。
この工程iii)で形成されたトレンチ3の開孔部の形状4及び底面の端部の形状5はいずれも角張った形状を示している。
i) シリコンからなる基板1上に酸化膜2を形成する。
ii) 酸化膜2を選択的に開孔する。
iii) これをマスクとしてシリコンの異方性エッチングを施すことにより、基板1の厚さ方向に延びるトレンチ3を形成する(図2)。
この工程iii)で形成されたトレンチ3の開孔部の形状4及び底面の端部の形状5はいずれも角張った形状を示している。
iv) 酸化膜2のうち、トレンチ3の開孔部近傍に位置する部分を選択的に除去し、酸化膜2をトレンチ3から距離Xだけ後退させる(図3)。
v) シリコンの等方性エッチングを施す(図4)。
この工程v)では、シリコンの等方性エッチングを施すことにより、トレンチ3の開孔部4が面取りされ(4a)、底面のコーナーの形状5aは丸くなり角張った部分が無くなっている。また、この際、トレンチ3の底面には酸化膜系の膜6が形成されている。
v) シリコンの等方性エッチングを施す(図4)。
この工程v)では、シリコンの等方性エッチングを施すことにより、トレンチ3の開孔部4が面取りされ(4a)、底面のコーナーの形状5aは丸くなり角張った部分が無くなっている。また、この際、トレンチ3の底面には酸化膜系の膜6が形成されている。
vi) 酸化膜系の膜6、及び酸化膜2を除去する。
vii) 犠牲酸化膜7を形成させる(図5)。
viii) 犠牲酸化膜7を除去する(図6)。
この工程viii)で、犠牲酸化膜7を除去することによってトレンチ3の開孔部の形状4bを、さらに丸みを帯びた形状にする。
ix) その後、熱酸化して、ゲート酸化膜8を形成させる(図7)。
この工程ix)で、熱酸化することによりゲート酸化膜8が形成されるが、トレンチは、トレンチコーナー部分(トレンチ3の開孔部の形状4b、及び底面のコーナーの形状5a)への電界集中を回避する構造となっている。
vii) 犠牲酸化膜7を形成させる(図5)。
viii) 犠牲酸化膜7を除去する(図6)。
この工程viii)で、犠牲酸化膜7を除去することによってトレンチ3の開孔部の形状4bを、さらに丸みを帯びた形状にする。
ix) その後、熱酸化して、ゲート酸化膜8を形成させる(図7)。
この工程ix)で、熱酸化することによりゲート酸化膜8が形成されるが、トレンチは、トレンチコーナー部分(トレンチ3の開孔部の形状4b、及び底面のコーナーの形状5a)への電界集中を回避する構造となっている。
しかしながら、従来の方法では、トレンチ開孔部及びトレンチ底面のコーナーの形状部分を、丸みを帯びた形状にする為には、上記の工程iv)〜viii)を必要としている。また、上記のiv)〜viii)を省略し、図2の後、犠牲酸化膜7を形成し(図7-1)、これを除去し(図7-2)、その後、熱酸化して、ゲート酸化膜8を形成(図7-3)することも可能であるが、その場合、トレンチ3の開孔部の形状4e、及び底面のコーナーの形状5dは、やや丸みを帯びた形状になるが、前記製法に比べ劣り、電界集中を回避するには十分ではない。
そこで、本発明は、トレンチを有する半導体装置において、トレンチコーナーに電界集中することを防止し、耐圧の高い半導体装置を製造するための、簡便な製造方法を提供することを課題とする。
そこで、本発明は、トレンチを有する半導体装置において、トレンチコーナーに電界集中することを防止し、耐圧の高い半導体装置を製造するための、簡便な製造方法を提供することを課題とする。
かくして本発明によれば、トレンチを備えた半導体基板全面に犠牲膜を形成し、次いで等方性エッチングにより犠牲膜を除去することにより、トレンチ開口部及びトレンチ底面のコーナーを、丸みを帯びた形状に加工することを特徴とする、半導体装置の製造方法が提供される。
より具体的には、本発明によれば、トレンチを備えた半導体基板全面に犠牲膜を一度に形成し、次いで等方性エッチングにより犠牲膜を除去することで、トレンチ開口部及びトレンチ底面のコーナーを丸みを帯びた形状に加工することを特徴とする、半導体装置の製造方法が提供される。
より具体的には、本発明によれば、トレンチを備えた半導体基板全面に犠牲膜を一度に形成し、次いで等方性エッチングにより犠牲膜を除去することで、トレンチ開口部及びトレンチ底面のコーナーを丸みを帯びた形状に加工することを特徴とする、半導体装置の製造方法が提供される。
本発明の製造方法によれば、トレンチコーナー部の電界集中が回避できる構造を簡便に作成できるため、ゲート酸化膜の信頼性および耐久性が向上した半導体装置を、前記の従来方法に比較して、安価で供給することができる。
本発明で用いられる半導体基板としては、特に限定されず、公知のいずれの基板も使用できる。例えば、シリコン基板、SiGe基板などが挙げられる。
半導体基板に、常法によりマスクを使用した異方性エッチングによりトレンチを形成する。このようにして得られるトレンチを備えた半導体基板は、トレンチの開口部及び底面のコーナーにおいて角張った形状を有している。
半導体基板に、常法によりマスクを使用した異方性エッチングによりトレンチを形成する。このようにして得られるトレンチを備えた半導体基板は、トレンチの開口部及び底面のコーナーにおいて角張った形状を有している。
本発明の方法では、幅0.5μm〜6.0μm、深さ1.0μm〜5.0μmのトレンチを使用することが好ましい。
次いで、上記のマスクの除去後に、犠牲膜を、トレンチを備えた半導体基板全面に一度に形成する。
本発明で用いられている用語「一度に」とは、従来技術のように、トレンチの形成後に、さらにマスクのトレンチの開口部分をエッチングして後退させた後に、マスクを除去して犠牲膜を形成したり、また、トレンチ形成後に、マスクが存在する状態で、マスクが存在しない部分にのみに犠牲膜を形成させることを除くことを意味する。
本発明で用いられている用語「犠牲膜」とは、トレンチの開口部および底面のコーナー部分の整形を目的として用いられ、一旦形成された後、直ちに除去される膜を意味する。
この犠牲膜は、トレンチ開口部及び底面のコーナー部分において丸みを帯びていることが好ましい。
次いで、上記のマスクの除去後に、犠牲膜を、トレンチを備えた半導体基板全面に一度に形成する。
本発明で用いられている用語「一度に」とは、従来技術のように、トレンチの形成後に、さらにマスクのトレンチの開口部分をエッチングして後退させた後に、マスクを除去して犠牲膜を形成したり、また、トレンチ形成後に、マスクが存在する状態で、マスクが存在しない部分にのみに犠牲膜を形成させることを除くことを意味する。
本発明で用いられている用語「犠牲膜」とは、トレンチの開口部および底面のコーナー部分の整形を目的として用いられ、一旦形成された後、直ちに除去される膜を意味する。
この犠牲膜は、トレンチ開口部及び底面のコーナー部分において丸みを帯びていることが好ましい。
このような犠牲膜は、CVD法、塗布焼成法または熱酸化法などで形成される、トレンチ開口部及び底面のコーナー部分において丸みを帯びた膜が好ましい。また、犠牲膜としては、シリコン酸化膜、シリコン窒化膜、シリコン酸窒化膜など以外にも、上記のように丸みを帯びたコーナーを形成し得る膜であればいずれも使用できる。
なお、犠牲膜の厚さは0.02μm〜0.2μmの範囲であるのが好ましい。
次に、上記犠牲膜を等方性エッチングにより除去することにより、形成された犠牲膜の形状を保持したままトレンチ開口部及び底部のコーナーの形状を、丸みを帯びた形状に加工できる。
なお、犠牲膜の厚さは0.02μm〜0.2μmの範囲であるのが好ましい。
次に、上記犠牲膜を等方性エッチングにより除去することにより、形成された犠牲膜の形状を保持したままトレンチ開口部及び底部のコーナーの形状を、丸みを帯びた形状に加工できる。
以下、本発明を、トレンチの形成方法を工程順に示した断面図である図8〜11を用いて具体的に説明するが、この工程は一例であり、これにより本発明は限定されるものではない。
I ) シリコンからなる基板1上の酸化膜またはレジスト9を選択的に開孔し、これをマスクとしてシリコンの異方性エッチングに付すことにより、基板1の厚さ方向に延びるトレンチ3を形成する(図8)。
ここまでは、従来技術の製造方法(図2)と同様であり、前記のように、トレンチ3の開孔部のコーナーの形状4、及び底部のコーナーの形状5はいずれも角張っている。
I ) シリコンからなる基板1上の酸化膜またはレジスト9を選択的に開孔し、これをマスクとしてシリコンの異方性エッチングに付すことにより、基板1の厚さ方向に延びるトレンチ3を形成する(図8)。
ここまでは、従来技術の製造方法(図2)と同様であり、前記のように、トレンチ3の開孔部のコーナーの形状4、及び底部のコーナーの形状5はいずれも角張っている。
II) 酸化膜またはレジスト9を除去する。
III) 基板上に犠牲膜(CVD酸化膜)10を一度に形成する(図9)。
ここで得られる犠牲膜10はトレンチ開口部及び底部のコーナー部では丸みを帯びており、角張ったトレンチの開口部および底部のコーナー(4および5)を完全に覆っている。
IV) 犠牲膜10で覆われた半導体基板1を等方性エッチングに付すことにより、犠牲膜10の形状を保持したままエッチングされたシリコン基板1を得ることができる。
III) 基板上に犠牲膜(CVD酸化膜)10を一度に形成する(図9)。
ここで得られる犠牲膜10はトレンチ開口部及び底部のコーナー部では丸みを帯びており、角張ったトレンチの開口部および底部のコーナー(4および5)を完全に覆っている。
IV) 犠牲膜10で覆われた半導体基板1を等方性エッチングに付すことにより、犠牲膜10の形状を保持したままエッチングされたシリコン基板1を得ることができる。
すなわち、トレンチ開口部及び底部のコーナー部では丸みを帯びている犠牲膜10が形成された基板を、等方性エッチングに付すことにより、形成後の犠牲膜10の形状を保持したままエッチングされ、犠牲膜10が除去されるのみならず、角張ったトレンチの開口部および底部のコーナー部分が丸みを帯びた形状(図10のトレンチ3の開孔部のコーナー4cの形状、及び底面のコーナー5cの形状)を有する基板が得られる(図10)。
このようにして得られたトレンチに、ゲート絶縁膜11(例えばシリコン酸化膜)を形成して半導体装置が得られるが、このようにして得られる半導体装置は、トレンチの開口部および底部のコーナー部分の形状が丸みを帯びているので(図11)、ゲート絶縁膜11に耐圧不良や破損が生じ難い。
なお、本発明の方法は、ゲート絶縁膜が0.01μm〜0.1μmの厚さを有する場合に適用することが好ましい。
なお、本発明の方法は、ゲート絶縁膜が0.01μm〜0.1μmの厚さを有する場合に適用することが好ましい。
以下に、本発明の製造方法のトレンチゲート構造を有するMOSFETの製造に適用した製造例を示すが、この製造例は本発明およびその適用例を説明するものであって、なんら本発明を制限するものではない。
P型半導体基板1上に、P型不純物濃度領域12、N型不純物濃度領域13およびP型高不純物濃度領域14が、順次形成されている基板に、本発明による半導体装置の製造方法を適用して、トレンチゲート構造を有するMOSFETを製造する場合を、図12〜14に断面図として示す。
P型半導体基板1上に、P型不純物濃度領域12、N型不純物濃度領域13およびP型高不純物濃度領域14が、順次形成されている基板に、本発明による半導体装置の製造方法を適用して、トレンチゲート構造を有するMOSFETを製造する場合を、図12〜14に断面図として示す。
製造例
P型高不純物濃度領域14上に常法により酸化膜を形成させ、この酸化膜を選択的に開孔し、これをマスクとしてSF6/Cl2/HBr等のガスを使用しドライエッチング装置により異方性エッチングに付してP型不純物濃度領域12に達するまでトレンチを形成させ後、HF等によるウエットエッチングにより酸化膜を除去した。
次いで、SiH4/O2等のガスを用いることによるCVD酸化膜(犠牲膜)を形成させ、SF6/O2/Cl2等のガスを用いてドライエッチングにより等方性エッチングに付した後、全面に、熱酸化によりゲート絶縁膜11を形成させた(図12)。
P型高不純物濃度領域14上に常法により酸化膜を形成させ、この酸化膜を選択的に開孔し、これをマスクとしてSF6/Cl2/HBr等のガスを使用しドライエッチング装置により異方性エッチングに付してP型不純物濃度領域12に達するまでトレンチを形成させ後、HF等によるウエットエッチングにより酸化膜を除去した。
次いで、SiH4/O2等のガスを用いることによるCVD酸化膜(犠牲膜)を形成させ、SF6/O2/Cl2等のガスを用いてドライエッチングにより等方性エッチングに付した後、全面に、熱酸化によりゲート絶縁膜11を形成させた(図12)。
次いで、ゲート絶縁膜11の全面に、SiH4を用いたCVD法等により多結晶シリコン15を形成させ、多結晶シリコン15の両端を、Cl2/HBr等のガスを用いた異方性ドライエッチングにより選択的に処理し、トレンチ3に多結晶シリコンからなるゲート電極16を形成させた(図13)。
P,B等を添加した常圧によるCVD法によって酸化膜17を全面に堆積させ、次いでCF4等のガスを用いたドライエッチング装置によるエッチングを行って酸化膜17を選択的に残置すると共にゲート絶縁膜11の不要部分を除去し、トレンチMOSゲート部18を形成させた。
さらに、ソース電極19をP型高不純物濃度領域14上に接するように形成させ、ドレイン電極20をP型半導体基板1に接するように形成させ(図14)、本発明の製造方法によるトレンチゲート構造を有するMOSFETを得た。
さらに、ソース電極19をP型高不純物濃度領域14上に接するように形成させ、ドレイン電極20をP型半導体基板1に接するように形成させ(図14)、本発明の製造方法によるトレンチゲート構造を有するMOSFETを得た。
上記のような本発明を、MOSFETの製造に適用することにより、リーク特性・耐圧性が改善されたトレンチゲート構造を有する半導体装置が得られる。
なお、上記の多結晶シリコン以外にも、銅およびアルミニウムなどの金属、チタンおよびタングステンなどの高融点金属またはシリサイドもしくはポリサイドなどを用いることもできる。
なお、上記の多結晶シリコン以外にも、銅およびアルミニウムなどの金属、チタンおよびタングステンなどの高融点金属またはシリサイドもしくはポリサイドなどを用いることもできる。
1 半導体基板
2 酸化膜
3 トレンチ
4 トレンチ開孔部
4a 面取りされたトレンチ開孔部
4b 丸みを帯びたトレンチ開孔部
4c 丸みを帯びたトレンチ開孔部
4d やや丸みを帯びたトレンチ開孔部
4e やや丸みを帯びたトレンチ開孔部
5 トレンチ底面の端部
5a 丸みを帯びたトレンチ底面の端部
5c 丸みを帯びたトレンチ底面の端部
5d やや丸みを帯びたトレンチ底面の端部
6 酸化膜系の膜
7 犠牲酸化膜
8 ゲート酸化膜
9 酸化膜またはレジスト
10 犠牲膜(CVD酸化膜)
11 ゲート酸化膜
12 P型不純物濃度領域
13 N型不純物濃度領域
14 P型高不純物濃度領域
15 多結晶シリコン
16 多結晶シリコンからなるゲート電極
17 CVD酸化膜
18 トレンチMOSゲート部
19 ソース電極
20 ドレイン電極
2 酸化膜
3 トレンチ
4 トレンチ開孔部
4a 面取りされたトレンチ開孔部
4b 丸みを帯びたトレンチ開孔部
4c 丸みを帯びたトレンチ開孔部
4d やや丸みを帯びたトレンチ開孔部
4e やや丸みを帯びたトレンチ開孔部
5 トレンチ底面の端部
5a 丸みを帯びたトレンチ底面の端部
5c 丸みを帯びたトレンチ底面の端部
5d やや丸みを帯びたトレンチ底面の端部
6 酸化膜系の膜
7 犠牲酸化膜
8 ゲート酸化膜
9 酸化膜またはレジスト
10 犠牲膜(CVD酸化膜)
11 ゲート酸化膜
12 P型不純物濃度領域
13 N型不純物濃度領域
14 P型高不純物濃度領域
15 多結晶シリコン
16 多結晶シリコンからなるゲート電極
17 CVD酸化膜
18 トレンチMOSゲート部
19 ソース電極
20 ドレイン電極
Claims (6)
- トレンチを備えた半導体基板全面に犠牲膜を形成し、次いで等方性エッチングにより犠牲膜を除去することにより、トレンチ開口部及びトレンチ底面のコーナーを丸みを帯びた形状に加工することを特徴とする半導体装置の製造方法。
- トレンチを備えた半導体基板全面に犠牲膜を一度に形成する請求項1に記載の半導体装置の製造方法。
- 犠牲膜が、CVD法により形成された酸化膜である、請求項1または2に記載の半導体装置の製造方法。
- トレンチが、異方性エッチングにより半導体基板に形成されている、請求項1または2に記載の半導体装置の製造方法。
- トレンチが、トレンチゲート構造を有するMOSFET用のトレンチである、請求項1または2に記載の半導体装置の製造方法。
- 請求項1〜5のいずれか一つに記載の製造方法により製造された半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2004359989A JP2006173184A (ja) | 2004-12-13 | 2004-12-13 | 半導体装置の製造方法 |
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Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2019036604A (ja) * | 2017-08-10 | 2019-03-07 | トヨタ自動車株式会社 | 半導体装置の製造方法 |
JP2021082710A (ja) * | 2019-11-19 | 2021-05-27 | 株式会社デンソー | 半導体装置の製造方法 |
-
2004
- 2004-12-13 JP JP2004359989A patent/JP2006173184A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
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JP2021082710A (ja) * | 2019-11-19 | 2021-05-27 | 株式会社デンソー | 半導体装置の製造方法 |
JP7331653B2 (ja) | 2019-11-19 | 2023-08-23 | 株式会社デンソー | 半導体装置の製造方法 |
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