JP2006165126A

JP2006165126A - 半導体装置の製造方法

Info

Publication number: JP2006165126A
Application number: JP2004351862A
Authority: JP
Inventors: Tetsuo Yaegashi; 鉄男八重樫
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2004-12-03
Filing date: 2004-12-03
Publication date: 2006-06-22

Abstract

【課題】ダミーパターンの形成に伴う動作の不具合を抑制することができる半導体装置の製造方法を提供する。
【解決手段】半導体基板１の上方に下部電極膜９を形成した後、下部電極膜９上に強誘電体膜１０を形成する。次に、強誘電体膜１０上に上部電極膜１１を形成する。次いで、上部電極膜１１をパターニングする。その後、強誘電体膜１０をパターニングする。続いて、下部電極膜９をパターニングする。そして、上部電極膜１１をパターニングする工程において、実際に使用される強誘電体キャパシタの上部電極１１ａをセルアレイ領域３１内に形成すると共に、上部電極１１ａと同一の大きさの擬似上部電極を周辺回路領域３２内に形成する。
【選択図】図２Ｃ

Description

本発明は、強誘電体キャパシタを備えた半導体装置の製造方法に関する。

従来、半導体装置の製造に当たっては、パターンの占有面積をウェハ内で均一化するために、動作に必要なメインパターンだけでなく、動作に影響を与えないダミーパターンを形成することがある。このような占有面積の均一化は、例えば化学機械的研磨（ＣＭＰ）等の後の工程を考慮したものである。そして、強誘電体メモリにおいても、ダミーパターンの形成が行われており、特許文献１には、強誘電体キャパシタの外周部にダミーパターンを形成することが記載されている。

また、強誘電体キャパシタの形成に当たっては、例えば上部電極膜のエッチング時にデポ物がレジストパターンの側部に付着して、エッチングフェンスが形成される。このため、意図的にレジストパターンを後退させることにより、エッチングフェンスを除去するようにしている。

しかしながら、従来の方法で、強誘電体キャパシタの周囲にダミーパターンを形成した場合には、完成した強誘電体メモリが正常に動作しないことがある。

特開平９−３２１２４８号公報

本発明は、ダミーパターンの形成に伴う動作の不具合を抑制することができる半導体装置の製造方法を提供することを目的とする。

本願発明者は、上述のような問題点の原因を究明すべく鋭意検討を重ねた結果、メインパターンを形成する際のエッチングフェンスを除去できていても、ダミーパターンにエッチングフェンスが残存していることを見出した。従来、ダミーパターンの平面形状は、慣習的に用いられてきたものとされており、強誘電体キャパシタの上部電極については、例えば一辺の長さが１．０μｍの正方形とされている。その一方で、強誘電体キャパシタの平面形状は、高密度化に伴って微細なものに変化してきており、メインパターンにおける上部電極の平面形状をダミーパターンのそれよりも小さなものとすることもある。かかる場合、ダミーパターンにおいて多くのエッチングフェンスが発生するため、メインパターンのエッチングフェンスを除去した時点でレジストパターンの後退を停止すると、ダミーパターンではエッチングフェンスが残存した状態となる。これに対し、ダミーパターンのエッチングフェンスを完全に除去しようとすると、過剰なエッチングによりメインパターンにダメージが生じる。

そして、上述のようにエッチングフェンスが残存していると、その後の洗浄工程等において、エッチングフェンスが崩落したり、飛散したりして、強誘電体キャパシタ間に入り込むこともある。この結果、リークが発生したりして強誘電体メモリが正常に動作しなくなってしまうのである。

そして、本願発明者は、このような見解に基づいて鋭意検討を更に重ねた結果、以下に示す発明の諸態様に想到した。

本発明に係る半導体装置の製造方法では、半導体基板の上方に下部電極膜を形成した後、前記下部電極膜上に強誘電体膜を形成する。次に、前記強誘電体膜上に上部電極膜を形成する。次いで、前記上部電極膜をパターニングする。その後、前記強誘電体膜をパターニングする。続いて、前記下部電極膜をパターニングする。そして、前記上部電極膜をパターニングする工程において、実際に使用される強誘電体キャパシタの上部電極を形成すると共に、前記上部電極と同一の大きさの擬似上部電極を形成する。

本発明によれば、擬似上部電極を上部電極と同一の大きさとしているため、擬似上部電極を形成する際に発生するエッチングフェンスの量が上部電極を形成する際のそれと同程度となる。このため、過剰なエッチングを行わずとも、エッチングフェンスを確実に除去することができる。従って、エッチングフェンスの崩落等に伴う不具合を抑制することができる。

以下、本発明の実施形態について、添付の図面を参照して具体的に説明する。図１は、本発明の実施形態に係る方法によって製造する強誘電体メモリ（半導体装置）のメモリセルアレイの構成を示す回路図である。

このメモリセルアレイには、一の方向に延びる複数本のビット線１０３、並びにビット線１０３が延びる方向に対して垂直な方向に延びる複数本のワード線１０４及びプレート線１０５が設けられている。また、これらのビット線１０３、ワード線１０４及びプレート線１０５が構成する格子と整合するようにして、複数個の本実施形態に係る強誘電体メモリのメモリセルがアレイ状に配置されている。各メモリセルには、強誘電体キャパシタ１０１及びＭＯＳトランジスタ１０２が設けられている。

ＭＯＳトランジスタ１０２のゲートはワード線１０４に接続されている。また、ＭＯＳトランジスタ１０２の一方のソース・ドレインはビット線１０３に接続され、他方のソース・ドレインは強誘電体キャパシタ１０１の一方の電極に接続されている。そして、強誘電体キャパシタ１０１の他方の電極がプレート線１０５に接続されている。なお、各ワード線１０４及びプレート線１０５は、それらが延びる方向と同一の方向に並ぶ複数個のＭＯＳトランジスタ１０２により共有されている。同様に、各ビット線１０３は、それが延びる方向と同一の方向に並ぶ複数個のＭＯＳトランジスタ１０２により共有されている。ワード線１０４及びプレート線１０５が延びる方向、ビット線１０３が延びる方向は、夫々行方向、列方向とよばれることがある。

このように構成された強誘電体メモリのメモリセルアレイでは、強誘電体キャパシタ１に設けられた強誘電体膜の分極状態に応じて、データが記憶される。

次に、本発明の実施形態について説明する。図２Ａ乃至図２Ｆは、本発明の実施形態に係る強誘電体メモリ（半導体装置）の製造方法を工程順に示す断面図である。

本実施形態においては、先ず、図２Ａに示すように、Ｓｉ基板等の半導体基板１の表面に、素子活性領域を区画する素子分離絶縁膜２を、例えばロコス（ＬＯＣＯＳ：Local Oxidation of Silicon）法により形成する。次に、素子分離絶縁膜２により区画された素子活性領域内に、ゲート絶縁膜３、ゲート電極４、シリサイド層５、サイドウォール６、並びに低濃度拡散層２１及び高濃度拡散層２２からなるソース・ドレイン拡散層を備えたトランジスタ（ＭＯＳＦＥＴ）を形成する。このトランジスタは、図１中のＭＯＳトランジスタ１０２に相当する。ゲート絶縁膜３としては、例えば、熱酸化により、厚さが１００ｎｍ程度のＳｉＯ₂膜を形成する。次いで、全面に、シリコン酸窒化膜７を、ＭＯＳＦＥＴを覆うようにして形成し、更に全面にシリコン酸化膜８ａを形成する。シリコン酸窒化膜７は、シリコン酸化膜８ａを形成する際のゲート絶縁膜３等の水素劣化を防止するために形成されている。シリコン酸化膜８ａとしては、例えば、ＣＶＤ法により、厚さが７００ｎｍ程度のＴＥＯＳ（tetraethylorthosilicate）膜を形成する。

その後、Ｎ₂雰囲気中で、６５０℃、３０分間のアニール処理を行うことにより、シリコン酸化膜８ａの脱ガスを行う。次に、シリコン酸化膜８ａ上に、下部電極密着層として、例えば、スパッタ法により、厚さが２０ｎｍ程度のＡｌ₂Ｏ₃膜８ｂを形成する。Ａｌ₂Ｏ₃膜８ｂ上に下部電極膜９を形成する。下部電極膜９としては、例えば、スパッタ法により、厚さが１５０ｎｍ程度のＰｔ膜を形成する。

次に、同じく図２Ａに示すように、下部電極膜９上に強誘電体膜１０をアモルファス状態で形成する。強誘電体膜１０としては、例えば、ＰＬＺＴ（（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ₃）ターゲットを用い、ＲＦスパッタ法により、厚さが１００ｎｍ乃至２００ｎｍ程度のＰＬＺＴ膜を形成する。次いで、Ａｒ及びＯ₂を含有する雰囲気中で６５０℃以下での熱処理（ＲＴＡ：Rapid Thermal Annealing）を行い、更に、酸素雰囲気中で７５０℃でのＲＴＡを行う。この結果、強誘電体膜１０が完全に結晶化すると共に、下部電極膜９を構成するＰｔ膜が緻密化し、下部電極膜９と強誘電体膜１０との界面近傍におけるＰｔとＯとの相互拡散が抑制される。

その後、同じく図２Ａに示すように、強誘電体膜１０上に上部電極膜１１を形成する。上部電極膜１１の形成に当たっては、例えば、スパッタ法により、厚さが２００ｎｍ乃至３００ｎｍ程度の酸化イリジウム膜を形成する。

続いて、図２Ｂに示すように、上部電極膜１１上に上部電極形成用のレジストパターン１２を形成する。このとき、図３に示すように、強誘電体メモリのセルアレイ領域３１だけでなく、周辺回路領域３２にも、同一サイズ及び同一形状のレジストパターン１２を形成する。また、レジストパターン１２の密度は、セルアレイ領域３１及び周辺回路領域３２のいずれにおいても実質的に一定とすることが好ましい。

次に、図２Ｃに示すように、レジストパターン１２をマスクとして、上部電極膜１１のパターニングを行うことにより、上部電極１１ａを形成する。このパターニングの結果、レジストパターン１２の側部にエッチングフェンス１３が発生する。

次いで、図２Ｄに示すように、更にエッチングを行うことにより、レジストパターン１２を後退させる。この結果、エッチングフェンス１３が除去される。本実施形態では、レジストパターン１２の形状及びサイズが、セルアレイ領域３１及び周辺回路領域３２において均一となっているため、セルアレイ領域３１内のエッチングフェンス１３を除去する条件でレジストパターン１２を後退させれば、周辺回路領域３２内のエッチングフェンス１３も同時に除去される。

その後、図２Ｅに示すように、レジストパターン１２を除去する。続いて、図２Ｆに示すように、強誘電体膜１０及び下部電極膜９のパターニングを行うことにより、容量絶縁膜１０ａ及び下部電極９ａを形成する。この際、上部電極の形成時と同様に、周辺回路領域３２にも、セルアレイ領域３１内のものと同一サイズ及び同一形状のレジストパターンを形成し、ダミーパターンを形成することが好ましい。下部電極９ａ、容量絶縁膜１０ａ及び上部電極１１ａを備えた強誘電体キャパシタは、図１中の強誘電体キャパシタ１０１に相当する。そして、層間絶縁膜及び配線等を形成して強誘電体メモリを完成させる。

このような本実施形態によれば、上述のように、セルアレイ領域３１内のエッチングフェンス１３を除去する条件でレジストパターン１２を後退させることにより、周辺回路領域３２内のエッチングフェンス１３も同時に除去することができる。このため、セルアレイ領域３１内の強誘電体キャパシタにダメージを与えることなく、ウェハ全体のエッチングフェンス１３が除去される。従って、エッチングフェンス１３を起因とするリーク等を防止することができ、特性の劣化を抑制して高い歩留りを得ることができる。

なお、レジストパターン１２等の形状は正方形に限定されるものではなく、長方形等としてもよい。また、ダミーパターンを周辺回路領域３２内だけでなく、ダイシングライン上にも形成することが好ましい。

また、上記特許文献１には、キャパシタの周囲にダミーパターンを設けることが記載されているが、メインパターンを考慮してその大きさ及び形状を決定することに関しては、何らの記載もない。

以下、本発明の諸態様を付記としてまとめて記載する。

（付記１）
半導体基板の上方に下部電極膜を形成する工程と、
前記下部電極膜上に強誘電体膜を形成する工程と、
前記強誘電体膜上に上部電極膜を形成する工程と、
前記上部電極膜をパターニングする工程と、
前記強誘電体膜をパターニングする工程と、
前記下部電極膜をパターニングする工程と、
を有し、
前記上部電極膜をパターニングする工程において、
実際に使用される強誘電体キャパシタの上部電極を形成すると共に、前記上部電極と同一の大きさの擬似上部電極を形成することを特徴とする半導体装置の製造方法。

（付記２）
前記強誘電体キャパシタを強誘電体メモリのメモリセル用として形成することを特徴とする付記１に記載の半導体装置の製造方法。

（付記３）
前記擬似上部電極の形状を前記上部電極の形状と同一にすることを特徴とする付記１又は２に記載の半導体装置の製造方法。

（付記４）
前記上部電極及び擬似上部電極の密度を前記半導体基板の外周内で実質的に一定とすることを特徴とする付記１乃至３のいずれか１項に記載の半導体装置の製造方法。

（付記５）
前記擬似上部電極をダイシングライン上にも形成することを特徴とする付記１乃至４のいずれか１項に記載の半導体装置の製造方法。

（付記６）
前記強誘電体膜をパターニングする工程において、
実際に使用される強誘電体キャパシタの容量絶縁膜を形成すると共に、前記容量絶縁膜と同一の大きさの擬似容量絶縁膜を形成することを特徴とする付記１乃至５のいずれか１項に記載の半導体装置の製造方法。

（付記７）
前記擬似容量絶縁膜をダイシングライン上にも形成することを特徴とする付記６に記載の半導体装置の製造方法。

（付記８）
前記下部電極膜をパターニングする工程において、
実際に使用される強誘電体キャパシタの下部電極を形成すると共に、前記下部電極と同一の大きさの擬似下部電極を形成することを特徴とする付記１乃至７のいずれか１項に記載の半導体装置の製造方法。

（付記９）
前記擬似下部電極をダイシングライン上にも形成することを特徴とする付記８に記載の半導体装置の製造方法。

本発明の実施形態に係る方法によって製造する強誘電体メモリのメモリセルアレイの構成を示す回路図である。本発明の実施形態に係る強誘電体メモリの製造方法を工程順に示す断面図である。図２Ａに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。図２Ｂに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。図２Ｃに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。図２Ｄに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。図２Ｅに引き続き、強誘電体メモリの製造方法を工程順に示す断面図である。レジストパターン１２のレイアウトを示す平面図である。

符号の説明

１：半導体基板
３：ゲート絶縁膜
４：ゲート電極
９：下部電極膜
９ａ：下部電極
１０：強誘電体膜
１０ａ：容量絶縁膜
１１：上部電極膜
１１ａ：上部電極
１２：レジストパターン
１３：エッチングフェンス
３１：セルアレイ領域
３２：周辺回路領域
１０１：強誘電体キャパシタ
１０２：ＭＯＳトランジスタ
１０３：ビット線
１０４：ワード線
１０５：プレート線

Claims

半導体基板の上方に下部電極膜を形成する工程と、
前記下部電極膜上に強誘電体膜を形成する工程と、
前記強誘電体膜上に上部電極膜を形成する工程と、
前記上部電極膜をパターニングする工程と、
前記強誘電体膜をパターニングする工程と、
前記下部電極膜をパターニングする工程と、
を有し、
前記上部電極膜をパターニングする工程において、
実際に使用される強誘電体キャパシタの上部電極を形成すると共に、前記上部電極と同一の大きさの擬似上部電極を形成することを特徴とする半導体装置の製造方法。
前記強誘電体キャパシタを強誘電体メモリのメモリセル用として形成することを特徴とする請求項１に記載の半導体装置の製造方法。
前記擬似上部電極の形状を前記上部電極の形状と同一にすることを特徴とする請求項１又は２に記載の半導体装置の製造方法。
前記上部電極及び擬似上部電極の密度を前記半導体基板の外周内で実質的に一定とすることを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
前記擬似上部電極をダイシングライン上にも形成することを特徴とする請求項１乃至４のいずれか１項に記載の半導体装置の製造方法。