JP2006146906A

JP2006146906A - 抵抗素子のないバイアス電流発生回路

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Publication number: JP2006146906A
Application number: JP2005324173A
Authority: JP
Inventors: Weicheng Zhang; ウェイチェンチャン; Seunghoon Lee; ▲セン▼ 勳李
Original assignee: Samsung Electronics Co Ltd
Current assignee: Samsung Electronics Co Ltd
Priority date: 2004-11-15
Filing date: 2005-11-08
Publication date: 2006-06-08
Anticipated expiration: 2025-11-08
Also published as: NL1030431C2; JP4491405B2; NL1030431A1

Abstract

【課題】抵抗素子のないバイアス電流発生回路を提供する。
【解決手段】バイアス電流発生器は、供給電源や工程プロセス、動作温度の変化と関係なく、安定的で一定であるバイアス電流を生成する。バイアス電流発生器は、トランジスタのような能動素子のみを含む温度比例電流生成部及び温度反比例電流生成部を用いてバイアス電流を生成する。即ち、抵抗のような受動素子は含まれない。生成されるバイアス電流は実質的にバイアス電流発生器の電流経路のトランジスタそれぞれのトランジスタサイズの関数である。このような方式で発生されたバイアス電流は供給電源や工程プロセス、動作温度の変化に対する影響が顕著に減少するようになる。
【選択図】図１

Description

本発明は、集積回路装置に係り、より詳細には、集積回路装置において、バイアス電流を提供する回路に関する。
バイアス電流発生器は、集積回路装置において、外部から印加される電源を用いてバイアス電流を提供する回路である。ここで、理想的なバイアス電流発生器は供給される電源やプロセスパラメータまたは動作温度の変化に独立的に一定のバイアス電流を提供すべきである。

従来技術によるバイアス電流発生器は、特許文献１に開示されている。従来のバイアス電流発生器には動作温度が増加することによって増加する電流を提供する温度比例（ＰＴＡＴ）電流提供回路や、動作温度が増加することにより減少する電流を提供する温度反比例（ＩＰＴＡＴ）電流提供回路及び温度と供給電源の変化に影響の少ない温度比例電流と温度反比例電流とが加算されたバイアス電流を提供する回路がある。

従来技術による温度比例電流提供回路及び温度反比例電流提供回路はそれぞれ温度比例電流及び温度反比例電流を生成するために抵抗素子を用いた。抵抗素子はプロセス変化や温度変化によってその特性の変化が激しいので、従来技術によって生成されたバイアス電流もまたプロセスまたは温度変化に影響を受けるようになる。
米国特許第６、２０１、４３６号

前記のような問題点を解決するための本発明の目的は、抵抗素子なしに供給される電源や工程プロセス及び動作温度の変化にもかかわらず安定的で一定のバイアス電流を生成する電流発生器を提供することにある。

前記目的を達成するための本発明の一特徴によると、動作温度に比例する第１電流を生成する能動回路素子を含む温度比例電流生成部と、前記動作温度に反比例する第２電流を生成する能動回路素子を含む温度反比例電流生成部と、前記第１電流及び前記第２電流を加算してバイアス電流を生成する加算部と、を含むことを特徴とするバイアス電流発生器が提供される。

前記目的を達成するための本発明のまた他の特徴によると、複数のトランジスタを含む第１電流経路及び複数のトランジスタを含む第２電流経路を含み、動作温度に比例する第１電流を生成する温度比例電流生成部と、複数のトランジスタを含む第３電流経路を含み、前記動作温度に反比例する第２電流を生成する温度反比例電流生成部と、前記第１電流及び前記第２電流を加算してバイアス電流を生成する加算部と、を含み、前記第２電流経路の複数のトランジスタのうち、少なくとも一つは前記第１電流経路の前記複数のトランジスタより一つと対応し、前記第１電流経路及び前記第２電流経路の対応される前記トランジスタのうち、少なくとも一対は異なるトランジスタサイズを有し、前記第１電流は前記異なるトランジスタサイズに対応して生成され、前記第２電流は前記温度比例電流生成部で生成される電圧に基づいて生成され、前記電圧が前記第３電流経路の前記トランジスタによって分けられ、前記第２電流が生成されることを特徴とするバイアス電流発生器が提供される。

以下、本発明の望ましい実施例を添付した図面を参照して詳細に説明する。まず、各図面の構成要素の参照符号は同一の構成要素に対しては、他の図面に示されても可能な限り同一の符号を付与するようにした。また、本発明の説明において、関連した公知の構成または機能に対する具体的な説明が本発明の要旨を阻害すると判断される場合にはその詳細な説明は省略する。

図１は、本発明の一実施例によるバイアス電流発生器の回路図である。
図１を参照すると、バイアス電流発生器は温度比例電流生成部２００、温度反比例電流生成部４００及び加算部５００を含む。
温度比例電流生成部２００及び温度反比例電流生成部４００は、ＮＭＯＳまたはＰＭＯＳトランジスタ、バイポーラ接合トランジスタ（ＢＪＴ）などのような能動素子のみで構成され、抵抗のような受動素子は含まない。

温度比例電流生成部２００は、温度が増加することによって増加し、温度が減少することによって減少する第１サブ電流（Ｉ１）を生成する。温度反比例電流生成部４００は、温度が増加することによって減少し、温度が減少することによって増加する第２サブ電流（Ｉ２）を生成する。加算部５００は、第１サブ電流（Ｉ１）及び第２サブ電流（Ｉ２）を加算して加算電流（Ｉ３）を生成する。温度比例電流生成部２００及び温度反比例電流生成部４００は抵抗のような受動素子を含まないので、図１のバイアス電流発生器は工程プロセスや供給電源及び温度の変化にほぼ影響を受けない。

温度比例電流生成部２００は、ＰＭＯＳカスコード電流ミラー２１１、ＮＭＯＳカスコード電流ミラー２２０、及び二つのＢＪＴ２０９、２１０を含む。
ＰＭＯＳカスコード電流ミラー２１１は、四つのＰＭＯＳトランジスタ２０５、２０６、２０７、２０８を含む。

第１ＰＭＯＳトランジスタ２０８と第２ＰＭＯＳトランジスタ２０６は、第１レファレンス電圧（ＶＤＤ）と第１ノード２４０との間に直列に連結され、第３ＰＭＯＳトランジスタ２０７と第４ＰＭＯＳトランジスタ２０５は、第１レファレンス電圧（ＶＤＤ）と第２ノード２４２との間に直列に連結される。第１ＰＭＯＳトランジスタ２０８と第３ＰＭＯＳトランジスタ２０７のゲートは第１ノード２４０に連結され、第２ＰＭＯＳトランジスタ２０６と第４ＰＭＯＳトランジスタ２０５のゲートは第１バイアス電圧（Ｖｃａｓｐ）に連結される。

ＮＭＯＳカスコード電流ミラー２２０は、四つのＮＭＯＳトランジスタ２０１、２０２、２０３、２０４を含む。
第１ＮＭＯＳトランジスタ２０４と第２ＮＭＯＳトランジスタ２０２は、第１ノード２４０と第３ノード２４４との間に直列に連結され、第３ＮＭＯＳトランジスタ２０３と第４ＮＭＯＳトランジスタ２０１は、第２ノード２４２と第４ノード２４６との間に直列に連結される。第１ＮＭＯＳトランジスタ２０４と第３ＮＭＯＳトランジスタのゲートは第２バイアス電圧（Ｖｃａｓｎ）に連結され、第２ＮＭＯＳトランジスタ２０２と第４ＮＭＯＳトランジスタ２０１のゲートは第２ノード２４２に連結される。

第１ＢＪＴ２１０は、第３ノード２４４と第２レファレンス電圧（ＧＮＤ）との間にダイオード連結される。第１ＢＪＴ２１０のベース及びコレクタは第２レファレンス電圧（ＧＮＤ）に連結され、エミッタは第２ＮＭＯＳトランジスタ２０２のソースに連結される。

第２ＢＪＴ２０９は、第４ノード２４６と第２レファレンス電圧（ＧＮＤ）との間にダイオード連結される。第２ＢＪＴ１０９のベース及びコレクタは第２レファレンス電圧（ＧＮＤ）に連結され、エミッタは第４ＮＭＯＳトランジスタ２０１のソースに連結される。

第３ＰＭＯＳトランジスタ２０７及び第１ＰＭＯＳトランジスタ２０８は、同一対であり、第４ＰＭＯＳトランジスタ２０５及び第２ＰＭＯＳトランジスタ２０６は同一対である。したがって、第１サブ電流（Ｉ１）及び第１ミラーサブ電流（Ｉ１’）は実質的に同一になる。

ＮＭＯＳトランジスタ（２０１、２０２）のゲートが互いに連結されているので、第２レファレンス電圧（ＧＮＤ）を基準とした第４ＮＭＯＳトランジスタ２０１のゲートの電圧と第２レファレンス電圧（ＧＮＤ）を基準とした第２ＮＭＯＳトランジスタ２０２のゲートの電圧は同一である。したがって、下記の数式１のように表現することができる。

数式１でＶ_ｂｅ１及びＶ_ｂｅ２は、それぞれＢＪＴ（２０９、２１０）のエミッタ・ベース電圧であり、Ｖ_{ｇｓ２０１}及びＶ_{ｇｓ２０２}はそれぞれＮＭＯＳトランジスタ（２０１、２０２）のゲート・ソース電圧である。
ＢＪＴのベース・エミッタ電圧は下記の数式２のように示される。

数式２でＶ_ｂｅはＢＪＴのベースエミッタ電圧であり、Ｖ_Ｔは熱電圧であり、Ｉ_ｃはコレクタ電流であり、Ｉ_ｓはＢＪＴの飽和電流である。
また、ＭＯＳトランジスタのゲート・ソース電圧は下記の数式３のように示される。

前記数式３でＶ_ｇｓはＭＯＳトランジスタのゲート・ソース電圧であり、Ｉ_ＤはＭＯＳトランジスタのドレイン電流であり、Ｕ_ｎは電子移動度であり、Ｃ_ＯＸはゲート電極とチャンネルとによって形成されたキャパシタの単位面積当たりキャパシタンスであり、Ｗ／ＬはＭＯＳトランジスタのトランジスタサイズであり、Ｖ_ｔｈはＭＯＳトランジスタのしきい電圧である。
ＢＪＴのベース電流を無視し、数式２及び数式３を数式１に適用すると下記の数式４が得られる。

数式４でＩ_１’はミラーサブ電流（Ｉ１’）であり、Ｉ_Ｓ２０９は第２ＢＪＴ２０９の飽和電流であり、（Ｗ／Ｌ）_２０１は第４ＮＭＯＳトランジスタ２０１のトランジスタサイズであり、Ｖ_{ｔｈ２０１}は第４ＮＭＯＳトランジスタ２０１のしきい電圧である。また、Ｉ_１は第１サブ電流（Ｉ１）であり、Ｉ_Ｓ２１０は第１ＢＪＴ２１０の飽和電流であり、（Ｗ／Ｌ）_２０２は第２ＮＭＯＳトランジスタ２０２のトランジスタサイズであり、Ｖ_{ｔｈ２０２}は第２ＮＭＯＳは第２ＮＭＯＳトランジスタ２０２のしきい電圧である。数式におけるこのような表現は今後の全ての数式に適用される。

ボディ効果を無視すると、Ｖ_{ｔｈ２０１}＝Ｖ_{ｔｈ２０２}にすることができ、第１サブ電流（Ｉ１）は第１ミラーサブ電流（Ｉ１’）と同一であるので下記の数式５が得られる。

数式５を第１サブ電流（Ｉ１）に対して書き直すと下記の数式６が得られる。

数式６は、Ｖ_ＴをｋＴ／ｑ（ｋはボルツマン定数、Ｔは絶対温度、ｑは電子の電荷量）で示したものである。前記の記号は今後の数式にも同一に用いられる。
数式６でＩ_Ｓ２１０／Ｉ_Ｓ２０９はｍで示し、（Ｗ／Ｌ）_２０１／（Ｗ／Ｌ）_２０２はｎで示した。このｍ及びｎは全て１より大きい実数である。例えば、ｍは７であり、ｎは２であってもよい。

図１に示した第１ＢＪＴ２１０は第２ＢＪＴ２０９よりｍ倍飽和電流を有する一つのトランジスタで実現することもできるが、ｍが自然数である場合であれば、第２ＢＪＴ２０９ｍ個を並列連結する方式で実現することもできる。
ＭＯＳトランジスタを用いた回路でＵ_ｎＣ_ＯＸはＴ^−１．５に比例する。したがって、数式６で第１サブ電流（Ｉ１）はＴ^０．５に比例し、−５５℃〜１２５℃のような関心ある温度領域で第１サブ電流（Ｉ１）はほぼ温度に線形的に比例する。

以下、温度比例電流生成部２００が、温度が増加することによって減少し、温度が減少することによって増加するバイアス電流を提供する動作を説明する。
ここで、温度比例は温度が増加することによって増加し、温度が減少することによって減少する全ての場合を含む。
第２レファレンス電圧（ＧＮＤ）を基準とした第４ＮＭＯＳトランジスタ２０１のゲート電圧（Ｖｇｎ）は下記の数式７のように示される。

数式７でＶ_ｔｈは第４ＮＭＯＳトランジスタ２０１のしきい電圧である。
数式２で左／右辺を温度Ｔに対して偏微分すると、下記数式８が得られる。

ＢＪＴのベース電流を無視すると、Ｉ_Ｃ２０９は第１サブ電流（Ｉ１）と実質的に同一であると見なすことができ、前述したように第１サブ電流（Ｉ１）はＴ^０．５に比例するので、Ｉ_Ｃ２０９は下記の数式９のように示される。

数９で、ｃは比例常数であり、Ｔは温度を示す。
また、Ｉ_Ｓ２０９は下記の数式１０のように示される。

数式１０で、ｂは比例常数であり、Ｅｇはバンドギャップエネルギを示す。バンドギャップエネルギＥｇは１．１２ｅＶ程度として知られている。ｋとＴは前述の通りである。
数式９及び前記数式１０から下記の数式１１乃至数式１４が得られる。

数式１１乃至数式１４を数式８に適用すると、下記の数式１５が得られる。

例えば、Ｖ_ｂｅ１＝０．８Ｖ、Ｖ_Ｔ＝２６ｍＶ、Ｅｇ／ｑ＝１．１２Ｖ、Ｔ＝３００Ｋで数式１５を通じて−１．２ｍＶ／℃程度の温度係数（ＴＣ）が得られる。

温度が増加することによってＭＯＳトランジスタのしきい電圧が減少する。したがって、数式７でＶ_ｔｈも負の温度係数を有する。
例えば、Ｖ_ｔｈは−２．５ｍＶ／℃程度の温度係数を有する。

例えば、数式７の右辺で三番目のタームは温度に比例するが関心ある温度範囲で一番目のタームと二番目のタームに比べて相対的にその影響が少ない。例えば、数式７の右辺で三番目のタームは０．４ｍＶ／℃程度の温度係数を有する。したがって、数式７の右辺は温度が増加することによって減少し、温度が減少することによって増加する。結局、基準電圧（Ｖｇｎ）は、温度が増加することによって減少し、温度が減少することによって増加する。特に、−５５℃〜１２５℃のような関心ある温度領域にて基準電圧は温度の増加によってほぼ線形的に減少する。

温度反比例電流生成部４００は制御電圧提供部４１０、第２サブ電流生成部４１２を含む。
制御電圧提供部４１０は、第１レファレンス電圧（ＶＤＤ）と第５ノード４１４との間に直列に連結される第５ＰＭＯＳトランジスタ４０１と第６ＰＭＯＳトランジスタ４０２を含む。第５ＰＭＯＳトランジスタ４０１のゲートは第１ノード２４０連結され、第６ＰＭＯＳトランジスタ４０２のゲートは第１バイアス電圧（Ｖｃａｓｐ）に連結される。

また、制御電圧提供部４１０は第５ノード４１４と第２レファレンス電圧（ＧＮＤ）との間に直列に連結される第５ＮＭＯＳトランジスタ４０３と第６ＮＭＯＳトランジスタ４０４を含む。第５ＮＭＯＳトランジスタ４０３及び第６ＮＭＯＳトランジスタ４０４のゲートはそれぞれソースに連結されることによって、第５ＮＭＯＳトランジスタ４０３と第６ＮＭＯＳトランジスタ４０４はダイオード連結され、ダイオードのように動作する。

第２サブ電流生成部４１２は、第１レファレンス電圧（ＶＤＤ）と第６ノード４１６との間に直列に連結される第７ＰＭＯＳトランジスタ４０７を含む。第７ＰＭＯＳトランジスタ４０７のゲートは第６ノード４１６に連結される。

また、第２サブ電流生成部４１２は、第６ノード４１６と第２レファレンス電圧（ＧＮＤ）との間に直列に連結される第７ＮＭＯＳトランジスタ４０５と第８ＮＭＯＳトランジスタ４０６を含む。第７ＮＭＯＳトランジスタ４０５のゲートは第４ＮＭＯＳトランジスタ２０１のゲートに連結され、第８ＮＭＯＳトランジスタ４０６のゲートは第５ノード４１４に連結される。

制御電圧提供部４１０は、第８ＮＭＯＳトランジスタ４０６が線形領域で動作するようにする制御電圧（Ｖｇ４０６）を第８ＮＭＯＳトランジスタ４０６のゲートに提供する。第８ＮＭＯＳトランジスタ４０６は線形領域で動作することによって抵抗素子の役割を果たす。

前述したように、第４ＮＭＯＳトランジスタ２０１のゲート電圧Ｖｇｎは温度に反比例するものの、第７ＮＭＯＳトランジスタ４０５のゲートにＶｇｎが入力されることによって、温度が増加すると減少し、温度が減少すると増加する第２サブ電流（Ｉ２）が生成される。

以下、温度反比例電流生成部４００がどのようにして温度が増加することによって減少し、温度が減少することによって増加する第２サブ電流（Ｉ２）を生成するか説明する。
ここで、温度反比例は温度が増加することによって減少し、温度が減少することによって増加する全ての場合を含む。
第８ＮＭＯＳトランジスタ４０６のドレイン電流は下記の数式１６のように示される。

数式１６で、Ｉ_２は第８ＮＭＯＳトランジスタ４０６のドレイン電流であり、この電流が第２サブ電流（Ｉ２）になる。また、Ｇ_ｍ４０５は第７ＮＭＯＳトランジスタ４０５のトランスコンダクタンスであり、ｒ_{ｄｓ４０６}は線形領域で動作する第８ＮＭＯＳトランジスタ４０６の等価抵抗である。数式１６での近似化はｒ_{ｄｓ４０６}が１／ｇ_ｍ４０５より更に大きいと仮定したものである。実際に、ＮＭＯＳトランジスタのトランスコンダクタンスは非常に大きい値であり、第８ＮＭＯＳトランジスタ４０６のトランジスタサイズ（ａｓｐｅｃｔｒａｔｉｏまたはＷ／Ｌ）を小さくしてｒ_{ｄｓ４０６}を大きくすることができ、数式１６のように近似化することができる。
第８ＮＭＯＳトランジスタ４０６の等価抵抗は下記の数式１７のように示される。

数式１７でＶ_ｇ４０６は図１に示した制御電圧（Ｖｇ４０６）である。
ここで、制御電圧（Ｖｇ４０６）は下記の数式１８のように示される。

第５ＮＭＯＳトランジスタ４０３のボディ効果を無視し、数式１８を数式１７に適用すると、下記の数式１９が得られる。

数式１９の右辺で大括弧の中の一番目のタームは温度が増加することによって増加し、二番目のタームは温度が増加することによって減少する。逆に、数式１９の右辺で大括弧の中の一番目のタームは温度が減少することによって減少し、二番目のタームは温度が減少することによって増加する。したがって、第５ＰＭＯＳトランジスタ４０１及びＮＭＯＳトランジスタ（４０３、４０４、４０６）などのトランジスタサイズを調節して温度変化にもかかわらず抵抗値が一定に維持されるようにすることができる。特に、制御電圧（Ｖｇ４０６）を発生させるために二つのＮＭＯＳトランジスタ（４０３、４０４）を用いることが重要であり、これらのうち、一つのＮＭＯＳトランジスタが省略される場合、数式１８の結果において右辺の二番目のタームが２ＶｔｈからＶｔｈに変更され、結果的に数式１９の結果において右辺の二番目のタームが除去されるようになる。このような場合、ｒ_{ｄｓ４０６}は温度の変化によって抵抗値が変化するようになる。

温度比例電流生成部２００で生成された基準電圧（Ｖｇｎ）は、温度が増加することによって減少し、温度が減少することによって増加するので、数式１６の近似化によって第２サブ電流は温度が増加すると減少し、温度が減少すると増加するようになる。

加算部５００は、第１ミラー部５２０、第２ミラー部５３０、及び第３ミラー部５４０を含む。
第１ミラー部５２０は、第１レファレンス電圧（ＶＤＤ）と第７ノード５１４との間に直列に連結される第８ＰＭＯＳトランジスタ５０８と第９ＰＭＯＳトランジスタ５０９を含む。第８ＰＭＯＳトランジスタ５０８のゲートは第１ノード２４０に連結され、第９ＰＭＯＳトランジスタ５０９のゲートは第１バイアス電圧（Ｖｃａｓｐ）に連結される。第１ミラー部５２０は第７ノード５１４に第１サブ電流（Ｉ１）のミラー電流を提供する。

第２ミラー部５３０は、第１レファレンス電圧（ＶＤＤ）と第７ノード５１４との間に連結される第１０ＰＭＯＳトランジスタ５１０を含む。第１０ＰＭＯＳトランジスタ５１０のゲートは第６ノード４１６に連結される。第２ミラー部５３０は第７ノード５１４に第２サブ電流（Ｉ２）のミラー電流を提供する。

第７ノード５１４で第１サブ電流（Ｉ１）のミラー電流及び第２サブ電流（Ｉ２）のミラー電流を加算して加算電流（Ｉ３）が生成される。加算電流（Ｉ３）は第３ミラー部５４０に印加されるものの、第３ミラー部５４０は、二つのＮＭＯＳトランジスタ（５１１、５１２）を含む。第９ＮＭＯＳトランジスタ５１１は、第７ノード５１４と第２レファレンス電圧（ＧＮＤ）との間に連結され、第１０ＮＭＯＳトランジスタ５１２はバイアスノード５１６と第２レファレンス電圧（ＧＮＤ）との間に連結される。第９ＮＭＯＳトランジスタ５１１及び第１０ＮＭＯＳトランジスタ５１２のゲートは互いに連結され、第７ノード５１４にそれぞれ連結される。加算電流（Ｉ３）は第９ＮＭＯＳトランジスタ５１１に流れ、加算電流１（Ｉ３）が第１０ＮＭＯＳトランジスタ５１２で複製されることによってバイアス電流（Ｉｂｉａｓ）が生成される。

前述したように、第１サブ電流（Ｉ１）のミラー電流は温度に比例し、第２サブ電流（Ｉ２）のミラー電流は温度に反比例する。したがって、加算電流（Ｉ３）のミラー電流であるバイアス電流（Ｉｂｉａｓ）は下記の数式２０のように示される。

数式２０で、Ｉ_ｂｉａｓは、バイアス電流（Ｉｂｉａｓ）であり、Ｉ_１は第１サブ電流（Ｉ１）であり、Ｉ_２は第２サブ電流（Ｉ２）である。数式２０で温度が増加することによって第１サブ電流（Ｉ１）は増加し、第２サブ電流（Ｉ２）は減少する。また、温度が減少することによって第１サブ電流（Ｉ１）は減少し、第２サブ電流（Ｉ２）は増加する。したがって、トランジスタのトランジスタサイズを適切に調節してバイアス電流（Ｉｂａｉｓ）が一定に維持されるようにすることができる。また、第９ＮＭＯＳトランジスタ５１１及び第１０ＮＭＯＳトランジスタ５１２のトランジスタサイズを調節してバイアス電流（Ｉｂａｉｓ）の大きさを調節することができる。

図２は、本発明の一実施例によるバイアス電流発生器の回路図である。
図２を参照すると、本発明の一実施例によるバイアス電流発生器は、温度比例電流生成部２００、温度反比例電流生成部４００、加算部５００、バイアス電圧生成部３００、及び始動部１００を含む。

図２に示した温度比例電流生成部２００、温度反比例電流生成部４００、及び加算部５００は、図１に示したそれと同一であり、同一の図面符号で表示した。

以下、バイアス電圧生成部３００及び始動部１００について説明する。
バイアス電圧生成部３００は、温度比例電流生成部２００に第１バイアス電圧（Ｖｃａｓｐ）及び第２バイアス電圧（Ｖｃａｓｎ）を提供する。
バイアス電圧生成部３００は、第１電圧生成部３２０及び第２電圧生成部３３０を含む。第１電圧生成部３２０は温度比例電流生成部２００のＰＭＯＳカスコード電流ミラー２１１に第１バイアス電圧（Ｖｃａｓｐ）を提供する。第２電圧生成部３３０は、温度比例電流生成部２００のＮＭＯＳカスコード電流ミラー２２０に第２バイアス電圧（Ｖｃａｓｎ）を提供する。

第１電圧生成部３２０は、ＰＭＯＳトランジスタ（３０７、３１１、３１２、３１３）及びＮＭＯＳトランジスタ（３０８、３０９、３１０）を含む。

第１１ＰＭＯＳトランジスタ３０７と第１１ＮＭＯＳトランジスタ３０８は、第１レファレンス電圧（ＶＤＤ）と第２レファレンス電圧（ＧＮＤ）との間に直列に連結される。また、第１２ＰＭＯＳトランジスタ３１１と第１２ＮＭＯＳトランジスタ３０９は第１レファレンス電圧（ＶＤＤ）と第２レファレンス電圧（ＧＮＤ）との間に直列に連結される。また、第１３ＰＭＯＳトランジスタ３１２と第１４ＰＭＯＳトランジスタ３１３、及び第１３ＮＭＯＳトランジスタ３１０は第１レファレンス電圧（ＶＤＤ）と第２レファレンス電圧（ＧＮＤ）との間に直列に連結される。第１１ＮＭＯＳトランジスタ３０７のゲートは第１ノード２４０に連結される。第１１ＮＭＯＳトランジスタ３０８のゲートは第１１ＰＭＯＳトランジスタ３０７と第１１ＮＭＯＳトランジスタ３０８との間の接合ノードに連結され、第１２ＮＭＯＳトランジスタ３０９及び第１３ＮＭＯＳトランジスタ３１０のゲートに連結される。第１２ＰＭＯＳトランジスタ３１１のゲートは第１２ＰＭＯＳトランジスタ３１１と第１２ＮＭＯＳトランジスタ３０９との間の接合のノードに連結され、第１３ＰＭＯＳトランジスタ３１２のゲートに連結される。第１４ＰＭＯＳトランジスタ３１３のゲートは第１４ＰＭＯＳトランジスタ３１３と第１３ＮＭＯトランジスタ３１０との間の接合ノードに連結され、第１バイアス電圧（Ｖｃａｓｐ）を始動部１００と温度比例電流生成部２００及び温度反比例電流生成部４００に提供する。

第２電圧生成部３３０は、ＰＭＯＳトランジスタ（３０１、３０２）、ＮＭＯＳトランジスタ（３０３、３０４、３０５）、及びＢＪＴ３０６を含む。
第１５ＰＭＯＳトランジスタ３０１と第１５ＮＭＯＳトランジスタ３０５は、第１レファレンス電圧（ＶＤＤ）と第８ノード５１８との間に直列に連結される。また、第１６ＰＭＯＳトランジスタ３０２と第１４ＮＭＯＳトランジスタ３０３及び第１６ＮＭＯＳトランジスタ３０４は、第１レファレンス電圧（ＶＤＤ）と第８ノード５１８との間に直列に連結される。第３ＢＪＴ３０６は第８ノード５１８と第２レファレンス電圧（ＧＮＤ）との間にダイオード連結される。第１５ＰＭＯＳトランジスタ３０１及び第１６ＰＭＯＳトランジスタ３０２のゲートは第１ノード２４０に連結される。第１５ＮＭＯＳトランジスタ３０５のゲートは第１５ＰＭＯＳトランジスタ３０１と第１５ＮＭＯＳトランジスタ３０５との間の接合ノードに連結され、第１６ＮＭＯＳトランジスタ３０４のゲートに連結される。第１４ＮＭＯＳトランジスタ３０３のゲートは第１６ＰＭＯＳトランジスタ３０２と第１４ＮＭＯＳトランジスタ３０３との間の接合ノードに連結され、第２バイアス電圧（Ｖｃａｓｎ）を温度比例電流生成部２００及び始動部１００に提供する。第３ＢＪＴ３０６のベースは第２レファレンス電圧（ＧＮＤ）に連結される。

以下、第２電圧生成部３３０がどのようにして第２バイアス電圧（Ｖｃａｓｎ）を生成するか説明する。
第２電圧生成部３３０で第２バイアス電圧（Ｖｃａｓｎ）は第３ＢＪＴ３０６のエミッタ・ベース電圧、第１６ＮＭＯＳトランジスタ３０４のドレイン・ソース電圧及び第１４ＮＭＯＳトランジスタ３０３のゲート・ソース電圧の和で示すことができる。したがって、下記の数式２１が得られる。

第３ＢＪＴ３０６のエミッタ・べース電圧（Ｖｂｅ３）を適切な値にするために第１５ＰＭＯＳトランジスタ３０１及び第１６ＰＭＯＳトランジスタ３０２に流れる電流の和は第３ＰＭＯＳトランジスタ２０７に流れる電流のｐ倍になるべきである。ここで、ｐは第３ＢＪＴ３０６の飽和電流を第２ＢＪＴ２０９の飽和電流で割った値であって、１を含む正の実数であってもよい。第３ＢＪＴ３０６は第２ＢＪＴ２０９よりｍ倍の飽和電流を有する一つのトランジスタで実現することができ、ｍが自然数である場合であれば、第２ＢＪＴ２０９ｍ個を並列連結する方式で実現することもできる。したがって、下記の数式２２が得られる。

第１６ＮＭＯＳトランジスタ３０４のドレイン・ソース電圧を適切な値にするためには、下記の数式２３及び２４を満たすようにすることができる。

第１４ＮＭＯＳトランジスタ３０３のゲート・ソース電圧を適切な値にするために、下記の数式２５を満たすようにすることができる。

その後、第１電圧生成部３２０がどうように第１バイアス電圧（Ｖｃａｓｐ）を生成するか説明する。
第１電圧生成部３２０で第１バイアス電圧（Ｖｃａｓｐ）は、第１レファレンス電圧（ＶＤＤ）で第１３ＰＭＯＳトランジスタ３１２のソース・ドレイン電圧及び第１４ＰＭＯＳトランジスタ３１３のソース・ゲート電圧を引いた電圧で示すことができる。したがって、下記の数式２６が得られる。

数式２６で、Ｖ_{ｄｓ３１２}は、第１３ＰＭＯＳトランジスタ３１２のドレイン・ソース電圧であって、負の値を有する。また、Ｖ_{ｇｓ３１３}は第１４ＰＭＯＳトランジスタ３１３のゲート・ソース電圧であって負の値を有する。

第１３ＰＭＯＳトランジスタ３１２のドレイン・ソース電圧及び第１４ＰＭＯＳトランジスタ３１３のゲート・ソース電圧を適切な値にするために下記の数式２７及び数式２８を満たすようにすることができる。

したがって、トランジスタのトランジスタサイズを調節して適切な第１バイアス電圧（Ｖｃａｓｐ）の第２バイアス電圧（Ｖｃａｓｎ）を生成することができる。

始動部１００は、電源印加の時、温度比例電流生成部２００がデジェネレイトバイアスポイントから外れるようにする。デジェネレイトバイアスポイントは電源印加時、全てのトランジスタが電流を流さない状態を意味する。

始動部１００は、ＰＭＯＳトランジスタ（１０１、１０２）及びＮＭＯＳトランジスタ（１０３、１０４、１０５、１０６）を含むスタートアップ回路である。

第１７ＰＭＯＳトランジスタ１０１と第１８ＰＭＯＳトランジスタ１０２及び第１９ＮＭＯＳトランジスタ１０５と第２０ＮＭＯＳトランジスタ１０６は第１レファレンス電圧（ＶＤＤ）と第２レファレンス電圧（ＧＮＤ）との間に直列に連結される。第１７ＮＭＯＳトランジスタ１０３は第１ノード２４０と第２レファレンス電圧（ＧＮＤ）との間に連結される。第１８ＮＭＯＳトランジスタ１０４は、第１バイアス電圧（Ｖｃａｓｐ）と第２レファレンス電圧（ＧＮＤ）との間に連結される。第１７ＰＭＯＳトランジスタ１０１及び第１８ＰＭＯＳトランジスタ１０２のゲートは第２レファレンス電圧（ＧＮＤ）に連結される。第１７ＮＭＯＳトランジスタ１０３及び第１８ＮＭＯＳトランジスタ１０４のゲートは、第１６ＰＭＯＳトランジスタ１０２と第１９ＮＭＯＳトランジスタ１０５との間の接合ノードに連結される。第１９ＮＭＯＳトランジスタ１０５のゲートは第２バイアス電圧（Ｖｃａｓｎ）に連結される。第２０ＮＭＯＳトランジスタ１０６のゲートは第２ノード２４２に連結される。

電源印加の初期に、ＮＭＯＳトランジスタ（２０２、２０４）が電流を流さないと、ＮＭＯＳトランジスタ（１０５、１０６）も電流を流さない。また、ＰＭＯＳトランジスタ（１０１、１０２）も電流を流さない。したがって、第１９ＮＭＯＳトランジスタ１０５のドレイン・ノードの電圧（Ｖｓｔ）はＮＭＯＳトランジスタ（１０３、１０４）をオンさせるほど高い電圧にある。したがって、第１ＰＭＯＳトランジスタ２０８のゲート電圧（Ｖｇｐ）及び第２ＰＭＯＳトランジスタ２０６のゲート電圧である第１バイアス電圧（Ｖｃａｓｐ）は全て第２レファレンス電圧（ＧＮＤ）に近い値になる。したがって、ＰＭＯＳトランジスタ（２０６、２０８）がオンされ、ＮＭＯＳトランジスタ（２０２、２０４）に電流を流すようになり、結果的に、第１ＮＭＯＳトランジスタ２０４のゲート電圧である第２バイアス電圧（Ｖｃａｓｎ）及び第２ＮＭＯＳトランジスタ２０２のゲート電圧（Ｖｇｎ）が上昇するようになる。ＮＭＯＳトランジスタ（２０１、２０２、２０３、２０４）がオンされると、ＮＭＯＳトランジスタ（１０５、１０６）もオンされる。

ＰＭＯＳトランジスタ（１０１、１０２）のトランジスタサイズ（Ｗ／Ｌ）を小さい値にしてＰＭＯＳトランジスタ（１０１、１０２）がオンされる場合に第１９ＮＭＯＳトランジスタ（１０５）のドレイン・ノードの電圧（Ｖｓｔ）をＮＭＯＳトランジスタ（１０３、１０４）のしきい電圧より低くすることができる。したがって、ＮＭＯＳトランジスタ（２０１、２０２、２０３、２０４）が電流を流すようになると、ＮＭＯＳトランジスタ（１０３、１０４）がオフするようになり、結果的にバイアス電流発生器のトランジスタが適切なバイアスポイントを探した後に始動部１００がバイアス電流発生器の動作に影響を及ぼさないようになる。

図３は、本発明の一実施例によるバイアス電流発生器の回路図である。図３を参照すると、図２のように、本発明の一実施例によるバイアス電流発生器は始動部１００Ａ、温度比例電流生成部２００Ａ、バイアス電圧生成部３００Ａ、温度反比例電流生成部４００Ａ及び加算部５００Ａを含む。

図３での始動部１００Ａ、温度比例電流生成部２００Ａ、バイアス電圧生成部３００Ａ、温度反比例電流生成部４００Ａ、及び加算部５００Ａの機能及び動作は図１及び図２での回路と等価である。しかし、始動部１００Ａでは、第１７ＮＭＯＳトランジスタ１０３及び第１８ＮＭＯＳトランジスタ１０４の代わりにＰＭＯＳトランジスタ（１０３Ａ、１０４Ａ）が用いられる。温度比例電流生成部２００ＡではＮＰＮ型ＢＪＴ（２１０Ａ、２０９Ａ）が第１レファレンス電圧（ＶＤＤ）とＰＭＯＳカスコード電流ミラーとの間に直列に位置する。第２電圧生成部３３０Ａでは、ＮＰＮ型ＢＪＴ（３０６Ａ）、ＰＭＯＳトランジスタ（３０３Ａ、３０４Ａ、３０５Ａ）及びＮＭＯＳトランジスタ（３０１Ａ、３０２Ａ）が適用される。第１電圧生成部３２０ＡではＰＭＯＳトランジスタ（３０９Ａ、３０１Ａ）及びＮＭＯＳトランジスタ（３０７Ａ、３０８Ａ、３１１Ａ、３１２Ａ、３１３Ａ）が適用される。温度反比例電流生成部４００ＡではＰＭＯＳトランジスタ（４０３Ａ、４０４Ａ、４０５Ａ、４０６Ａ）及びＮＭＯＳトランジスタ（４０１Ａ、４０２Ａ）が適用される。加算部５００Ａでは、第１ミラー部５２０Ａは、ＮＭＯＳトランジスタ（５０８Ａ、５０９Ａ）を、第２ミラー部５３０ＡはＮＭＯＳトランジスタ５１０Ａを、第３ミラー部５４０ＡはＰＭＯＳトランジスタ（５１１Ａ、５１２Ａ）を含む。

このような方式で、図１及び図２のように、本発明の一実施例によるバイアス電流発生器は、温度に比例する第１サブ電流（Ｉ１）及び温度に反比例する第２サブ電流（Ｉ２）を加算して温度やプロセス変化に対する影響が少ないバイアス電流（Ｉｂｉａｓ）を生成する。

以上、図１乃至図３に示した実施例を通じて、本発明の技術を説明したが、本発明の技術は図１乃至図３に示した実施例に限ることはない。例えば、図１乃至図３を通じて説明した実施例で、線形領域で動作するトランジスタはＮＭＯＳトランジスタを用いたが、ＰＭＯＳトランジスタを線形領域で動作させ、本発明の技術を実現することもできる。また、図２に示したバイアス電圧生成部３００及び始動部１００は温度比例電流生成部２００に適切なバイアス電圧を提供し、電源印加時、適切なバイアスポイントを探すことができるようにするかぎり、多様な方法によって実現することができる。

前述したように、本発明の電流提供回路は、抵抗素子を用いないので、工程プロセス、温度または電源の変化の影響が少ないバイアス電流を提供することができる。特に、カスコード電流ミラーを用いることで電源の変化に強い特性を有する。また、線形領域で動作するＭＯＳトランジスタが抵抗素子の役割を果たすことによって温度変化の影響が少ない抵抗値を得ることができるので、効果的にバイアス電流を提供することができる。また、抵抗素子を用いなくても従来技術に比べて少ない数のトランジスタを用いてバイアス電流発生器を実現することでチップサイズと電力消耗を減少させることができる。

以上、本発明を実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離脱することなく、本発明を修正または変更できる。

本発明の一実施例によるバイアス電流発生器の回路図である（その１）。本発明の一実施例によるバイアス電流発生器の回路図である（その２）。本発明の一実施例によるバイアス電流発生器の回路図である（その３）。

符号の説明

２００温度比例電流生成部
２１１ＰＭＯＳカスコード電流ミラー
２２０ＮＭＯＳカスコード電流ミラー
４００温度反比例電流生成部
４１０制御電圧提供部
５００加算部
５２０第１ミラー部
５３０第２ミラー部
５４０第３ミラー部

Claims

動作温度に比例する第１電流を生成する能動回路素子を含む温度比例電流生成部と、
前記動作温度に反比例する第２電流を生成する能動回路素子を含む温度反比例電流生成部と、
前記第１電流及び前記第２電流を加算してバイアス電流を生成する加算部と、を含むことを特徴とするバイアス電流発生器。
前記バイアス電流は、前記動作温度に対して実質的に独立的に生成されることを特徴とする請求項１記載のバイアス電流発生器。
前記温度比例電流生成部は、
第１乃至第４ＰＭＯＳトランジスタを含み、前記第１ＰＭＯＳトランジスタ及び前記第２ＰＭＯＳトランジスタは、第１レファレンス電圧と第１ノードとの間に直列に連結され、前記第３ＰＭＯＳトランジスタ及び前記第４ＰＭＯＳトランジスタは、前記第１レファランス電圧と第２ノードとの間に直列に連結され、前記第１ＰＭＯＳトランジスタ及び第３ＰＭＯＳトランジスタのゲートは前記第１ノードに連結され、前記第２ＰＭＯＳトランジスタ及び前記第４ＰＭＯＳトランジスタのゲートは第１バイアス電圧に連結されるＰＭＯＳカスコード電流ミラーと、
第１乃至第４ＮＭＯＳトランジスタを含み、前記第１ＮＭＯＳトランジスタ及び前記第２ＮＭＯＳトランジスタは、前記第１ノードと第３ノードとの間に直列に連結され、前記第３ＮＭＯＳトランジスタ及び前記第４ＮＭＯＳトランジスタは、前記第２ノードと第４ノードとの間に直列に連結され、前記第１ＮＭＯＳトランジスタ及び前記第３ＮＭＯＳトランジスタのゲートは第２バイアス電圧に連結され、前記第２ＮＭＯＳトランジスタ及び第４ＮＭＯＳトランジスタのゲートは前記第２ノードに連結されるＮＭＯＳカスコード電流ミラーと、
前記第３ノードと第２レファレンス電圧との間に直列に連結される第１ダイオードと、
前記第４ノードと前記第２レファレンス電圧との間に直列に連結される第２ダイオードと、を含むことを特徴とする請求項１記載のバイアス電流発生器。
前記第１レファレンス電圧は電源電圧を含み、前記第２レファレンス電圧は接地電位を含むことを特徴とする請求項３記載のバイアス電流発生器。
前記第１ダイオードは、エミッタが前記第３ノードに連結され、ベース及びコレクタが前記第２レファレンス電圧に連結されるＰＮＰ型ＢＪＴを含み、前記第２ダイオードはエミッタが前記第４ノードに連結され、ベース及びコレクタが前記第２レファレンス電圧に連結されるＰＮＰ型ＢＪＴを含むことを特徴とする請求項３記載のバイアス電流発生器。
前記第１バイアス電圧は、前記第２ＰＭＯＳトランジスタ及び前記第４ＰＭＯＳトランジスタを飽和させることができる電圧レベルを有し、前記第２バイアス電圧は、前記第１ＮＭＯＳトランジスタ及び前記第３ＮＭＯＳトランジスタを飽和させることができる電圧レベルを有することを特徴とする請求項３記載のバイアス電流発生器。
前記温度反比例電流生成部は、
前記第１レフアレンス電圧と第５ノードとの間に直列に連結される第５ＰＭＯＳトランジスタ及び第６ＰＯＳトランジスタと、
前記第５ノードと前記第２レファレンス電圧との間に直列に連結される第５ＮＭＯＳトランジスタ及び第６ＮＭＯＳトランジスタと、
前記第１レフアレンス電圧と第６ノードとの間に連結される第７ＰＭＯＳトランジスタと、
前記第６ノードと前記第２レファレンス電圧との間に直列に連結される第７ＮＭＯＳトランジスタ及び第８ＮＭＯＳトランジスタと、を含み、前記第５ＰＭＯＳトランジスタのゲートは前記第１ノードに連結され、前記第６ＰＭＯＳトランジスタのゲートは前記第１バイアス電圧に連結され、前記第５ＮＭＯＳトランジスタ及び前記第６ＮＭＯＳトランジスタのゲートはそれぞれダイオードに連結され、前記第７ＰＭＯＳトランジスタのゲートは前記第６ノードに連結され、前記第７ＮＭＯＳトランジスタのゲートは前記第２ノードに連結され、前記第８ＮＭＯＳトランジスタのゲートは前記第５ノードに連結されることを特徴とする請求項３記載のバイアス電流発生器。
前記加算部は、
前記第１レファレンス電圧と第７ノードとの間に直列に連結される第８ＰＭＯＳトランジスタ及び第９ＰＭＯＳトランジスタと、
前記第１レファレンス電圧と前記第７ノードとの間に連結される第１０ＰＭＯＳトランジスタと、
前記第７ノードと前記第２レファレンス電圧との間に連結される第９ＮＭＯＳトランジスタと、
前記バイアス電流が生成されるバイアスノードと前記第２レファレンス電圧との間に連結される第１０ＮＭＯＳトランジスタと、を含み、前記第８ＰＭＯＳトランジスタのゲートは前記第１ノードに連結され、前記第９ＰＭＯＳトランジスタのゲートは前記第１バイアス電圧に連結され、前記第１０ＰＭＯＳトランジスタのゲートは前記第６ノードに連結され、前記第９ＮＭＯＳトランジスタのゲートは前記第７ノードに連結され、前記第１０ＮＭＯＳトランジスタのゲートは前記第７ノードに連結されることを特徴とする請求項７記載のバイアス電流発生器。
前記バイアス電流発生器は、
第１１乃至第１４ＰＭＯＳトランジスタ及び第１１乃至第１３ＮＭＯＳトランジスタを含み、第１バイアス電圧を生成する第１電圧生成部と、第１５乃至第１６ＰＭＯＳトランジスタ、第１４乃至第１６ＮＭＯＳトランジスタ及び第３ダイオードを含み、第２バイアス電圧を生成する第２電圧生成部を有するバイアス電圧生成部とを更に含み、前記第１１ＰＭＯＳトランジスタ及び前記第１１ＮＭＯＳトランジスタは前記第１レファレンス電圧と前記第２レファレンス電圧との間に直列に連結され、前記第１１ＰＭＯＳトランジスタのゲートは第１ノードに連結され、前記第１１ＮＭＯＳトランジスタのゲートは前記第１１ＰＭＯＳトランジスタと前記第１１ＮＭＯＳトランジスタとの間の接合ノードに連結され、
前記第１２ＰＭＯＳトランジスタ及び前記第１２ＮＭＯＳトランジスタは、前記第１レファレンス電圧と前記第２レファレンス電圧との間に直列に連結され、前記第１２ＰＭＯＳトランジスタのゲートは第１２ＰＭＯＳトランジスタと前記第１２ＮＭＯＳトランジスタとの間の接合ノードに連結され、前記第１２ＮＭＯＳトランジスタのゲートは、前記第１１ＮＭＯＳトランジスタのゲートに連結され、
前記第１３乃至第１４ＰＭＯＳトランジスタ及び前記第１３ＮＭＯＳトランジスタは、前記第１レファレンス電圧と前記第２レファレンス電圧との間に直列に連結され、前記第１３ＰＭＯＳトランジスタのゲートは前記第１２ＰＭＯＳトランジスタのゲートに連結され、前記第１４ＰＭＯＳトランジスタのゲートは、前記第１４ＰＭＯＳトランジスタと前記第１３ＮＭＯＳトランジスタとの間の接合ノードに連結され、前記第１３ＮＭＯＳトランジスタのゲートは前記第１２ＮＭＯＳトランジスタのゲートに連結され、
前記第１５ＰＭＯＳトランジスタ及び前記第１５ＮＭＯＳトランジスタは、前記第１レファレンス電圧と第８ノードとの間に直列に連結され、前記第１５ＰＭＯＳトランジスタのゲートは、前記第１ノードに連結され、前記第１５ＮＭＯＳトランジスタのゲートは前記第１５ＰＭＯＳトランジスタと前記第１５ＮＭＯＳトランジスタとの間の接合ノードに連結され、
前記第１６ＰＭＯＳトランジスタ、前記第１４ＮＭＯＳトランジスタ及び前記第１６ＮＭＯＳトランジスタは、前記第１レファレンス電圧と前記第８ノードとの間に直列に連結され、前記第１６ＰＭＯＳトランジスタのゲートは前記第１ノードに連結され、前記第１４ＮＭＯＳトランジスタのゲートは前記第１６ＰＭＯＳトランジスタと前記第１４ＮＭＯＳトランジスタとの間の接合ノードに連結され、前記第１６ＮＭＯＳトランジスタのゲートは前記第１５ＮＭＯＳトランジスタのゲートに連結され、
前記第３ダイオードは、前記第８ノードと前記第２レファレンス電圧との間に直列に連結され、前記第１４ＰＭＯＳトランジスタと前記第１３ＮＭＯＳトランジスタとの間の前記接合ノードは前記第１バイアス電圧を生成し、前記第１６ＰＭＯＳトランジスタと前記第１４ＮＭＯＳトランジスタとの間の前記接合ノードは前記第２バイアス電圧を生成することを特徴とする請求項３記載のバイアス電流発生器。
前記第３ダイオードは、
エミッタが前記第８ノードに連結され、ベース及びコレクタが前記第２レファレンス電圧に連結されるＰＮＰ型ＢＪＴを含むことを特徴とする請求項９記載のバイアス電流発生器。
前記バイアス電流発生器は、
前記温度比例電流生成部及び前記温度反比例電流生成部の前記トランジスタがデジェネレイトバイアスポイントから外れるようにする始動部を更に含むことを特徴とする請求項３記載のバイアス電流発生器。
前記始動部は、
第１７ＰＭＯＳトランジスタと、
第１８ＰＭＯＳトランジスタと、
第１９ＮＭＯＳトランジスタと、
第２０ＮＭＯＳトランジスタと、
前記第１ノードと前記２レファレンス電圧との間に直列に連結される第１７ＮＭＯＳトランジスタと、
前記第１バイアス電圧と前記第２レファランス電圧との間に連結される第１８ＮＭＯＳトランジスタと、を含み、前記第１７乃至第１８ＰＭＯＳトランジスタ及び前記第１９乃至第２０ＮＭＯＳトランジスタは、前記第１レファレンス電圧と前記第２レファレンス電圧との間に直列に連結され、前記第１７乃至第１８ＰＭＯＳトランジスタのゲートはそれぞれ前記第２レファレンス電圧に連結され、前記第１９ＮＭＯＳトランジスタのゲートは前記第２バイアス電圧に連結され、前記第２０ＮＭＯＳトランジスタのゲートは前記第２ノードに連結されることを特徴とする請求項１１記載のバイアス電流発生器。
前記加算部は、
前記温度比例電流生成部によって生成される前記第１電流に対応する第１ミラー電流を生成する第１ミラー部と、
前記温度反比例電流生成部によって生成される前記第２電流に対応する第２ミラー電流を生成する第２ミラー部と、
前記第１ミラー電流及び第２ミラー電流を加算して前記バイアス電流を生成する第３ミラー部と、を含むことを特徴とする請求項１記載のバイアス電流発生器。
前記第１電流は、
第１電流経路にある少なくとも一つのトランジスタの第１トランジスタサイズ及び第２電流経路にある少なくとも一つのトランジスタの第２トランスドサイズに基づいて生成され、前記第１電流経路及び前記第２電流経路は、電流ミラー形態で構成され、前記第１電流経路及び前記第２電流経路の前記トランジスタに相応する前記第１トランジスタサイズ及び前記第２トランジスタサイズは互いに異なることを特徴とする請求項１記載のバイアス電流発生器。
前記第２電流は、
前記温度比例電流生成部で生成される電圧に基づいて生成され、前記電圧が前記温度反比例電流生成部の能動回路素子によって分けられ、前記第２電流が生成されることを特徴とする請求項１４記載のバイアス電流発生器。
前記温度比例電流生成部は、
複数のトランジスタを含む第１電流経路と、
複数のトランジスタを含む第２電流経路と、を含み、前記第２電流経路の前記複数のトランジスタのうち、少なくとも一つは前記第１電流経路の前記複数のトランジスタより一つと対応し、前記第１電流経路及び前記第２電流経路の対応される前記トランジスタのうち、少なくとも一対は異なるトランジスタサイズを有し、前記第１電流は、前記異なるトランジスタサイズに対応して生成されることを特徴とする請求項１記載のバイアス電流発生器。
前記温度反比例電流生成部は、
複数のトランジスタを含む第３電流経路を含み、前記第２電流は前記温度比例電流生成部で生成される電圧に基づいて生成され、前記電圧が前記第３電流経路の前記トランジスタによって分けられ、前記第２電流が生成される）ことを特徴とする請求項１６記載のバイアス電流発生器。
前記温度比例電流生成部は、
第１レファランス電圧と第３ノードとの間に直列に連結される第１ダイオードと、
前記第１レファレンス電圧と第４ノードとの間に直列に連結される第２ダイオードと、
第１乃至第４ＰＭＯＳトランジスタを含み、前記第１ＰＭＯＳトランジスタ及び前記第２ＰＭＯＳトランジスタは、第３ノードと第１ノードとの間に直列に連結され、前記第３ＰＭＯＳトランジスタ及び前記第４ＰＭＯＳトランジスタは前記第４ノードと第２ノードとの間に直列に連結され、前記第１ＰＭＯＳトランジスタ及び前記第３ＰＭＯＳトランジスタのゲートは前記第２ノードに連結され、前記第２ＰＭＯＳトランジスタ及び前記第４ＰＭＯＳトランジスタのゲートは第１バイアス電圧に連結されるＰＭＯＳカスコード電流ミラーと、
第１乃至第４ＮＭＯＳトランジスタを含み、前記第１ＮＭＯＳトランジスタ及び前記第２ＮＭＯＳトランジスタは前記第１ノードと第２レファレンス電圧との間に直列に連結され、前記第３ＮＭＯＳトランジスタ及び前記第４ＮＭＯＳトランジスタは前記第２ノードと前記第２レファレンス電圧との間に直列に連結され、前記第１ＮＭＯＳトランジスタ及び前記第３ＮＭＯＳトランジスタのゲートは第２バイアス電圧に連結され、前記第２ＮＭＯＳトランジスタ及び前記第４ＮＭＯＳトランジスタのゲートは前記第１ノードに連結されるＮＭＯＳカスコード電流ミラーと、を含むことを特徴とする請求項１記載のバイアス電流発生器。
前記第１レファレンス電圧は、電源電圧を含み、前記第２レファレンス電圧は接地電位を含むことを特徴とする請求項１８記載のバイアス電流発生器。
前記第１ダイオードは、エミッタが前記第３ノードに連結され、ベース及びコレクタが前記第１レファレンス電圧に連結されるＮＰＮ型ＢＪＴを含み、前記第２ダイオードはエミッタが前記第４ノードに連結され、ベース及びコレクタが前記第１レファレンス電圧に連結されるＮＰＮ型ＢＪＴを含むことを特徴とする請求項１８記載のバイアス電流発生器。
前記第１バイアス電圧は、前記第２ＰＭＯＳトランジスタ及び前記第４ＰＭＯＳトランジスタを飽和させることができる電圧レベルを有し、前記第２バイアス電圧は、前記第１ＮＭＯＳトランジスタ及び前記第３ＮＭＯＳトランジスタを飽和させることができる電圧レベルを有することを特徴とする請求項１８記載のバイアス電流発生器。
前記温度反比例電流生成部は、
前記第１レファレンス電圧と第５ノードとの間に直列に連結される第５ＰＭＯＳトランジスタ及び第６ＰＭＯＳトランジスタと、
前記第５ノードと前記第２レファレンス電圧との間に直列に連結される第５ＮＭＯＳトランジスタ及び第６ＮＭＯＳトランジスタと、
前記第１レファレンス電圧と第６ノードとの間に直列に連結される第７ＰＭＯＳトランジスタ及び第８ＰＭＯＳトランジスタと、
前記第６ノードと前記第２レファレンス電圧との間に連結される第７ＮＭＯＳトランジスタと、を含み、前記第５ＰＭＯＳトランジスタ及び前記第６ＰＭＯＳトランジスタはそれぞれダイオード連結され、前記第５ＮＭＯＳトランジスタのゲートは前記第２バイアス電圧に連結され、前記第６ＮＭＯＳトランジスタのゲートは前記第１ノードに連結され、第７ＰＭＯＳトランジスタのゲートは前記第５ノードに連結され、前記第８ＰＭＯＳトランジスタのゲートは前記第２ノードに連結され、前記第７ＮＭＯＳトランジスタのゲートは前記第６ノードに連結されることを特徴とする請求項１８記載のバイアス電流発生器。
前記加算部は、
第７ノードと前記第２レファレンス電圧との間に直列に連結される第８ＮＭＯＳトランジスタ及び第９ＮＭＯＳトランジスタと、
前記第７ノードと前記第２レファレンス電圧との間に連結される第１０ＮＭＯＳトランジスタと、
前記第１レファレンス電圧と前記第７ノードとの間に連結される第９ＰＭＯＳトランジスタと、
前記第１レファレンス電圧と前記バイアス電流が生成されるバイアスノードとの間に連結される第１０ＰＭＯＳトランジスタと、を含み、前記第８ＮＭＯＳトランジスタのゲートは前記第２バイアス電圧に連結され、前記第９ＮＭＯＳトランジスタのゲートは前記第１ノードに連結され、前記第１０ＮＭＯＳトランジスタのゲートは前記第６ノードに連結され、前記第９ＰＭＯＳトランジスタのゲートは前記第７ノードに連結され、前記第１０ＰＭＯＳトランジスタのゲートは前記第７ノードに連結されることを特徴とする請求項２２記載のバイアス電流発生器。
複数のトランジスタを含む第１電流経路及び複数のトランジスタを含む第２電流経路を含み、動作温度に比例する第１電流を生成する温度比例電流生成部と、
複数のトランジスタを含む第３電流経路を含み、前記動作温度に反比例する第２電流を生成する温度反比例電流生成部と、
前記第１電流及び前記第２電流を加算してバイアス電流を生成する加算部と、を含み、前記第２電流経路の複数のトランジスタのうち、少なくとも一つは前記第１電流経路の前記複数のトランジスタより一つと対応し、前記第１電流経路及び前記第２電流経路の対応される前記トランジスタのうち、少なくとも一対は異なるトランジスタサイズを有し、前記第１電流は前記異なるトランジスタサイズに対応して生成され、前記第２電流は前記温度比例電流生成部で生成される電圧に基づいて生成され、前記電圧が前記第３電流経路の前記トランジスタによって分けられ、前記第２電流が生成されることを特徴とするバイアス電流発生器。
前記温度比例電流生成部は、能動回路素子を含むことを特徴とする請求項２４記載のバイアス電流発生器。
前記温度反比例電流生成部は、能動回路素子を含むことを特徴とする請求項２４記載のバイアス電流発生器。
前記バイアス電流は、前記動作温度に対して実質的に独立的に生成されることを特徴とする請求項２４記載のバイアス電流発生器。
前記温度比例電流生成部は、
第１乃至第４ＰＭＯＳトランジスタを含み、前記第１ＰＭＯＳトランジスタ及び前記第２ＰＭＯＳトランジスタは第１レファレンス電圧と第１ノードとの間に直列に連結され、前記第３ＰＭＯＳトランジスタ及び前記第４ＰＭＯＳトランジスタは、前記第１レファレンス電圧と第２ノードとの間に直列に連結され、前記第１ＰＭＯＳトランジスタ及び前記第３ＰＭＯＳトランジスタのゲートは前記第１ノードに連結され、前記第２ＰＭＯＳトランジスタ及び前記第４ＰＭＯＳトランジスタのゲートは第１バイアス電圧に連結されるＰＭＯＳカスコード電流ミラーと、
第１乃至第４ＮＭＯＳトランジスタを含み、前記第１ＮＭＯＳトランジスタ及び前記第２ＮＭＯＳトランジスタは、前記第１ノードと第３ノードとの間に直列に連結され、前記第３ＮＭＯＳトランジスタ及び前記第４ＮＭＯＳトランジスタは、前記第２ノードと第４ノードとの間に直列に連結され、前記第１ＮＭＯＳトランジスタ及び前記第３ＮＭＯＳトランジスタのゲートは第２バイアス電圧に連結され、前記第２ＮＭＯＳトランジスタ及び前記第４ＮＭＯＳトランジスタのゲートは前記第２ノードに連結されるＮＭＯＳカスコード電流ミラーと、
前記第３ノードと第２レファランス電圧との間に直列に連結される第１ダイオードと、
前記第４ノードと前記第２レファランス電圧との間に直列に連結される第２ダイオードと、を含むことを特徴とする請求項２４記載のバイアス電流発生器。
前記第１レファレンス電圧は電源電圧を含み、前記第２レファレンス電圧は接地電位を含むことを特徴とする請求項２８記載のバイアス電流発生器。
前記第１ダイオードエミッタが前記第３ノードに連結され、ベース及びコレクタが第２レファレンス電圧に連結されるＰＮＰ型ＢＪＴを含み、前記第２ダイオードは、エミッタが前記第４ノードに連結され、ベース及びコレクタが前記第２レファレンス電圧に連結されるＰＮＰ型ＢＪＴを含むことを特徴とする請求項２８記載のバイアス電流発生器。
前記第１バイアス電圧は、前記第２ＰＭＯＳトランジスタ及び前記第４ＰＭＯＳトランジスタを飽和させることができる電圧レベルを有し、前記第２バイアス電圧は、前記第１ＮＭＯＳトランジスタ及び第３ＮＭＯＳトランジスタを飽和させることができる電圧レベルを有することを特徴とする請求項２８記載のバイアス電流発生器。
前記温度反比例電流生成部は、
前記第１レファレンス電圧と第５ノードとの間に直列に連結される第５ＰＭＯＳトランジスタ及び第６ＰＭＯＳトランジスタと、
前記第５ノードと前記第２レファレンス電圧との間に直列に連結される第５ＮＭＯＳトランジスタ及び第６ＮＭＯＳトランジスタと、
前記第１レファレンス電圧と第６ノードとの間に連結される第７ＰＭＯＳトランジスタと、
前記第６ノードと前記第２レファレンス電圧との間に直列に連結される第７ＮＭＯＳトランジスタ及び第８ＮＭＯＳトランジスタと、を含み、前記第５ＰＭＯＳトランジスタのゲートは前記第１ノードに連結され、前記第６ＰＭＯＳトランジスタのゲートは前記第１バイアス電圧に連結され、前記第５ＮＭＯＳトランジスタ及び前記第６ＮＭＯＳトランジスタはそれぞれダイオードに連結され、前記第７ＰＭＯＳトランジスタのゲートは前記第６ノードに連結され、前記第７ＮＭＯＳトランジスタのゲートは前記第２ノードに連結され、前記第８ＮＭＯＳトランジスタのゲートは前記第５ノードに連結されることを特徴とする請求項２８記載のバイアス電流発生器。
前記加算部は、
前記第１レファレンス電圧と第７ノードとの間に直列に連結される第８ＰＭＯＳトランジスタ及び第９ＰＭＯＳトランジスタと、
前記第１レファレンス電圧と前記第７ノードとの間に連結される第１０ＰＭＯＳトランジスタと、
前記第７ノードと前記第２レファレンス電圧との間に連結される第９ＮＭＯＳトランジスタと、
前記バイアス電流が生成されるバイアスノードと前記第２レファレンス電圧との間に連結される第１０ＮＭＯＳトランジスタと、を含み、前記第８ＰＭＯＳトランジスタのゲートは前記第１ノードに連結され、前記第９ＰＭＯＳトランジスタのゲートは前記第１バイアス電圧に連結され、第１０ＰＭＯＳトランジスタのゲートは前記第６ノードに連結され、前記第９ＮＭＯＳトランジスタのゲートは前記第７ノードにレン連結され、前記第１０ＮＭＯＳトランジスタのゲートは前記第７ノードに連結されることを特徴とする請求項３２記載のバイアス電流発生器。
前記バイアス電流発生器は、
第１１乃至第１４ＰＭＯＳトランジスタ及び第１１乃至第１３ＮＭＯＳトランジスタを含み、第１バイアス電圧を生成する第１電圧生成部と第１５乃至第１６ＰＭＯＳトランジスタ、第１４乃至第１６ＮＭＯＳトランジスタ及び第３ダイオードを含み、第２バイアス電圧を生成する第２電圧生成部を有するバイアス電圧生成部を含み、前記第１１ＰＭＯＳトランジスタ及び前記第１１ＮＭＯＳトランジスタは前記第１レファレンス電圧と前記第２レファレンス電圧との間に直列に連結され、前記第１１ＰＭＯＳトランジスタのゲートは第１ノードに連結され、前記第１１ＮＭＯＳトランジスタのゲートは前記第１１ＰＭＯＳトランジスタと前記第１１ＮＭＯＳトランジスタとの間の接合ノードに連結され、
前記第１２ＰＭＯＳトランジスタ及び前記第１２ＮＭＯＳトランジスタは、前記第１レファレンス電圧と前記第２レファレンス電圧との間に直列に連結され、前記第１２ＰＭＯＳトランジスタのゲートは前記第１２ＰＭＯＳトランジスタと前記第１２ＮＭＯＳトランジスタとの接合ノードに連結され、前記第１２ＮＭＯＳトランジスタのゲートは前記第１１ＮＭＯＳトランジスタのゲートに連結され、
前記第１３乃至第１４ＰＭＯＳトランジスタ及び前記第１３ＮＭＯＳトランジスタは前記第１レファランス電圧と前記第２レファランス電圧との間に直列連結され、前記第１３ＰＭＯＳトランジスタのゲートは、前記第１２ＰＭＯＳトランジスタのゲートに連結され、前記第１４ＰＭＯＳトランジスタのゲートは前記第１４ＰＭＯＳトランジスタと前記第１３ＮＭＯＳトランジスタとの間の接合ノードに連結され、前記第１３ＮＭＯＳトランジスタのゲートは前記第１２ＮＭＯＳトランジスタのゲートに連結され、
前記第１５ＰＭＯＳトランジスタ及び前記第１５ＮＭＯＳトランジスタは、前記第１レファレンス電圧と第８ノードとの間に直列に連結され、前記第１５ＰＭＯＳトランジスタゲートは、前記第１ノードに連結され、前記第１５ＮＭＯＳトランジスタのゲートは前記第１５ＰＭＯＳトランジスタと前記第１５ＮＭＯＳトランジスタとの間の接合ノードに連結され、
前記第１６ＰＭＯＳトランジスタ、前記第１４トランジスタ及び前記第１６ＮＭＯＳトランジスタは前記第１レファレンス電圧と前記第８ノードとの間に直列に連結され、前記第１６ＰＭＯＳトランジスタのゲートは、前記第１ノードに連結され、前記第１４ＮＭＯＳトランジスタのゲートは前記第１６ＰＭＯＳトランジスタと前記第１４ＮＭＯＳトランジスタと間の接合ノードに連結され、前記第１６ＮＭＯＳトランジスタのゲートは前記第１５ＮＭＯＳトランジスタのゲートに連結され、
前記第３ダイオードは、前記第８ノードと前記第２レファレンス電圧との間に直列に連結され、前記第１４ＰＭＯＳトランジスタと前記第１３ＮＭＯＳトランジスタとの間の前記接合ノードは前記第１バイアス電圧を生成し、前記第１６ＰＭＯＳトランジスタと前記第１４ＮＭＯＳトランジスタとの間の前記接合ノードは前記第２バイアス電圧を生成することを特徴とする請求項２８記載のバイアス電流発生器。
前記第３ダイオードは、
エミッタが前記第８ノードに連結され、ベース及びコレクタが前記第２レファレンス電圧に連結されるＰＮＰ型ＢＪＴを含むことを特徴とする請求項３４記載のバイアス電流発生器。
前記バイアス電流発生器は、
前記温度比例電流生成部及び前記温度反比例電流生成部の前記トランジスタがデジェネレイトバイアスポイントから外れるようにする始動部を更に含むことを特徴とする請求項２８記載のバイアス電流発生器。
前記始動部は、
第１７ＰＭＯＳトランジスタと、
第１８ＰＭＯＳトランジスタと、
第１９ＮＭＯＳトランジスタと、
第２０ＮＭＯＳトランジスタと、
前記第１ノードと前記２レファレンス電圧との間に直列に連結される第１７ＮＭＯＳトランジスタと、
前記第１バイアス電圧と前記第２レファランス電圧との間に連結される第１８ＮＭＯＳトランジスタと、を含み、前記第１７乃至第１８ＰＭＯＳトランジスタ及び前記第１９乃至第２０ＮＭＯＳトランジスタは、前記第１レファレンス電圧と前記第２レファレンス電圧との間に直列に連結され、前記第１７乃至第１８ＰＭＯＳトランジスタのゲートはそれぞれ前記第２レファレンス電圧に連結され、前記第１９ＮＭＯＳトランジスタのゲートは前記第２バイアス電圧に連結され、前記第２０ＮＭＯＳトランジスタのゲートは前記第２ノードに連結されることを特徴とする請求項３６記載のバイアス電流発生器。
前記加算部は、
前記温度比例電流生成部によって生成される前記第１電流に対応する第１ミラー電流を生成する第１ミラー部と、
前記温度反比例電流生成部によって生成される前記第２電流に対応する第２ミラー電流を生成する第２ミラー部と、
前記第１ミラー電流及び第２ミラー電流を加算して前記バイアス電流を生成する第３ミラー部と、を含むことを特徴とする請求項２４記載のバイアス電流発生器。
前記温度比例電流生成部は、
複数のトランジスタを含む第１電流経路と、
複数のトランジスタを含む第２電流経路と、を含み、前記第２電流経路の前記複数のトランジスタのうち、少なくとも一つは前記第１電流経路の前記複数のトランジスタより一つと対応し、前記第１電流経路及び前記第２電流経路の対応される前記トランジスタのうち、少なくとも一対は異なるトランジスタサイズを有し、前記第１電流は、前記異なるトランジスタサイズに対応して生成されることを特徴とする請求項２４記載のバイアス電流発生器。
前記温度反比例電流生成部は、
複数のトランジスタを含む第３電流経路と、を含み、前記第２電流は前記温度比例電流生成部で生成される電圧に基づいて生成され、前記電圧が前記温度反比例電流生成部の能動回路素子によって分けられ、前記第２電流が生成されることを特徴とする請求項３９記載のバイアス電流発生器。
前記温度比例電流生成部は、
第１レファランス電圧と第３ノードとの間に直列に連結される第１ダイオードと、
前記第１レファレンス電圧と第４ノードとの間に直列に連結される第２ダイオードと、
第１乃至第４ＰＭＯＳトランジスタを含み、前記第１ＰＭＯＳトランジスタ及び前記第２ＰＭＯＳトランジスタは、第３ノードと第１ノードとの間に直列に連結され、前記第３ＰＭＯＳトランジスタ及び前記第４ＰＭＯＳトランジスタは前記第４ノードと第２ノードとの間に直列に連結され、前記第１ＰＭＯＳトランジスタ及び前記第３ＰＭＯＳトランジスタのゲートは前記第２ノードに連結され、前記第２ＰＭＯＳトランジスタ及び前記第４ＰＭＯＳトランジスタのゲートは第１バイアス電圧に連結されるＰＭＯＳカスコード電流ミラーと、
第１乃至第４ＮＭＯＳトランジスタを含み、前記第１ＮＭＯＳトランジスタ及び前記第２ＮＭＯＳトランジスタは前記第１ノードと第２レファレンス電圧との間に直列に連結され、前記第３ＮＭＯＳトランジスタ及び前記第４ＮＭＯＳトランジスタは前記第２ノードと前記第２レファレンス電圧との間に直列に連結され、前記第１ＮＭＯＳトランジスタ及び前記第３ＮＭＯＳトランジスタのゲートは第２バイアス電圧に連結され、前記第２ＮＭＯＳトランジスタ及び前記第４ＮＭＯＳトランジスタのゲートは前記第１ノードに連結されるＮＭＯＳカスコード電流ミラーと、を含むことを特徴とする請求項２４記載のバイアス電流発生器。
前記第１レファレンス電圧は電源電圧を含み、前記第２レファレンス電圧は接地電位を含むことを特徴とする請求項４１記載のバイアス電流発生器。
前記第１ダイオードは、エミッタが前記第３ノードに連結され、ベース及びコレクタが前記第１レファレンス電圧に連結されるＮＰＮ型ＢＪＴを含み、前記第２ダイオードはエミッタが前記第４ノードに連結され、ベース及びコレクタが前記第１レファレンス電圧に連結されるＮＰＮ型ＢＪＴを含むことを特徴とする請求項４１記載のバイアス電流発生器。
前記第１バイアス電圧は、前記第２ＰＭＯＳトランジスタ及び前記第４ＰＭＯＳトランジスタを飽和させることができる電圧レベルを有し、前記第２バイアス電圧は、前記第１ＮＭＯＳトランジスタ及び前記第３ＮＭＯＳトランジスタを飽和させることができる電圧レベルを有することを特徴とする請求項４１記載のバイアス電流発生器。
前記温度反比例電流生成部は、
前記第１レファレンス電圧と第５ノードとの間に直列に連結される第５ＰＭＯＳトランジスタ及び第６ＰＭＯＳトランジスタと、
前記第５ノードと前記第２レファレンス電圧との間に直列に連結される第５ＮＭＯＳトランジスタ及び第６ＮＭＯＳトランジスタと、
前記第１レファレンス電圧と第６ノードとの間に直列で連結される第７ＰＭＯＳトランジスタ及び第８ＰＭＯＳトランジスタと、
前記第６ノードと前記第２レファレンス電圧との間に連結される第７ＮＭＯＳトランジスタと、を含み、前記第５ＰＭＯＳトランジスタ及び前記第６ＰＭＯＳトランジスタはそれぞれダイオード連結され、前記第５ＮＭＯＳトランジスタのゲートは前記第２バイアス電圧に連結され、前記第６ＮＭＯＳトランジスタのゲートは前記第１ノードに連結され、第７ＰＭＯＳトランジスタのゲートは前記第５ノードに連結され、前記第８ＰＭＯＳトランジスタのゲートは前記第２ノードに連結され、前記第７ＮＭＯＳトランジスタのゲートは前記第６ノードに連結されることを特徴とする請求項４１記載のバイアス電流発生器。
前記加算部は、
第７ノードと前記第２レファレンス電圧との間に直列に連結される第８ＮＭＯＳトランジスタ及び第９ＮＭＯＳトランジスタと、
前記第７ノードと前記第２レファレンス電圧との間に連結される第１０ＮＭＯＳトランジスタと、
前記第１レファレンス電圧と前記第７ノードとの間に連結される第９ＰＭＯＳトランジスタと、
前記第１レファレンス電圧と前記バイアス電流が生成されるバイアスノードとの間に連結される第１０ＰＭＯＳトランジスタと、を含み、前記第８ＮＭＯＳトランジスタのゲートは前記第２バイアス電圧に連結され、前記第９ＮＭＯＳトランジスタのゲートは前記第１ノードに連結され、前記第１０ＮＭＯＳトランジスタのゲートは前記第６ノードに連結され、前記第９ＰＭＯＳトランジスタのゲートは前記第７ノードに連結され、第１０ＰＭＯＳトランジスタのゲートは前記第７ノードに連結されることを特徴とする請求項４５記載のバイアス電流発生器。