JP2006140241A - 半導体集積回路装置 - Google Patents

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Abstract

【課題】 アナログ回路などのトリミングなどに用いられる制御情報を保持する制御情報保持手段の回路面積を大幅に縮小し、半導体集積回路装置を小型化する。
【解決手段】 内部発振回路モジュールのトリミング情報を保持するヒューズモジュール４であって、情報書き込み用ヒューズ２５の溶断／非溶断によってトリミング情報が書き込まれる情報書き込み用ヒューズ回路２０1 〜２０n と、該情報書き込み用ヒューズ２５が溶断されたか否かを判定する参照用ヒューズ回路２０、および電流／電圧変換部２１とからなる。このように、情報書き込み用ヒューズ回路２０1 〜２０n に対して参照用ヒューズ回路２０、および電流／電圧変換部２１をそれぞれ共有化することにより、ヒューズモジュール４の回路面積を大幅に縮小化する。
【選択図】 図２

Description

本発明は、半導体集積回路装置のトリミング技術に関し、特に、クロック信号を生成する発振回路などに用いられるトリミング情報の保持に適用して有効な技術に関するものである。
クロック同期動作されるマイクロコンピュータなどの半導体集積回路装置においては、水晶振動子を外付けせずに該半導体集積回路装置内部に設けられた発振回路によってクロック信号を生成するものが広く知られている。
このような構成の半導体集積回路装置では、プロセスのばらつき、電源電圧の変動、あるいは温度変化などによる発振回路が生成する発振周波数のばらつきを防止するトリミング回路が設けられているものがある（たとえば、特許文献１参照）。
この場合、トリミング回路は、外部で生成された外部クロック信号の周波数に内部クロック信号の周波数を一致させる制御情報を生成する論理回路で生成された制御情報を記憶可能なトリミング用ヒューズ回路が備えられている。
このトリミング用ヒューズ回路は、溶断するか否かによって制御情報の書き込みを可能とする情報書き込み用溶断ヒューズと、該情報書き込み用溶断ヒューズの非溶断状態と等価な参照用溶断ヒューズとを有し、情報書き込み用溶断ヒューズに流れる電流と、参照用溶断ヒューズに流れる電流とを比較し、該情報書き込み用溶断ヒューズが切断されているか否かを検出することによってトリミング情報としている。
特願２００４−２１７２３３
ところが、上記のような半導体集積回路装置のトリミング技術では、次のような問題点があることが本発明者により見い出された。
すなわち、クロック信号の発振周波数を高精度にトリミングするためには、複数のビット数のトリミング情報が必要となる。たとえば、８ビットのトリミング情報の場合には、前述したトリミング用ヒューズ回路が８つ必要となる。
それに伴い、情報書き込み用溶断ヒューズ、ならびに参照用溶断ヒューズの本数も増加してしまうことになり、該トリミング用ヒューズ回路が占めるチップ面積も増大してしまい、半導体集積回路装置の小型化などを阻害してしまう恐れがある。
本発明の目的は、アナログ回路などのトリミングなどに用いられる制御情報を保持する制御情報保持手段の回路面積を大幅に縮小し、半導体集積回路装置のチップ面積を低減する技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本発明は、任意のビット数からなる制御情報を保持する制御情報保持手段を備え、該制御情報保持手段は、第１の制御信号に基づいて、ビット毎に書き込まれた制御情報を任意に出力する制御情報書き込み部と、第２の制御信号に基づいて、参照情報を出力する参照情報出力部と、該制御情報書き込み部から出力されたビット毎の制御情報と参照情報出力部から出力された参照情報とを比較し、制御情報のローレベル／ハイレベルをビット毎に判断して出力する制御情報出力部と、制御情報出力部から出力された制御情報を格納する格納部とを備えたものである。
また、本願のその他の発明の概要を簡単に示す。
本発明は、前記制御情報書き込み部が、制御情報のビット数分設けられ、制御情報を書き込みする制御情報書き込み用ヒューズと、制御情報書き込み用ヒューズ毎に設けられ、制御情報書き込み用ヒューズと制御情報出力部との間に接続され、第１の制御信号に基づいて、スイッチング制御を行う第１のスイッチング素子とよりなり、前記参照情報出力部は、制御情報書き込み用ヒューズに制御情報が書き込まれたか否かを判断する参照用ヒューズと、参照用ヒューズと制御情報出力部との間に接続され、前記第２の制御信号に基づいて、スイッチング制御を行う第２のスイッチング素子とよりなるものである。
また、本発明は、前記制御情報書き込み用ヒューズ、および前記参照用ヒューズは、電圧を印加することによって溶断する溶断ヒューズよりなるものである。
さらに、本発明は、前記制御情報出力部が、任意のビット数分の制御情報書き込み用ヒューズに流れる電流を電圧に変換する第１の電流／電圧変換部と、参照用ヒューズに流れる電流を電圧に変換する第２の電流／電圧変換部と、第１、および第２の電流／電圧変換部が変換した電圧レベルを比較し、その比較結果を出力する比較部とよりなるものである。
また、本発明は、前記格納部が、中央処理装置によってアクセス可能なレジスタよりなるものである。
さらに、本発明は、前記制御情報保持手段が保持した制御情報が、内部クロック信号を生成する発振回路のトリミング信号として用いられるものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
（１）制御情報保持手段を小型化することができ、チップ面積を小さくすることができる。
（２）上記（１）により、半導体集積回路装置の信頼性を高めながら小型化することができる。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
図１は、本発明の一実施の形態による半導体集積回路装置のブロック図、図２は、図１の半導体集積回路装置に設けられたヒューズモジュールの一例を示す構成図、図３は、図２のヒューズモジュールにおける動作処理の一例を示すフローチャート、図４は、スクリーニングテストにおけるヒューズモジュールの動作処理の一例を示すフローチャートである。
本実施の形態によれば、マイクロコンピュータなどからなる半導体集積回路装置１は、たとえば、ＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）集積回路製造技術により単結晶シリコンのような１個の半導体基板（半導体チップ）に形成される。
半導体集積回路装置１は、図１に示すように、中央処理装置（ＣＰＵ）２、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）３、ヒューズモジュール（制御情報保持手段）４、内部発振回路モジュール５、マスクＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）６、モード制御回路７、入出力（Ｉ／Ｏ）ポート８、および周辺回路モジュール９などから構成されている。
これら中央処理装置２、ＲＡＭ３、ヒューズモジュール４、内部発振回路モジュール５、マスクＲＯＭ６、入出力ポート８、ならびに周辺回路モジュール９は、内部バス１０を介して相互に接続されている。内部バス１０は、制御信号バス、内部アドレスバス、内部データバス、周辺アドレスバス、および周辺データバスなどからなる。
ＣＰＵ２は、命令をフェッチしフェッチした命令を解読して制御信号を生成する命令制御部と、該制御信号によりオペランドを用いて演算処理などを行う実行部とを有する。マスクＲＯＭ６は、制御データやＣＰＵ２の制御プログラムなどを保有する。
ヒューズモジュール４は、ＣＰＵ２で生成された制御情報を記憶してトリミング情報として出力する。内部発振回路モジュール５は、振動子の外付けを要することなく内部発振を行ってクロック信号ＣＬＫを発生する。
クロック信号ＣＬＫは、内蔵回路モジュールがクロック同期動作されるときの動作基準クロック信号などに用いられる。ここでは代表的に一つのクロック信号ＣＬＫを図示するが、動作速度の異なる回路モジュールを含んだり、動作モードに応じて動作速度が可変にされる場合などに対応して、実際には周波数の異なる数種類のクロック信号が発生されて対応する回路モジュールに供給される。
モード制御回路７には、モード信号ＭＤ０〜ＭＤ２、およびリセット信号ＲＥＳがそれぞれ供給される。半導体集積回路装置１は、リセット信号ＲＥＳなどによってリセットが指示されると、ＣＰＵ２などのオンチップ回路モジュールが初期化される。
リセット信号ＲＥＳによるリセット指示が解除されると、ＣＰＵ２は所定のスタートアドレスから命令をリードし、プログラムを実行開始する。スタートアドレスはモード信号ＭＤ０〜ＭＤ２などによって指示される動作モードに応じて決定される。
また、内部発振回路モジュール５は、制御データレジスタ１１、Ｄ／Ａ変換回路１２、バイアス回路１３、電圧制御発振回路（ＶＣＯ）１４、比較回路１５、モニタレジスタ１６、クランプ電源回路１７、セレクタ１８、および分周回路１９などから構成されている。
制御データレジスタ１１は、制御情報を記憶する。Ｄ／Ａ変換回路１２は、制御データレジスタ１１にロードされたデジタルの制御情報をアナログデータに変換する。バイアス回路１３は、Ｄ／Ａ変換回路１２の出力を受けて制御電圧を形成する。
ＶＣＯ１４は、制御電圧に見合った周波数で発振を行う。比較回路１５は、ＶＣＯ１４が生成した内部クロック信号ＶＣＬＫの周波数と外部から入力された外部クロック信号ＲＣＬＫの周波数とを比較する。
モニタレジスタ１６は、比較回路１５から出力された比較結果を保持する。クランプ電源回路１７は、Ｄ／Ａ変換などの変換基準電圧などに用いる電源電圧を生成する。セレクタ１８は、内部クロック信号ＶＣＬＫ、または外部クロック信号ＲＣＬＫを選択して出力する。分周回路１９は、セレクタ１８から出力されたクロック信号を分周し、クロック信号ＣＬＫとして出力する。
セレクタ１８のクロック選択は、モード制御回路７によって制御される。分周回路１９の分周比はリセット動作で初期値に設定され、その後、ＣＰＵ２による命令実行を介して可変にされる。
モニタレジスタ１６は、周波数設定モードによる周波数設定動作の終了を外部に通知するクロック取込み信号ＦＮＣＫの出力レジスタにも兼用される。外部クロック信号ＲＣＬＫの入力端子、クロック取込み信号ＦＮＣＫの出力端子、および内部クロック信号ＶＣＬＫの出力端子は専用端子であっても兼用端子であってもよい。
モード制御回路７は、初期化動作（パワーオンリセット）時に、ヒューズモジュール４から制御情報を制御データレジスタ１１にロードする。モード信号ＭＤ０〜ＭＤ２によって指示される動作モードが周波数設定モードであれば、リセット解除時にセレクタ１８は、外部クロック信号ＲＣＬＫを選択し、ＣＰＵ２は外部クロック信号ＲＣＬＫを基にするクロック信号ＣＬＫに同期して周波数設定プログラムを実行する。
制御データレジスタ１１に初期セットされた制御情報に応じてＤ／Ａ変換回路１２が出力するＤＡ変換出力に基づいて制御電圧が形成され、これによってＶＣＯ１４の発振周波数が決まる。
ＣＰＵ２は、定期的にモニタレジスタ１６を参照し、比較回路１５による比較結果が一致したか否を判別する。不一致のとき、ＣＰＵ２は制御データレジスタ１１をアクセスして、内部クロック信号周波数を外部クロック信号周波数に一致させる方向に制御情報を更新する。
判別結果が一致すると、ＣＰＵ２は、制御データレジスタ１１の制御情報をヒューズモジュール４に格納して、周波数設定プログラムの実行を終了する。周波数設定プログラムの実行を終了する時、ＣＰＵ２は、モニタレジスタ１６を介してクロック取込み終了信号ＦＮＣＫを外部に出力する。これを受けて外部では外部クロック信号ＲＣＬＫの発生などを停止する。
モード信号ＭＤ０〜ＭＤ２によって指示される動作モードが通常モードであれば、リセット解除時にセレクタ１８は内部クロック信号を選択する。周波数設定モードで取得されてヒューズモジュール４に保存された制御情報はパワーオンリセット時に既に制御データレジスタ１１にイニシャルロードされるので、リセット解除時には、その周波数設定モードで取得された制御情報に基づいてＶＣＯ１４は発振動作を行うことができ、半導体集積回路装置１は内部クロック信号ＶＣＬＫで規定されるクロック信号ＣＬＫに同期して、データ処理が可能にされる。
このように、ヒューズモジュール４に格納された制御情報を制御データレジスタ１１にロードして再利用するので、常に外部クロック信号ＲＣＬＫと同じ目的周波数の内部クロック信号ＶＣＬＫを内部発振回路モジュール５だけで生成することができる。
すなわち、プロセスばらつきによりＶＣＯ１４の発振特性に誤差を生じても水晶振動子の外付けや外部クロック信号の入力を必要とせずにＶＣＯ１４を目的周波数で発振動作させることができる。プロセスばらつきによる発振特性の変動（発振周波数の変動）を補償することができる。
リセット解除時にモード信号ＭＤ０〜ＭＤ２によって指示される動作モードが第１のモードであれば、セレクタ１８は外部クロック信号を選択し、動作モードが第２のモードであれば、セレクタ１８は内部クロック信号を選択する。
図２は、ヒューズモジュール４における構成の一例を示す説明図である。
ヒューズモジュール４は、図示するように、参照用ヒューズ回路（参照情報出力部）２０、情報書き込み用ヒューズ回路（制御情報書き込み部）２０1 〜２０n 、電流／電圧変換部（制御情報出力部）２１、およびレジスタ（格納部）２２から構成されている。
参照用ヒューズ回路２０は、参照用ヒューズ２３、ならびにＮチャネルＭＯＳのトランジスタ２４からなる。情報書き込み用ヒューズ回路２０1 （〜２０n ）は、情報書き込み用ヒューズ２５、保護用ダイオード２６、およびＮチャネルＭＯＳのトランジスタ２７から構成されている。
情報書き込み用ヒューズ回路２０1 （〜２０n ）は、トリミングに必要な制御情報のビット数分設けられている。たとえば、制御情報が８ビットであれば、８つの情報書き込み用ヒューズ回路が設けられることになる。
電流／電圧変換部２１は、電流制限用の抵抗２８，２９、電流／電圧変換回路３０，３１、およびセンスアンプ３２から構成されている。
参照用ヒューズ２３の一方の接続部には、基準電位ＶＳＳが接続されており、該参照用ヒューズ２３の他方の接続部には、トランジスタ２４の一方の接続が接続されている。このトランジスタ２４の一方の接続部には、抵抗２８の一方の接続部が接続されている。
情報書き込み用ヒューズ回路２０1 （〜２０n ）において、情報書き込み用ヒューズ２５の一方の接続部には、基準電位ＶＳＳが接続されている。
この情報書き込み用ヒューズ２５の他方の接続部には、トランジスタ２７の一方の接続部、保護用ダイオード２６のカソード、ならびに半導体チップのスクライブエリアＳＡなどに形成された電圧印加用パッド３３がそれぞれ接続されている。
保護用ダイオード２６のアノードは、基準電位ＶＳＳに接続されており、トランジスタ２７の他方の接続部には、抵抗２９の一方の接続部が接続されている。
トランジスタ２４のゲートには、たとえば、ＣＰＵ２から出力されるヒューズコントロール信号（第２の制御信号）ＦＣ１が入力されるように接続されている。また、情報書き込み用ヒューズ回路２０1 〜２０n のトランジスタ２７のゲートには、同じくＣＰＵ２から出力されるヒューズコントロール信号（第１の制御信号）ＦＣ２が入力されるようにそれぞれ接続されている。
トランジスタ２４は、ヒューズコントロール信号ＦＣ１によってＯＮ／ＯＦＦ制御が行われ、情報書き込み用ヒューズ回路２０1 〜２０n のトランジスタ２７は、ヒューズコントロール信号ＦＣ２によってＯＮ／ＯＦＦ制御がそれぞれ行われる。
抵抗２８の他方の接続部には、電流／電圧変換回路３０の入力部が接続されている。この電流／電圧変換回路３０は、情報書き込み用ヒューズ２５に流れる電流を電圧に変換する。抵抗２９の他方の接続部には、電流／電圧変換回路３１の入力部が接続されている。電流／電圧変換回路３１は、情報書き込み用ヒューズ２５に流れる電流を電圧に変換する。
電流／電圧変換回路３０の出力部には、センスアンプ３２の負（−）側入力端子が接続されており、電流／電圧変換回路３１の出力部には、センスアンプ３２の正（＋）側入力端子が接続されている。センスアンプ３２は、電流／電圧変換回路３０，３１からそれぞれ出力される電圧を比較し、その比較結果を出力する。
センスアンプ３２の出力部には、情報書き込み用ヒューズ回路２０1 〜２０n と同じビット数のレジスタ２２が接続されており、ＣＰＵ２などから出力されるレジスタコントロール信号ＲＣによって制御が行われる。
このように、情報書き込み用ヒューズ回路２０1 〜２０n に対して参照用ヒューズ回路２０、および電流／電圧変換部２１をそれぞれ共有化することにより、ヒューズモジュール４の占める回路面積を大幅に縮小化することができる。
次に、本実施の形態によるヒューズモジュール４の動作について説明する。
始めに、プローブテストで実地されるヒューズモジュール４の動作テスト／情報書き込み／読み出しの動作処理の一例を図３のフローチャートを用いて説明する。
まず、ヒューズコントロール信号ＦＣ１によって参照用ヒューズ回路２０のトランジスタ２４をＯＮし、ヒューズコントロール信号ＦＣ２によって情報書き込み用ヒューズ回路２０1 のトランジスタ２７をＯＮすることにより、溶断されていない情報書き込み用ヒューズ２５のデータを読み出し、その読み出したデータをレジスタ２２に格納する（ステップＳ１０１）。
この場合、たとえば、参照用ヒューズ回路２０のトランジスタ２４、および情報書き込み用ヒューズ回路２０1 のトランジスタ２７がそれぞれＯＮされると、電流／電圧変換回路３０，３１によって、参照用ヒューズ回路２０の参照用ヒューズ２３と情報書き込み用ヒューズ回路２０1 の情報書き込み用ヒューズ２５とに流れる電流が電圧に変換される。
そして、それら電流／電圧変換回路３０，３１から出力された電圧をセンスアンプ３２によって比較し、その比較結果がレジスタ２２に格納される。
続いて、レジスタ２２に正常なデータが格納されているか否かを判定し、情報書き込み用ヒューズ回路２０1 の情報書き込み用ヒューズ２５に異常（たとえば、製造プロセスの不良などによる切断）がないかを検出する（ステップＳ１０２）。このステップＳ１０２の処理で異常がある場合には不良となり、テストモードが終了となる（ステップＳ１１１）。
また、ステップＳ１０２の処理で異常がない場合には、ヒューズコントロール信号ＦＣ２によって情報書き込み用ヒューズ回路２０1 のトランジスタ２７をＯＦＦすることによって情報書き込み用ヒューズ２５を等価的に切断状態にし、情報書き込み用ヒューズ回路２０1 の情報書き込み用ヒューズ２５を読み出してレジスタ２２に格納する（ステップＳ１０３）。
そして、トランジスタ２７がＯＦＦとなった際に情報書き込み用ヒューズ２５が溶断された状態になっているかを検出する（ステップＳ１０４）。このステップＳ１０４の処理で情報書き込み用ヒューズ２５が溶断された状態になっていない場合には不良となり、テストモードが終了となる（ステップＳ１１１）。
また、ステップＳ１０４の処理で情報書き込み用ヒューズ２５が溶断された状態になっている場合には、これらステップＳ１０１〜Ｓ１０４の処理を、残りの情報書き込み用ヒューズ回路２０2 〜２０n についても同様に実行する（ステップＳ１０５）。
その後、ヒューズモジュール４をスタンバイ状態として、内部発振回路モジュール５の動作テストを行い、トリミングを行う際の制御情報を確定し、それに対応する情報書き込み用ヒューズ回路２０1 〜２０n における情報書き込み用ヒューズ２５の溶断の要／不要を決定する。
続いて、前述した内部発振回路モジュール５の動作テストによって確定した制御情報に基づいて、情報書き込み用ヒューズ回路２０1 における情報書き込み用ヒューズ２５の溶断を行う（ステップＳ１０６）。
たとえば、情報書き込み用ヒューズ回路２０1 の情報書き込み用ヒューズ２５を溶断する際には、Ｌｏレベルのヒューズコントロール信号ＦＣ２によってトランジスタ２７をＯＦＦし、スクライブエリアＳＡに形成された電圧印加用パッド３３に溶断電圧（たとえば、約９Ｖ程度）を印加することによって該情報書き込み用ヒューズ２５を溶断する。
そして、ステップＳ１０６の処理が終了すると、情報書き込み用ヒューズ回路２０1 の情報書き込み用ヒューズ２５の状態（溶断／非溶断）を読み出し、レジスタ２２に格納する（ステップＳ１０７）。
これらステップＳ１０６，Ｓ１０７の処理を残りの情報書き込み用ヒューズ回路２０2 〜２０n における情報書き込み用ヒューズ２５についてもそれぞれ行う（ステップＳ１０８）。
すべての情報書き込み用ヒューズ回路２０2 〜２０n の情報書き込み用ヒューズ２５について終了すると、レジスタ２２に格納された制御情報を用いて内部発振回路モジュール５のトリミングを行い、該内部発振回路モジュール５の動作テストを行い（ステップＳ１０９）、内部発振回路モジュール５が発振精度を満たしているか否かを判定する（ステップＳ１１０）。
内部発振回路モジュール５が発振精度を満たしている場合には、テストモードが終了となり、満たしていない場合には、不良となりテストモードが終了となる（ステップＳ１１１）。
次に、半導体集積回路装置の組み立て後のスクリーニングテストなどにおいて実施されるユーザモードでのヒューズモジュール４における動作について、図４のフローチャートを用いて説明する。
まず、情報書き込み用ヒューズ回路２０1 〜２０n における情報書き込み用ヒューズ２５の溶断／非溶断を読み出す（ステップＳ２０１）。
たとえば、情報書き込み用ヒューズ回路２０1 における情報書き込み用ヒューズ２５を読み出す場合には、ヒューズコントロール信号ＦＣ１，ＦＣ２によって参照用ヒューズ回路２０のトランジスタ２４、および情報書き込み用ヒューズ回路２０1 のトランジスタ２７をそれぞれＯＮする。
そして、電流／電圧変換回路３０，３１によって、参照用ヒューズ２３と情報書き込み用ヒューズ２５とに流れる電流を電圧にそれぞれ変換し、該電流／電圧変換回路３０，３１から出力された電圧をセンスアンプ３２によって比較し、その比較結果をレジスタ２２に格納する。
このステップＳ２０１の処理を、残りの情報書き込み用ヒューズ回路２０2 〜２０n における情報書き込み用ヒューズ２５についてもそれぞれ行う（ステップＳ２０２）。続いて、レジスタ２２に格納された制御情報を用いて内部発振回路モジュール５をトリミングし、該内部発振回路モジュール５の動作テストを行い（ステップＳ２０３）、内部発振回路モジュール５が発振精度を満たしているか否かを判定する（ステップＳ２０４）。
内部発振回路モジュール５が発振精度を満たしている場合には、ユーザモードによるヒューズモジュール４のスクリーニングが終了となり、満たしていない場合には、不良となりスクリーニングが終了となる（ステップＳ２０５）。
それにより、本実施の形態によれば、ヒューズモジュール４の回路面積を小さくすることができるので、内部発振回路モジュール５の発振精度を向上させながら、半導体集積回路装置を小型化することができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
たとえば、前記実施の形態では、ヒューズモジュールを内部発振回路モジュールにおける発振信号のトリミングに用いた場合について記載したが、本発明のヒューズモジュールは、たとえば、電源回路やＡ／Ｄ変換器の基準電圧を生成する基準電圧回路などの半導体集積回路装置における一般的なアナログ回路のトリミングに用いることができる。
さらに、本発明のヒューズモジュールは、アナログ回路だけではなく、たとえば、ＲＡＭやＲＯＭなどの半導体メモリにおける救済回路に用いられる救済用の信号などとしても用いることができる。
本発明は、半導体集積回路装置に設けられたアナログ回路におけるトリミング用回路の小型化技術に適している。
本発明の一実施の形態による半導体集積回路装置のブロック図である。 図１の半導体集積回路装置に設けられたヒューズモジュールの一例を示す構成図である。 図２のヒューズモジュールにおける動作処理の一例を示すフローチャートである。 スクリーニングテストにおけるヒューズモジュールの動作処理の一例を示すフローチャートである。
符号の説明
１ 半導体集積回路装置
２ 中央処理装置
３ ＲＡＭ
４ ヒューズモジュール（制御情報保持手段）
５ 内部発振回路モジュール
６ マスクＲＯＭ
７ モード制御回路
８ 入出力（Ｉ／Ｏ）ポート
９ 周辺回路モジュール
１０ 内部バス
１１ 制御データレジスタ
１２ Ｄ／Ａ変換回路
１３ バイアス回路
１４ 電圧制御発振回路
１５ 比較回路
１６ モニタレジスタ
１７ クランプ電源回路
１８ セレクタ
１９ 分周回路
２０ 参照用ヒューズ回路（参照情報出力部）
２０1 〜２０n 情報書き込み用ヒューズ回路（制御情報書き込み部）
２１ 電流／電圧変換部（制御情報出力部）
２２ レジスタ（格納部）
２３ 参照用ヒューズ
２４ トランジスタ
２５ 情報書き込み用ヒューズ
２６ 保護用ダイオード
２７ トランジスタ
２８，２９ 抵抗
３０，３１ 電流／電圧変換回路
３２ センスアンプ
３３ 電圧印加用パッド
ＳＡ スクライブエリア
ＦＣ１ ヒューズコントロール信号（第２の制御信号）
ＦＣ２ ヒューズコントロール信号（第１の制御信号）

Claims (6)

  1. 任意のビット数からなる制御情報を保持する制御情報保持手段を備えた半導体集積回路装置であって、
    前記制御情報保持手段は、
    第１の制御信号に基づいて、ビット毎に書き込まれた前記制御情報を任意に出力する制御情報書き込み部と、
    第２の制御信号に基づいて、参照情報を出力する参照情報出力部と、
    前記制御情報書き込み部から出力されたビット毎の制御情報と前記参照情報出力部から出力された参照情報とを比較し、前記制御情報のローレベル／ハイレベルをビット毎に判断して出力する制御情報出力部と、
    前記制御情報出力部から出力された前記制御情報を格納する格納部とを備えたことを特徴とする半導体集積回路装置。
  2. 請求項１記載の半導体集積回路装置において、
    前記制御情報書き込み部は、
    前記制御情報のビット数分設けられ、前記制御情報を書き込みする制御情報書き込み用ヒューズと、
    前記制御情報書き込み用ヒューズ毎に設けられ、前記制御情報書き込み用ヒューズと前記制御情報出力部との間に接続され、前記第１の制御信号に基づいて、スイッチング制御を行う第１のスイッチング素子とよりなり、
    前記参照情報出力部は、
    前記制御情報書き込み用ヒューズに制御情報が書き込まれたか否かを判断する参照用ヒューズと、
    前記参照用ヒューズと前記制御情報出力部との間に接続され、前記第２の制御信号に基づいて、スイッチング制御を行う第２のスイッチング素子とよりなることを特徴とする半導体集積回路装置。
  3. 請求項２記載の半導体集積回路装置において、
    前記制御情報書き込み用ヒューズ、および前記参照用ヒューズは、
    電圧を印加することによって溶断する溶断ヒューズよりなることを特徴とする半導体集積回路装置。
  4. 請求項１〜３のいずれか１項に記載の半導体集積回路装置において、
    前記制御情報出力部は、
    任意のビット数分の前記制御情報書き込み用ヒューズに流れる電流を電圧に変換する第１の電流／電圧変換部と、
    前記参照用ヒューズに流れる電流を電圧に変換する第２の電流／電圧変換部と、
    前記第１、および前記第２の電流／電圧変換部が変換した電圧レベルを比較し、その比較結果を出力する比較部とよりなることを特徴とする半導体集積回路装置。
  5. 請求項１〜４のいずれか１項に記載の半導体集積回路装置において、
    前記格納部は、中央処理装置によってアクセス可能なレジスタであることを特徴とする半導体集積回路装置。
  6. 請求項１〜５のいずれか１項に記載の半導体集積回路装置において、
    前記制御情報保持手段が保持した制御情報は、
    内部クロック信号を生成する発振回路のトリミング信号として用いられることを特徴とする半導体集積回路装置。
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