JP2006114875A

JP2006114875A - 記憶装置及びその作製方法

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Publication number: JP2006114875A
Application number: JP2005164090A
Authority: JP
Inventors: Kiyoshi Kato; 清加藤; Tetsuji Yamaguchi; 哲司山口; Etsuko Asano; 悦子浅野; Konami Izumi; 小波泉
Original assignee: Semiconductor Energy Laboratory Co Ltd
Current assignee: Semiconductor Energy Laboratory Co Ltd
Priority date: 2004-06-03
Filing date: 2005-06-03
Publication date: 2006-04-27
Anticipated expiration: 2025-06-03
Also published as: JP4671765B2

Abstract

【課題】メモリを他の機能回路と同一の基板上に作製した時にも、メモリのための仕様の限定を生じず、生産性を向上し、使用者にとって使いやすく、安価な記憶装置を提供すること。
【解決手段】記憶装置は、絶縁表面上に、２つの不純物領域を有する半導体膜と、ゲート電極と、不純物領域にそれぞれ接続された２つの配線を含むメモリセルを有し、メモリセルは、ゲート電極と、２つの配線のうち少なくとも一方との間に電圧を印加して半導体膜を変質させることにより、２つの配線間が絶縁されていることを特徴とする。
【選択図】図１

Description

本発明は、記憶装置に関し、特に不揮発性の記憶装置に関する。

現代のように、多くの電子機器を使用する社会では、さまざまなデータが生成、使用されており、これらのデータを保存するためには、記憶装置が必要である。現在、生産、使用されているさまざまな記憶装置は、それぞれ異なる長所、短所が存在し、保存、使用するデータの種類に応じて使い分けられている。

たとえば、記憶装置の電源を切ると記憶内容が失われてしまう揮発性メモリには、ＤＲＡＭやＳＲＡＭがある。揮発性メモリは、揮発性であるために、その用途が大きく限定されてしまうが、アクセス時間が短いので、コンピュータの主記憶装置やキャッシュメモリとして使用されている。ＤＲＡＭは、メモリセルのサイズが小さいので、大容量化が容易であるが、制御方法が複雑であり、消費電力が大きいという欠点がある。ＳＲＡＭのメモリセルはＣＭＯＳで構成されており、作製工程や制御方法が容易であるが、１つのメモリセルに６つのトランジスタを必要とすることから、大容量化には向いていない。

電源を切っても記憶内容が消えない不揮発性メモリには、何度も記憶内容を書き換えることができるリライタブル型と、メモリの使用者が一度だけデータを書き込むことができるライトワンス型と、メモリの製造時にデータの内容が決定され、そのデータ内容を書き換えることができないマスクＲＯＭとがある。リライタブル型は、ＥＰＲＯＭ、フラッシュメモリ、強誘電体メモリなどが挙げられる。ＥＰＲＯＭは書き込み操作が容易であり、ビットあたりの単価も比較的小さいが、書き込みや消去時に専用のプログラム装置と消去器が必要である。フラッシュメモリや強誘電体メモリは、使用している基板上で書き換えができ、アクセス時間も短く、低消費電力であるが、製造時にフローティングゲートや、強誘電体層を作り込む工程を必要とし、ビットあたりの単価が高い。

ライトワンス型メモリのメモリセルは、ヒューズやアンチヒューズ、クロスポインタダイオード、ＯＬＥＤ（有機発光ダイオード）、双安定液晶素子、または熱や光が加えられることにより状態が変化するほかのデバイスから構成されている。通常、記憶装置は、メモリセルがある２つの状態のうち、どちらか一方の状態を取ることでデータを記録する。ライトワンス型の記憶装置は、全てのメモリセルが第１の状態であるように製造され、書き込み処理を受けると、指定されたメモリセルだけが第２の状態へ変更される。この第１の状態から第２の状態への変更は不可逆的であり、一度変更されたメモリセルを元に戻すようにはできない。

ライトワンス型メモリは、作製工程に温度や材料などの制限があり、シリコン基板には作製しないことが多い。つまり、一般的にシリコン基板上に作製される、中央処理装置（以降ＣＰＵと記す）や演算機能回路、整流回路、制御回路など（以下これらの回路を、ライトワンス型のメモリと区別して、その他の機能回路と記す）とは、作製工程が全く違う。たとえば、アンチヒューズ型ライトワンスメモリは、プラスチックや金属の基板上に配線やアンチヒューズ層、制御素子を作製している（特許文献１参照）。この作製方法で作製した記憶装置は、低コスト、大容量、低消費電力、短いアクセス時間を実現している。しかし、ある機能を有するひとつの半導体装置を作る場合、メモリは、それ自体では機能せず、必ずその他の機能回路が必要である。従って、ライトワンス型メモリ等のメモリとその他の機能回路とを別々に作らなければならない。

一方、現在、同一のシリコン基板上にメモリと、その他の機能回路が作りこまれている半導体装置の例として、ＩＣタグを挙げることができる。ＩＣタグの中に作り込まれているメモリは、ＳＲＡＭやマスクＲＯＭ、フラッシュメモリ、強誘電体メモリである。マスクＲＯＭは、メモリ作製時にデータ内容を決定し、ＩＣタグ使用者はデータの書き込みができない。そして、１つのフォトマスクにより１つのデータが決定するため、異なるデータ内容のメモリが必要な場合は、データの種類だけフォトマスクが必要になる。従って、コスト面で実用的ではない。

なお、フラッシュメモリや強誘電体メモリは、ゲート絶縁膜の中にフローティングゲートや、強誘電体層を作り込む工程など、メモリを作り込むための特別な工程を必要としている。逆に、ＩＣタグ内に作られているメモリ以外の回路は、すべてＣＭＯＳ作製工程範囲内で作りこむことが可能である。

また近年、液晶ディスプレイやＥＬディスプレイなどの表示装置を作製するため、絶縁基板上に薄膜トランジスタ（以下ＴＦＴと記す）を作製する技術が目覚しい発展を遂げている。たとえば、ディスプレイの画素部分のみならず、ディスプレイを表示させるための駆動回路も、同一基板上にＴＦＴで作製されている。絶縁基板上では、基板と配線との容量結合がないので、回路の高速動作が可能であることから、演算機能回路や、記憶装置など、様々な機能回路をＴＦＴで作製することが提案されている。そして、絶縁基板上に機能回路を作製するもう１つのメリットは、コストである。シリコン基板にくらべて、ガラス基板やプラスチック基板は非常に安価であり、さらに、シリコン基板では面積が小さなものに限定されてしまうが、絶縁基板はシリコン基板に比べて大きな面積のものを使用することができる。したがって、シリコン基板で作製するよりも製品の取り数が増加し、結果として非常に安価な半導体装置を提供することができる。

現在、ＴＦＴ作製技術を用いて作られている記憶装置には、マスクＲＯＭやＳＲＡＭ、フラッシュメモリがある。ＳＲＡＭは、ＴＦＴで構成されるので、他の機能回路と同一基板上に容易に作製することができるが、揮発性であるため用途に大きな制限がある。マスクＲＯＭは、データ変更のためにフォトマスクの変更が必要であり、実用的ではない。フラッシュメモリを作製する場合には、フローティングゲートを作製するための工程が必要である。逆に、絶縁基板上に作製されている演算機能回路など、その他の機能回路はＴＦＴ作製工程範囲内で作りこむことが可能である。

このように本発明は、記憶装置作製に関する技術、ガラス基板など絶縁基板や、絶縁表面上に回路を作製する技術、の２つの技術を背景にしている。
特開２００３−３６６８４号公報

従来の技術では、半導体集積回路を作製する基板がシリコン基板であっても絶縁基板であっても、不揮発性のメモリ回路をその他の機能回路と同一基板上に作りこむことは難しい。しかし１つの装置を作る際、メモリとその他の機能回路とを別に作製すると、外部で接続する必要があり、完成品の装置のサイズも大きくなってしまう。そのうえ、メモリと、その他の機能回路の、少なくとも２つ以上の回路を作製するため、コストがかかってしまう。フラッシュメモリや、強誘電体メモリのように、メモリとその他の機能回路とを同一基板上に作製できたとしても、メモリを作り込むために必要な工程を追加しなければならない。半導体装置を作るにあたって、工程数を増やすことは、それだけでコストを高くしてしまうだけでなく、製品の仕様を限定しなければならなくなったり、生産性を低下させてしまうことになる。

すなわち従来作製されている記憶装置は、ほとんどが記憶装置を作製するための特有の工程を必要としている。したがって、他の機能回路と同一の基板上に作成できない、もしくは、その他の機能回路と同一基板に作製したときに、ＴＦＴ作製工程以外の工程を追加する必要がある、という問題があった。これは、ひとつの機能を持った半導体装置、たとえばＩＣタグなどを作製するにあたって、メモリのための余分なコストがかかることになる。

そこで本発明は、絶縁基板上に作製されるその他の機能回路と同様、ＴＦＴ作製工程範囲内でライトワンス型のメモリを作製する方法を提供することを課題とする。また本発明は、メモリをその他の機能回路と同一の基板に作製したときも、製品の仕様の限定や生産性の低下を生じさせることなく、使いやすく安価な記憶装置を提供する点にある。

上記課題を鑑み本発明は、ガラス基板やプラスチック基板のような絶縁基板、又は絶縁処理された表面を持つ基板（以後、これらを総称して絶縁基板と記す）上に形成された半導体膜を変質させるという状態変化によりライトワンス型のメモリ機能を奏する記憶装置を特徴とする。

本発明の一形態は、絶縁表面上に、２つの不純物領域を有する半導体膜と、ゲート電極と、前記不純物領域にそれぞれ接続された２つの配線を含むメモリセルを有し、前記メモリセルは、前記ゲート電極と、前記２つの配線のうち少なくとも一方との間に電圧を印加して前記半導体膜を変質させることにより、前記２つの配線間が絶縁されていることを特徴とする記憶装置である。

本発明の別の一形態は、絶縁表面上に、２つの不純物領域を有する半導体膜と、ゲート電極と、前記不純物領域にそれぞれ接続された２つの配線を含む第１及び第２のメモリセルを有し、前記第１のメモリセルは、前記ゲート電極と、前記２つの配線のうち少なくとも一方との間に電圧を印加して前記半導体膜を変質させることにより、前記２つの配線間が絶縁された状態を有し、前記第２のメモリセルは初期状態を有することを特徴とする記憶装置である。この絶縁状態と初期状態の二値状態を取ることができる。

本発明の別の一形態は、絶縁表面上に、１つ、または２つの不純物領域を有する半導体膜と、電極と、前記不純物領域にそれぞれ接続された２つの配線を含むメモリセルを有し、前記メモリセルは、前記電極と、前記２つの配線のうち少なくとも一方の配線との間に電圧を印加して前記半導体膜を変質させることにより、前記２つの配線間が絶縁されていることを特徴とする記憶装置である。

本発明の別の一形態は、絶縁表面上に、１つ、または２つの不純物領域を有する半導体膜と、電極と、前記不純物領域にそれぞれ接続された２つの配線を含む第１及び第２のメモリセルを有し、前記第１のメモリセルは、前記電極と、前記２つの配線のうち少なくとも一方の配線との間に電圧を印加して前記半導体膜を変質させることにより、前記２つの配線間が絶縁された状態を有し、前記第２のメモリセルは初期状態を有することを特徴とする記憶装置である。このとき、前記電極は、絶縁基板上面から見たときに、前記２つの配線の間に位置している。

本発明において、ゲート電極や電極を、１つ、又は２つ以上有しても構わない。

上記の手段を用いれば、ＴＦＴ作製工程範囲内で絶縁基板上にライトワンス型メモリを作製することが可能である。すなわち本発明の記憶装置は、絶縁基板上に作製する他の機能回路と同様に、ＴＦＴ作製の工程で作ることができるので、メモリのための追加工程による余分なコストの上昇を抑えることができる。さらに、メモリとその他の機能回路とを同一の工程で作製できるので、メモリを作ることによって製品の仕様を限定したり、生産性を低下させるということもない。

また、シリコン基板にくらべて、ガラス基板やプラスチック基板は非常に安価である。さらに、シリコンウェハでは基板サイズが小さなものに限定されてしまうが、絶縁基板はシリコン基板に比べて大きなものを使用することができる。そのため、製品の取り数が増加し、非常に安価な記憶装置を提供することができる。

本発明は、ＴＦＴ作製工程範囲内でライトワンス型のメモリを作製し、メモリをその他の機能回路と同一の基板に作製したときも、製品の仕様の限定を生じず、生産性が良く、使いやすく安価な記憶装置を提供することができる。

以下に、本発明の実施の形態を、図面に基づいて説明する。但し、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実施の形態の記載内容に限定して解釈されるものではない。なお、すべての図において、同一部分、または、同様の機能を有する部分には同一の符号を付し、その繰り返しの説明は省略する。

（実施の形態１）
絶縁基板上に作製したＴＦＴは、ゲート電極と２つの不純物領域（高濃度不純物領域を含む）のうち少なくともどちらか一方との間に、通常ＴＦＴとして動作させる時よりも高い電圧を印加すると、ＴＦＴのチャネル領域が絶縁状態になる。この動作を表すために、ＴＦＴに電圧を印加する前後の断面図を図１（Ａ）、（Ｂ）に示す。たとえば、図１（Ａ）に示すＴＦＴは、絶縁基板１０１の上に半導体膜１０２を有し、半導体膜１０２の上にゲート絶縁膜１０５、その上にゲート電極１０６を有するものとする。半導体膜１０２は２つの高濃度不純物領域１０３とチャネル領域１０４とを有する。図１（Ｂ）は、電圧をかけた後のＴＦＴを模式的に示している。ＴＦＴは、少なくとも半導体膜１０２のチャネル領域１０４が変質し、ゲート電極１０６の下に絶縁状態に変化した領域１０８ができる。そしてゲート電極１０６と２つの高濃度不純物領域１０３の３端子間が絶縁状態になる。図１（Ｂ）に示す絶縁状態に変化した領域１０８は模式的に示したものであり、実際の絶縁状態に変化した領域はさまざまな形状を取る。

たとえば、ガラス基板上に作製されたチャネル長（以後、Ｌと記す）が４μｍ、チャネル幅（以後、Ｗと記す）が４μｍ、ゲート絶縁膜の厚さ（以後、ＧＩと記す）が２０ｎｍを有するＴＦＴにおいて、ゲート電極と２つの高濃度不純物領域の少なくとも一方との間に、２５Ｖの電圧を５００μ秒印加する。すると、ＴＦＴのチャネル領域が、絶縁となり、ゲート電極と２つの高濃度不純物領域の３端子間が絶縁状態になる。実際の電圧印加前後の写真を図１０に示す。図１０（Ａ）は電圧印加前のＴＦＴであり、図１０（Ｂ）は電圧印加後のＴＦＴをガラス基板裏面から見たものである。

本発明の明細書において変質とは、具体的には、ＴＦＴに電圧を印加することにより、図１０（Ａ）から図１０（Ｂ）のように少なくともチャネル領域が絶縁状態へ変化することを示すものとする。もちろん、ここに示したサイズのＴＦＴ以外でも、電圧の印加条件を変えることによって、少なくともチャネル領域を絶縁状態にすることができる。なお、絶縁状態とは、電気や熱が通じるのが断たれている状態のことを示す。

このようにゲート電極と、２つの不純物領域（本実施の形態では高濃度不純物領域）の少なくとも一方との間に、ＴＦＴが動作するとき以上の高い電圧を印加すると、ゲート絶縁膜に電流が流れる。絶縁膜は抵抗値の高い物質でできていることが多く、電流が流れると熱が発生する。絶縁基板上に作製されたＴＦＴの中で大量な熱が発生しても、絶縁基板は基本的に熱伝導率が低いので、熱の逃げる場所がなく、その熱がゲート絶縁膜や半導体膜を焼き焦がしてしまう。これによってゲート電極と、２つの高濃度不純物領域の３端子間を絶縁状態にすることができる。一方、熱伝導率の高いシリコン基板上のトランジスタでは、ゲート絶縁膜に電流が流れて熱が発生しても、絶縁膜やシリコン基板を焼き焦がすことはないと考えられる。

本発明に関する実験では、ゲート電極と２つの高濃度不純物領域の少なくとも一方との間に電圧を印加すると、９７％以上の確率でチャネル領域が絶縁状態に変化する。そして、ゲート電極と２つの高濃度不純物領域の３端子間が絶縁状態、言い換えると非導通状態になることが確かめられている。残り３％以下は不良素子であり、これは電圧を印加した後、チャネル領域が抵抗体となり、３端子間が導通状態になる。不良素子の原因としては、半導体膜や絶縁膜中のゴミが考えられる。したがって、ＴＦＴの作製精度の向上により、不良素子はさらに削減することができる。また、不良の素子は、ＴＦＴのゲート電極をダブルゲートにしたり、冗長回路をつけたりすることで削減することもできる。

また、不良として、ゲートと不純物領域に接続されている２つの配線の３端子間のうちのいずれか２端子が導通する場合もある。３端子間導通の不良や、２端子間導通の不良の原因としては、ゴミ以外にも、書き込み動作時の過剰な電圧の印加が考えられる。したがって、書き込み電圧と電圧印加時間とを最適化することで、不良素子の数を減少させることができる。

記憶装置は、メモリセルが、ある２つの状態のどちらか一方の状態をとることによって、データを保存する装置である。本発明の記憶装置は、メモリセルであるＴＦＴが、ＴＦＴのチャネル領域が初期状態のままか、絶縁状態になっているか、の２つのうちのどちらか一方の状態を取ることでデータを保存することができる。本発明では上記の機構を利用して、たとえば、電圧をかける前の初期状態のＴＦＴを「１」の状態、ＴＦＴに電圧をかけて、チャネル領域を絶縁状態に変化させたものを「０」の状態ととらえてライトワンス型のメモリを作製する。ＴＦＴの状態と符号「０」、「１」の対応はこの限りではないが、便宜上、本発明の明細書内においては上記の対応を用いる。

本発明の記憶装置の概念図として、４ビットからなるメモリセルアレイの回路図を図２に示す。メモリセルアレイは、２本のワード線２０１、２本のビット線２０２、２本のソース線２０４、４つのＴＦＴ２０６〜２０９を有する。各ワード線、ビット線、ソース線には、図に示すようにＷ０、Ｗ１、Ｂ０、Ｂ１、Ｓ０、Ｓ１の番号を振る。これらＴＦＴ２０６〜２０９は、上述したように、ＴＦＴのゲート電極と、少なくとも一方の不純物領域との間に２５Ｖ以上の電圧を５００μ秒印加することで、ＴＦＴのチャネル領域が絶縁状態になるものであるとする。

まず、ＴＦＴ２０６に「０」を書き込むための回路動作の一例を述べる。書き込み処理は、ＴＦＴ２０６のゲート電極と２つの不純物領域のうち少なくともどちらか一方との間に、電圧を印加すればよい。たとえば、Ｗ０を２５Ｖ、Ｂ０とＳ０に０Ｖの電圧を５００μ秒印加する。このとき、他のＴＦＴに、「０」の書き込みが起こらないように、Ｗ１、Ｂ１、Ｓ１の電圧を決める必要がある。たとえば、Ｗ１に０Ｖ、Ｂ１とＳ１とに１０Ｖを印加する。上記の電圧を印加することで、ＴＦＴ２０６のゲート電極と少なくとも一方の不純物領域との間に２５Ｖの電圧がかかり、チャネル領域を絶縁状態とすることができる。

ＴＦＴ２０６に「０」を書き込む動作時における、他のＴＦＴの動作について簡単に述べる。まず、ＴＦＴ２０７は、Ｗ０に２５Ｖ、Ｂ１とＳ１とに１０Ｖが印加されているので、ゲート電極と少なくとも一方の不純物領域との間の電圧は１５Ｖになる。しかし、２５Ｖ以上の電圧はかからないので、ＴＦＴ２０７への「０」の書き込みは起こらない。ＴＦＴ２０８もＷ１に０Ｖ、Ｂ０とＳ０に０Ｖが印加されているので、「０」の書き込みは起こらない。ＴＦＴ２０９はＷ１に０Ｖ、Ｂ０とＳ０に１０Ｖが印加されているので、ゲート電極と半導体膜の間には１０Ｖの電圧がかかっているが、「０」の書き込みは起こらない。なおここで設定した印加電圧は、一例に過ぎず、各ワード線２０１、ビット線２０２、ソース線２０４の電圧を適宜設定することで、選択したＴＦＴのみの書き込み処理を行うことができる。

次に、ＴＦＴ２０６に「１」を書き込む回路動作の一例を述べる。ＴＦＴ２０６に「１」を書き込むということは、ゲート電極と少なくとも一方の不純物領域との間に電圧を印加せず、ＴＦＴの初期状態を保ったままにするということである。したがって、たとえばすべてのワード線２０１、ビット線２０２、ソース線２０４を同電圧にするなど、「０」の書き込み動作が起こらないようにすればよい。これは一例であり、回路の制御方法により各ワード線２０１、ビット線２０２、ソース線２０４の電位を適宜設定してよい。

次に、ＴＦＴ２０６の読み出し動作の例を示す。読み出し動作は、ＴＦＴ２０６が書き込みの電圧を印加されず、「１」の状態、つまり初期状態のままであるか、書き込みの電圧を印加されて、「０」の状態、つまりＴＦＴ２０６のチャネル領域が絶縁状態に変化（変質）しているかを判断すればよい。したがって、ＴＦＴ２０６のゲート電極にＴＦＴ２０６の閾値以上の電圧をかけて、２つの高濃度不純物領域間に電流が流れるか否かを判断する。まず、読み出し操作の前にＢ０を５Ｖにプリチャージする。その後、Ｗ０に５Ｖ、Ｓ０に０Ｖを印加し、Ｂ０の電位を読み出すように設定する。このとき、他のＴＦＴを選択しないようにＷ１、Ｂ１、Ｓ１の電圧を決める必要がある。たとえば、Ｗ１とＳ１に０Ｖを印加し、Ｂ１は読み出しの選択がされないようにしておく。ＴＦＴ２０６が書き込みの電圧を印加されず、「１」の状態であったとすると、Ｗ０に５Ｖの電圧が印加されているので２つの不純物領域は導通し、Ｂ０は０Ｖになる。逆に、ＴＦＴ２０６が書き込みの電圧を印加され、「０」の状態であったとすると、Ｂ０とＳ０は絶縁しているので、Ｂ０はプリチャージされた５Ｖのままとなる。このようにＷ０に閾値電圧以上の電圧を印加し、Ｂ０の電位の変化を読み取ることで、ＴＦＴ２０６の読み出しを行うことができる。

このＴＦＴ２０６の読み出し動作時における、他のＴＦＴの動作について簡単に述べる。まず、Ｂ１は読み出しの選択がされていないので、ＴＦＴ２０７とＴＦＴ２０９は読み出しには関与しない。ＴＦＴ２０８はＷ１が０Ｖであるので、ビット線の電位を変えることはない。したがってＴＦＴ２０６の読み出し時に、他のＴＦＴが影響を与えることはない。

このように本実施形態では、メモリセルが「スイッチ素子」と「絶縁体」の二値状態をとることから、メモリセルを１つのＴＦＴのみで構成することができる。これは、メモリセルアレイの面積を縮小することができ、記憶容量を増やすにも有利な点である。

（実施の形態２）
本発明の記憶装置は、メモリセルとなるＴＦＴの半導体膜全面に高濃度の不純物を添加してもよい。逆に、半導体膜の任意の部分に不純物を添加し、そこに２つの配線を接続してもよいが、このように不純物領域を任意に作ると、素子はトランジスタとして機能しない。しかし、半導体膜全面に高濃度の不純物を添加した構造であれば、電極と２つの配線のうち少なくとも一方との間に電圧を印加することで、３端子間をすべて絶縁することができる。

本実施の形態では、絶縁基板上に作製された半導体膜に１つの不純物領域（本実施の形態では高濃度不純物領域）があり、１つの電極を挟んで２つの配線が前記半導体膜に接続されている例を示す。図３（Ａ）〜（Ｅ）には、この場合の素子の上面図と断面図を例示する。図３（Ａ）、（Ｂ）は通常のＴＦＴと同じ形で、絶縁膜上にゲート電極を作る前に、半導体膜に高濃度の不純物を添加する場合である。図３（Ｃ）〜（Ｅ）は、ゲート電極に任意の幅の間隙３０７を形成し、電極を作った後に、半導体膜に高濃度の不純物を添加する場合である。この間隙は、電極と半導体膜との間に電圧を印加したときに、２つの配線間が絶縁する程度の近さにしなければならない。図３（Ａ）、（Ｂ）と図３（Ｃ）〜（Ｅ）のどちらの素子も、半導体膜の高濃度不純物領域を通して２つの配線間が導通しているので、本明細書ではこれらの素子を、ＴＦＴと区別するため「抵抗素子」と呼ぶことにする。

図３（Ｂ）、（Ｅ）において抵抗素子は、絶縁基板３０３上に半導体膜３０１があり、前記半導体膜３０１上に絶縁膜３０５、前記絶縁膜３０５上に電極３０２を有する。半導体膜の高濃度不純物領域３０４に、２つの配線３０６を接続する。２つの配線の間に電極３０２があれば、半導体膜３０１における高濃度不純物領域３０４の場所や、半導体膜３０１と接続される配線３０６の場所は任意である。また、図３（Ｃ）のゲート電極に任意の幅の間隙３０７を形成した場合のように、電極３０２の形も任意である。さらに、抵抗素子の形状は任意であり、図３（Ａ）〜（Ｅ）に示したものは一例に過ぎない。

たとえば、図３（Ａ）、（Ｂ）に示した抵抗素子において、実施の形態１で挙げた例と同様、Ｌ＝４μｍ、Ｗ＝４μｍ、ＧＩ＝２０ｎｍを有する抵抗素子の、電極と、２つの配線の少なくとも一方の配線との間に、２５Ｖの電圧を５００μ秒印加する。すると、電極と２つの配線の、３端子間がすべて絶縁となる。もちろん、ここに示したサイズの素子以外でも、電圧の印加条件を変えることによって、３端子間を絶縁状態にすることができる。本実施の形態では、この機構を利用してライトワンス型のメモリを作製する。

本実施の形態を表す概念図として、４ビットからなるメモリセルアレイの回路図を図４に示す。メモリセルアレイは、２本のワード線３１、２本のビット線３２、２本の選択制御線３３、４つの抵抗素子３４と４つの選択用トランジスタ３５を有する。各ワード線、ビット線、選択制御線には、図に示すようにＷ０、Ｗ１、Ｂ０、Ｂ１、Ｗ´０、Ｗ´１の番号を振り、Ｗ０とＢ０とによって選択されるメモリセルを２２、Ｗ０とＢ１とで選択されるメモリセルを２４、Ｗ１とＢ０とで選択されるメモリセルを４２、Ｗ１とＢ１とで選択されるメモリセルを４４とする。この抵抗素子３４は、本実施の形態で挙げた例と同様、電極と不純物領域との間に２５Ｖ以上の電圧を５００μ秒印加することで、電極と２つの端子の間が絶縁状態になるものとする。なお本実施の形態では、不純物領域が半導体膜全面に形成されている場合があるため、電極と半導体膜との間に電圧を印加すると表記する。

まず、メモリセル２２に「０」を書き込むための回路動作の一例を述べる。書き込み処理は、メモリセル２２の抵抗素子３４の電極と、半導体膜、つまり半導体膜に接続された２つの配線のうち少なくともどちらか一方との間に、電圧を印加すればよい。たとえば、Ｗ０を２５Ｖ、Ｂ０とＷ´０に０Ｖの電圧を５００μ秒印加する。このとき、他の抵抗素子に「０」の書き込みが起こらないように、Ｗ１とＢ１、Ｗ´１の電圧を決める必要がある。たとえば、Ｗ１とＷ´１とに０Ｖ、Ｂ１に１０Ｖを印加する。上記の電圧を印加することで、メモリセル２２の抵抗素子の電極と半導体膜との間に２５Ｖの電圧がかかり、電極と二つの配線の３端子間を絶縁状態にすることができる。ここで示した印加電圧は一例に過ぎず、他の条件でも書き込みは可能である。

このメモリセル２２に対する「０」の書き込み動作時における、他のメモリセルの動作について簡単に述べる。まず、メモリセル２４は、Ｗ０に２５Ｖ、Ｂ１に１０Ｖ、Ｗ´０に０Ｖが印加されているので、電極と半導体膜との間の電圧は１５Ｖになるが、２５Ｖ以上の電圧はかからないので、「０」の書き込みは起こらない。メモリセル４２はＷ１とＷ´１、Ｂ０とに０Ｖが印加されているので、「０」の書き込みは起こらない。メモリセル４４はＷ１とＷ´１に０Ｖ、Ｂ０に１０Ｖが印加されているので、電極と半導体膜との間には１０Ｖの電圧がかかっているが、「０」の書き込みは起こらない。このように、ワード線３１、ビット線３２、選択制御線３３の電圧を適当に設定することで、選択したメモリセルだけに「０」の書き込み処理を行うことができる。

次に、メモリセル２２に「１」を書き込む回路動作の一例を述べる。メモリセル２２に「１」を書き込むということは、抵抗素子の電極と半導体膜との間に電圧を印加せず、初期状態を保ったままにするということである。したがって、たとえばすべてのワード線３１、ビット線３２、選択制御線３３を０Ｖにするなど、「０」の書き込み動作が起こらないようにすればよい。これは一例であり、回路の制御方法により各ワード線３１、ビット線３２、選択制御線３３の電位を適当に決定してよい。

次に、メモリセル２２の読み出し操作の例を示す。読み出し操作は、メモリセル２２の抵抗素子３４が、書き込み電圧を印加されず、「１」の状態、つまり初期状態の抵抗素子のままであるか、書き込み電圧を印加されて、「０」の状態、つまりメモリセル２２の抵抗素子が絶縁状態に変化（変質）しているかを判断すればよい。したがって、メモリセル２２の選択用トランジスタ３５のゲート電極に閾値以上の電圧をかけて、選択用トランジスタ３５の２つの高濃度不純物領域のうちの一方の接地と、Ｂ０とが導通するか否かを判断すればよい。まず、読み出し操作の前にＢ０を５Ｖにプリチャージする。その後、Ｗ´０に５Ｖ、を印加する。このとき、他のトランジスタを選択しないようにＷ´１、Ｂ１の電圧を決める必要がある。Ｗ０とＷ１とは、書き込み時にのみ使用するので、読み出し操作の時には必要ない。たとえば、Ｗ´１に０Ｖを印加し、Ｂ１は読み出しの選択がされないようにしておく。メモリセル２２の抵抗素子が書き込み処理を受けておらず、「１」の状態、つまり初期状態であったとすると、Ｂ０と接地とが導通し、Ｂ０は０Ｖになる。逆に、メモリセル２２の抵抗素子が書き込み処理を受け、「０」の状態、つまり絶縁状態であったとすると、Ｗ０に５Ｖを印加してもＢ０と接地は絶縁しているので、Ｂ０はプリチャージされた５Ｖのままとなる。このようにＷ´０に電圧を印加し、Ｂ０の電位の変化を見ることで、メモリセル２２の読み出しを行うことができる。

このメモリセル２２の読み出し動作時における、他のメモリセルの動作について簡単に述べる。まず、Ｂ１は読み出しの選択がされていないので、メモリセル２４とメモリセル４４は読み出しには関与しない。メモリセル４２はＷ´０が０Ｖであるので、選択トランジスタは動作せず、ビット線の電位を変えることはない。したがってメモリセル２２の読み出し時に、他のメモリセルが影響を与えることはない。

本実施の形態では、メモリセル中の素子数が２つとなり、メモリセルアレイの面積が大きくなる。しかし、書き込み時の、高い電圧を用いる素子（たとえば、Ｗ０，Ｗ１につながるデコーダなど）と、読み出し時の低い電圧を用いる素子（たとえば、Ｗ´０、Ｗ´１につながるデコーダ）を分離することができる。高い電圧を用いる場合では、ＴＦＴが高い電圧にも耐えられるように、ＴＦＴのＬを大きくする必要がある。しかし、Ｌが大きくなると、高速動作には不向きとなり、低い電圧を用いる系ではＬを小さくするのが一般的である。したがって、これらの場合を分離することは、素子の動作を高速化したり、動作の制御を容易にしたりする面で大変有利となる。また、本実施の形態において、抵抗素子３４の代わりにＴＦＴを用い、メモリセルの中で記憶用のＴＦＴと選択用のＴＦＴとを作り分けることも可能である。

（実施例１）
本実施例では、図５、図６、図７を参照して、ガラス基板上にＴＦＴを作製する方法について具体的に説明する。ここでは、ｎ型ＴＦＴとｐ型ＴＦＴの断面構造を示しながら説明する。

まず、基板５００上に、剥離層５０１を形成する（図５（Ａ））。ここでは、ガラス基板（例えば、コーニング社製１７３７基板）上に、５０ｎｍの膜厚のａ−Ｓｉ膜（非晶質シリコン膜）を減圧ＣＶＤ法により形成する。なお、基板としては、ガラス基板の他にも、石英基板、アルミナなど絶縁物質で形成される基板、シリコンウェハ基板、後工程の処理温度に耐え得る耐熱性を有するプラスチック基板等を用いることができる。また、剥離層としては、非晶質シリコンの他に、多結晶シリコン、単結晶シリコン、ＳＡＳ（セミアモルファスシリコン（微結晶シリコン、マイクロクリスタルシリコンともいう。））等、シリコンを主成分とする膜を用いることが望ましいが、これらに限定されるものではない。剥離層は、減圧ＣＶＤ法の他にも、プラズマＣＶＤ法、スパッタ法等によって形成しても良い。また、リンなどの不純物をドープした膜を用いてもよい。また、剥離層の膜厚は、５０〜６０ｎｍとするのが望ましい。ＳＡＳに関しては、３０〜５０ｎｍとしてもよい。

次に、剥離層５０１上に、保護膜５０２（下地膜、下地絶縁膜と呼ぶこともある。）を形成する（図５（Ａ））。ここでは、基板側から膜厚１００ｎｍのＳｉＯＮ膜、膜厚５０ｎｍのＳｉＮＯ膜、膜厚１００ｎｍのＳｉＯＮ膜の３層を順次積層した構造としたが、材質、膜厚、積層数は、これに限定されるものではない。例えば、下層のＳｉＯＮ膜に代えて、膜厚０．５〜３μｍのシロキサン等の耐熱性樹脂をスピンコート法、スリットコーター法、液滴吐出法などによって形成しても良い。また、窒化珪素膜（ＳｉＮ、Ｓｉ₃Ｎ₄等）を用いてもよい。また、それぞれの膜厚は、０．０５〜３μｍとするのが望ましく、その範囲から自由に選択することができる。ここで、酸化珪素膜は、ＳｉＨ₄とＯ₂、又はＴＥＯＳ（テトラエトキシシラン）とＯ₂等の混合ガスを用い、熱ＣＶＤ、プラズマＣＶＤ、常圧ＣＶＤ、バイアスＥＣＲＣＶＤ等の方法によって形成することができる。また、窒化珪素膜は、代表的には、ＳｉＨ₄とＮＨ₃の混合ガスを用い、プラズマＣＶＤによって形成することができる。また、ＳｉＯＮ膜又はＳｉＮＯ膜は、代表的には、ＳｉＨ₄とＮ₂Ｏの混合ガスを用い、プラズマＣＶＤによって形成することができる。

次に、保護膜５０２の上に、ＴＦＴを形成する。なお、ＴＦＴ以外にも、有機ＴＦＴ、薄膜ダイオード等の薄膜能動素子を形成することもできる。ＴＦＴの作製方法として、まず、保護膜５０２上に、島状半導体膜５０３を形成する（図５（Ｂ））。島状半導体膜５０３は、アモルファス半導体、結晶性半導体、又はセミアモルファス半導体で形成する。いずれも、シリコン、シリコン・ゲルマニウム（ＳｉＧｅ）等を主成分とする半導体膜を用いることができる。なお、剥離層５０１及び島状半導体膜５０３として、ａ−Ｓｉ等の珪素を主成分とする材料を用いる場合には、それらに接する保護膜としては、密着性確保の点から、ＳｉＯｘＮｙを用いてもよい。ここでは、７０ｎｍの膜厚のアモルファスシリコンを形成し、さらにその表面を、ニッケルを含む溶液で処理する。さらに、５００〜７５０℃の熱結晶化工程によって結晶質シリコン半導体膜を得る。その後、レーザ結晶化を行って結晶性の改善を施してもよい。また、成膜方法としては、プラズマＣＶＤ法、スパッタ法、ＬＰＣＶＤ法などを用いても良い。結晶化方法としては、レーザ結晶化法、熱結晶化法、ニッケル以外のその他の触媒（Ｆｅ，Ｒｕ，Ｒｈ，Ｐｄ，Ｐｄ，Ｏｓ，Ｉｒ，Ｐｔ，Ｃｕ，Ａｕ等）を用いた熱結晶化、あるいはそれらを交互に複数回行っても良い。

また、非晶質構造を有する半導体膜の結晶化処理としては、連続発振のレーザを用いても良く、結晶化に際し大粒径の結晶を得るためには、連続発振が可能な固体レーザを用い、基本波の第２高調波、第３高調波、又は第４高調波を適用するのが好ましい（この連続発振が可能なレーザを使用する場合の結晶化をＣＷＬＣという。）。代表的には、Ｎｄ：ＹＶＯ₄レーザ（基本波１０６４ｎｍ）の第２高調波（５３２ｎｍ）や第３高調波（３５５ｎｍ）を適用すればよい。連続発振のレーザを用いる場合には、出力１０Ｗの連続発振のＹＶＯ₄レーザから射出されたレーザ光を非線形光学素子により高調波に変換することができる。また、共振器の中にＹＶＯ₄結晶又はＧｄＶＯ₄結晶と非線形光学素子を入れて、高調波を射出する方法もある。そして、好ましくは光学系により照射面にて矩形状または楕円形状のレーザ光に成形して、被処理体に照射する。このときのエネルギー密度は０．０１〜１００ＭＷ／ｃｍ²程度（好ましくは０．１〜１０ＭＷ／ｃｍ²）が必要である。そして、１０〜２０００ｃｍ／ｓ程度の速度でレーザ光に対して相対的に半導体膜を移動させて照射すればよい。

また、パルス発振のレーザを用いる場合、通常、数十Ｈｚ〜数百Ｈｚの周波数帯を用いるが、それよりも著しく高い１０ＭＨｚ以上の発振周波数を有するパルス発振レーザを用いてもよい（この周波数を有するパルス発振可能なレーザを使用する場合の結晶化をＭＨｚＬＣという。）。パルス発振でレーザ光を半導体膜に照射してから半導体膜が完全に固化するまでの時間は数十ｎｓｅｃ〜数百ｎｓｅｃと言われているため、上記高周波数帯を用いることで、半導体膜がレーザ光によって溶融してから固化するまでに、次のパルスのレーザ光を照射できる。よって、従来のパルス発振のレーザを用いる場合と異なり、半導体膜中において固液界面を連続的に移動させることができるので、走査方向に向かって連続的に成長した結晶粒を有する半導体膜が形成される。具体的には、含まれる結晶粒の走査方向における幅が１０〜３０μｍ、走査方向に対して垂直な方向における幅が１〜５μｍ程度の結晶粒の集合を形成することができる。該走査方向に沿って長く延びた単結晶の結晶粒を形成することで、少なくともＴＦＴのチャネル方向には結晶粒界のほとんど存在しない半導体膜の形成が可能となる。なお、保護膜５０２の一部に耐熱性有機樹脂であるシロキサンを用いた場合には、上記結晶化の際に、半導体膜中から熱が漏れることを防止することができ、効率よく結晶化を行うことができる。

上記の方法によって結晶性シリコン半導体膜を得る。なお、結晶は、ソース、チャネル、ドレイン方向にそろっていることが望ましい。また、結晶層の厚さは、２０〜２００ｎｍ（代表的には４０〜１７０ｎｍ、さらに好ましくは、５０〜１５０ｎｍ）となるようにするのがよい。その後、半導体膜上に酸化膜を介して、金属触媒をゲッタリングするためのアモルファスシリコン膜を成膜し、５００〜７５０℃の熱処理によってゲッタリング処理を行った。さらに、ＴＦＴ素子としての閾値を制御するために、結晶性シリコン半導体膜に対し、１０¹³／ｃｍ²オーダーのドーズ量のホウ素イオンを注入した。その後、レジストをマスクとしてエッチングを行うことにより、島状半導体膜５０３を形成した。なお、結晶性半導体膜を形成するにあたっては、ジシラン（Ｓｉ₂Ｈ₆）とフッ化ゲルマニウム（ＧｅＦ₄）の原料ガスとして、ＬＰＣＶＤ（減圧ＣＶＤ）法によって、多結晶半導体膜を直接形成することによっても、結晶性半導体膜を得ることができる。ガス流量比は、Ｓｉ₂Ｈ₆／ＧｅＦ₄＝２０／０．９、成膜温度は４００〜５００℃、キャリアガスとしてＨｅ又はＡｒを用いたが、これに限定されるものではない。

なお、ＴＦＴ内の特にチャネル領域には、１×１０¹⁹〜１×１０²²ｃｍ^-3、好ましくは１×１０¹⁹〜５×１０²⁰ｃｍ^-3の水素又はハロゲンが添加されているのがよい。ＳＡＳを用いる場合には、１×１０¹⁹〜２×１０²¹ｃｍ^-3とするのが望ましい。いずれにしても、ＩＣチップ等に用いられる単結晶シリコンに含まれる水素又はハロゲンの含有量よりも多く含有させておくことが望ましい。これにより、ＴＦＴ部に局部クラックが生じても、水素又はハロゲンによってターミネート（終端）されうる。

次に、島状半導体膜５０３上にゲート絶縁膜５０４を形成する（図５（Ｂ））。ゲート絶縁膜はプラズマＣＶＤ法又はスパッタリング法などの薄膜形成法を用い、窒化珪素、酸化珪素、窒化酸化珪素又は酸化窒化珪素を含む膜を、単層で、又は積層させて形成することが好ましい。積層する場合には、例えば、基板側から酸化珪素膜、窒化珪素膜、酸化珪素膜の３層構造とするのがよい。

次に、ゲート電極５０５を形成する（図５（Ｃ））。ここでは、ＳｉとＷ（タングステン）をスパッタ法により積層形成した後に、レジスト５０６をマスクとしてエッチングを行うことにより、ゲート電極５０５を形成する。勿論、ゲート電極５０５の材料、構造、作製方法は、これに限定されるものではなく、適宜選択することができる。例えば、ｎ型不純物がドーピングされたＳｉとＮｉＳｉ（ニッケルシリサイド）との積層構造や、ＴａＮ（窒化タンタル）とＷ（タングステン）の積層構造としてもよい。また、種々の導電材料を用いて単層で形成しても良い。また、レジストマスクの代わりに、ＳｉＯｘ等のマスクを用いてもよい。この場合、ＳｉＯｘ、ＳｉＯＮ等のマスク（このような無機材料から形成されるマスクはハードマスクと呼ばれる。）をパターニング形成工程が加わるが、エッチング時におけるマスクの膜減りがレジストよりも少ないため、所望の幅のゲート電極層を形成することができる。また、レジスト５０６を用いずに、液滴吐出法を用いて選択的にゲート電極５０５を形成しても良い。導電材料としては、導電膜の機能に応じて種々の材料を選択することができる。また、ゲート電極とアンテナとを同時に形成する場合には、それらの機能を考慮して材料を選択すればよい。なお、ゲート電極をエッチング形成する際のエッチングガスとしては、ＣＦ₄、Ｃｌ₂、Ｏ₂の混合ガスやＣｌ₂ガスを用いたが、これに限定されるものではない。

次に、ｐ型ＴＦＴ５０７となる部分をレジスト５０９で覆い、ゲート電極をマスクとして、ｎ型ＴＦＴ５０８の島状半導体膜中に、ｎ型を付与する不純物元素５１０（代表的にはＰ（リン）又はＡｓ（砒素））を低濃度にドープする（第１のドーピング工程、図５（Ｄ））。第１のドーピング工程の条件は、ドーズ量：１×１０¹³〜６×１０¹³／ｃｍ²、加速電圧：５０〜７０ｋｅＶとしたが、これに限定されるものではない。この第１のドーピング工程によって、ゲート絶縁膜５０４を介してドープ、所謂スルードープがなされ、１対の低濃度不純物領域５１１が形成される。なお、第１のドーピング工程は、ｐ型ＴＦＴ領域をレジスト５０９で覆わずに、全面に行っても良い。

次に、レジスト５０９をアッシング等により除去した後、ｎ型ＴＦＴ領域を覆うレジスト５１２を新たに形成し、ゲート電極をマスクとして、ｐ型ＴＦＴ５０７の島状半導体膜中に、ｐ型を付与する不純物元素５１３（代表的にはＢ（ホウ素））を高濃度にドープする（第２のドーピング工程、図５（Ｅ））。第２のドーピング工程の条件は、ドーズ量：１×１０¹⁶〜３×１０¹⁶／ｃｍ²、加速電圧：２０〜４０ｋｅＶとして行う。この第２のドーピング工程によって、ゲート絶縁膜５０４を介してスルードープがなされ、１対のｐ型の高濃度不純物領域５１４が形成される。

次に、レジスト５１２をアッシング等により除去した後、基板表面に、絶縁膜６０１を形成する（図６（Ａ））。ここでは、膜厚１００ｎｍのＳｉＯ₂膜をプラズマＣＶＤ法によって形成する。その後、基板全面をレジスト６０２で覆い、エッチバック法により、レジスト６０２、絶縁膜６０１、ゲート絶縁膜５０４をエッチング除去し、サイドウォール（側壁）６０３を自己整合的（セルフアライン）に形成する（図６（Ｂ））。エッチングガスとしては、ＣＨＦ₃とＨｅの混合ガスを用いる。なお、絶縁膜６０１形成時に基板の裏面にも絶縁膜が形成された場合には、レジスト６０２をマスクとして、裏面の絶縁膜をエッチング除去する（これを裏面処理と呼ぶ）。

サイドウォール６０３の形成方法は上記に限定されるものではない。例えば、図７に示した方法を用いることができる。図７（Ａ）は、絶縁膜７０１を２層又はそれ以上の積層構造とした例を示している。絶縁膜７０１としては、例えば、膜厚１００ｎｍのＳｉＯＮ（酸窒化珪素）膜と、膜厚２００ｎｍのＬＴＯ膜（ＬｏｗＴｅｍｐｅｒａｔｕｒｅＯｘｉｄｅ、低温酸化膜）の２層構造とする。ＳｉＯＮ膜は、プラズマＣＶＤ法で形成し、ＬＴＯ膜としは、ＳｉＯ₂膜を減圧ＣＶＤ法で形成する。その後、レジスト６０２をマスクとしてエッチバックを行うことにより、Ｌ字状と円弧状からなるサイドウォール６０３が形成される。また、図７（Ｂ）は、エッチバック時に、絶縁膜７０２を残すようにエッチングを行った例を示している。この場合の絶縁膜７０２は、単層構造でも積層構造でも良い。上記サイドウォールは、後に高濃度のｎ型不純物をドーピングし、サイドウォール６０３の下部に低濃度不純物領域又はノンドープのオフセット領域を形成する際のマスクとして機能するものであるが、上述したサイドウォールのいずれの形成方法においても、形成したい低濃度不純物領域又はオフセット領域の幅によって、エッチバックの条件を適宜変更すればよい。

また、本発明の半導体装置において、メモリセルにはサイドウォールをつけなくても動作することが分かっている。したがって、図６（Ｂ）以降、左側２つのＴＦＴには、サイドウォールを形成する工程を、そして図６（Ｂ）以降、右側２つのＴＦＴには、サイドウォールを形成しない工程の場合を示す。

次に、ｐ型ＴＦＴ領域を覆うレジスト６０４を新たに形成し、ゲート電極５０５及びサイドウォール６０３をマスクとして、ｎ型を付与する不純物元素６０５（代表的にはＰ又はＡｓ）を高濃度にドープする（第３のドーピング工程、図６（Ｃ））。第３のドーピング工程の条件は、ドーズ量：１×１０¹³〜５×１０¹⁵／ｃｍ²、加速電圧：６０〜１００ｋｅＶとして行う。この第３のドーピング工程によって、１対のｎ型の高濃度不純物領域６０６が形成される。なお、レジスト６０４をアッシング等により除去した後、不純物領域の熱活性化を行っても良い。例えば、５０ｎｍのＳｉＯＮ膜を成膜した後、５５０℃、４時間、窒素雰囲気下において、加熱処理を行えばよい。また、水素を含むＳｉＮｘ膜を、１００ｎｍの膜厚に形成した後、４１０℃、１時間、窒素雰囲気下において、加熱処理を行うことにより、結晶性半導体膜の欠陥を改善することができる。これは、例えば、結晶性シリコン中に存在するダングリングボンドを終端させるものであり、水素化処理工程と呼ばれる。さらに、この後、ＴＦＴを保護するキャップ絶縁膜として、膜厚６００ｎｍのＳｉＯＮ膜を形成する。なお、水素化処理工程は、該ＳｉＯＮ膜形成後に行っても良い。この場合、ＳｉＮｘ膜とＳｉＯＮ膜は連続成膜することができる。このように、ＴＦＴ上には、基板側からＳｉＯＮ、ＳｉＮｘ、ＳｉＯＮを順次積層した３層の絶縁膜が形成されることになるが、その構造や材料はこれらに限定されるものではない。また、これらの絶縁膜は、ＴＦＴを保護する機能をも有しているため、できるだけ形成しておくのが望ましい。

次に、ＴＦＴ上に、層間膜６０７を形成する（図６（Ｄ））。層間膜６０７としては、ポリイミド、アクリル、ポリアミドや、シロキサン等の耐熱性有機樹脂を用いることができる。形成方法としては、その材料に応じて、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法、スクリーン印刷、オフセット印刷等）、ドクターナイフ、ロールコーター、カーテンコーター、ナイフコーター等を採用することができる。また、無機材料を用いてもよく、その際には、酸化珪素、窒化珪素、酸窒化珪素、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）、アルミナ膜等を用いることができる。なお、これらの絶縁膜を積層させて、層間膜６０７を形成しても良い。さらに、層間膜６０７上に、保護膜６０８を形成しても良い。保護膜６０８としては、ＤＬＣ（ダイヤモンドライクカーボン）或いは窒化炭素（ＣＮ）等の炭素を有する膜、又は、酸化珪素膜、窒化珪素膜或いは窒化酸化珪素膜等を用いることができる。形成方法としては、プラズマＣＶＤ法や、大気圧プラズマ等を用いることができる。あるいは、ポリイミド、アクリル、ポリアミド、レジスト又はベンゾシクロブテン等の感光性又は非感光性の有機材料や、シロキサン等の耐熱性有機樹脂を用いてもよい。なお、層間膜６０７又は保護膜６０８と、後に形成される配線を構成する導電材料等との熱膨張率の差から生じる応力によって、これらの膜の膜剥がれや割れが生じるのを防ぐために、層間膜６０７又は保護膜６０８中にフィラーを混入させておいても良い。

次に、レジストを形成した後、エッチングによりコンタクトホールを開孔し、配線６０９を形成する（図６（Ｄ））。コンタクトホール開孔時のエッチングに用いられるガスは、ＣＨＦ₃とＨｅの混合ガスを用いたが、これに限定されるものではない。ここで、配線６０９は、基板側からＴｉ、ＴｉＮ、Ａｌ−Ｓｉ、Ｔｉ、ＴｉＮを順次積層した５層構造とし、スパッタ法によって形成した後、パターニング形成する。なお、Ａｌ層において、Ｓｉを混入させることにより、配線パターニング時のレジストベークにおけるヒロックの発生を防止することができる。また、Ｓｉの代わりに、０．５％程度のＣｕを混入させても良い。また、ＴｉやＴｉＮでＡｌ−Ｓｉ層をサンドイッチすることにより、耐ヒロック性がさらに向上する。なお、パターニング時には、ＳｉＯＮ等からなる上記ハードマスクを用いるのが望ましい。なお、配線の材料や、形成方法はこれらに限定されるものではなく、前述したゲート電極に用いられる材料を採用しても良い。

以上の工程を経て、ＴＦＴを有する半導体装置が完成する。この半導体装置としては、ＩＣタグ、ＩＣチップ、無線チップなどが挙げられる。なお、本実施例では、トップゲート構造としたが、ボトムゲート構造（逆スタガ構造）としてもよい。なお、ＴＦＴのような薄膜能動素子部（アクティブエレメント）の存在しない領域には、下地絶縁膜材料、層間絶縁膜材料、配線材料が主として設けられているが、該薄膜能動素子部の存在しない領域は、半導体装置全体の５０％以上、好ましくは７０〜９５％を占めていることが望ましい。逆に、ＴＦＴ部を含むアクティブエレメントの島状半導体領域（アイランド）は、半導体装置全体の１〜３０％、好ましくは、５〜１５％を占めているのがよい。また、図６（Ｄ）に示すように、半導体装置におけるＴＦＴの半導体層から下部の保護層までの距離（ｔ_under）と、半導体層から上部の層間膜（保護層が形成されている場合には該保護層）までの距離（ｔ_over）が、等しく又は概略等しくなるように、上下の保護層又は層間膜の厚さを調整するのが望ましい。このようにして、半導体層を半導体装置の中央に配置せしめることで、半導体層への応力を緩和することができ、クラックの発生を防止することができる。

（実施例２）
本実施例では、本発明の記憶装置を同一基板上に搭載した半導体装置の例を示す。メモリとその他の機能回路を同一基板上に作製した半導体装置としては、ＩＣタグの例を挙げることができる。図８（Ａ）にＩＣタグのブロック図を示す。ＩＣタグ８０１は、ＲＦ回路８０２、電源回路８０３、コマンド制御回路８０４、クロック８０５、輻輳制御回路８０６、メモリ制御回路８０７、メモリ８０８、アンテナ８０９からなり、これらの機能回路は同一の絶縁基板上に作製されている。なお、アンテナ８０９に関しては、同一基板上に作製されていてもよいし、同一基板上にはアンテナを接続する端子のみが作製され、アンテナは外付けされていてもかまわないので、図中では点線で囲いを示す。

ＩＣタグ８０１は、メモリ８０８を除くすべての回路がＴＦＴ作製工程範囲内で作製することができる。ここで、メモリ８０８に、本発明の記憶装置を搭載し、すべての回路を同一の工程で作製することができる。本実施例のように、１つの基板上に半導体装置を作製する場合、すべての回路が同一の工程で作製できるということは、生産性の向上やコストダウンにつながる。

また、ＩＣタグはバーコードと同様に、最初にメモリ内のデータ内容を決定してしまえば、その後は内容を書き換える必要性がないため、ライトワンス型のメモリは、十分に機能を果たすことができる。個人認証や商品管理を目的とするＩＣタグにとって、一度書き込んだデータを書き換えることができないというのは、高い安全性を提供するということになる。さらにＩＣタグは、長期にデータを保持していなければならないので、データの書き込みが不可逆的な操作であるライトワンス型のメモリは、ＩＣタグに搭載するメモリとして最適である。また、ＩＣタグの使用中にデータの書き込みが必要である場合に対して、必要な分だけメモリの空き領域を設けておくことも可能である。このように、本発明の記憶装置をＩＣタグに搭載すれば、安全性が高く、かつ、使用者にとって使い勝手のよい製品を提供することができる。

ＩＣタグは、絶縁基板上に半導体装置を作製し、その装置のみで動作する装置であったが、本発明の記憶装置はある装置の部品としても使用することができる。その例を図８（Ｂ）に示す。一般的に家庭で使用されている電化製品８１０、たとえば、炊飯器やエアコンなどは、ＣＰＵ８１２、メモリ８１１、Ｉ／Ｏコントローラ８１３、外部装置８１４から成り立っている。この電化製品に搭載されているメモリ８１１は、出荷前に、製品の動作データを書き込まれたプログラムＲＯＭである。

現在、ＣＰＵ８１２、メモリ８１１、Ｉ／Ｏコントローラ８１３は、別々のＩＣとして作製されているが、ＴＦＴを用いて同一の絶縁基板上に作製することが可能である。本実施例のように、製品の一部品であっても、同一基板上に回路を作製することは多くのメリットを生ずる。たとえば、現在ＣＰＵ８１２、メモリ８１１、Ｉ／Ｏコントローラ８１３は別のＩＣとして作製されているので、外部配線で接続されているが、同一基板上に作製すれば、基板内で配線が可能になり、部品サイズが非常に小さくなり、また、接続のための工程と費用が削減されるために、製品の価格を下げることが可能となる。

また、メモリ内に書き込まれている動作データは、製品出荷後には書き換える必要がないため、ライトワンス型のメモリは十分に機能を果たすことができる。さらに、データの書き込みが容易であるため、書き込むデータの変更や更新を考慮して、製品作製の最終段階にデータ内容を決定、書き込みを行うことも可能となる。

（実施例３）
本実施例では、メモリセルの書き込み不良素子に対する対策について、図９を用いて述べる。図９には、ＴＦＴの上面図と断面図を示す。ＴＦＴは絶縁基板９０３上に半導体膜９０１があり、前記半導体膜９０１上にゲート絶縁膜９０５、前記ゲート絶縁膜９０５上にゲート電極９０２を有する。半導体膜９０１は高濃度不純物領域９０４を有し、高濃度不純物領域には、２つの配線９０６が接続されている。本発明の記憶装置におけるメモリセルは、図９（Ａ）、（Ｂ）に示すように、稀に、書き込み動作に対して、メモリセルの不良９０７が生じる。普通、ゲート電極と半導体膜との間に電圧をかけると、ＴＦＴの３端子間が絶縁状態になるが、不良素子では、半導体膜９０１とゲート絶縁膜９０５が抵抗体となり、３端子間が導通状態になる。

これを回避するための１つの方法として、図９（Ｃ）、（Ｄ）のように、ＴＦＴにゲート電極を２つ設置し、ダブルゲートにすることが考えられる。不良素子が発生する原因は、半導体膜や絶縁膜中のゴミであると考えられているので、その発生はランダムである。たとえば図９（Ｅ）のようにダブルゲートの片方のチャネル領域に不良９０７が生じたとしても、もう一方のチャネル領域が絶縁状態に変化した領域９０８になれば、２つの配線９０６の間は絶縁されるので、このＴＦＴは正常なメモリセルとして使用することができる。具体的に、現在のデータにおいて、不良発生は３％程度である。不良発生はランダムに生じるので、ダブルゲートにすれば、その発生は、確率論的に０．１％以下に抑えることが可能となる。

不良素子に対応するために、この方法を応用して、ＴＦＴのゲート電極をマルチゲートにすることも可能である。ここで、マルチゲートとは、ＴＦＴのゲート電極を２つ以上にすることである。ひとつのＴＦＴ中のゲート電極が増えると、不良の発生率を抑えることができる。メモリ使用時における消費電流や印加電圧、また、メモリセルアレイの面積などを考慮してゲート電極の数を最適化することが望ましい。

メモリの記憶容量を大容量化すれば、それでも不良素子は発生すると考えられる。その場合は、現在製品化されている記憶装置と同様に、冗長回路をつけることができる。また、フラッシュメモリのように、外部回路の制御によって、不良素子のアドレスにはアクセスできないようにすることも可能である。

本発明の記憶装置におけるメモリセルの動作模式図。メモリセルアレイの例。抵抗素子の上面図と断面図。メモリセルアレイの例。ＴＦＴの作製工程順図。ＴＦＴの作製工程順図。ＴＦＴの作製工程順図。本発明の記憶装置の使用例。本発明の記憶装置におけるメモリセルの例。本発明のＴＦＴの電圧印加前後の写真を示す。

符号の説明

22 メモリセル
24 メモリセル
31 ワード線
32 ビット線
33 選択制御線
34 抵抗素子
35 選択用トランジスタ
42 メモリセル
44 メモリセル
100 ＴＦＴ
101 絶縁基板
102 半導体膜
103 高濃度不純物領域
104 チャネル領域
105 ゲート絶縁膜
106 ゲート電極
107 ＴＦＴ
108 絶縁状態に変化した領域

Claims

絶縁表面上に、２つの不純物領域を有する半導体膜と、ゲート電極と、前記不純物領域にそれぞれ接続された２つの配線を含むメモリセルを有し、
前記メモリセルは、前記２つの配線のうち少なくとも一方と、前記ゲート電極との間に電圧を印加して前記２つの配線間の前記半導体膜を変質させることを特徴とする記憶装置。
絶縁表面上に、２つの不純物領域を有する半導体膜と、ゲート電極と、前記不純物領域にそれぞれ接続された２つの配線を含む第１及び第２のメモリセルを有し、
前記第１のメモリセルは初期状態を有し、
前記第２のメモリセルは、前記２つの配線のうち少なくとも一方と、前記ゲート電極との間に電圧を印加して前記２つの配線間の前記半導体膜を変質させること
を特徴とする記憶装置。
請求項１又は２において、
前記ゲート電極を２つ以上有することを特徴とする記憶装置。
絶縁表面上に、１つ、または２つの不純物領域を有する半導体膜と、電極と、前記不純物領域にそれぞれ接続された２つの配線を含むメモリセルを有し、
前記メモリセルは、前記２つの配線のうち少なくとも一方の配線と、前記電極との間に電圧を印加して前記２つの配線間の前記半導体膜を変質させることを特徴とする記憶装置。
絶縁表面上に、１つ、または２つの不純物領域を有する半導体膜と、電極と、前記不純物領域にそれぞれ接続された２つの配線を含む第１及び第２のメモリセルを有し、
前記第１のメモリセルは初期状態を有し、
前記第２のメモリセルは、前記２つの配線のうち少なくとも一方の配線と、前記電極との間に電圧を印加して前記２つの配線間の前記半導体膜を変質させることを特徴とする記憶装置。
請求項４又は５において、
前記電極は、前記２つの配線の間に位置することを特徴とする記憶装置。
請求項４乃至請求項６のいずれか一において、
前記電極を２つ以上有することを特徴とする記憶装置。
絶縁表面上に島状半導体膜を形成し、
前記島状半導体膜上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上にゲート電極を形成し、
前記ゲート電極をマスクとしてｎ型を付与する不純物元素をドープして前記島状半導体膜にｎ型の高濃度不純物領域を形成し、
前記ゲート絶縁膜及び前記ゲート電極上に層間膜を形成し、
前記層間膜にコンタクトホールを開孔して、前記高濃度不純物領域と接続する配線を形成してメモリセルを形成し、
前記メモリセルの前記ゲート電極と前記配線との間に電圧を印加して、前記島状半導体膜のチャネル領域を絶縁状態に変化させることを特徴とする記憶装置の作製方法。