JP2006114172A - 半導体記憶装置 - Google Patents

Abstract

【課題】製造条件のばらつき等によって回路素子の特性が変化する場合でも、読み出し時のセンスアンプ回路の増幅開始タイミングをこの特性変化に適切に追従させることができる半導体記憶装置を提供する。
【解決手段】複数のタイミングリファレンスセル（４−１〜４−ｎ）から複数の第２ビット線２４を介して出力される信号に基づき、複数のタイミング信号生成回路（６−１〜６−ｎ）においてセンスアンプ回路（３−１〜３−ｎ）のタイミング信号を生成するため、１つの回路から全てのセンスアンプ回路にタイミング信号を供給する方式と比べて、１つ１つのタイミング信号生成回路が駆動しなくてはならない負荷容量を軽減することができる。その結果、タイミング信号生成回路６−１〜６−ｎにおけるタイミング信号生成時間が大幅に短くなる。
【選択図】 図１

Description

本発明はＳＲＡＭ等の半導体記憶装置に係り、特に、センスアンプ回路の活性化タイミングの適正化を図った半導体記憶装置に関するものである。

メモリの読み出し時において、センスアンプ回路の活性化タイミングを決めるセンスアンプ活性化信号（sense amplifier enable signal：以下、ＳＡＥ信号と表記する）を適切に生成することは、アクセス速度の高速化や動作の安定化を図る上で重要である。
例えばＳＲＡＭにおいては、データ記憶用のメモリセルと同一のトランジスタで構成されるタイミング参照用のメモリセル（以下、リファレンスセルと表記する）を用いることにより、製造ばらつきの影響を抑えた適切なＳＡＥ信号を生成する方式がある（例えば、電子情報通信学会技術研究報告ＩＣＤ２００３−１９６など）。

以下、メモリセルアレイが分割されていない１マット方式のＳＲＡＭにおける読み出し動作を例に挙げて、タイミング参照用のメモリセルを用いたＳＡＥ信号の生成方法について説明する。

図９は、リファレンスセルを用いてＳＡＥ信号を生成する従来のＳＲＡＭの構成例を示す図である。
図９に示すＳＲＡＭは、メモリセルアレイ１０１と、ワード線駆動回路１０２と、センスアンプ回路１０３−１，…，１０３−ｎ（ｎは、１より大きい任意の整数を示す。）と、タイミングリファレンス回路１０４と、容量リファレンス回路１０５と、バッファ回路１０６とを有する。

メモリセルアレイ１０１は、行列状に配列された複数のメモリセルを含む。メモリセルは、行ごとに共通のワード線２０１に接続され、列ごとに共通のビット線２０２に接続される。ワード線駆動回路１０２によって１本のワード線２０１が活性化されると、活性化されたワード線２０１に接続される１行分のメモリセルがビット線２０２を介してアクセス可能になる。

センスアンプ回路１０３−１〜１０３−ｎは、メモリセルアレイ１０１と行方向に隣接して配列される。
センスアンプ回路１０３−ｊ（ｊは、１からｎまでの任意の整数を示す。）は、メモリセルアレイ１０１の第ｊ列のビット線２０２に接続されており、メモリセルから当該ビット線２０２を介して読み出される信号を、バッファ回路１０６から出力されるＳＡＥ信号に応じて増幅する。

タイミングリファレンス回路１０４は、メモリセルアレイ１０１のメモリセルと同一のトランジスタで構成される複数のタイミングリファレンスセルを含む。
タイミングリファレンスセルは、センスアンプ回路１０３−１〜１０３−ｎと対向する側に、メモリセルアレイ１０１と行方向に隣接して配列されており、リファレンスワード線２０３およびリファレンスビット線２０４に接続される。
ワード線駆動回路１０２によってリファレンスワード線２０３が活性化されると、各リファレンスセルは所定レベル（ここでは例としてローレベルとする）の信号をリファレンスビット線２０４に出力する。

容量リファレンス回路１０５は、メモリセルアレイ１０１のメモリセルと同一のトランジスタで構成される複数の容量リファレンスセルを含む。
容量リファレンスセルは、メモリセルアレイ１０１と列方向に隣接して配列されており、リファレンスビット線２０４に接続される。
容量リファレンスセルは、非アクセス対象のメモリセルがビット線２０２に付加するキャパシタンスを模擬する回路であり、リファレンスビット線２０４にキャパシタンスを付加する。

バッファ回路１０６は、タイミングリファレンス回路１０４からリファレンスビット線２０４を介して伝送される信号に基づいて、ＳＡＥ信号を生成する。すなわち、タイミングリファレンス回路１０４からリファレンスビット線２０４にローレベルの信号が出力されると、バッファ回路１０６はこれに応じた所定レベル（ここでは例としてハイレベルとする）の信号をＳＡＥ線２０５に出力する。ＳＡＥ線２０５は、メモリセルアレイ１０１の行方向に伸びて形成されており、センスアンプ回路１０３−１〜１０３−ｎに対して共通のＳＡＥ信号を供給する。

ワード線駆動回路１０２は、メモリセルアレイ１０１にアクセスが行われる場合、図示しないアドレスデコーダにおけるアドレスデータのデコード結果に基づいて、複数のワード線２０１のうち１本を選択して駆動する。また、読み出しアクセスの場合は、ワード線２０１と共にリファレンスワード線２０３も駆動する。

図９に示すＳＲＡＭにおいてメモリセルアレイ１０１からデータを読み出す場合、ワード線駆動回路１０２によって１本のワード線２０１が駆動されるとともに、リファレンスワード線２０３が駆動される。

ワード線２０１が活性化されると、これに接続されるメモリセルによって各列のビット線２０２が駆動される。また、リファレンスワード線２０３が活性化されると、これに接続されるタイミングリファレンスセルによって、リファレンスビット線２０４がローレベルに駆動される。

ワード線駆動回路１０２によって読み出し対象のメモリセルとタイミングリファレンスセルとが共通に駆動されるため、リファレンスビット線２０４の信号変化が始まるタイミングは、ビット線２０２の信号変化が始まるタイミングと同じになる。
一方、両者の信号変化の速度は異なっており、通常は、ビット線２０２に比べてリファレンスビット線２０４の信号変化が速くなるように、タイミングリファレンス回路１０４の駆動能力や容量リファレンス回路１０５のキャパシタンスが設定される。これは、バッファ回路１０６において、リファレンスビット線２０４のローレベルへの信号変化を検出してＳＡＥ信号を作り出すまでに要する遅延を吸収するためである。

例えば、リファレンスワード線２０３がワード線駆動回路１０２によって駆動された場合に活性化するリファレンスセルの個数を多くすることにより、タイミングリファレンス回路１０４によるリファレンスビット線２０４の駆動能力を、読み出し対象のメモリセルによるビット線２０２の駆動能力に比べて高くする。
また、リファレンスビット線２０４に接続される容量リファレンスセルの個数を減らすことにより、リファレンスビット線２０４に付加される容量リファレンス回路１０５のキャパシタンスを、１列分のメモリセルによってビット線２０２に付加されるキャパシタンスより小さくする。
仮に、タイミングリファレンス回路１０４によるリファレンスビット線２０４の駆動能力をメモリセルによるビット線２０２の駆動能力のＫ倍に設定し、かつ、容量リファレンス回路１０５によるリファレンスビット線２０４の付加容量をメモリセルによるビット線２０２の付加容量のＭ分の１に設定した場合、リファレンスビット線２０４の信号変化速度は、読み出し対象のビット線２０２の信号変化速度に対して約Ｋ×Ｍ倍になる。

ここで、ワード線駆動回路１０２によりワード線２０１およびリファレンスワード線２０３の駆動が開始される時点から、リファレンスビット線２０４の電圧が所定レベルまで低下する時点までの時間を‘Ｔ１’とする。

リファレンスビット線２０４の電圧が所定レベル（例えば電源電圧の半分）まで低下すると、バッファ回路１０６では、センスアンプ回路１０３−１〜１０３−ｎを活性化させるＳＡＥ信号の生成が開始される。すなわち、バッファ回路１０６において、ＳＡＥ線２０５のローレベルからハイレベルへの駆動が開始される。ＳＡＥ線２０５は全てのセンスアンプ回路に接続されており、その負荷容量が大きいため、バッファ回路１０６には高い駆動能力が要求される。そのため、一般にバッファ回路１０６には、複数段の縦続接続されたインバータ回路が用いられる。

ＳＡＥ線２０５がローレベルからハイレベルに立ち上がると、センスアンプ回路１０３−１〜１０３−ｎがそれぞれ活性化されて、各列のビット線２０２の信号が増幅され、メモリセルからの読み出し信号が得られる。

ここで、リファレンスビット線２０４の電圧が所定レベルまで低下する時点から、ＳＡＥ線２０５がローレベルからハイレベルへ立ち上がる時点までの時間を‘Ｔ２’とする。
上述した一連の読み出し動作を経ることにより、ワード線２０１の駆動が開始されてから、センスアンプ回路が活性化されるまでの時間は‘Ｔ１＋Ｔ２’となる。

ＳＡＥ信号の生成にリファレンスセルを用いる方式の利点は、実際に読み出しを行うメモリセルの能力や、ワード線２０１、ビット線２０２に付く寄生容量、ワード線２０１を駆動するワード線駆動回路１０２の駆動能力などが、製造条件のばらつきなどによって変化する場合でも、それらの特性の変化に追従して、センスアンプの活性化タイミングが自動的に変化するという点にある。

例えば、製造条件のばらつきによってメモリセルの駆動能力が低下すると、読み出しの際に、読み出し対象のメモリセルの駆動によるビット線２０２の信号変化速度が遅くなる。一方、メモリセルと同一のトランジスタをタイミングリファレンスセルに用いると、タイミングリファレンスセルの駆動によるリファレンスビット線２０４の信号変化速度も遅くなる。
すなわち、メモリセルの駆動能力が低下すると、これに追従して、センスアンプ回路１０３−１〜１０３−ｎを活性化させるタイミングも遅くなる。その結果、ビット線２０２に十分な信号変化を生じさせた状態でセンスアンプ回路１０３−１〜１０３−ｎによる信号の増幅が行われるため、メモリセルの記憶情報を正しく読み出すことができる。
もし、メモリセルの駆動能力が低下しているにも関わらず同一のタイミングでセンスアンプ回路を活性化させると、ビット線２０２に十分な信号変化が生じていない状態でセンスアンプ回路においてビット線信号の増幅が開始されてしまうため、ノイズ信号や、センスアンプの特性ばらつきによってメモリセルに記憶される情報が誤って読み出されてしまう場合がある。

ところで、メモリセルアレイとその周辺回路とでは、回路を構成するトランジスタの種類が異なる場合があり、例えば酸化膜の厚さやしきい電圧値などが異なっている。従って、メモリセルアレイとその周辺回路とでは、製造条件のばらつき等によって生じる特性の変動傾向も異なったものになる。

この場合にも、先に述べたように、タイミングリファレンスセルや容量リファレンスセルは、何れもメモリセルと同一のトランジスタを用いて構成されるため、その特性の変動傾向は、メモリセルと相関性を有している。これに対して、周辺回路であるバッファ回路１０６は、メモリセルアレイと異なる種類のトランジスタを用いて構成されるため、その特性の変動傾向はメモリセルと異なったものになる。

従って、製造条件のばらつきなどが原因でメモリセルの特性（メモリセルによるビット線２０２の駆動能力や、ワード線２０１、ビット線２０２に付加されるメモリセルの寄生容量など）が変化した場合、タイミングリファレンスセルや容量リファレンスセルの特性はこれに追従して変化するものの、周辺回路であるバッファ回路１０６の特性はこれに追従しないことになる。

言い換えると、タイミングリファレンスセルや容量リファレンスセルの特性によって決まる時間Ｔ１（ワード線２０１の駆動開始時点からバッファ回路１０６のＳＡＥ信号生成開始時点までの時間）は、メモリセルの特性変動に追従して変化するものの、バッファ回路１０６の特性によって決まる時間Ｔ２（バッファ回路１０６のＳＡＥ信号生成開始時点からセンスアンプ回路１０３−１〜１０３−ｎの活性化時点までの時間）については、メモリセルの特性変動に追従しない。
逆に、周辺回路の特性変動に追従して時間Ｔ２が変化しても、メモリセルやリファレンスセルの特性は変化しないことになり、時間Ｔ１は時間Ｔ２の変化に追従せず一定に保たれる。

その結果、ワード線２０１の駆動が開始されてからセンスアンプ回路１０３−１〜１０３−ｎの増幅が始まるまでの時間‘Ｔ１＋Ｔ２’と、ワード線２０１の駆動が開始されてからビット線２０２に十分な信号変化が生じるまでに要する時間とが、製造条件のばらつき等によってそれぞれ異なる割合で変化する可能性がある。そのため、図９に示す従来のＳＲＡＭでは、製造ばらつき等による回路素子の特性変化によって、メモリセルに記憶される情報を正確に読み出せなくなるという問題を生じる。

例えば、製造条件のばらつきによってメモリセルの駆動能力が低下した場合、メモリセルの駆動によるビット線２０２の信号変化速度が遅くなり、これに追従して、タイミングリファレンスセルの駆動によるリファレンスビット線２０４の信号変化速度も遅くなるため、時間Ｔ１は長くなる。これに対し、バッファ回路１０６においてリファレンスビット線２０４の信号変化を増幅する速度は、メモリセルの駆動能力の低下に追従して遅くならないため、時間Ｔ２はあまり変化しない。
そのため、もし、時間（Ｔ１＋Ｔ２）において時間Ｔ２の占める割合が大きいと（すなわちＴ１＜Ｔ２）、メモリセルの駆動能力の低下に応じた時間（Ｔ１＋Ｔ２）の延び時間が十分でなくなる。その結果、ビット線２０２に十分な信号変化が生じていないにも関わらず、センスアンプ回路においてビット線信号の増幅が開始されることになり、メモリセルの情報を正しく読み出せなくなる。

また、例えば、周辺回路の駆動能力が製造条件のばらつきにより高くなった場合、バッファ回路１０６の駆動能力も高くなるため、バッファ回路１０６においてリファレンスビット線２０４の信号変化を増幅する速度が速くなり、時間Ｔ２は短くなる。一方、タイミングリファレンスセルや容量リファレンスセルの特性は周辺回路の特性に追従して変化しないため、時間Ｔ１はあまり変化しない。
従って、この場合、ワード線２０１の駆動開始時点からセンスアンプ回路の増幅開始時点までの時間（Ｔ１＋Ｔ２）は、全体として短くなる方向に変化する。特に、時間（Ｔ１＋Ｔ２）において時間Ｔ２の占める割合が大きい程、その短縮率は大きくなる。
時間（Ｔ１＋Ｔ２）が短くなると、センスアンプ回路における増幅の開始時点が早まることになる。ところが、周辺回路の駆動能力に変化が生じても、メモリセルの駆動能力はこれに追従して変化しないため、メモリセルの駆動によるビット線２０２の信号変化速度はあまり変化しない。そのため、増幅の開始時点が早まると、その分だけビット線２０２の信号変化量が小さくなってしまい、センスアンプ回路においてメモリセルの情報を正しく読み出せなくなる。

本発明はかかる事情に鑑みてなされたものであり、その目的は、製造条件のばらつき等によってメモリセルの特性が変化する場合でも、読み出し時のセンスアンプ回路によるビット線信号の増幅開始タイミングをこの特性変化に適切に追従させることができる半導体記憶装置を提供することにある。

本発明は、行列状に配列される複数のメモリセルと、それぞれ同一行のメモリセルに接続される複数のワード線と、それぞれ同一列のメモリセルに接続される複数のビット線と、読み出し対象として選択された行のワード線に接続されるメモリセルから上記ビット線を介して出力される信号を、入力されるタイミング信号に応じたタイミングで増幅する複数のセンスアンプ回路とを有する半導体記憶装置であって、各ビット線、もしくは、隣接するビット線のグループごとに、上記ビット線と並んで形成される複数の第２ビット線と、上記ワード線と並んで形成される第２ワード線と、上記メモリセルから信号を読み出す場合、上記複数のワード線のうち読み出し対象として選択した行のワード線を駆動するとともに、上記第２ワード線を駆動するワード線駆動回路と、上記行方向に配列され、少なくとも一部が上記第２ワード線および上記複数の第２ビット線に接続され、接続される第２ワード線が上記ワード線駆動回路によって駆動された場合、接続される第２ビット線に所定の信号を出力し、当該第２ビット線を駆動する能力が上記メモリセルによる上記ビット線の駆動能力と相関性を有する複数の第２メモリセルと、上記第２メモリセルから上記第２ビット線を介して出力される上記所定の信号に基づいて、各センスアンプ回路、もしくは、上記センスアンプ回路のグループごとに上記タイミング信号を生成する複数のタイミング信号生成回路とを有する。

上記本発明によると、上記メモリセルから信号を読み出す場合、上記ワード線駆動回路において、上記複数のワード線のうち読み出し対象として選択された行のワード線が駆動されるとともに、上記第２ワード線が駆動される。上記ワード線駆動回路によって上記ワード線が駆動されると、駆動されたワード線に接続されるメモリセルから上記複数のビット線へそれぞれ信号が出力される。また、上記ワード線駆動回路によって上記第２ワード線が駆動されると、上記第２ワード線に接続される複数の第２メモリセルから上記複数の第２ビット線へ上記所定の信号が出力される。
各ビット線、もしくは、隣接するビット線のグループごとに上記ビット線と並んで形成される複数の第２ビット線において、上記第２メモリセルの上記所定の信号が出力されると、上記複数のタイミング信号生成回路では、この所定の信号に基づいて、各センスアンプ回路、もしくは、上記センスアンプ回路のグループごとに上記タイミング信号が生成される。
上記複数のセンスアンプ回路では、上記タイミング信号生成回路から入力されるタイミング信号に応じたタイミングで、上記複数のビット線に出力されるメモリセルからの出力信号がそれぞれ増幅される。
上記メモリセルの駆動能力が、製造条件のばらつき等によって変化すると、これに相関性を有する上記第２メモリセルの駆動能力も変化するため、上記センスアンプ回路における増幅のタイミングが変化する。例えば、上記メモリセルの駆動能力が低くなると、これに追従して上記第２メモリセルの駆動能力も低くなり、上記センスアンプ回路における増幅のタイミングが遅くなる。また、上記メモリセルの駆動能力が高くなると、これに追従して上記第２メモリセルの駆動能力も高くなり、上記センスアンプ回路における増幅のタイミングが早くなる。
一方、上記タイミング信号生成回路による上記タイミング信号の生成速度が製造条件のばらつき等によって変化する場合も、上記センスアンプ回路における増幅のタイミングは変化する。しかしながら、上記本発明によれば、複数の第２メモリセルから複数の第２ビット線を介して出力される信号に基づき、複数のタイミング信号生成回路において各センスアンプ回路、もしくは、上記センスアンプ回路のグループごとにタイミング信号が生成されるため、複数のセンスアンプ回路に１つのタイミング信号生成回路からタイミング信号を入力する場合と比べて、各タイミング信号生成回路の負荷が軽減される。従って、各タイミング信号生成回路におけるタイミング信号の生成速度が速くなり、上記ワード線の駆動開始時点から上記センスアンプ回路の増幅開始時点までの時間に占める、上記タイミング信号生成回路のタイミング信号生成に要する遅延時間の割合が小さくなる。

また、上記本発明は、上記列方向に配列され、少なくとも一部が上記第２ビット線に接続され、当該接続によって当該第２ビット線に付加されるキャパシタンスが、上記メモリセルとの接続によって上記ビット線に付加されるキャパシタンスと相関性を有する複数の第３メモリセルを有しても良い。
上記の構成によると、製造条件のばらつき等によって上記メモリセルのキャパシタンスが変化した場合、これに相関性を有する上記第３のメモリセルのキャパシタンスも変化するため、上記第２ビット線の信号変化速度が変化して、上記センスアンプ回路における増幅のタイミングが変化する。例えば、上記メモリセルのキャパシタンスが大きくなり、上記ビット線の信号変化速度が遅くなると、これに追従して上記第２メモリセルのキャパシタンスも大きくなり、上記第２ビット線の信号変化速度が遅くなるため、上記センスアンプ回路における増幅のタイミングが遅くなる。また、上記メモリセルのキャパシタンスが小さくなり、上記ビット線の信号変化速度が速くなると、これに追従して上記第２メモリセルのキャパシタンスも小さくなり、上記第２ビット線の信号変化速度が速くなるため、上記センスアンプ回路における増幅のタイミングが速くなる。

本発明によれば、ワード線の駆動開始時点からセンスアンプ回路の増幅開始時点までの時間に占める、タイミング信号生成回路のタイミング信号生成に要する時間の割合が小さくなるため、製造条件のばらつき等によってメモリセルの特性とタイミング信号生成回路の特性とが異なる傾向で変化する場合でも、読み出し時におけるセンスアンプ回路の増幅開始タイミングをメモリセルの特性変化に適切に追従させることができる。

以下、本発明の５つの実施形態について、図面を参照して説明する。

＜第１の実施形態＞
図１は、本発明の第１の実施形態に係る半導体記憶装置の構成の一例を示す図である。
図１に示す半導体記憶装置は、メモリセル列１−１，…，１−ｎ（ｎは、１より大きい任意の整数を示す。）と、ｍ本（ｍは、１より大きい任意の整数を示す。）のワード線２１と、ｎ本のビット線２２と、１本の第２ワード線２３と、ｎ本の第２ビット線２４と、ワード線駆動回路２と、センスアンプ回路３−１，…，３−ｎと、タイミングリファレンスセル４−１，…，４−ｎと、容量リファレンスセル列５−１，…，５−ｎと、タイミング信号生成回路６−１，…，６−ｎとを有する。

図１に示す半導体記憶装置の構成要素は、本発明の構成要素と次のような対応関係を有する。
メモリセル列１−１〜１−ｎに含まれるメモリセルは、本発明のメモリセルの一実施形態である。
ワード線２１は、本発明のワード線の一実施形態である。
ビット線２２は、本発明のビット線の一実施形態である。
センスアンプ回路３−１〜３−ｎは、本発明のセンスアンプ回路の一実施形態である。
第２ワード線２３は、本発明の第２ワード線の一実施形態である。
第２ビット線２４は、本発明の第２ビット線の一実施形態である。
ワード線駆動回路２は、本発明のワード線駆動回路の一実施形態である。
タイミングリファレンスセル４−１〜４−ｎは、本発明の第２メモリセルの一実施形態である。
容量リファレンスセル列５−１〜５−ｎに含まれる容量リファレンスセルは、本発明の第３メモリセルの一実施形態である。
タイミング信号生成回路６−１〜６−ｎは、本発明のタイミング信号生成回路の一実施形態である。

まず、上記の構成要素についてそれぞれ説明する。

メモリセル列１−１〜１−ｎは、１列に並んで配列されたｍ個のメモリセルをそれぞれ含む。このｎ本のメモリセル列１−１〜１−ｎが１行に並んで配列されており、全体としてｍ行ｎ列のメモリセルアレイ１を構成している。
メモリセルアレイ１に含まれるｍ×ｎ個のメモリセルは、ｍ本のワード線２１とｎ本のビット線２２に接続される。すなわち、同一行に属するメモリセルごとに共通のワード線２１に接続され、同一列に属するメモリセルごとに共通のビット線２２に接続される。

ワード線駆動回路２によってワード線２１が駆動されると、駆動されたワード線２１に接続されるメモリセルはビット線２２を介してアクセス可能な状態になる。アクセス可能状態になったメモリセルは、その記憶情報に応じた信号を接続されるビット線２２に出力する。

センスアンプ回路３−１〜３−ｎは、ワード線駆動回路２によって駆動されたワード線２１に接続されるｎ個のメモリセルからｎ本のビット線２２を介して出力される信号を、後述のタイミング信号生成回路６−１〜６−ｎより入力されるタイミング信号に応じたタイミングでそれぞれ増幅する。
すなわち、センスアンプ回路３−ｊ（ｊは、１からｎまでの整数を示す。）は、メモリセル列１−ｊに属するメモリセルからビット線２２を介して出力される信号を、タイミング信号生成回路６−ｊより入力されるタイミング信号に応じたタイミングで増幅する。

図１の例において、センスアンプ回路３−１〜３−ｎは、メモリセルアレイ１の第ｍ行に接しており、メモリセルアレイ１の行方向に配列されている。

図２は、センスアンプ回路３−ｊの構成の一例を示す図である。
図２に示すセンスアンプ回路３−ｊは、ｐチャンネルＭＯＳ型のトランジスタ３１，…，３４と、ｎチャンネルＭＯＳ型のトランジスタ３５，…，３７とを有する。

トランジスタ３１は、ソースが電源電圧ＶＤＤの供給線に接続され、ドレインが出力線／Ｏに接続され、ゲートが出力線Ｏに接続される。
トランジスタ３２は、ソースが電源電圧ＶＤＤの供給線に接続され、ドレインが出力線Ｏに接続され、ゲートが出力線／Ｏに接続される。

トランジスタ３３は、ソースが出力線／Ｏに接続され、ドレインが基準電位ＶＳＳの供給線に接続され、ゲートがタイミング信号線２５に接続される。
トランジスタ３４は、ソースが出力線Ｏに接続され、ドレインが基準電位ＶＳＳの供給線に接続され、ゲートがタイミング信号線２５に接続される。

トランジスタ３５は、ドレインが出力線／Ｏに接続され、ソースがトランジスタ３７のドレインに接続され、ゲートがビット線Ｂに接続される。
トランジスタ３６は、ドレインが出力線Ｏに接続され、ソースがトランジスタ３７のドレインに接続され、ゲートがビット線／Ｂに接続される。
トランジスタ３７は、ソースが基準電位ＶＳＳの供給線に接続され、ゲートがタイミング信号線２５に接続される。

なお、ビット線Ｂおよび／Ｂのペア（ビット線対）は、図１におけるビット線２２に対応する。また、タイミング信号線２５は、タイミング信号生成回路６−ｊからセンスアンプ回路３−ｊへタイミング信号を入力するための信号線である。

タイミング信号線２５がローレベルのとき、トランジスタ３３および３４が共にオンし、トランジスタ３７がオフするため、出力線Ｏ，／Ｏの電位は何れも電源電圧ＶＤＤと基準電位ＶＳＳとの間の中間電位（例えば‘ＶＤＤ／２’）になる。

タイミング信号線２５がローレベルからハイレベルに変化すると、トランジスタ３３および３４が共にオフし、トランジスタ３７がオンする。このとき、ビット線Ｂ，／Ｂの間に電位差があると、この電位差に応じて出力線Ｏ，／Ｏの一方が電源電圧ＶＤＤへ上昇し、他方が基準電位ＶＳＳへ低下する。
例えば、ビット線Ｂがビット線／Ｂに比べて高電位の場合、トランジスタ３５において出力線／Ｏをローレベルに引き下げる能力が、トランジスタ３６において出力線Ｏをローレベルに引き下げる能力より強いため、出力線／Ｏが出力線Ｏより低電位となる。これにより、トランジスタ３２のゲート電位がトランジスタ３１のゲート電位より低くなるため、トランジスタ３２の電流が増大するとともに、トランジスタ３１の電流が減少する。トランジスタ３２の電流が増大すると、出力線／Ｏの電位は更に上昇し、トランジスタ３１の電流が減少すると、出力線Ｏの電位は更に低下する。

このように、図１に示すセンスアンプ回路３−ｊでは、タイミング信号線２５をローレベルにすることによって、ビット線Ｂおよび／Ｂの僅かな電位差が出力線Ｏおよび／Ｏの大きな電位差に変換されて出力される。
以上が、センスアンプ回路３−ｊの説明である。

図１の説明に戻る。
第２ワード線２３は、ワード線２１と並んで形成される。図１の例では、メモリセルアレイ１の第１行の隣に、行方向に伸びて形成される。

第２ビット線２４は、ｎ本のビット線２２の各々に並んで形成される。すなわち、第２ビット線２４とビット線２２とが交互に並んで形成される。

タイミングリファレンスセル４−１〜４−ｎは、メモリセルアレイ１の行方向に配列されており、それぞれ第２ワード線２３に接続されるとともに、ｎ本の第２ビット線２４に接続される。すなわち、タイミングリファレンスセル４−ｊは、第２ワード線２３に接続されるとともに、第ｊ列のビット線２２に並んで形成される第２ビット線２４に接続される。

タイミングリファレンスセル４−ｊは、ワード線駆動回路２によって第２ワード線２３が駆動された場合、接続される第２ビット線２４（すなわちメモリセル列１−ｊの第２ビット線２４）に対して所定の信号を出力する。以下では例として、ローレベルの信号を出力するものとする。

また、タイミングリファレンスセル４−ｊは、駆動能力に関して、メモリセルアレイ１のメモリセルと相関性を有している。すなわち、タイミングリファレンスセル４−ｊによる第２ビット線２４の駆動能力と、メモリセルアレイ１のメモリセルによるビット線２２の駆動能力とが互いに相関性を有している。
例えば、製造条件のばらつき等によってメモリセルによるビット線２２の駆動能力が低下する場合、これに追従してタイミングリファレンスセル４−ｊによる第２ビット線２４の駆動能力も低下する。逆に、メモリセルによるビット線２２の駆動能力が高くなる場合は、これに追従してタイミングリファレンスセル４−ｊによる第２ビット線２４の駆動能力も高くなる。

タイミングリファレンスセル４−ｊは、例えば、メモリセルアレイ１のメモリセルと同一種類のトランジスタを用いて構成される。同じ種類のトランジスタで構成されることにより、両者の駆動能力は、製造条件のばらつき等によって互いに同一の傾向で変化する。

容量リファレンスセル列５−ｊは、メモリセルアレイ１の列方向に配列されたｍ個の容量リファレンスセルを含む。このｍ個の容量リファレンスセルのうち少なくとも一部が、メモリセル列１−ｊのビット線２２に接続されており、ビット線２２にキャパシタンスを付加する。

容量リファレンスセルは、キャパシタンスに関して、メモリセルアレイ１のメモリセルと相関性を有している。すなわち、容量リファレンスセルによって第２ビット線２４に付加されるキャパシタンスと、メモリセルによってビット線２２に付加されるキャパシタンスとが互いに相関性を有している。
例えば、製造条件のばらつき等によってメモリセルのキャパシタンスが小さくなる場合、これに追従して容量リファレンスセルのキャパシタンスも小さくなる。逆に、メモリセルのキャパシタンスが大きくなる場合は、これに追従して容量リファレンスセルのキャパシタンスも大きくなる。

容量リファレンスセルは、例えば、メモリセルアレイ１のメモリセルと同一種類のトランジスタを用いて構成される。同じ種類のトランジスタで構成されることにより、両者のキャパシタンスは、製造条件のばらつき等によって互いに同一の傾向で変化する。

タイミング信号生成回路６−ｊは、タイミングリファレンスセル４−ｊから第２ビット線２４を介して出力されるローレベルの信号に基づいて、センスアンプ回路３−ｊの増幅動作の開始タイミングを指示するタイミング信号を生成する。例えば、第２ビット線２４にローレベルに変化した場合、タイミング信号生成回路６−ｊはハイレベルのタイミング信号を生成してセンスアンプ回路３−ｊに入力する。この場合センスアンプ回路３−ｊは、例えば、入力されるタイミング信号がローレベルからハイレベルへ変化するタイミングで増幅動作を開始する。

図３は、タイミングリファレンスセル４−ｊ、容量リファレンスセル列５−ｊ、タイミング生成信号回路６−ｊの構成例をそれぞれ示す図である。図１と図３の同一符号は、同一の構成要素を示す。

図３に示すタイミングリファレンスセル４−ｊは、インバータ回路４１，４２，４３と、ｎチャンネルＭＯＳ型のトランジスタ４４，４５，４６とを有する。
インバータ回路４１〜４３は、ハイレベルの入力信号として電源電圧ＶＤＤを入力し、これに応じたローレベルの信号を出力する。
インバータ回路４１，４２，４３の出力信号は、それぞれ、トランジスタ４４，４５，４６を介して第２ビット線２４に入力される。
トランジスタ４４〜４６のゲートは、何れも第２ワード線２３に接続される。

図３に示す構成によると、ワード線駆動回路２によって第２ワード線２３がハイレベルに駆動される場合、トランジスタ４４〜４６がそれぞれオンして、第２ビット線２４がローレベルに駆動される。

なお、トランジスタ４４，４５，４６やインバータ回路４１，４２，４３を構成するトランジスタには、例えば、メモリセルアレイ１のメモリセルを構成するトランジスタと同一種類のものが用いられる。これにより、製造条件のばらつき等によってメモリセルの駆動能力が低下した場合、これに追従してタイミングリファレンスセル４−ｊの駆動能力が低下し、逆に、メモリセルの駆動能力が高くなる場合、これに追従して、タイミングリファレンスセル４−ｊの駆動能力が高くなる。

また、図３に例示するタイミングリファレンスセル４−ｊでは、複数のインバータ回路（４１〜４３）によって第２ビット線２４を並列に駆動することにより、単体のインバータ回路で駆動する場合と比較して、第２ビット線２４の駆動能力を高めている。これにより、タイミングリファレンスセル４−ｊによる第２ビット線２４の駆動能力を、メモリセルによるビット線２２の駆動能力に比べて高くすることができる。

図３に示す容量リファレンスセル列５−ｊは、ｍ個の容量リファレンスセル５−ｊ−１，…，５−ｊ−ｍを有する。
容量リファレンスセル５−ｊ−１〜５−ｊ−ｍは、例えば、メモリセルアレイ１のメモリセルと同一の構成を有する。図３の例は、メモリセルがＳＲＡＭ型セルの場合を示しており、容量リファレンスセル５−ｊ−１〜５−ｊ−ｍもこれと同じＳＲＡＭ型セルの構成を有している。すなわち、各容量リファレンスセルは、入力と出力とがリング状に接続された２つのインバータ回路５１および５２と、インバータ回路５１の出力にソースが接続されるｎチャンネルＭＯＳ型のトランジスタ５３と、インバータ回路５２の出力にソースが接続されるｎチャンネルＭＯＳ型のトランジスタ５４とを有している。

図３の例において、トランジスタ５３のゲート、トランジスタ５４のゲートおよびドレインはフローティング状態とされており、トランジスタ５３のドレインが第２ビット線２４に接続されている。そのため、第２ビット線２４には、主としてトランジスタ５３のソース拡散層の接合容量が付加される。製造条件のばらつき等によってトランジスタの接合容量が変化すると、ビット線２２および第２ビット線２４に付加されるキャパシタンスは、互いに同一の傾向で変化する。すなわち、一方のキャパシタンスが大きくなる場合は他方のキャパシタンスも大きくなり、一方のキャパシタンスが小さくなる場合は他方のキャパシタンスも小さくなる。

なお、図３の例では、ｍ個の容量リファレンスセル５−ｊ−１，…，５−ｊ−ｍの一部が第２ビット線２４に接続されており、残りの容量リファレンスセルは第２ビット線２４に接続されていない。すなわち、先頭（第１行目）から４個おきに容量リファレンスセルと第２ビット線２４とが接続されている。
そのため、容量リファレンスセルとメモリセルとが同一構成を有しているものとすると、第２ビット線２４に付加されるキャパシタンスはビット線２２に付加されるキャパシタンスに比べて小さくなり、約４分の１になる。

図３に示すタイミング信号生成回路６−ｊは、直列に接続された３段のインバータ回路６１，６２，６３を有する。初段のインバータ回路６１の入力は第２ビット線２４に接続され、終段のインバータ回路６３の出力はタイミング信号線２５に接続される。

図３に示す構成によると、ワード線駆動回路２によって第２ワード線２３がハイレベルに駆動され、これによりトランジスタ４４〜４６がそれぞれオンして、第２ビット線２４がローレベルに駆動されると、３段のインバータ回路６１，６２，６３の遅延時間を経て、タイミング信号線２５はハイレベルに駆動される。

ここで、上述した構成を有する本実施形態に係る半導体記憶装置の読み出し動作について、図４を参照しながら説明する。

図４は、読み出し動作時における半導体記憶装置の各部の信号波形の一例を示す図である。
曲線ＣＶ１は、読み出し対象行のワード線２１の電圧波形、ならびに第２ワード線２３の電圧波形を示す。
曲線ＣＶ２およびＣＶ３は、ビット線２２に含まれるビット線対の各々の電圧波形を示す。
曲線ＣＶ４は、第２ビット線２４の電圧波形を示す。
曲線ＣＶ５は、タイミング信号線２５の電圧波形を示す。

読み出しが開始される前（時刻ｔ１以前）において、ビット線２２、第２ビット線２４は図示しないプリチャージ回路によりハイレベルにプリチャージされる。また、ワード線２１ならびに第２ワード線２３はワード線駆動回路２によってローレベルに設定される。

図示しないアドレスデコーダによって読み出し対象行が選択されると、ワード線駆動回路２によって、その行に対応するワード線２１がローレベルからハイレベルに駆動される。またこのとき、第２ワード線２３もワード線駆動回路２によってローレベルからハイレベルに駆動される（時刻ｔ１）。

ワード線２１がハイレベルに駆動されると、これに接続されるｎ個のメモリセルからｎ本のビット線２２へそれぞれ記憶情報に応じた信号が出力される。すなわち、ｎ本のビット線２２のビット線対には、メモリセルの記憶情報に応じた電圧差が生じる。この電圧差は、メモリセルの駆動能力に応じたスピードで、時間と共に大きくなる。

一方、第２ワード線がハイレベルに駆動されると、タイミングリファレンスセル４−１〜４−ｎが活性化し、各列の第２ビット線２４がハイレベルからローレベルに駆動される。
ここで、先に説明したように、タイミングリファレンスセル４−１〜４−ｎの駆動能力がメモリセルより高く設定され、また、容量リファレンスセルのキャパシタンスがメモリセルより小さくなるように設定されているとすると、第２ビット線２４（ＣＶ４）がローレベルに低下する速度は、ビット線２２のビット線対（ＣＶ２，ＣＶ３）の電位差が増大する速度に比べて速くなる。

ワード線の駆動開始時刻ｔ１から時間Ｔ１が経過して、第２ビット線２４（ＣＶ４）の電圧が所定のレベルに達すると、タイミング信号生成回路６−１〜６−ｎでは、センスアンプ回路３−１〜３−ｎにビット線２２の増幅を開始させるためのタイミング信号の生成が開始される（時刻ｔ２）。例えば図３に示すタイミング信号生成回路６−ｊにおいて、第２ビット線２４の電圧がインバータ回路６１の論理しきい値‘ＶＤＤ／２’に達すると、インバータ回路６１において出力の反転が開始される。

タイミング信号の生成開始時刻ｔ２から時間Ｔ２が経過して、タイミング信号生成回路６−１〜６−ｎからハイレベルのタイミング信号が出力されると、センスアンプ回路３−１〜３−ｎでは、それぞれビット線２２の増幅が行われる（時刻ｔ３）。これにより、各ビット線２２に出力されるメモリセルからの信号が、センスアンプ回路３−１〜３−ｎにおいて増幅される。

次に、製造条件のばらつき等によって生じるセンスアンプ回路の増幅開始タイミングの変化について説明する。

メモリセルアレイ１のメモリセルの特性（駆動能力、キャパシタンス等）が、製造条件のばらつき等によって変化すると、これに相関性を有するタイミングリファレンスセル４−１〜４−ｎの特性も変化するため、図４における時間Ｔ１（ワード線の駆動開始時刻ｔ１からタイミング信号生成開始時刻ｔ２までの時間）が変化する。

例えば、メモリセルの駆動能力が低くなると、ビット線２２の信号変化速度が遅くなるため、ビット線２２に十分な信号変化（図４の例ではビット線対間の電圧差）を生させるのに要する時間が延びる。一方、メモリセルの駆動能力が低くなると、これに追従してタイミングリファレンスセル４−１〜４−ｎの駆動能力が低くなるため、時間Ｔ１が長くなり、センスアンプ回路３−１〜３−ｎの増幅開始のタイミング（時刻ｔ３）が遅くなる。すなわち、メモリセルの駆動能力低下によってビット線２２の信号変化速度が低下しても、これに追従して増幅開始のタイミング（時刻ｔ３）が遅くなる。

また、例えば、メモリセルのキャパシタンスが大きくなると、ビット線２２の信号変化速度が遅くなるため、ビット線２２に十分な信号変化を生させるのに要する時間が延びる。一方、メモリセルのキャパシタンスが大きくなると、これに追従して容量リファレンスセルのキャパシタンスも大きくなるため、時間Ｔ１が長くなり、センスアンプ回路３−１〜３−ｎの増幅開始のタイミング（時刻ｔ３）が遅くなる。すなわち、メモリセルのキャパシタンスの増大によってビット線２２の信号変化速度が低下しても、これに追従して増幅開始のタイミング（時刻ｔ３）が遅くなる。

このように、メモリセルの特性変化に追従したタイミングリファレンスセル、容量リファレンスセルの特性変化によって、時間Ｔ１は、センスアンプ回路の増幅開始タイミングを適切に保つように変化する。

一方、タイミング信号生成回路６−１〜６−ｎの特性とメモリセルの特性とは、互いに相関性を有していない場合がある。例えば、タイミング信号生成回路６−１〜６−ｎに用いられるトランジスタと、メモリセルに用いられるトランジスタとが異なる種類のものである場合、製造条件のばらつき等によって、２つのトランジスタは互いに異なる傾向で変化する。
この場合、タイミング信号生成回路６−１〜６−ｎの特性により決まる時間Ｔ２については、センスアンプ回路の増幅開始タイミングを適切に保つような変化が生じない。

ところが、センスアンプ回路においてメモリセルからの出力信号を正しく増幅するためには、ワード線の駆動開始時刻ｔ１からセンスアンプ回路の増幅開始時刻ｔ３までの時間‘Ｔ１＋Ｔ２’を、メモリセルの特性変化に追従して適切に変化させる必要がある。
従って、時間‘Ｔ１＋Ｔ２’の中に占める時間Ｔ２の割合は、できるだけ小さい方が望ましい。すなわち、メモリセルの特性変化に追従しないタイミング信号生成回路６−１〜６−ｎのタイミング信号生成時間Ｔ２は、できるだけ短い方が良い。

図１に示す半導体記憶装置によれば、複数のタイミングリファレンスセル（４−１〜４−ｎ）から複数の第２ビット線２４を介して出力される信号に基づき、複数のタイミング信号生成回路（６−１〜６−ｎ）において各センスアンプ回路のタイミング信号を生成するため、図９に示す半導体記憶装置のように１つの回路から全てのセンスアンプ回路に共通のタイミング信号を供給する方式と比べて、１つ１つのタイミング信号生成回路が駆動しなくてはならない負荷（主としてキャパシタンス成分）を軽減することができる。その結果、タイミング信号生成回路６−１〜６−ｎにおけるタイミング信号生成時間Ｔ２が大幅に短くなり、時間‘Ｔ１＋Ｔ２’を時間Ｔ１に近づけることができる。これにより、製造条件のばらつき等によってメモリセルの特性に変化が生じても、これに追従してセンスアンプ回路の増幅開始時刻ｔ３を適切に変化させることが可能になるため、メモリセルからの信号の読み出しをより正確に行うことができる。

また、図１に示す半導体記憶装置によれば、キャパシタンスの特性に関してメモリセルと相関性を有している容量リファレンスセルを第２ビット線２４に接続することによって、メモリセルの駆動能力の変化のみならず、ビット線２２に付加されたメモリセルのキャパシタンスの変化にも追従させて、ワード線の駆動開始時刻ｔ１からタイミング信号生成開始時刻ｔ２までの時間Ｔ１を変化させることができる。これにより、センスアンプ回路の増幅開始時刻ｔ３を、メモリ特性の変化に追従させて更に適切に変化させることが可能になる。

＜第２の実施形態＞
次に、本発明の第２の実施形態について説明する。
図１に示す半導体記憶装置では、メモリセルアレイ１の各列にタイミング信号生成回路を設けているが、次に述べる本実施形態に係る半導体記憶装置では、複数列で１つのタイミング信号生成回路を共有する。

図５は、本発明の第２の実施形態に係る半導体記憶装置の構成の一例を示す図である。
図５に示す半導体記憶装置は、メモリセル列１−１，…，１−ｎ（本実施形態において、ｎは４の正の倍数を示す。）と、ｍ本のワード線２１と、ｎ本のビット線２２と、１本の第２ワード線２３と、ｋ本（ｋ＝ｎ／４）の第２ビット線２４と、ワード線駆動回路２と、センスアンプ回路３−１，…，３−ｎと、タイミングリファレンスセル４−１，…，４−ｉ（ｉ＝ｎ／２）と、容量リファレンスセル列５−１，…，５−ｋと、タイミング信号生成回路６−１，…，６−ｋとを有する。
なお、図１と図５における同一符号は、同一の構成要素を示す。

先に説明した図１に示す半導体記憶装置と図５に示す半導体記憶装置との違いは、タイミングリファレンスセル、容量リファレンスセル列、第２ビット線、タイミング信号生成回路の個数とその配置にある。
すなわち、図５に示す半導体記憶装置では、４列に１つの割合で容量リファレンスセル列、第２ビット線、タイミング信号生成回路が設けられており、２列に１つの割合でタイミングリファレンスセルが設けられている。

図５の例において、ｎ列のメモリセルアレイ１は、隣接した４列を１グループとするｋ個のグループに区分されている。そして、各グループの中央２列の間に、１つの第２ビット線２４と、１つの容量リファレンスセル列（５−１〜５−ｋ）と、１つのタイミング信号生成回路（６−１〜６−ｋ）とがそれぞれ配置される。また、各グループの中央２列には、センスアンプ回路（３−１〜３−ｎ）を挟んだ反対側の位置に、それぞれ１つずつタイミングリファレンスセル（４−１〜４−ｉ）が配置される。各グループに配置される２つのタイミングリファレンスセル（４−１〜４−ｉ）は、グループの中央に配置される第２ビット線２４を介して、タイミング信号生成回路（６−１〜６−ｋ）に接続される。また、グループの中央に配置される第２ビット線２４は、同じ中央に配置される容量リファレンスセル列（５−１〜５−ｋ）に接続されており、そのキャパシタンスが付加される。

図５に示す半導体記憶装置の読み出し動作は、図１に示す半導体記憶装置と同様である。すなわち、選択されたワード線２１と第２ワード線２３とがワード線駆動回路２によって駆動されると、このワード線２１に接続されるメモリセルから各ビット線２２に信号が出力されるとともに、タイミングリファレンスセル４−１〜４−ｉから第２ビット線２４にそれぞれローレベルの信号が出力される。各グループの第２ビット線２４がローレベルに駆動されると、これに接続される各グループのタイミング信号生成回路６−１〜６−ｋからハイレベルのタイミング信号が出力される。
各グループに属する４つのセンスアンプ回路は、同じグループに属する１つのタイミング信号生成回路で生成されたハイレベルのタイミング信号を受けて、それぞれビット線２２の信号を増幅する。

このように、本実施形態に係る半導体記憶装置によれば、複数の列でタイミングリファレンスセル、容量リファレンスセル列、タイミング信号生成回路を共有するため、図１に示す半導体記憶装置に比べて回路面積の増大を抑えることができる。

＜第３の実施形態＞
次に、本発明の第３の実施形態について説明する。
本実施形態に係る半導体記憶装置の構成は、例えば図１や図５に示す半導体記憶装置と同じであり、これらとの違いは、第２ビット線２４に容量リファレンスセルが接続されない点にある。

図６は、本発明の第３の実施形態に係る半導体記憶装置において、第２ビット線２４と容量リファレンスセルとが接続されない場合の一例を示す図である。
例えば、１列に属するメモリセルの個数（ｍ）が少ない場合は、メモリセルの駆動によるビット線２２の信号変化速度が速くなるため、センスアンプ回路の適切な増幅開始タイミングが早くなる。このような場合に、第２ビット線２４に付加されるキャパシタンスが大きくなると、第２ビット線２２の信号変化速度が遅くなるため、タイミング信号生成回路におけるタイミング信号の生成時間を十分に取れなくなる。

そこで、図６に示すように、容量リファレンスセルを第２ビット線２２に接続しないようにすることで、タイミング信号の生成時間を十分に確保することが可能になり、センスアンプ回路における増幅開始時刻を適切に設定できるようになる。

なお、この場合、センスアンプ回路における増幅開始時刻は、第２ワード線２３に接続されるタイミングリファレンスセルの駆動能力がメモリセルの駆動能力に追従して変化することにより適切に保たれる。

＜第４の実施形態＞
次に、本発明の第４の実施形態について説明する。
本実施形態に係る半導体記憶装置の構成は、例えば図１や図５に示す半導体記憶装置と同じであり、これらとの違いは、行方向に配列されるタイミングリファレンスセルの一部が、第２ワード線２３に接続されない点にある。

図７は、本発明の第４の実施形態に係る半導体記憶装置において、タイミングリファレンスセルの一部が第２ワード線２３に接続されない場合の一例を示す図である。
例えば、１行に属するメモリセルの個数（ｎ）が少ない場合は、ワード線駆動回路２の駆動によるワード線２１の信号変化速度が速くなるため、センスアンプ回路の適切な増幅開始タイミングが早くなる。このような場合、第２ワード線２３に付加されるキャパシタンスが大きくなると、第２ワード線２３の信号変化速度が遅くなるため、タイミング信号生成回路におけるタイミング信号の生成時間を十分に取れなくなる。

そこで、図７に示すように、タイミングリファレンスセルの一部を第２ワード線２３に接続しないことで、タイミング信号の生成時間を十分に確保することが可能となり、センスアンプ回路における増幅開始時刻を適切に設定できるようになる。

＜第５の実施形態＞
次に、本発明の第５の実施形態について説明する。
第５の実施形態に係る半導体記憶装置は、複数のバンクに分割されたメモリセルアレイを有する。

図８は、本発明の第５の実施形態に係る半導体記憶装置の構成の一例を示す図である。
図８に示す半導体記憶装置は、４つのバンクに対応するメモリブロック１０−１〜１０−４と、ワード線駆動回路２Ａとを有する。

メモリブロック１０−１〜１０−４は、先に述べた各実施形態に係る半導体記憶装置において、ワード線駆動回路を除いた部分と同様の構成をそれぞれ有する。
例えば、図１に示す半導体記憶装置におけるメモリセル列１−１，…，１−ｎと、ｍ本のワード線２１と、ｎ本のビット線２２と、１本の第２ワード線２３と、ｎ本の第２ビット線２４と、ワード線駆動回路２と、センスアンプ回路３−１，…，３−ｎと、タイミングリファレンスセル４−１，…，４−ｎと、容量リファレンスセル列５−１，…，５−ｎと、タイミング信号生成回路６−１，…，６−ｎとを有する。

ワード線駆動回路２Ａは、メモリセルに対する読み出しアクセスを行う場合、４つメモリブロック１０−１〜１０−４のうち、図示しないアドレスデコーダのデコード結果に従って選択したメモリブロックに属する選択したワード線２１を駆動するとともに、この選択したメモリブロックに属する第２ワード線２３を駆動する。

上記の構成によれば、読み出しアクセスの際に、４つメモリブロック１０−１〜１０−４の中から選択されたメモリブロックにおいてワード線２１および第２ワード線２３がそれぞれ駆動される。そして、先の実施形態において説明した内容と同様の動作によって、センスアンプ回路３−１，…，３−ｎのタイミング信号が生成されて、ビット線２２に出力されるメモリセルの信号が増幅される。

このように、メモリセルアレイを複数のバンクに分割することによって、ワード線２１やビット線２２の長さを短くできるとともに、これにつながるメモリセルの数を減らすことができるため、ワード線２１やビット線２２を高速に駆動することが可能になり、アクセス速度の高速化を図ることができる。

以上、本発明の幾つかの実施形態について説明したが、本発明は上記の形態にのみ限定されるものではなく、種々のバリエーションを含んでいる。

第２実施形態においては、４列を１グループとして、各グループにタイミングリファレンスセル、容量リファレンスセル列、タイミング信号生成回路を設ける例が挙げられているが、本発明がこれに限定されない。例えば、１グループに属する列の数は任意であり、また、１グループに対して設けられるタイミングリファレンスセル、容量リファレンスセル列、タイミング信号生成回路の数やその配置も任意である。

また、第３の実施形態において、容量リファレンスセル列と第２ビット線とを接続しない例を挙げているが、本発明はこれに限定されない。すなわち、第２ビット線と接続されない容量リファレンスセル列は削除しても良い。

第５の実施形態において、４つのメモリブロックを有する半導体記憶装置の例を挙げているが、メモリブロックの数は任意であり、本発明はこの例に限定されない。

本発明の第１の実施形態に係る半導体記憶装置の構成の一例を示す図である。 センスアンプ回路の構成の一例を示す図である。 タイミングリファレンスセル、容量リファレンスセル列、タイミング信号生成回路の構成例を示す図である。 読み出し動作時における半導体記憶装置の各部の信号波形の一例を示す図である。 本発明の第２の実施形態に係る半導体記憶装置の構成の一例を示す図である。 本発明の第３の実施形態に係る半導体記憶装置において、第２ビット線と容量リファレンスセルとが接続されない場合の一例を示す図である。 本発明の第４の実施形態に係る半導体記憶装置において、タイミングリファレンスセルの一部が第２ワード線に接続されない場合の一例を示す図である。 本発明の第５の実施形態に係る半導体記憶装置の構成の一例を示す図である。 センスアンプ活性化信号の生成にリファレンスセルを用いる従来のＳＲＡＭの構成例を示す図である。

符号の説明

１…メモリセルアレイ、１−１〜１−ｎ…メモリセル列、２１…ワード線、２２…ビット線、２３…第２ワード線、２４…第２ビット線、２，２Ａ…ワード線駆動回路、３−１〜３−ｎ…センスアンプ回路、４−１〜４−ｎ…タイミングリファレンスセル、５−１〜５−ｎ…容量リファレンスセル列、６−１〜６−ｎ…タイミング信号生成回路、１０−１〜１０−４…メモリブロック

Claims (4)

1. 行列状に配列される複数のメモリセルと、
   それぞれ同一行のメモリセルに接続される複数のワード線と、
   それぞれ同一列のメモリセルに接続される複数のビット線と、
   読み出し対象として選択された行のワード線に接続されるメモリセルから上記ビット線を介して出力される信号を、入力されるタイミング信号に応じたタイミングで増幅する複数のセンスアンプ回路と、
   を有する半導体記憶装置であって、
   各ビット線、もしくは、隣接するビット線のグループごとに、上記ビット線と並んで形成される複数の第２ビット線と、
   上記ワード線と並んで形成される第２ワード線と、
   上記メモリセルから信号を読み出す場合、上記複数のワード線のうち読み出し対象として選択した行のワード線を駆動するとともに、上記第２ワード線を駆動するワード線駆動回路と、
   上記行方向に配列され、少なくとも一部が上記第２ワード線および上記複数の第２ビット線に接続され、接続される第２ワード線が上記ワード線駆動回路によって駆動された場合、接続される第２ビット線に所定の信号を出力し、当該第２ビット線を駆動する能力が上記メモリセルによる上記ビット線の駆動能力と相関性を有する複数の第２メモリセルと、
   上記第２メモリセルから上記第２ビット線を介して出力される上記所定の信号に基づいて、各センスアンプ回路、もしくは、上記センスアンプ回路のグループごとに上記タイミング信号を生成する複数のタイミング信号生成回路と、
   を有する半導体記憶装置。
2. 上記列方向に配列され、少なくとも一部が上記第２ビット線に接続され、当該接続によって当該第２ビット線に付加されるキャパシタンスが、上記メモリセルとの接続によって上記ビット線に付加されるキャパシタンスと相関性を有する複数の第３メモリセルを有する、
   請求項１に記載の半導体記憶装置。
3. 上記複数のメモリセルと、上記複数のワード線と、上記複数のビット線と、上記複数のセンスアンプ回路と、上記複数の第２ビット線と、上記第２ワード線と、上記複数の第２メモリセルと、上記複数のタイミング信号生成回路とをそれぞれ含んだ複数のメモリブロックを有し、
   上記ワード線駆動回路は、上記メモリセルから信号を読み出す場合、上記複数のメモリブロックのうち選択したメモリブロックに属する選択したワード線を駆動するとともに、当該選択したメモリブロックに属する第２ワード線を駆動する、
   請求項１に記載の半導体記憶装置。
4. 上記複数のメモリブロックは、上記列方向に配列され、少なくとも一部が上記第２ビット線に接続され、当該接続によって当該第２ビット線に付加されるキャパシタンスが、上記メモリセルとの接続によって上記ビット線に付加されるキャパシタンスと相関性を有する複数の第３メモリセルをそれぞれ含む、
   請求項３に記載の半導体記憶装置。
   

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