JP2006108169A - Display device manufacturing method - Google Patents

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Itsuki Fujii
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Abstract

<P>PROBLEM TO BE SOLVED: To provide a method of manufacturing a display device that improves material utilization efficiency, is less prone to experience threshold shifts with a small number of photo masks, and has a TFT capable of high-speed operation. <P>SOLUTION: A catalyst element is added to an amorphous semiconductor film, and heated to form a crystalline semiconductor film. The catalyst element is removed from the crystalline semiconductor film, and later a reverse stagger type thin film transistor is manufactured. The same process and the same material are used to selectively form a gate electrode layer and a pixel electrode of the thin film transistor by a droplet discharge method and to achieve a simplified process and the reduction of loss in material. <P>COPYRIGHT: (C)2006,JPO&NCIPI

Description

本発明は、表示装置の作製方法に関する。   The present invention relates to a method for manufacturing a display device.

近年、フラットパネルディスプレイ(FPD)は、これまでのCRTに替わる表示装置として注目を集めている。特にアクティブマトリクス駆動の大型表示パネルを搭載した大画面テレビジョン装置の開発は、パネルメーカーにとって注力すべき重要な課題になっている。   In recent years, flat panel displays (FPDs) have attracted attention as display devices that replace conventional CRTs. In particular, the development of a large-screen television device equipped with a large display panel driven by an active matrix is an important issue for panel manufacturers to focus on.

従来のEL表示装置において、各画素を駆動する半導体素子としては、半導体活性層にアモルファスシリコンを用いた薄膜トランジスタ(以下、TFTとも示す。)が用いられている(特許文献1参照。)。
特開平5−35207号公報
In a conventional EL display device, as a semiconductor element for driving each pixel, a thin film transistor (hereinafter also referred to as TFT) using amorphous silicon as a semiconductor active layer is used (see Patent Document 1).
JP-A-5-35207

しかしながら、アモルファスシリコン(非晶質半導体)膜を用いたTFTを直流駆動した場合は、しきい値がずれやすく、それに伴いTFTの特性バラツキが生じやすい。このため、非晶質半導体膜を用いたTFTを画素のスイッチングに用いた表示装置は、輝度ムラが発生する。このような現象は、対角30インチ以上(典型的には40インチ以上)の大画面テレビジョン装置であるほど顕著であり、画質の低下が深刻な問題である。   However, when a TFT using an amorphous silicon (amorphous semiconductor) film is DC-driven, the threshold value tends to shift and TFT characteristic variations tend to occur accordingly. For this reason, luminance unevenness occurs in a display device in which a TFT using an amorphous semiconductor film is used for pixel switching. Such a phenomenon becomes more conspicuous as a large-screen television apparatus having a diagonal of 30 inches or more (typically 40 inches or more), and the deterioration of image quality is a serious problem.

一方、画質を向上させるために高速動作が可能なスイッチング素子が必要とされている。しかしながら、非晶質半導体膜を用いたTFTでは限界がある。   On the other hand, a switching element capable of high-speed operation is required to improve image quality. However, a TFT using an amorphous semiconductor film has a limit.

本発明は、このような状況に鑑みなされたものであり、少ないフォトマスク数で、しきい値のずれが生じにくく、高速動作が可能なTFTを有する表示装置の作製方法を提供する。また、スイッチング特性が高く、コントラストがすぐれた表示が可能な表示装置の作製方法を提供する。   The present invention has been made in view of such a situation, and provides a method for manufacturing a display device having a TFT that can operate at high speed without causing a threshold shift with a small number of photomasks. In addition, a method for manufacturing a display device with high switching characteristics and capable of display with high contrast is provided.

上述した従来技術の課題を解決するために、本発明においては以下の手段を講じる。   In order to solve the above-described problems of the prior art, the following measures are taken in the present invention.

本発明は、非晶質半導体膜に触媒元素を添加し加熱して、結晶性半導体膜を形成するとともに該結晶性半導体膜から触媒元素を除去した後、逆スタガ型薄膜トランジスタを作製する。また本発明は、薄膜トランジスタのゲート電極層と画素電極層を同工程同材料を用いて形成し、工程の簡略化と、材料のロスの軽減を達成する。   In the present invention, a catalytic element is added to an amorphous semiconductor film and heated to form a crystalline semiconductor film, and after removing the catalytic element from the crystalline semiconductor film, an inverted staggered thin film transistor is manufactured. Further, according to the present invention, the gate electrode layer and the pixel electrode layer of the thin film transistor are formed using the same material in the same process, thereby achieving simplification of the process and reduction of material loss.

非晶質半導体膜に、結晶化を促進又は助長させる元素(以下、主に金属元素を指すことから金属元素、触媒元素ともいう)を添加し、該結晶性半導体膜に15族元素を有する半導体膜または希ガス元素を有する半導体膜を形成し加熱して、結晶性半導体膜を形成するとともに金属元素を結晶性半導体膜から除去した後、逆スタガ型薄膜トランジスタを形成することを要旨とする。なお、該結晶性半導体膜に15族元素を有する半導体膜を形成
した場合、15族元素を有する半導体膜をソース領域及びドレイ
ン領域として用いて、nチャネル型薄膜トランジスタを形成する。また、n型を付与する不純物元素として15族元素を有する半導体膜にp型
を付与する不純物元素として13族元素を添加して、pチャネル
型薄膜トランジスタを形成する。さらには、希ガス元素を有する半導体膜を形成した場合、加熱の後に希ガス元素を有する半導体膜を除去し、ソース領域及びドレイン領域を形成して、nチャネル型薄膜トランジスタ又はpチャネル型薄膜トランジスタを形成する。
An element that promotes or promotes crystallization (hereinafter mainly referred to as a metal element or a catalyst element) is added to the amorphous semiconductor film, and the semiconductor having a group 15 element in the crystalline semiconductor film The gist is to form a film or a semiconductor film containing a rare gas element and heat it to form a crystalline semiconductor film, and after removing a metal element from the crystalline semiconductor film, an inverted staggered thin film transistor is formed. Note that in the case where a semiconductor film containing a Group 15 element is formed in the crystalline semiconductor film, an n-channel thin film transistor is formed using the semiconductor film containing a Group 15 element as a source region and a drain region. Further, a p-channel thin film transistor is formed by adding a group 13 element as an impurity element imparting p-type to a semiconductor film having a group 15 element as an impurity element imparting n-type. Further, when a semiconductor film containing a rare gas element is formed, the semiconductor film containing the rare gas element is removed after heating, and a source region and a drain region are formed, so that an n-channel thin film transistor or a p-channel thin film transistor is formed. To do.

本発明の表示装置の作製方法の一は、絶縁表面上に導電層を形成し、導電層上にレジストを形成し、レジストをレーザ光で露光してパターニングし、マスクを形成し、マスクを用いて導電層をパターニングし、ゲート電極層及び第1の電極層を形成し、ゲート電極層及び第1の電極層上にゲート絶縁層を形成し、ゲート絶縁層上に金属元素を含む金属膜を形成し、金属膜上に半導体層を形成し、半導体層に接して一導電型を有する半導体層を形成し、半導体層及び一導電型を有する半導体層を加熱し、一導電型を有する半導体層上に、導電性材料を含む組成物を吐出して選択的にソース電極層及びドレイン電極層を形成し、一導電型を有する半導体層をパターニングし、ソース領域及びドレイン領域を形成し、ソース電極層、ドレイン電極層及びゲート絶縁層上に絶縁層を形成し、絶縁層にソース電極層またはドレイン電極層に達する第1の開口部、及び絶縁層とゲート絶縁層に第1の電極層に達する第2の開口部を形成し、第1の開口部及び第2の開口部に、ソース電極層またはドレイン電極層及び第1の電極層を電気的に接続する配線層を形成し、第1の電極層の一部、及び配線層を覆う第2の絶縁層を形成し、第1の電極層上に電界発光層を形成し、電界発光層上に第2の電極層を形成する。     According to one method for manufacturing a display device of the present invention, a conductive layer is formed over an insulating surface, a resist is formed over the conductive layer, the resist is exposed and patterned with laser light, a mask is formed, and the mask is used. The conductive layer is patterned to form a gate electrode layer and a first electrode layer, a gate insulating layer is formed over the gate electrode layer and the first electrode layer, and a metal film containing a metal element is formed over the gate insulating layer. Forming a semiconductor layer over the metal film; forming a semiconductor layer having one conductivity type in contact with the semiconductor layer; heating the semiconductor layer and the semiconductor layer having one conductivity type; A source electrode layer and a drain electrode layer are selectively formed thereon by discharging a composition containing a conductive material, a semiconductor layer having one conductivity type is patterned, and a source region and a drain region are formed. Layer, drain electrode layer A first opening reaching the source or drain electrode layer in the insulating layer, and a second opening reaching the first electrode layer in the insulating layer and the gate insulating layer. A wiring layer that electrically connects the source or drain electrode layer and the first electrode layer is formed in the first opening and the second opening, and a part of the first electrode layer is formed. And a second insulating layer covering the wiring layer, an electroluminescent layer is formed on the first electrode layer, and a second electrode layer is formed on the electroluminescent layer.

本発明の表示装置の作製方法の一は、絶縁表面上に導電層を形成し、導電層上にレジストを形成し、レジストをレーザ光で露光してパターニングし、マスクを形成し、マスクを用いて導電層をパターニングし、ゲート電極層及び第1の電極層を形成し、ゲート電極層及び第1の電極層上にゲート絶縁層を形成し、ゲート絶縁層上に半導体層を形成し、半導体層に金属元素を添加し、半導体層に接して一導電型を有する半導体層を形成し、半導体層及び一導電型を有する半導体層を加熱し、一導電型を有する半導体層上に導電性材料を含む組成物を吐出して選択的にソース電極層及びドレイン電極層を形成し、一導電型を有する半導体層をパターニングし、ソース領域及びドレイン領域を形成し、ソース電極層、ドレイン電極層及びゲート絶縁層上に絶縁層を形成し、絶縁層にソース電極層またはドレイン電極層に達する第1の開口部、及び絶縁層とゲート絶縁層に第1の電極層に達する第2の開口部を形成し、第1の開口部及び第2の開口部に、ソース電極層またはドレイン電極層及び第1の電極層を電気的に接続する配線層を形成し、第1の電極層の一部、及び配線層を覆う第2の絶縁層を形成し、第1の電極層上に電界発光層を形成し、電界発光層上に第2の電極層を形成することを特徴とする。     According to one method for manufacturing a display device of the present invention, a conductive layer is formed over an insulating surface, a resist is formed over the conductive layer, the resist is exposed and patterned with laser light, a mask is formed, and the mask is used. The conductive layer is patterned to form a gate electrode layer and a first electrode layer, a gate insulating layer is formed over the gate electrode layer and the first electrode layer, a semiconductor layer is formed over the gate insulating layer, and a semiconductor A metal element is added to the layer, a semiconductor layer having one conductivity type is formed in contact with the semiconductor layer, the semiconductor layer and the semiconductor layer having one conductivity type are heated, and a conductive material is formed over the semiconductor layer having one conductivity type A source electrode layer and a drain electrode layer are selectively formed by discharging a composition containing a semiconductor layer, a semiconductor layer having one conductivity type is patterned, a source region and a drain region are formed, a source electrode layer, a drain electrode layer, and Gate insulation Forming an insulating layer thereon, forming a first opening reaching the source or drain electrode layer in the insulating layer, and a second opening reaching the first electrode layer in the insulating layer and the gate insulating layer; A wiring layer electrically connecting the source or drain electrode layer and the first electrode layer is formed in the first opening and the second opening, and a part of the first electrode layer and the wiring layer are formed. A second insulating layer is formed, an electroluminescent layer is formed on the first electrode layer, and a second electrode layer is formed on the electroluminescent layer.

本発明の表示装置の作製方法の一は、絶縁表面上に導電層を形成し、導電層上にレジストを形成し、レジストをレーザ光で露光してパターニングし、マスクを形成し、マスクを用いて導電層をパターニングし、ゲート電極層及び第1の電極層を形成し、ゲート電極層及び第1の電極層上にゲート絶縁層を形成し、ゲート絶縁層上に金属元素を含む金属膜を形成し、金属膜上に半導体層を形成し、半導体層上に選択的にチャネル保護層を形成し、半導体層及びチャネル保護層に接して一導電型を有する半導体層を形成し、半導体層、チャネル保護層、及び一導電型を有する半導体層を加熱し、一導電型を有する半導体層上に、導電性材料を含む組成物を吐出して選択的にソース電極層及びドレイン電極層を形成し、一導電型を有する半導体層をパターニングし、ソース領域及びドレイン領域を形成し、ソース電極層、ドレイン電極層及びゲート絶縁層上に絶縁層を形成し、絶縁層にソース電極層またはドレイン電極層に達する第1の開口部、及び絶縁層とゲート絶縁層に第1の電極層に達する第2の開口部を形成し、第1の開口部及び第2の開口部に、ソース電極層またはドレイン電極層及び第1の電極層を電気的に接続する配線層を形成し、第1の電極層の一部、及び配線層を覆う第2の絶縁層を形成し、第1の電極層上に電界発光層を形成し、電界発光層上に第2の電極層を形成する。     According to one method for manufacturing a display device of the present invention, a conductive layer is formed over an insulating surface, a resist is formed over the conductive layer, the resist is exposed and patterned with laser light, a mask is formed, and the mask is used. The conductive layer is patterned to form a gate electrode layer and a first electrode layer, a gate insulating layer is formed over the gate electrode layer and the first electrode layer, and a metal film containing a metal element is formed over the gate insulating layer. Forming a semiconductor layer over the metal film, selectively forming a channel protective layer over the semiconductor layer, forming a semiconductor layer having one conductivity type in contact with the semiconductor layer and the channel protective layer, A channel protective layer and a semiconductor layer having one conductivity type are heated, and a composition containing a conductive material is discharged over the semiconductor layer having one conductivity type to selectively form a source electrode layer and a drain electrode layer. A semiconductor layer having one conductivity type Turning, forming a source region and a drain region, forming an insulating layer over the source electrode layer, the drain electrode layer, and the gate insulating layer, a first opening reaching the source electrode layer or the drain electrode layer in the insulating layer, and A second opening reaching the first electrode layer is formed in the insulating layer and the gate insulating layer, and the source or drain electrode layer and the first electrode layer are formed in the first opening and the second opening. A wiring layer to be electrically connected is formed, a part of the first electrode layer and a second insulating layer covering the wiring layer are formed, an electroluminescent layer is formed on the first electrode layer, and electroluminescence A second electrode layer is formed on the layer.

本発明の表示装置の作製方法の一は、絶縁表面上に導電層を形成し、導電層上にレジストを形成し、レジストをレーザ光で露光してパターニングし、マスクを形成し、マスクを用いて導電層をパターニングし、ゲート電極層及び第1の電極層を形成し、ゲート電極層及び第1の電極層上にゲート絶縁層を形成し、ゲート絶縁層上に半導体層を形成し、半導体層上に選択的にチャネル保護層を形成し、半導体層及びチャネル保護層に金属元素を添加し、半導体層及びチャネル保護層に接して一導電型を有する半導体層を形成し、半導体層、チャネル保護層、及び一導電型を有する半導体層を加熱し、一導電型を有する半導体層上に、導電性材料を含む組成物を吐出して選択的にソース電極層及びドレイン電極層を形成し、一導電型を有する半導体層をパターニングし、ソース領域及びドレイン領域を形成し、ソース電極層、ドレイン電極層及びゲート絶縁層上に絶縁層を形成し、絶縁層にソース電極層またはドレイン電極層に達する第1の開口部、及び絶縁層とゲート絶縁層に第1の電極層に達する第2の開口部を形成し、第1の開口部及び第2の開口部に、ソース電極層またはドレイン電極層及び第1の電極層を電気的に接続する配線層を形成し、第1の電極層の一部、及び配線層を覆う第2の絶縁層を形成し、第1の電極層上に電界発光層を形成し、電界発光層上に第2の電極層を形成する。     According to one method for manufacturing a display device of the present invention, a conductive layer is formed over an insulating surface, a resist is formed over the conductive layer, the resist is exposed and patterned with laser light, a mask is formed, and the mask is used. The conductive layer is patterned to form a gate electrode layer and a first electrode layer, a gate insulating layer is formed over the gate electrode layer and the first electrode layer, a semiconductor layer is formed over the gate insulating layer, and a semiconductor A channel protective layer is selectively formed over the layer, a metal element is added to the semiconductor layer and the channel protective layer, and a semiconductor layer having one conductivity type is formed in contact with the semiconductor layer and the channel protective layer. A protective layer and a semiconductor layer having one conductivity type are heated, and a composition containing a conductive material is discharged over the semiconductor layer having one conductivity type to selectively form a source electrode layer and a drain electrode layer; Semiconductor with one conductivity type The layer is patterned to form a source region and a drain region, an insulating layer is formed over the source electrode layer, the drain electrode layer, and the gate insulating layer, and a first opening reaching the source electrode layer or the drain electrode layer in the insulating layer And a second opening reaching the first electrode layer is formed in the insulating layer and the gate insulating layer, and the source electrode layer, the drain electrode layer, and the first electrode are formed in the first opening and the second opening. Forming a wiring layer for electrically connecting the layers, forming a part of the first electrode layer and a second insulating layer covering the wiring layer, forming an electroluminescent layer on the first electrode layer, A second electrode layer is formed on the electroluminescent layer.

本発明の表示装置の作製方法の一は、絶縁表面上に、ゲート電極層及び第1の電極層を形成し、ゲート電極層及び第1の電極層上にゲート絶縁層を形成し、ゲート絶縁層上に金属元素を含む金属膜を形成し、金属膜上に半導体層を形成し、半導体層に接して一導電型を有する半導体層を形成し、半導体層及び一導電型を有する半導体層を加熱し、一導電型を有する半導体層上に導電性材料を含む組成物を吐出して選択的に導電層を形成し、導電層上にレジストを形成し、レジストをレーザ光で露光してパターニングし、マスクを形成し、マスクを用いて導電層及び一導電型を有する半導体層をパターニングし、ソース電極層、ドレイン電極層、ソース領域及びドレイン領域を形成し、ソース電極層、ドレイン電極層及びゲート絶縁層上に絶縁層を形成し、絶縁層にソース電極層またはドレイン電極層に達する第1の開口部、及び絶縁層とゲート絶縁層に第1の電極層に達する第2の開口部を形成し、第1の開口部及び第2の開口部に、ソース電極層またはドレイン電極層及び第1の電極層を電気的に接続する配線層を形成し、第1の電極層の一部、及び配線層を覆う第2の絶縁層を形成し、第1の電極層上に電界発光層を形成し、電界発光層上に第2の電極層を形成する。     According to one method for manufacturing a display device of the present invention, a gate electrode layer and a first electrode layer are formed over an insulating surface, a gate insulating layer is formed over the gate electrode layer and the first electrode layer, and gate insulation is performed. A metal film containing a metal element is formed over the layer, a semiconductor layer is formed over the metal film, a semiconductor layer having one conductivity type is formed in contact with the semiconductor layer, and the semiconductor layer and the semiconductor layer having one conductivity type are formed Heat, selectively discharge a composition containing a conductive material onto a semiconductor layer having one conductivity type to selectively form a conductive layer, form a resist on the conductive layer, and expose the resist with laser light for patterning Forming a mask, patterning the conductive layer and the semiconductor layer having one conductivity type using the mask, forming a source electrode layer, a drain electrode layer, a source region, and a drain region, and forming a source electrode layer, a drain electrode layer, and Insulate on gate insulation layer And forming a first opening reaching the source electrode layer or the drain electrode layer in the insulating layer, and a second opening reaching the first electrode layer in the insulating layer and the gate insulating layer. A wiring layer that electrically connects the source or drain electrode layer and the first electrode layer is formed in the first and second openings, and a second portion that covers part of the first electrode layer and the wiring layer is formed. The insulating layer is formed, the electroluminescent layer is formed on the first electrode layer, and the second electrode layer is formed on the electroluminescent layer.

本発明の表示装置の作製方法の一は、絶縁表面上に、ゲート電極層及び第1の電極層を形成し、ゲート電極層及び第1の電極層上にゲート絶縁層を形成し、ゲート絶縁層上に半導体層を形成し、半導体層に金属元素を添加し、半導体層に接して一導電型を有する半導体層を形成し、半導体層及び一導電型を有する半導体層を加熱し、一導電型を有する半導体層上に導電性材料を含む組成物を吐出して選択的に導電層を形成し、導電層上にレジストを形成し、レジストをレーザ光で露光してパターニングし、マスクを形成し、マスクを用いて導電層及び一導電型を有する半導体層をパターニングし、ソース電極層、ドレイン電極層、ソース領域及びドレイン領域を形成し、ソース電極層、ドレイン電極層及びゲート絶縁層上に絶縁層を形成し、絶縁層にソース電極層またはドレイン電極層に達する第1の開口部、及び絶縁層とゲート絶縁層に第1の電極層に達する第2の開口部を形成し、第1の開口部及び第2の開口部に、ソース電極層またはドレイン電極層及び第1の電極層を電気的に接続する配線層を形成し、第1の電極層の一部、及び配線層を覆う第2の絶縁層を形成し、第1の電極層上に電界発光層を形成し、電界発光層上に第2の電極層を形成する。     According to one method for manufacturing a display device of the present invention, a gate electrode layer and a first electrode layer are formed over an insulating surface, a gate insulating layer is formed over the gate electrode layer and the first electrode layer, and gate insulation is performed. A semiconductor layer is formed over the layer, a metal element is added to the semiconductor layer, a semiconductor layer having one conductivity type is formed in contact with the semiconductor layer, the semiconductor layer and the semiconductor layer having one conductivity type are heated, and one conductivity A conductive layer is selectively formed on a semiconductor layer having a mold by discharging a composition containing a conductive material, a resist is formed on the conductive layer, and the resist is exposed to a laser beam and patterned to form a mask. Then, the conductive layer and the semiconductor layer having one conductivity type are patterned using a mask to form a source electrode layer, a drain electrode layer, a source region, and a drain region, and over the source electrode layer, the drain electrode layer, and the gate insulating layer Forming an insulating layer, A first opening reaching the source or drain electrode layer is formed in the edge layer, and a second opening reaching the first electrode layer is formed in the insulating layer and the gate insulating layer, and the first opening and the second opening are formed. A wiring layer that electrically connects the source or drain electrode layer and the first electrode layer is formed in the opening, and a part of the first electrode layer and a second insulating layer that covers the wiring layer are formed And forming an electroluminescent layer on the first electrode layer and forming a second electrode layer on the electroluminescent layer.

本発明の表示装置の作製方法の一は、絶縁表面上に、ゲート電極層及び第1の電極層を形成し、ゲート電極層及び第1の電極層上にゲート絶縁層を形成し、ゲート絶縁層上に金属元素を含む金属膜を形成し、金属膜上に半導体層を形成し、半導体層上に選択的にチャネル保護層を形成し、半導体層及びチャネル保護層に接して一導電型を有する半導体層を形成し、半導体層、チャネル保護層、及び一導電型を有する半導体層を加熱し、一導電型を有する半導体層上に導電性材料を含む組成物を吐出して選択的に導電層を形成し、導電層上にレジストを形成し、レジストをレーザ光で露光してパターニングし、マスクを形成し、マスクを用いて導電層及び一導電型を有する半導体層をパターニングし、ソース電極層、ドレイン電極層、ソース領域及びドレイン領域を形成し、ソース電極層、ドレイン電極層及びゲート絶縁層上に絶縁層を形成し、絶縁層にソース電極層またはドレイン電極層に達する第1の開口部、及び絶縁層とゲート絶縁層に第1の電極層に達する第2の開口部を形成し、第1の開口部及び第2の開口部に、ソース電極層またはドレイン電極層及び第1の電極層を電気的に接続する配線層を形成し、第1の電極層の一部、及び配線層を覆う第2の絶縁層を形成し、第1の電極層上に電界発光層を形成し、電界発光層上に第2の電極層を形成する。     According to one method for manufacturing a display device of the present invention, a gate electrode layer and a first electrode layer are formed over an insulating surface, a gate insulating layer is formed over the gate electrode layer and the first electrode layer, and gate insulation is performed. A metal film containing a metal element is formed over the layer, a semiconductor layer is formed over the metal film, a channel protective layer is selectively formed over the semiconductor layer, and one conductivity type is in contact with the semiconductor layer and the channel protective layer. A semiconductor layer, a channel protective layer, and a semiconductor layer having one conductivity type are heated, and a composition containing a conductive material is discharged over the semiconductor layer having one conductivity type to selectively conduct the semiconductor layer Forming a layer, forming a resist on the conductive layer, exposing the resist with laser light and patterning, forming a mask, patterning the conductive layer and the semiconductor layer having one conductivity type using the mask, and forming a source electrode Layer, drain electrode layer, source region And a drain region, an insulating layer is formed over the source electrode layer, the drain electrode layer, and the gate insulating layer, a first opening reaching the source electrode layer or the drain electrode layer in the insulating layer, and the insulating layer and the gate insulating layer A second opening reaching the first electrode layer is formed in the layer, and the source or drain electrode layer and the first electrode layer are electrically connected to the first opening and the second opening. A wiring layer is formed, a part of the first electrode layer and a second insulating layer covering the wiring layer are formed, an electroluminescent layer is formed on the first electrode layer, and a second is formed on the electroluminescent layer. The electrode layer is formed.

本発明の表示装置の作製方法の一は、絶縁表面上に、ゲート電極層及び第1の電極層を形成し、ゲート電極層及び第1の電極層上にゲート絶縁層を形成し、ゲート絶縁層上に半導体層を形成し、半導体層上に選択的にチャネル保護層を形成し、半導体層及びチャネル保護層に金属元素を添加し、半導体層及びチャネル保護層に接して一導電型を有する半導体層を形成し、半導体層、チャネル保護層、及び一導電型を有する半導体層を加熱し、一導電型を有する半導体層上に導電性材料を含む組成物を吐出して選択的に導電層を形成し、導電層上にレジストを形成し、レジストをレーザ光で露光してパターニングし、マスクを形成し、マスクを用いて導電層及び一導電型を有する半導体層をパターニングし、ソース電極層、ドレイン電極層、ソース領域及びドレイン領域を形成し、ソース電極層、ドレイン電極層及びゲート絶縁層上に絶縁層を形成し、絶縁層にソース電極層またはドレイン電極層に達する第1の開口部、及び絶縁層とゲート絶縁層に第1の電極層に達する第2の開口部を形成し、第1の開口部及び第2の開口部に、ソース電極層またはドレイン電極層及び第1の電極層を電気的に接続する配線層を形成し、第1の電極層の一部、及び配線層を覆う第2の絶縁層を形成し、第1の電極層上に電界発光層を形成し、電界発光層上に第2の電極層を形成する。     According to one method for manufacturing a display device of the present invention, a gate electrode layer and a first electrode layer are formed over an insulating surface, a gate insulating layer is formed over the gate electrode layer and the first electrode layer, and gate insulation is performed. A semiconductor layer is formed over the layer, a channel protective layer is selectively formed over the semiconductor layer, a metal element is added to the semiconductor layer and the channel protective layer, and one conductivity type is in contact with the semiconductor layer and the channel protective layer A semiconductor layer is formed, the semiconductor layer, the channel protective layer, and the semiconductor layer having one conductivity type are heated, and a composition containing a conductive material is discharged over the semiconductor layer having one conductivity type, so that the conductive layer is selectively formed. Forming a resist on the conductive layer, exposing the resist with laser light and patterning, forming a mask, patterning the conductive layer and the semiconductor layer having one conductivity type using the mask, and forming a source electrode layer , Drain electrode layer, Forming a source region, a drain region, an insulating layer over the source electrode layer, the drain electrode layer, and the gate insulating layer; a first opening reaching the source electrode layer or the drain electrode layer in the insulating layer; and an insulating layer; A second opening reaching the first electrode layer is formed in the gate insulating layer, and the source or drain electrode layer and the first electrode layer are electrically connected to the first opening and the second opening. A wiring layer to be connected is formed, a part of the first electrode layer and a second insulating layer covering the wiring layer are formed, an electroluminescent layer is formed on the first electrode layer, and the electroluminescent layer is formed on the electroluminescent layer. A second electrode layer is formed.

本発明により、結晶性半導体膜を有する逆スタガ型薄膜トランジスタを形成することができる。このため少ないマスク数でTFTを形成することができる。また、本発明で形成されるTFTは、結晶性半導体膜で形成されるため非晶質半導体膜で形成される逆スタガ型TFTと比較して移動度が高い。また、ソース領域及びドレイン領域には、p型を付与する不純物元素(アクセプター型元素)又はn型を付与する不純物元素(ドナー型元素)に加え、結晶化を促進する元素である金属元素をも含む。このため、抵抗率の低いソース領域及びドレイン領域が形成できる。この結果、高速動作が必要な表示装置を作製することが可能である。     According to the present invention, an inverted staggered thin film transistor having a crystalline semiconductor film can be formed. Therefore, a TFT can be formed with a small number of masks. In addition, since the TFT formed according to the present invention is formed using a crystalline semiconductor film, it has higher mobility than an inverted staggered TFT formed using an amorphous semiconductor film. In addition to the impurity element imparting p-type (acceptor-type element) or the impurity element imparting n-type (donor-type element), the source region and the drain region also include a metal element that is an element that promotes crystallization. Including. For this reason, a source region and a drain region with low resistivity can be formed. As a result, a display device that requires high-speed operation can be manufactured.

また、非晶質半導体膜で形成される薄膜トランジスタと比較して、しきい値のずれが生じにくく、TFT特性のバラツキを低減することが可能である。このため、表示ムラを低減することが可能であり、信頼性の高い表示装置を作製することが可能である。     Further, as compared with a thin film transistor formed using an amorphous semiconductor film, threshold shift is less likely to occur, and variation in TFT characteristics can be reduced. Therefore, display unevenness can be reduced and a highly reliable display device can be manufactured.

また、成膜段階で半導体膜中に混入する金属元素をゲッタリングするため、オフ電流を低減することが可能である。このため、このようなTFTを表示装置のスイッチング素子に設けることにより、コントラストを向上させることが可能である。     Further, since the metal element mixed in the semiconductor film is gettered in the film formation stage, off-state current can be reduced. For this reason, it is possible to improve contrast by providing such a TFT in a switching element of a display device.

また本発明によると、材料のロスも少なく、コストダウンも達成できる。よって高性能、高信頼性の表示装置を歩留まりよく作製することができる。   Further, according to the present invention, material loss is small, and cost reduction can be achieved. Therefore, a high-performance and highly reliable display device can be manufactured with high yield.

(実施の形態1)
本発明の実施の形態について、図面を用いて詳細に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、以下に説明する本発明の構成において、同一部分又は同様な機能を有する部分には同一の符号を異なる図面間で共通して用い、その繰り返しの説明は省略する。
(Embodiment 1)
Embodiments of the present invention will be described in detail with reference to the drawings. However, the present invention is not limited to the following description, and it is easily understood by those skilled in the art that modes and details can be variously changed without departing from the spirit and scope of the present invention. Therefore, the present invention should not be construed as being limited to the description of the embodiments below. Note that in structures of the present invention described below, the same portions or portions having similar functions are denoted by the same reference numerals in different drawings, and description thereof is not repeated.

図32(A)は本発明に係る表示パネルの構成を示す上面図であり、絶縁表面を有する基板2700上に画素2702をマトリクス上に配列させた画素部2701、走査線側入力端子2703、信号線側入力端子2704が形成されている。画素数は種々の規格に従って設ければ良く、XGAであれば1024×768×3(RGB)、UXGAであれば1600×1200×3(RGB)、フルスペックハイビジョンに対応させるのであれば1920×1080×3(RGB)とすれば良い。   FIG. 32A is a top view illustrating a structure of a display panel according to the present invention, in which a pixel portion 2701 in which pixels 2702 are arranged in a matrix over a substrate 2700 having an insulating surface, a scanning line side input terminal 2703, a signal A line side input terminal 2704 is formed. The number of pixels may be provided in accordance with various standards. For XGA, 1024 × 768 × 3 (RGB), for UXGA, 1600 × 1200 × 3 (RGB), and for full specification high vision, 1920 × 1080. X3 (RGB) may be used.

画素2702は、走査線側入力端子2703から延在する走査線と、信号線側入力端子2704から延在する信号線とが交差することで、マトリクス状に配設される。画素2702のそれぞれには、スイッチング素子とそれに接続する画素電極が備えられている。スイッチング素子の代表的な一例はTFTであり、TFTのゲート電極側が走査線と、ソース若しくはドレイン側が信号線と接続されることにより、個々の画素を外部から入力する信号によって独立して制御可能としている。   The pixels 2702 are arranged in a matrix by a scan line extending from the scan line side input terminal 2703 and a signal line extending from the signal line side input terminal 2704 intersecting. Each of the pixels 2702 includes a switching element and a pixel electrode connected to the switching element. A typical example of the switching element is a TFT. By connecting the gate electrode side of the TFT to a scanning line and the source or drain side to a signal line, each pixel can be controlled independently by a signal input from the outside. Yes.

図32(A)は、走査線及び信号線へ入力する信号を、外付けの駆動回路により制御する表示パネルの構成を示しているが、図33(A)に示すように、COG(Chip on Glass)方式によりドライバIC2751を基板2700上に実装しても良い。また他の実装形態として、図33(B)に示すようなTAB(Tape Automated Bonding)方式を用いてもよい。ドライバICは単結晶半導体基板に形成されたものでも良いし、ガラス基板上にTFTで回路を形成したものであっても良い。図33において、ドライバIC2751は、FPC2750と接続している。     FIG. 32A shows the structure of a display panel in which signals input to the scan lines and signal lines are controlled by an external driver circuit. As shown in FIG. 33A, as shown in FIG. The driver IC 2751 may be mounted on the substrate 2700 by the Glass method. As another mounting mode, a TAB (Tape Automated Bonding) method as shown in FIG. 33B may be used. The driver IC may be formed on a single crystal semiconductor substrate or may be a circuit in which a TFT is formed on a glass substrate. In FIG. 33, the driver IC 2751 is connected to the FPC 2750.

また、画素に設けるTFTをSASで形成する場合には、図32(B)に示すように走査線側駆動回路3702を基板3700上に形成し一体化することもできる。図33(B)において、3701は画素部であり、信号線側駆動回路は、図32(A)と同様に外付けの駆動回路により制御する。画素に設けるTFTを移動度の高い、多結晶(微結晶)半導体、単結晶半導体などで形成する場合は、図32(C)は、走査線駆動回路4702と、信号線駆動回路4704をガラス基板4700上に一体形成することもできる。     In the case where a TFT provided for a pixel is formed using SAS, a scan line driver circuit 3702 can be formed over the substrate 3700 and integrated as shown in FIG. In FIG. 33B, reference numeral 3701 denotes a pixel portion, and the signal line driver circuit is controlled by an external driver circuit as in FIG. In the case where a TFT provided for a pixel is formed using a polycrystalline (microcrystalline) semiconductor, a single crystal semiconductor, or the like with high mobility, a scan line driver circuit 4702 and a signal line driver circuit 4704 are formed over a glass substrate in FIG. It can also be integrally formed on 4700.

本発明は、配線層若しくは電極を形成する導電層や、所定のパターンに形成するためのマスク層など表示パネルを作製するために必要な物体(その目的や機能に応じて膜や層などあらゆる形態で存在する)のうち、少なくとも一つ若しくはそれ以上を、選択的に所望な形状にを形成可能な方法により形成して、表示装置を作製することを特徴とするものである。本発明は、薄膜トランジスタや表示装置を構成する、ゲート電極層、ソース電極層、ドレイン電極層などの導電層、半導体層、マスク層、絶縁層など、所定の形状を有して形成される全ての構成要素に対して適用できる。選択的に所望な形状に形成可能な方法として、導電層や絶縁層など形成し、特定の目的に調合された組成物の液滴を選択的に吐出(噴出)して所定のパターンに形成することが可能な、液滴吐出(噴出)法(その方式によっては、インクジェット法とも呼ばれる。)を用いる。また、物体が所望のパターンに転写、または描写できる方法、例えば各種印刷法(スクリーン(孔版)印刷、オフセット(平版)印刷、凸版印刷やグラビア(凹版)印刷など所望なパターンで形成される方法)なども用いることができる。     The present invention relates to an object necessary for manufacturing a display panel such as a conductive layer for forming a wiring layer or an electrode or a mask layer for forming a predetermined pattern (any form such as a film or a layer depending on its purpose and function). The display device is manufactured by forming at least one or more of them in a method that can be selectively formed into a desired shape. The present invention includes all conductive layers such as a gate electrode layer, a source electrode layer, and a drain electrode layer, a semiconductor layer, a mask layer, an insulating layer, and the like that constitute a thin film transistor and a display device. Applicable to components. As a method that can be selectively formed into a desired shape, a conductive layer, an insulating layer, or the like is formed, and droplets of a composition prepared for a specific purpose are selectively ejected (ejected) to form a predetermined pattern. It is possible to use a droplet discharge (ejection) method (also called an ink jet method depending on the method). In addition, a method in which an object can be transferred or drawn in a desired pattern, for example, various printing methods (a method in which a desired pattern such as screen (stencil) printing, offset (lithographic) printing, letterpress printing or gravure (intaglio printing) is formed) Etc. can also be used.

本実施の形態は、流動性を有する形成する材料を含む組成物を、液滴として吐出(噴出)し、所望なパターンに形成する方法を用いている。形成物の被形成領域に、形成する材料を含む液滴を吐出し、焼成、乾燥等を行って固定化し所望なパターンで物体を形成する。     This embodiment mode uses a method in which a composition containing a material having fluidity is ejected (ejected) as droplets to form a desired pattern. A droplet containing a material to be formed is ejected onto a formation region of the formed product, and fixed by firing, drying, or the like to form an object with a desired pattern.

液滴吐出法に用いる液滴吐出装置の一態様を図30に示す。液滴吐出手段1403の個々のヘッド1405、ヘッド1412は制御手段1407に接続され、それがコンピュータ1410で制御することにより予めプログラミングされたパターンに描画することができる。描画するタイミングは、例えば、基板1400上に形成されたマーカー1411を基準に行えば良い。或いは、基板1400の縁を基準にして基準点を確定させても良い。これを撮像手段1404で検出し、画像処理手段1409にてデジタル信号に変換したものをコンピュータ1410で認識して制御信号を発生させて制御手段1407に送る。撮像手段1404としては、電荷結合素子(CCD)や相補型金属酸化物半導体(CMOS)を利用したイメージセンサなどを用いることができる。勿論、基板1400上に形成されるべきパターンの情報は記憶媒体1408に格納されたものであり、この情報を基にして制御手段1407に制御信号を送り、液滴吐出手段1403の個々のヘッド1405、ヘッド1412を個別に制御することができる。吐出する材料は、材料供給源1413、材料供給源1414より配管を通してヘッド1405、ヘッド1412に供給される。     One mode of a droplet discharge apparatus used for the droplet discharge method is shown in FIG. The individual heads 1405 and 1412 of the droplet discharge means 1403 are connected to the control means 1407, which can be drawn in a pre-programmed pattern under the control of the computer 1410. The drawing timing may be performed with reference to a marker 1411 formed on the substrate 1400, for example. Alternatively, the reference point may be determined based on the edge of the substrate 1400. This is detected by the imaging means 1404, converted into a digital signal by the image processing means 1409, is recognized by the computer 1410, a control signal is generated, and sent to the control means 1407. As the imaging unit 1404, an image sensor using a charge coupled device (CCD) or a complementary metal oxide semiconductor (CMOS) can be used. Of course, the information on the pattern to be formed on the substrate 1400 is stored in the storage medium 1408. Based on this information, a control signal is sent to the control means 1407, and each head 1405 of the droplet discharge means 1403 is sent. The heads 1412 can be individually controlled. The material to be discharged is supplied from the material supply source 1413 and the material supply source 1414 to the head 1405 and the head 1412 through piping.

ヘッド1405とヘッド1412のノズルのサイズは異なっており、異なる材料を異なる幅で同時に描画することができる。一つのヘッドで、導電性材料や有機、無機材料などをそれぞれ吐出し、描画することができ、層間膜のような広領域に描画する場合は、スループットを向上させるため複数のノズルより同材料を同時に吐出し、描画することができる。大型基板を用いる場合、ヘッド1405、ヘッド1412は基板上を、矢印の方向に自在に走査し、描画する領域を自由に設定することができ、同じパターンを一枚の基板に複数描画することができる。     The nozzle sizes of the head 1405 and the head 1412 are different, and different materials can be drawn simultaneously with different widths. With one head, conductive material, organic material, inorganic material, etc. can be discharged and drawn respectively. When drawing in a wide area like an interlayer film, the same material is used from multiple nozzles to improve throughput. It is possible to discharge and draw at the same time. In the case of using a large substrate, the head 1405 and the head 1412 can freely scan on the substrate in the direction of the arrow to freely set a drawing area, and a plurality of the same pattern can be drawn on a single substrate. it can.

本発明では、形成物のパターニング工程においてを感光性のレジストや感光性物質を含む材料に光を照射し、露光する工程を行う。露光に用いる光は、特に限定されず、赤外光、可視光、または紫外光のいずれか一またはそれらの組み合わせを用いることが可能である。例えば、紫外線ランプ、ブラックライト、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、または高圧水銀ランプから射出された光を用いてもよい。その場合、ランプ光源は、必要な時間点灯させて照射してもよいし、複数回照射してもよい。     In the present invention, in the patterning process of the formed product, a light exposure is performed by irradiating light to a photosensitive resist or a material containing a photosensitive substance. The light used for exposure is not particularly limited, and any one of infrared light, visible light, and ultraviolet light, or a combination thereof can be used. For example, light emitted from an ultraviolet lamp, black light, halogen lamp, metal halide lamp, xenon arc lamp, carbon arc lamp, high pressure sodium lamp, or high pressure mercury lamp may be used. In that case, the lamp light source may be lit and irradiated for a necessary time, or may be irradiated multiple times.

レーザ光を用いてもよく、レーザ光を用いるとより精密なパターンで被形成領域を露光処理できるので、そこに形成される物体も高繊細化することができる。本発明で用いることのできるレーザ光(レーザビームともいう)を処理領域に描画する、レーザ光描画装置について、図29を用いて説明する。本実施の形態では、レーザ光を照射する領域をマスク等を介して選択するのではなく、処理領域を選択して直接照射して処理するため、レーザ光直接描装置を用いる。図29に示すようにレーザ光直接描画装置1001は、レーザ光を照射する際の各種制御を実行するパーソナルコンピュータ(以下、PCと示す。)1002と、レーザ光を出力するレーザ発振器1003と、レーザ発振器1003の電源1004と、レーザ光を減衰させるための光学系(NDフィルタ)1005と、レーザ光の強度を変調するための音響光学変調器(AOM)1006と、レーザ光の断面の拡大又は縮小をするためのレンズ、光路の変更するためのミラー等で構成される光学系1007、Xステージ及びYステージを有する基板移動機構1009と、PC1002から出力される制御データをデジタルーアナログ変換するD/A変換部1010と、D/A変換部から出力されるアナログ電圧に応じて音響光学変調器1006を制御するドライバ1011と、基板移動機構1009を駆動するための駆動信号を出力するドライバ1012とを備えている。     Laser light may be used, and when the laser light is used, the region to be formed can be exposed with a more precise pattern, so that an object formed there can also be highly fine. A laser light drawing apparatus that draws laser light (also referred to as a laser beam) that can be used in the present invention in a processing region will be described with reference to FIG. In this embodiment, a laser beam direct drawing apparatus is used in order to select a processing region and directly irradiate and process it instead of selecting a region to be irradiated with laser light through a mask or the like. As shown in FIG. 29, a laser beam direct drawing apparatus 1001 includes a personal computer (hereinafter referred to as a PC) 1002 that executes various controls when irradiating a laser beam, a laser oscillator 1003 that outputs a laser beam, and a laser. A power source 1004 of the oscillator 1003, an optical system (ND filter) 1005 for attenuating the laser light, an acousto-optic modulator (AOM) 1006 for modulating the intensity of the laser light, and an enlargement or reduction of the cross section of the laser light An optical system 1007 composed of a lens for carrying out an optical path, a mirror for changing an optical path, etc., a substrate moving mechanism 1009 having an X stage and a Y stage, and D / D for digital-analog conversion of control data output from the PC 1002 Acousto-optic modulator 100 according to analog voltage output from A converter 1010 and D / A converter A driver 1011 for controlling, and a driver 1012 for outputting a driving signal for driving the substrate moving mechanism 1009.

レーザ発振器1003としては、紫外光、可視光、又は赤外光を発振することが可能なレーザ発振器を用いることができる。レーザー発振器としては、KrF、ArF、KrF、XeCl、Xe等のエキシマレーザ発振器、He、He−Cd、Ar、He−Ne、HF等の気体レーザ発振器、YAG、GdVO4、YVO4、YLF、YAlO3などの結晶にCr、Nd、Er、Ho、Ce、Co、Ti又はTmをドープした結晶を使った固体レーザー発振器、GaN、GaAs、GaAlAs、InGaAsP等の半導体レーザ発振器を用いることができる。なお、固体レーザ発振器においては、基本波の第1高調波〜第5高調波を適用するのが好ましい。 As the laser oscillator 1003, a laser oscillator that can oscillate ultraviolet light, visible light, or infrared light can be used. As the laser oscillator, excimer laser oscillators such as KrF, ArF, KrF, XeCl, and Xe, gas laser oscillators such as He, He—Cd, Ar, He—Ne, and HF, YAG, GdVO 4 , YVO 4 , YLF, and YAlO Cr crystal such as 3, Nd, Er, Ho, Ce, Co, solid-state laser oscillator using a crystal doped with Ti or Tm, can be used GaN, GaAs, GaAlAs, a semiconductor laser oscillator of InGaAsP or the like. In the solid-state laser oscillator, it is preferable to apply the first to fifth harmonics of the fundamental wave.

次に、レーザ光直接描画装置を用いた物質(表面)の露光処理について述べる。基板1008が基板移動機構1009に装着されると、PC1002は図外のカメラによって、基板に付されているマーカの位置を検出する。次いで、PC1002は、検出したマーカの位置データと、予め入力されている描画パターンデータとに基づいて、基板移動機構1009を移動させるための移動データを生成する。この後、PC1002が、ドライバ1011を介して音響光学変調器1006の出力光量を制御することにより、レーザ発振器1003から出力されたレーザ光は、光学系1005によって減衰された後、音響光学変調器1006によって所定の光量になるように光量が制御される。一方、音響光学変調器1006から出力されたレーザ光は、光学系1007で光路及びレーザ光(ビームスポット)の形状を変化させ、レンズで集光した後、基板上に形成された被処理物に該レーザ光を照射して、被処理物を改質処理する。このとき、PC1002が生成した移動データに従い、基板移動機構1009をX方向及びY方向に移動制御する。この結果、所定の場所にレーザ光が照射され、被処理物の露光処理が行われる。     Next, a substance (surface) exposure process using a laser beam direct drawing apparatus will be described. When the substrate 1008 is mounted on the substrate moving mechanism 1009, the PC 1002 detects the position of the marker attached to the substrate by a camera (not shown). Next, the PC 1002 generates movement data for moving the substrate movement mechanism 1009 based on the detected marker position data and drawing pattern data input in advance. Thereafter, the PC 1002 controls the output light amount of the acousto-optic modulator 1006 via the driver 1011, so that the laser light output from the laser oscillator 1003 is attenuated by the optical system 1005 and then the acousto-optic modulator 1006. The light amount is controlled so as to be a predetermined light amount. On the other hand, the laser light output from the acousto-optic modulator 1006 is changed in the optical path and the shape of the laser light (beam spot) by the optical system 1007, condensed by the lens, and then applied to the object formed on the substrate. Irradiation with the laser beam modifies the object to be processed. At this time, according to the movement data generated by the PC 1002, the movement of the substrate moving mechanism 1009 is controlled in the X direction and the Y direction. As a result, the predetermined place is irradiated with laser light, and the exposure processing of the workpiece is performed.

この結果、レーザ光が照射された領域で、被処理物は露光され、感光される。感光性物質には大きくわけてネガ型とポジ型がある。ネガ型の場合は、露光された部分で化学反応が生じ、現像液によって化学反応が生じた部分のみが残されてパターンが形成される。また、ポジ型の場合は、露光された部分で化学反応が生じ、現像液によって化学反応が生じた部分が溶解され、露光されなかった部分のみが残されてパターンが形成される。レーザ光のエネルギーの一部は被処理物材料で熱に変換され、被処理物の一部を反応させるため、処理された被処理物の領域の幅が、処理するレーザ光の幅より若干大きくなることもある。また、短波長のレーザ光ほど、レーザ光の径を短く集光することが可能であるため、微細な幅に処理領域を形成するためには、短波長のレーザ光を照射することが好ましい。     As a result, the workpiece is exposed and exposed in the region irradiated with the laser beam. Photosensitive materials are roughly divided into negative types and positive types. In the case of the negative type, a chemical reaction occurs in the exposed part, and only the part in which the chemical reaction is caused by the developer is left to form a pattern. In the case of the positive type, a chemical reaction occurs in the exposed portion, the portion in which the chemical reaction has occurred is dissolved by the developing solution, and only the unexposed portion is left to form a pattern. A part of the energy of the laser beam is converted into heat by the material to be processed, and a part of the object to be processed is reacted. Therefore, the width of the processed object region is slightly larger than the width of the laser beam to be processed. Sometimes. Further, the shorter the wavelength of the laser light, the shorter the diameter of the laser light can be condensed. Therefore, it is preferable to irradiate the laser light with a short wavelength in order to form a processing region with a fine width.

また、レーザ光の膜表面でのスポット形状は、点状、円形、楕円形、矩形、または線状(厳密には細長い長方形状)となるように光学系で加工されている。   The spot shape on the film surface of the laser beam is processed by an optical system so as to be a dot, circle, ellipse, rectangle, or line (strictly, a long and narrow rectangle).

また、29に示した装置は、基板の表面側からレーザー光を照射して露光する例を示したが、光学系や基板移動機構を適宜変更し、基板の裏面側からレーザー光を照射して露光するレーザビーム描画装置としてもよい。   The apparatus shown in 29 shows an example in which exposure is performed by irradiating a laser beam from the front side of the substrate. However, the optical system and the substrate moving mechanism are appropriately changed, and the laser beam is irradiated from the back side of the substrate. A laser beam drawing apparatus for exposure may be used.

なお、ここでは、基板を移動して選択的にレーザ光を照射しているが、これに限定されず、レーザ光をX−Y軸方向に走査してレーザ光を照射することができる。この場合、光学系1007にポリゴンミラーやガルバノミラー、音響光学偏向器(Acoust-Optic Deflector;AOD)を用いることが好ましい。また、レーザビームをX軸又はY軸の一方向に走査し、基板をX軸又はY軸の他の方向に移動して、基板の所定の場所にレーザビームを照射してもよい。     Note that here, the laser beam is selectively irradiated by moving the substrate, but the present invention is not limited to this, and the laser beam can be irradiated by scanning the laser beam in the X-Y axis direction. In this case, it is preferable to use a polygon mirror, a galvano mirror, or an acousto-optic deflector (AOD) for the optical system 1007. Alternatively, the laser beam may be scanned in one direction of the X axis or the Y axis, the substrate may be moved in another direction of the X axis or the Y axis, and the laser beam may be irradiated to a predetermined place on the substrate.

また、光は、ランプ光源による光とレーザ光とを組み合わせて用いることもでき、比較的広範囲なパターニングを行う領域は、マスクを用いてランプによる照射処理を行い、高繊細なパターニングを行う領域のみレーザ光で照射処理を行うこともできる。このように光の照射処理を行うと、スループットも向上でき、かつ高繊細にパターニングされた配線基板などを得ることができる。     In addition, light can also be used in combination with light from a lamp light source and laser light, and the only area where patterning is relatively wide is to perform irradiation with a lamp using a mask to perform high-definition patterning. Irradiation treatment can also be performed with laser light. By performing the light irradiation treatment in this way, it is possible to improve the throughput and obtain a highly finely patterned wiring board or the like.

本発明の実施の形態について、図1乃至図9を用いて説明する。より詳しくは、本発明を適用した表示装置の作製方法について説明する。まず、本発明を適用した、チャネルエッチ型の薄膜トランジスタを有する表示装置の作製方法について説明する。図2〜図6(A)は表示装置画素部の上面図であり、図2〜図6の(B)は、図2〜図6(A)における線A―Cによる断面図、図2〜図6の(C)は、図2〜図6(A)における線B−Dによる断面図である。     Embodiment Modes of the present invention will be described with reference to FIGS. More specifically, a method for manufacturing a display device to which the present invention is applied will be described. First, a method for manufacturing a display device having a channel-etched thin film transistor to which the present invention is applied will be described. 2 to 6A are top views of the pixel portion of the display device, and FIG. 2B to FIG. 6B are cross-sectional views taken along line A—C in FIG. 2 to FIG. FIG. 6C is a cross-sectional view taken along line B-D in FIGS.

基板100は、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス等からなるガラス基板、石英基板、シリコン基板、金属基板、ステンレス基板又は本作製工程の処理温度に耐えうる耐熱性を有するプラスチック基板を用いる。また、基板100の表面が平坦化されるようにCMP法などによって、研磨しても良い。なお、基板100上に、絶縁層を形成してもよい。絶縁層は、CVD法、プラズマCVD法、スパッタリング法、スピンコート法等の公知の方法により、珪素を含む酸化物材料、窒化物材料を用いて、単層又は積層して形成される。この絶縁層は、形成しなくても良いが、基板100からの汚染物質などを遮断する効果がある。基板100として、320mm×400mm、370mm×470mm、550mm×650mm、600mm×720mm、680mm×880mm、1000mm×1200mm、1100mm×1250mm、1150mm×1300mmのような大面積基板を用いることができる。     As the substrate 100, a glass substrate made of barium borosilicate glass, alumino borosilicate glass, or the like, a quartz substrate, a silicon substrate, a metal substrate, a stainless steel substrate, or a plastic substrate having heat resistance that can withstand the processing temperature in this manufacturing process is used. Further, polishing may be performed by a CMP method or the like so that the surface of the substrate 100 is planarized. Note that an insulating layer may be formed over the substrate 100. The insulating layer is formed as a single layer or a stacked layer using an oxide material or a nitride material containing silicon by a known method such as a CVD method, a plasma CVD method, a sputtering method, or a spin coating method. This insulating layer may not be formed, but has an effect of blocking contaminants from the substrate 100. As the substrate 100, a large area substrate such as 320 mm × 400 mm, 370 mm × 470 mm, 550 mm × 650 mm, 600 mm × 720 mm, 680 mm × 880 mm, 1000 mm × 1200 mm, 1100 mm × 1250 mm, 1150 mm × 1300 mm can be used.

基板100上に導電膜101を形成する。導電膜101は、パターニングされゲート電極層と画素電極層となる。導電膜101は、印刷法、電界メッキ法、PVD法(Physical Vapor Deposition)、CVD法(Chemical Vapor Deposition)、蒸着法等の公知の手法により高融点材料を用いて形成することが好ましい。また形成方法としては、液滴吐出法によって所望のパターンに形成することもできる。高融点材料を用いることにより、後の加熱工程が可能となる。高融点材料としては、タングステン(W)、モリブデン(Mo)、ジルコニウム(Zr)、ハフニウム(Hf)、バナジウム(V)、ニオブ(Nb)、タンタル(Ta)、クロム(Cr)、コバルト(Co)、ニッケル(Ni)、白金(Pt)等の金属又はその合金、若しくはその金属窒化物を適宜用いることができる。また、これら複数の層を積層して形成しても良い。代表的には、基板表面に窒化タンタル膜、その上にタングステン膜を積層してもよい。このような反射性を有する金属は、上面放射型の表示パネルを作製する場合には好ましい。また、珪素に一導電型を付与する不純物元素を添加した材料を用いても良い。例えば、非晶質珪素膜にリン(P)などのn型を付与する不純物元素が含まれたn型を有する珪素膜などを用いることができる。     A conductive film 101 is formed over the substrate 100. The conductive film 101 is patterned into a gate electrode layer and a pixel electrode layer. The conductive film 101 is preferably formed using a high melting point material by a known method such as a printing method, an electroplating method, a PVD method (Physical Vapor Deposition), a CVD method (Chemical Vapor Deposition), or an evaporation method. As a forming method, a desired pattern can be formed by a droplet discharge method. By using a high melting point material, a later heating step is possible. High melting point materials include tungsten (W), molybdenum (Mo), zirconium (Zr), hafnium (Hf), vanadium (V), niobium (Nb), tantalum (Ta), chromium (Cr), cobalt (Co) A metal such as nickel (Ni) or platinum (Pt), an alloy thereof, or a metal nitride thereof can be used as appropriate. Further, a plurality of these layers may be stacked. Typically, a tantalum nitride film may be stacked on the substrate surface, and a tungsten film may be stacked thereon. Such a reflective metal is preferable when a top emission display panel is manufactured. Alternatively, a material in which an impurity element imparting one conductivity type is added to silicon may be used. For example, an n-type silicon film in which an amorphous silicon film contains an impurity element imparting n-type such as phosphorus (P) can be used.

導電膜101は、画素電極層としても機能するので、透明導電性材料を用いて形成することもできる。画素電極層となる第1の電極層は、インジウム錫酸化物(ITO)、酸化珪素を含むインジウム錫酸化物(ITSO)、酸化亜鉛(ZnO)、酸化スズ(SnO2)などにより形成してもよい。好ましくは、スパッタリング法によりインジウム錫酸化物(ITO)、酸化珪素を含むインジウム錫酸化物(ITSO)、酸化亜鉛(ZnO)などで形成する。より好ましくは、ITOに酸化珪素が2〜10重量%含まれたターゲットを用いてスパッタリング法で酸化珪素を含む酸化インジウムスズを用いる。この他、酸化珪素を含み酸化インジウムに2〜20%の酸化亜鉛(ZnO)を混合した酸化インジウム酸化亜鉛合金などの導電性材料を用いても良い。 Since the conductive film 101 also functions as a pixel electrode layer, the conductive film 101 can be formed using a transparent conductive material. The first electrode layer serving as the pixel electrode layer may be formed of indium tin oxide (ITO), indium tin oxide containing silicon oxide (ITSO), zinc oxide (ZnO), tin oxide (SnO 2 ), or the like. Good. Preferably, it is formed of indium tin oxide (ITO), indium tin oxide containing silicon oxide (ITSO), zinc oxide (ZnO), or the like by a sputtering method. More preferably, indium tin oxide containing silicon oxide is used by a sputtering method using a target containing 2 to 10% by weight of silicon oxide in ITO. In addition, a conductive material such as an indium zinc oxide alloy in which silicon oxide is included and indium oxide is mixed with 2 to 20% zinc oxide (ZnO) may be used.

本実施の形態では、導電膜101は、導電性材料としてインジウム錫酸化物を含む組成物を吐出して、550℃で焼成し、導電膜101を形成する。液滴吐出手段とは、組成物の吐出口を有するノズルや、1つ又は複数のノズルを具備したヘッド等の液滴を吐出する手段を有するものの総称とする。液滴吐出手段が具備するノズルの径は、0.02〜100μm(好適には30μm以下)に設定し、該ノズルから吐出される組成物の吐出量は0.001pl〜100pl(好適には0.1pl以上40pl以下、より好ましくは10pl以下)に設定する。吐出量は、ノズルの径の大きさに比例して増加する。また、被処理物とノズルの吐出口との距離は、所望の箇所に滴下するために、出来る限り近づけておくことが好ましく、好適には0.1〜3mm(好適には1mm以下)程度に設定する。     In this embodiment mode, the conductive film 101 is formed by discharging a composition containing indium tin oxide as a conductive material and baking at 550 ° C. The droplet discharge means is a general term for a device having means for discharging droplets such as a nozzle having a composition discharge port and a head having one or a plurality of nozzles. The diameter of the nozzle provided in the droplet discharge means is set to 0.02 to 100 μm (preferably 30 μm or less), and the discharge amount of the composition discharged from the nozzle is 0.001 pl to 100 pl (preferably 0). .1pl or more and 40pl or less, more preferably 10pl or less). The discharge amount increases in proportion to the size of the nozzle diameter. In addition, the distance between the object to be processed and the nozzle outlet is preferably as close as possible in order to drop it at a desired location, preferably about 0.1 to 3 mm (preferably about 1 mm or less). Set.

吐出口から吐出する組成物は、導電性材料を溶媒に溶解又は分散させたものを用いる。導電性材料とは、Ag、Au、Cu、Ni、Pt、Pd、Ir、Rh、W、Al等の金属、Cd、Znの金属硫化物、Fe、Ti、Si、Ge、Si、Zr、Baなどの酸化物、ハロゲン化銀の微粒子又は分散性ナノ粒子に相当する。また、透明導電膜として用いられるインジウム錫酸化物(ITO)、インジウム錫酸化物と酸化珪素からなるITSO、有機インジウム、有機スズ、酸化亜鉛、窒化チタン等に相当する。但し、吐出口から吐出する組成物は、比抵抗値を考慮して、金、銀、銅のいずれかの材料を溶媒に溶解又は分散させたものを用いることが好適であり、より好適には、低抵抗な銀、銅を用いるとよい。但し、銀、銅を用いる場合には、不純物対策のため、合わせてバリア膜を設けるとよい。バリア膜としては、窒化珪素膜やニッケルボロン(NiB)を用いるとことができる。   A composition in which a conductive material is dissolved or dispersed in a solvent is used as the composition discharged from the discharge port. Conductive materials include metals such as Ag, Au, Cu, Ni, Pt, Pd, Ir, Rh, W, and Al, metal sulfides of Cd and Zn, Fe, Ti, Si, Ge, Si, Zr, and Ba It corresponds to oxides such as silver halide fine particles or dispersible nanoparticles. Further, it corresponds to indium tin oxide (ITO) used as a transparent conductive film, ITSO composed of indium tin oxide and silicon oxide, organic indium, organic tin, zinc oxide, titanium nitride, and the like. However, it is preferable to use a composition in which any of gold, silver and copper is dissolved or dispersed in a solvent in consideration of the specific resistance value, more preferably the composition discharged from the discharge port. It is preferable to use low resistance silver or copper. However, when silver or copper is used, a barrier film may be provided as a countermeasure against impurities. As the barrier film, a silicon nitride film or nickel boron (NiB) can be used.

また、導電性材料の周りに他の導電性材料がコーティングされ、複数の層になっている粒子でも良い。例えば、銅の周りにニッケルボロン(NiB)がコーティングされ、その周囲に銀がコーティングされている3層構造の粒子などを用いても良い。溶媒は、酢酸ブチル、酢酸エチル等のエステル類、イソプロピルアルコール、エチルアルコール等のアルコール類、メチルエチルケトン、アセトン等の有機溶剤等を用いる。組成物の粘度は20cp以下が好適であり、これは、乾燥が起こることを防止したり、吐出口から組成物を円滑に吐出できるようにしたりするためである。また、組成物の表面張力は、40mN/m以下が好適である。但し、用いる溶媒や、用途に合わせて、組成物の粘度等は適宜調整するとよい。一例として、ITOや、有機インジウム、有機スズを溶媒に溶解又は分散させた組成物の粘度は5〜20mPa・s、銀を溶媒に溶解又は分散させた組成物の粘度は5〜20mPa・s、金を溶媒に溶解又は分散させた組成物の粘度は5〜20mPa・sに設定するとよい。   Alternatively, particles in which a conductive material is coated with another conductive material to form a plurality of layers may be used. For example, particles having a three-layer structure in which nickel boron (NiB) is coated around copper and silver is coated around it may be used. As the solvent, esters such as butyl acetate and ethyl acetate, alcohols such as isopropyl alcohol and ethyl alcohol, organic solvents such as methyl ethyl ketone and acetone are used. The viscosity of the composition is preferably 20 cp or less, in order to prevent the drying from occurring or to smoothly discharge the composition from the discharge port. The surface tension of the composition is preferably 40 mN / m or less. However, the viscosity and the like of the composition may be appropriately adjusted according to the solvent to be used and the application. As an example, the viscosity of a composition in which ITO, organic indium, or organic tin is dissolved or dispersed in a solvent is 5 to 20 mPa · s, the viscosity of a composition in which silver is dissolved or dispersed in a solvent is 5 to 20 mPa · s, The viscosity of the composition in which gold is dissolved or dispersed in a solvent is preferably set to 5 to 20 mPa · s.

また、電極層となる導電膜101は、複数の導電性材料を積層しても良い。また、始めに導電性材料として銀を用いて、液滴吐出法で導電層を形成した後、銅などでめっきを行ってもよい。めっきは電気めっきや化学(無電界)めっき法で行えばよい。めっきは、めっきの材料を有する溶液を満たした容器に基板表面を浸してもよいが、基板を斜め(または垂直)に立てて設置し、めっきする材料を有する溶液を、基板表面に流すように塗布してもよい。基板を立てて溶液を塗布するようにめっきを行うと、工程装置が小型化する利点がある。   Further, the conductive film 101 to be the electrode layer may be formed by stacking a plurality of conductive materials. Alternatively, first, silver may be used as a conductive material, and a conductive layer may be formed by a droplet discharge method, followed by plating with copper or the like. Plating may be performed by electroplating or chemical (electroless) plating. For plating, the substrate surface may be immersed in a container filled with a solution having a plating material, but the substrate is placed at an angle (or vertically) so that the solution having the material to be plated flows on the substrate surface. It may be applied. When plating is performed so that the solution is applied while standing the substrate, there is an advantage that the process apparatus is reduced in size.

各ノズルの径や所望のパターン形状などに依存するが、ノズルの目詰まり防止や高精細なパターンの作製のため、導電体の粒子の径はなるべく小さい方が好ましく、好適には粒径0.1μm以下が好ましい。組成物は、電解法、アトマイズ法又は湿式還元法等の公知の方法で形成されるものであり、その粒子サイズは、一般的に約0.01〜10μmである。但し、ガス中蒸発法で形成すると、分散剤で保護されたナノ分子は約7nmと微細であり、またこのナノ粒子は、被覆剤を用いて各粒子の表面を覆うと、溶剤中に凝集がなく、室温で安定に分散し、液体とほぼ同じ挙動を示す。従って、被覆剤を用いることが好ましい。   Although depending on the diameter of each nozzle and the desired pattern shape, the diameter of the conductor particles is preferably as small as possible for preventing nozzle clogging and producing a high-definition pattern. 1 μm or less is preferable. The composition is formed by a known method such as an electrolytic method, an atomizing method, or a wet reduction method, and its particle size is generally about 0.01 to 10 μm. However, when formed by a gas evaporation method, the nanomolecules protected by the dispersant are as fine as about 7 nm, and these nanoparticles are aggregated in the solvent when the surface of each particle is covered with a coating agent. And stably disperse at room temperature and shows almost the same behavior as liquid. Therefore, it is preferable to use a coating agent.

組成物を吐出する工程は、減圧下で行うと、組成物を吐出して被処理物に着弾するまでの間に、該組成物の溶媒が揮発し、後の乾燥と焼成の工程を省略することができる。また、減圧下で行うと、導電体の表面に酸化膜などが形成されないため好ましい。また、組成物を吐出後、乾燥と焼成の一方又は両方の工程を行う。乾燥と焼成の工程は、両工程とも加熱処理の工程であるが、例えば、乾燥は100度で3分間、焼成は200〜350度で15分間〜60分間で行うもので、その目的、温度と時間が異なるものである。乾燥の工程、焼成の工程は、常圧下又は減圧下で、レーザ光の照射や瞬間熱アニール、加熱炉などにより行う。なお、この加熱処理を行うタイミングは特に限定されない。乾燥と焼成の工程を良好に行うためには、基板を加熱しておいてもよく、そのときの温度は、基板等の材質に依存するが、一般的には100〜800度(好ましくは200〜350度)とする。本工程により、組成物中の溶媒の揮発、又は化学的に分散剤を除去するとともに、周囲の樹脂が硬化収縮することで、ナノ粒子間を接触させ、融合と融着を加速する。   When the step of discharging the composition is performed under reduced pressure, the solvent of the composition is volatilized between the time of discharging the composition and landing on the object to be processed, and the subsequent drying and baking steps are omitted. be able to. Further, it is preferable to perform under reduced pressure because an oxide film or the like is not formed on the surface of the conductor. In addition, after discharging the composition, one or both steps of drying and baking are performed. The drying and firing steps are both heat treatment steps. For example, drying is performed at 100 degrees for 3 minutes, and firing is performed at 200 to 350 degrees for 15 minutes to 60 minutes. Time is different. The drying process and the firing process are performed under normal pressure or reduced pressure by laser light irradiation, rapid thermal annealing, a heating furnace, or the like. In addition, the timing which performs this heat processing is not specifically limited. In order to satisfactorily perform the drying and firing steps, the substrate may be heated, and the temperature at that time depends on the material of the substrate or the like, but is generally 100 to 800 degrees (preferably 200). ~ 350 degrees). By this step, the solvent in the composition is volatilized or the dispersant is chemically removed, and the surrounding resin is cured and contracted to bring the nanoparticles into contact with each other, thereby accelerating fusion and fusion.

レーザ光の照射は、連続発振またはパルス発振の気体レーザ又は固体レーザを用いれば良い。前者の気体レーザとしては、エキシマレーザ、YAGレーザ等が挙げられ、後者の固体レーザとしては、Cr、Nd等がドーピングされたYAG、YVO4、GdVO4等の結晶を使ったレーザ等が挙げられる。なお、レーザ光の吸収率の関係から、連続発振のレーザを用いることが好ましい。また、パルス発振と連続発振を組み合わせた所謂ハイブリッドのレーザ照射方法を用いてもよい。但し、基板100の耐熱性に依っては、レーザ光の照射による加熱処理は、該基板100が破壊しないように、数マイクロ秒から数十秒の間で瞬間的に行うとよい。瞬間熱アニール(RTA)は、不活性ガスの雰囲気下で、紫外光乃至赤外光を照射する赤外ランプやハロゲンランプなどを用いて、急激に温度を上昇させ、数分〜数マイクロ秒の間で瞬間的に熱を加えて行う。この処理は瞬間的に行うために、実質的に最表面の薄膜のみを加熱することができ、下層の膜には影響を与えない。つまり、プラスチック基板等の耐熱性が弱い基板にも影響を与えない。 For the laser light irradiation, a continuous wave or pulsed gas laser or solid-state laser may be used. Examples of the former gas laser include an excimer laser and a YAG laser, and examples of the latter solid-state laser include a laser using a crystal such as YAG, YVO 4 or GdVO 4 doped with Cr, Nd, or the like. . Note that it is preferable to use a continuous wave laser because of the absorption rate of the laser light. In addition, a so-called hybrid laser irradiation method combining pulse oscillation and continuous oscillation may be used. However, depending on the heat resistance of the substrate 100, the heat treatment by laser light irradiation may be performed instantaneously within a few microseconds to several tens of seconds so that the substrate 100 is not destroyed. Instantaneous thermal annealing (RTA) uses an infrared lamp or a halogen lamp that irradiates ultraviolet light or infrared light in an inert gas atmosphere, and rapidly raises the temperature for several minutes to several microseconds. This is done by applying heat instantaneously. Since this treatment is performed instantaneously, only the outermost thin film can be heated substantially without affecting the lower layer film. That is, it does not affect a substrate having low heat resistance such as a plastic substrate.

また、液滴吐出法により、導電膜101を組成物を吐出し形成した後、その平坦性を高めるために表面を圧力によってプレスして平坦化してもよい。プレスの方法としては、ローラー状のものを表面に走査することによって、凹凸をならすように軽減したり、平坦な板状な物で表面を垂直にプレスしてもよい。プレスする時に、加熱工程を行っても良い。また溶剤等によって表面を軟化、または融解させエアナイフで表面の凹凸部を除去しても良い。また、CMP法を用いて研磨しても良い。この工程は、液滴吐出法によって凹凸が生じる場合に、その表面の平坦化する場合適用することができる。また、平坦化の工程は、マスク102a、マスク102b、マスク102cによって導電膜101がパターニングされ、ゲート電極層103、第1の電極層120が形成された後行っても良い。また、ゲート電極層103に銀や銅などを用いる場合、その上にバリア膜としてNiB膜を形成すると、ゲート電極層103の構成元素の拡散を防ぐ効果、及び表面を平坦化する効果がある。   Alternatively, after the conductive film 101 is formed by discharging a composition by a droplet discharge method, the surface may be pressed and flattened by pressure in order to improve the flatness. As a pressing method, unevenness may be reduced by scanning a roller-like object on the surface, or the surface may be pressed vertically with a flat plate-like object. A heating step may be performed when pressing. Alternatively, the surface may be softened or melted with a solvent or the like, and the surface irregularities may be removed with an air knife. Further, polishing may be performed using a CMP method. This step can be applied when the surface is flattened when unevenness is generated by the droplet discharge method. Further, the planarization step may be performed after the conductive film 101 is patterned by the mask 102a, the mask 102b, and the mask 102c and the gate electrode layer 103 and the first electrode layer 120 are formed. Further, in the case where silver, copper, or the like is used for the gate electrode layer 103, forming a NiB film as a barrier film thereon has an effect of preventing diffusion of constituent elements of the gate electrode layer 103 and an effect of flattening the surface.

導電膜101上にレジストからなるマスクを形成する。レジストからなるマスクは、レーザ光170a、レーザ光170b、レーザ光170cによって露光されることによって微細に加工され、マスク102a、マスク102b、マスク102cを形成する(図2参照。)。本実施の形態におけるマスクを形成するレジストは、露光領域をエッチャントに不溶とするネガ型のレジストを用いている。よって、マスクとして残存する領域にレーザ光を照射する。レーザ光による加工前のレジストマスクも液滴吐出法を用いて形成することができる。液滴吐出法を組み合わせることで、スピンコート法などによる全面塗布形成に比べ、材料のロスが防げ、コストダウンが可能になる。     A resist mask is formed over the conductive film 101. The mask made of resist is finely processed by being exposed to laser light 170a, laser light 170b, and laser light 170c to form a mask 102a, a mask 102b, and a mask 102c (see FIG. 2). The resist for forming the mask in this embodiment is a negative resist that makes the exposed region insoluble in the etchant. Therefore, the region remaining as a mask is irradiated with laser light. A resist mask before processing with laser light can also be formed by a droplet discharge method. By combining the droplet discharge method, material loss can be prevented and costs can be reduced as compared to the entire surface coating formation by spin coating or the like.

マスクは、感光剤を含む市販のレジスト材料を用いてもよく、例えば、代表的なポジ型レジストである、ノボラック樹脂と感光剤であるナフトキノンジアジド化合物、ネガ型レジストであるベース樹脂、ジフェニルシランジオール及び酸発生剤などを用いてもよい。いずれの材料を用いるとしても、その表面張力と粘度は、溶媒の濃度を調整したり、界面活性剤等を加えたりして適宜調整する。また導電膜101に感光性を有する感光性物質を含む導電性材料を用いると、レジストからなるマスクを形成しなくても導電膜101に直接レーザ光を照射し、露光、エッチャントによる除去を行うことで、所望のパターンにパターニングすることができる。この場合、マスクを形成せずともよいので工程が簡略化する利点がある。感光性物質を含む導電性材料は、Ag、Au、Cu、Ni、Al、Ptなどの金属或いは合金と、有機高分子樹脂、光重合開始剤、光重合単量体、または溶剤などからなる感光性樹脂とを含んだものを用いればよい。有機高分子樹脂としては、ノボラック樹脂、アクリル系コポリマー、メタクリル系コポリマー、セルローズ誘導体、環化ゴム系樹脂などを用いる。   For the mask, a commercially available resist material containing a photosensitizer may be used. For example, a novolak resin that is a typical positive resist and a naphthoquinonediazide compound that is a photosensitizer, a base resin that is a negative resist, diphenylsilanediol In addition, an acid generator or the like may be used. Whichever material is used, the surface tension and viscosity are appropriately adjusted by adjusting the concentration of the solvent or adding a surfactant or the like. Further, when a conductive material containing a photosensitive material having photosensitivity is used for the conductive film 101, the conductive film 101 is directly irradiated with laser light without being formed with a resist mask, and is removed by exposure and etchant. Thus, it can be patterned into a desired pattern. In this case, there is an advantage that the process is simplified because it is not necessary to form a mask. The conductive material containing a photosensitive substance is a photosensitive material composed of a metal or alloy such as Ag, Au, Cu, Ni, Al, Pt, and an organic polymer resin, a photopolymerization initiator, a photopolymerization monomer, or a solvent. What contains a functional resin may be used. As the organic polymer resin, a novolak resin, an acrylic copolymer, a methacrylic copolymer, a cellulose derivative, a cyclized rubber resin, or the like is used.

このように微細に加工されたマスク102a、マスク102b、マスク102cを用いて導電膜101をパターニングし、ゲート電極層103、ゲート電極層104、及び画素電極層となる第1の電極層120を形成する(図3参照。)。     The conductive film 101 is patterned using the finely processed mask 102a, mask 102b, and mask 102c in this manner, so that the gate electrode layer 103, the gate electrode layer 104, and the first electrode layer 120 that becomes the pixel electrode layer are formed. (See FIG. 3).

次に、ゲート電極層103、ゲート電極層104、画素電極層となる第1の電極層120の上にゲート絶縁層を形成する。ゲート絶縁層は、酸化珪素(SiOx)、窒化珪素(SiNx)、酸化窒化珪素(SiOxNy)(x>y)、窒化酸化珪素(SiNxOy)(x>y)などのいずれかで形成される単層、又はこれらの積層を適宜用いることができる。基板側からの不純物及び、ゲート電極層103、ゲート電極層104の構成元素などの拡散を防止するため、ゲート電極に接するゲート絶縁層としては、窒化珪素(SiNx)、窒化酸化珪素(SiNxOy)(x>y)などを用いて形成することが好ましい。また、後に形成される半導体層に接するゲート絶縁層としては、絶縁性及び半導体層との界面特性から、酸化珪素(SiOx)、酸化窒化珪素(SiOxNy)(x>y)を形成することが望ましい。なお、低い成膜温度でゲートリーク電流が少ない緻密な絶縁膜を形成するには、アルゴンなどの希ガス元素を反応ガスに含ませ、形成される絶縁膜中に混入させると良い。更には、ゲート電極層103を陽極酸化して、陽極酸化膜を形成しても良い。 Next, a gate insulating layer is formed over the gate electrode layer 103, the gate electrode layer 104, and the first electrode layer 120 which serves as a pixel electrode layer. The gate insulating layer is a single layer formed of any one of silicon oxide (SiOx), silicon nitride (SiNx), silicon oxynitride (SiOxNy) (x> y), silicon nitride oxide (SiNxOy) (x> y), and the like. Or a stack of these layers can be used as appropriate. In order to prevent diffusion of impurities and constituent elements of the gate electrode layer 103 and the gate electrode layer 104 from the substrate side, as a gate insulating layer in contact with the gate electrode, silicon nitride (SiNx), silicon nitride oxide (SiNxOy) ( It is preferable to use x> y) or the like. In addition, as a gate insulating layer in contact with a semiconductor layer to be formed later, silicon oxide (SiOx) or silicon oxynitride (SiOxNy) (x> y) is preferably formed in terms of insulating properties and interface characteristics with the semiconductor layer. . Note that in order to form a dense insulating film with low gate leakage current at a low deposition temperature, a rare gas element such as argon is preferably contained in a reaction gas and mixed into the formed insulating film. Further, the gate electrode layer 103 may be anodized to form an anodized film.

本実施の形態では、半導体層に結晶化を促進する金属元素(本実施の形態ではニッケルを用いる)を添加し、その後ゲッタリング処理を行って除去する。酸化珪素膜と珪素膜とは界面状態は良好であるが、界面において珪素膜中の金属元素と酸化珪素中の酸素が反応し、酸化金属物(本実施の形態では酸化ニッケル(NiOx))になりやすく、金属元素がゲッタリングされにくくなる場合がある。また、窒化珪素膜は、窒化珪素膜の応力や、トラップの影響により、半導体層との界面状態に悪影響を与える恐れがある。よって、半導体層に接する絶縁層の最上層に、膜厚0.1〜10nm、より好ましくは1〜3nmの窒化珪素膜、あるいは窒化酸化珪素膜を形成する。このような構造であると、半導体層中の金属元素のゲッタリング効率も上がり、かつ半導体層への窒化珪素膜の悪影響も軽減できる。本実施の形態では、SiH4、NH3を反応ガスとして窒化珪素膜を膜厚50nmでゲート絶縁層105aを形成し、SiH4及びN2Oを反応ガスとして酸化珪素膜を膜厚100nmでゲート絶縁層105bを形成し、SiH4、NH3を反応ガスとして窒化珪素膜を膜厚5nmでゲート絶縁層105cを形成する。 In this embodiment mode, a metal element that promotes crystallization (nickel is used in this embodiment mode) is added to the semiconductor layer, and then gettering treatment is performed for removal. Although the interface state between the silicon oxide film and the silicon film is good, a metal element in the silicon film reacts with oxygen in the silicon oxide at the interface to react with a metal oxide (in this embodiment, nickel oxide (NiOx)). In some cases, the metal element is difficult to getter. Further, the silicon nitride film may adversely affect the interface state with the semiconductor layer due to the stress of the silicon nitride film and the influence of traps. Therefore, a silicon nitride film or a silicon nitride oxide film having a thickness of 0.1 to 10 nm, more preferably 1 to 3 nm, is formed as the uppermost layer of the insulating layer in contact with the semiconductor layer. With such a structure, the gettering efficiency of the metal element in the semiconductor layer is increased, and the adverse effect of the silicon nitride film on the semiconductor layer can be reduced. In this embodiment, a gate insulating layer 105a is formed with a silicon nitride film having a thickness of 50 nm using SiH 4 and NH 3 as a reaction gas, and a silicon oxide film is formed with a film thickness of 100 nm using SiH 4 and N 2 O as a reaction gas. An insulating layer 105b is formed, and a gate insulating layer 105c is formed with a silicon nitride film having a thickness of 5 nm using SiH 4 and NH 3 as reaction gases.

次に、半導体層の詳細な作製方法を図9を用いて説明する。半導体膜の結晶化を助長するための金属膜404をゲート絶縁層上に形成する。金属膜404の形成方法としては、スパッタ法、CVD法、プラズマ処理法(プラズマCVD法も含む)、吸着法、金属塩の溶液を塗布する方法を使用することができる。このうち溶液を用いる方法は簡便であり、金属元素の濃度調整が容易であるという点で有用である。本実施の形態では、結晶化を助長する元素としてNiを用いる。Ni元素を重量換算で10ppmを含有した水溶液をスピンコーティング法により塗布し、金属膜404を形成する(図9(A)参照。)。結晶化を助長する元素としては、この珪素の結晶化を助長する金属元素としては鉄(Fe)、ニッケル(Ni)、コバルト(Co)、ルテニウム(Ru)、ロジウム(Rh)、パラジウム(Pd)、オスニウム(Os)、イリジウム(Ir)、チタン(Ti)、白金(Pt)、銅(Cu)及び金(Au)から選ばれた一種又は複数種類を用いることができる。金属膜404はその形成条件によっては膜厚が極薄であり、膜として形態を保っていなくてもよい。     Next, a detailed method for manufacturing the semiconductor layer will be described with reference to FIGS. A metal film 404 for promoting crystallization of the semiconductor film is formed over the gate insulating layer. As a method for forming the metal film 404, a sputtering method, a CVD method, a plasma treatment method (including a plasma CVD method), an adsorption method, or a method of applying a metal salt solution can be used. Among these, the method using a solution is simple and useful in that the concentration of the metal element can be easily adjusted. In this embodiment mode, Ni is used as an element for promoting crystallization. An aqueous solution containing 10 ppm of Ni in terms of weight is applied by a spin coating method to form a metal film 404 (see FIG. 9A). As elements for promoting crystallization, metal elements for promoting crystallization of silicon include iron (Fe), nickel (Ni), cobalt (Co), ruthenium (Ru), rhodium (Rh), palladium (Pd). One or a plurality of types selected from osmium (Os), iridium (Ir), titanium (Ti), platinum (Pt), copper (Cu), and gold (Au) can be used. The metal film 404 has an extremely thin film thickness depending on the formation conditions, and does not have to maintain the form as a film.

次に半導体膜を形成する。図9はゲート電極層103上に形成される薄膜トランジスタの作製方法を示しているが、ゲート電極層104上に形成される薄膜トランジスタも同様に作製することができる。半導体膜は25〜200nm(好ましくは30〜150nm)の厚さで公知の手段(スパッタ法、LPCVD法、またはプラズマCVD法等)により成膜すればよい。本実施の形態では、非晶質半導体膜を結晶化し、結晶性半導体膜とするものを用いるのが好ましい。     Next, a semiconductor film is formed. Although FIG. 9 illustrates a method for manufacturing a thin film transistor formed over the gate electrode layer 103, a thin film transistor formed over the gate electrode layer 104 can be manufactured in a similar manner. The semiconductor film may be formed by a known means (a sputtering method, an LPCVD method, a plasma CVD method, or the like) with a thickness of 25 to 200 nm (preferably 30 to 150 nm). In this embodiment mode, it is preferable to use a crystallized semiconductor film obtained by crystallizing an amorphous semiconductor film.

半導体膜を形成する材料は、シランやゲルマンに代表される半導体材料ガスを用いて気相成長法やスパッタリング法で作製される非晶質半導体(以下「アモルファス半導体:AS」ともいう。)、該非晶質半導体を熱エネルギーを利用して結晶化させた多結晶半導体、或いはセミアモルファス(微結晶若しくはマイクロクリスタルとも呼ばれる。以下「SAS」ともいう。)半導体などを用いることができる。     As a material for forming the semiconductor film, an amorphous semiconductor (hereinafter also referred to as “amorphous semiconductor: AS”) manufactured by a vapor deposition method or a sputtering method using a semiconductor material gas typified by silane or germane, the non-material is used. A polycrystalline semiconductor obtained by crystallizing a crystalline semiconductor using thermal energy, a semi-amorphous (also referred to as microcrystal or microcrystal, hereinafter, also referred to as “SAS”) semiconductor, or the like can be used.

SASは、非晶質と結晶構造(単結晶、多結晶を含む)の中間的な構造を有し、自由エネルギー的に安定な第3の状態を有する半導体であって、短距離秩序を持ち格子歪みを有する結晶質な領域を含んでいる。少なくとも膜中の一部の領域には、0.5〜20nmの結晶領域を観測することが出来、珪素を主成分とする場合にはラマンスペクトルが520cm-1よりも低波数側にシフトしている。X線回折では珪素結晶格子に由来するとされる(111)、(220)の回折ピークが観測される。未結合手(ダングリングボンド)の中和剤として水素またはハロゲンを少なくとも1原子%またはそれ以上含ませている。SASは、珪化物気体をグロー放電分解(プラズマCVD)して形成する。珪化物気体としては、SiH4、その他にもSi26、SiH2Cl2、SiHCl3、SiCl4、SiF4などを用いることが可能である。またF2、GeF4を混合させても良い。この珪化物気体をH2、又は、H2とHe、Ar、Kr、Neから選ばれた一種または複数種の希ガス元素で希釈しても良い。希釈率は2〜1000倍の範囲、圧力は概略0.1Pa〜133Paの範囲、電源周波数は1MHz〜120MHz、好ましくは13MHz〜60MHzである。基板加熱温度は300℃以下が好ましく、100〜200℃の基板加熱温度でも形成可能である。ここで、主に成膜時に取り込まれる不純物元素として、酸素、窒素、炭素などの大気成分に由来する不純物は1×1020cm-3以下とすることが望ましく、特に、酸素濃度は5×1019cm-3以下、好ましくは1×1019cm-3以下となるようにすることが好ましい。また、ヘリウム、アルゴン、クリプトン、ネオンなどの希ガス元素を含ませて格子歪みをさらに助長させることで安定性が増し良好なSASが得られる。また半導体膜としてフッ素系ガスより形成されるSAS層に水素系ガスより形成されるSAS層を積層してもよい。 SAS is a semiconductor having an intermediate structure between amorphous and crystalline structures (including single crystal and polycrystal) and having a third state that is stable in terms of free energy and has a short-range order and a lattice. It includes a crystalline region with strain. A crystal region of 0.5 to 20 nm can be observed in at least a part of the film, and when silicon is the main component, the Raman spectrum shifts to a lower wave number side than 520 cm −1. Yes. In X-ray diffraction, diffraction peaks of (111) and (220) that are derived from the silicon crystal lattice are observed. As a neutralizing agent for dangling bonds, hydrogen or halogen is contained at least 1 atomic% or more. The SAS is formed by glow discharge decomposition (plasma CVD) of a silicide gas. As the silicide gas, SiH 4 , Si 2 H 6 , SiH 2 Cl 2 , SiHCl 3 , SiCl 4 , SiF 4, and the like can be used. Further, F 2 and GeF 4 may be mixed. This silicide gas may be diluted with H 2 , or H 2 and one or more kinds of rare gas elements selected from He, Ar, Kr, and Ne. The dilution rate is in the range of 2 to 1000 times, the pressure is in the range of approximately 0.1 Pa to 133 Pa, and the power supply frequency is 1 MHz to 120 MHz, preferably 13 MHz to 60 MHz. The substrate heating temperature is preferably 300 ° C. or lower, and can be formed even at a substrate heating temperature of 100 to 200 ° C. Here, as an impurity element mainly taken in at the time of film formation, it is desirable that impurities derived from atmospheric components such as oxygen, nitrogen, and carbon be 1 × 10 20 cm −3 or less, and in particular, the oxygen concentration is 5 × 10 5. It is preferable to be 19 cm −3 or less, preferably 1 × 10 19 cm −3 or less. Further, by adding a rare gas element such as helium, argon, krypton, or neon to further promote lattice distortion, stability is improved and a favorable SAS can be obtained. In addition, a SAS layer formed of a hydrogen-based gas may be stacked on a SAS layer formed of a fluorine-based gas as a semiconductor film.

本実施の形態では、半導体膜として非晶質半導体膜405を用いる。(図9(B)参照。)、後の結晶化で良質な結晶構造を有する半導体膜を得るためには、非晶質半導体膜405膜中に含まれる酸素、窒素などの不純物濃度を5×1018/cm3(以下、濃度はすべて二次イオン質量分析法(SIMS)にて測定した原子濃度として示す。)以下、好ましくは2×1019atom/cm3以下に低減させておくと良い。これらの不純物は、触媒元素と反応しやすく、後の結晶化、及び結晶化を助長する元素のゲッタリングを妨害する要因となり、また、結晶化後においても捕獲中心や再結合中心の密度を増加させる要因となる。 In this embodiment, an amorphous semiconductor film 405 is used as the semiconductor film. (See FIG. 9B.) In order to obtain a semiconductor film having a good crystal structure by subsequent crystallization, the concentration of impurities such as oxygen and nitrogen contained in the amorphous semiconductor film 405 is set to 5 ×. 10 18 / cm 3 (hereinafter, all concentrations are shown as atomic concentrations measured by secondary ion mass spectrometry (SIMS)) or less, preferably 2 × 10 19 atom / cm 3 or less. . These impurities are likely to react with the catalytic element, hinder subsequent crystallization and gettering of elements that promote crystallization, and increase the density of capture centers and recombination centers even after crystallization. It becomes a factor to make.

非晶質半導体膜405に対して、薄膜トランジスタのしきい値電圧を制御するために微量な不純物元素(ボロンまたはリン)のドーピングを行ってもよい。本実施の形態ではジボラン(B26)を質量分離しないでプラズマ励起したイオンドープ法でボロンを添加する。なお、質量分離を行うイオン注入法を用いてもよい。この後の結晶化のための加熱処理によって、不純物の活性化を行うことができ、またドーピングの際に生じる欠陥等も改善することができる。 In order to control the threshold voltage of the thin film transistor, the amorphous semiconductor film 405 may be doped with a slight amount of impurity element (boron or phosphorus). In this embodiment mode, boron is added by an ion doping method in which diborane (B 2 H 6 ) is plasma-excited without mass separation. Note that an ion implantation method in which mass separation is performed may be used. By subsequent heat treatment for crystallization, impurities can be activated, and defects generated during doping can be improved.

次に、ソース領域、ドレイン領域及びLDD(Lightly Doped Drain)領域として機能する半導体膜を、非晶質半導体膜405に接して、半導体膜406a、半導体膜406bを形成する。(図9(B)参照。)本実施の形態では、半導体膜406a及び半導体膜406bは、非晶質半導体膜の結晶化に用いる触媒金属を吸い込み自らに取り込むゲッタリングシンクとしても機能する。まず、非晶質半導体膜405上に形成された酸化膜を洗浄処理によって除去する。次いでプラズマCVD法を用いて、半導体膜406a、半導体膜406bを形成する。半導体膜406a、半導体膜406bは不純物元素を有しており、不純物元素としてはn型を付与する不純物元素を用いることができ、例えばリン(P)、ヒ素(As)、アンチモン(Sb)、ビスマス(Bi)から選ばれた一種または複数種を用いることができる。n型を付与する不純物元素を含むn型を有する半導体層に、ヘリウム(He)、ネオン(Ne)、アルゴン(Ar)、Kr(クリプトン)、Xe(キセノン)などの希ガス元素が含まれるように形成することもできる。本実施の形態では、半導体膜406aと半導体膜406bには、n型を付与する不純物元素としてP(リン)が含まれており、半導体膜406aの不純物元素の濃度は、半導体膜406bより低くなるように形成されている。前記不純物元素は、CVD法などによって、不純物元素を含むように半導体膜を形成しても良いし、半導体膜を形成後に、イオンドーピング法などによって添加してもよい。     Next, a semiconductor film functioning as a source region, a drain region, and an LDD (Lightly Doped Drain) region is in contact with the amorphous semiconductor film 405, so that a semiconductor film 406a and a semiconductor film 406b are formed. (See FIG. 9B.) In this embodiment, the semiconductor film 406a and the semiconductor film 406b also function as gettering sinks that suck in and take in the catalytic metal used for crystallization of the amorphous semiconductor film. First, the oxide film formed over the amorphous semiconductor film 405 is removed by a cleaning process. Next, a semiconductor film 406a and a semiconductor film 406b are formed by a plasma CVD method. The semiconductor film 406a and the semiconductor film 406b include an impurity element, and an impurity element imparting n-type conductivity can be used as the impurity element, for example, phosphorus (P), arsenic (As), antimony (Sb), bismuth, or the like. One or more selected from (Bi) can be used. The n-type semiconductor layer containing the impurity element imparting n-type contains a rare gas element such as helium (He), neon (Ne), argon (Ar), Kr (krypton), or Xe (xenon). It can also be formed. In this embodiment, the semiconductor film 406a and the semiconductor film 406b contain P (phosphorus) as an impurity element imparting n-type conductivity, and the concentration of the impurity element in the semiconductor film 406a is lower than that of the semiconductor film 406b. It is formed as follows. The impurity element may be formed by a CVD method or the like so as to include the impurity element, or may be added by an ion doping method or the like after the semiconductor film is formed.

このときのn型を付与する不純物元素が含まれる半導体膜の不純物のプロファイルを図41に示す。図41(A)は、結晶性半導体膜903上に、プラズマCVD法によりn型を付与する不純物元素が含まれる半導体膜901a、901bを形成した時のn型を付与する不純物元素のプロファイル900aを示す。半導体膜901a、半導体膜901bは、半導体膜406a、半導体膜406bと対応しており、半導体膜901aはn型の低濃度不純物領域(n−領域ともいう)として形成され、半導体膜901bはn型の高濃度不純物領域(n+領域ともいう)として形成されている。よって半導体膜901a、半導体膜901bのそれぞれの膜において深さ方向に対して一定の濃度のn型を付与する不純物元素が分布しており、半導体膜901aの方が、半導体膜901bより低い濃度でn型を付与する不純物元素が分布している。n+領域である半導体膜901bは後にソース領域及びドレイン領域として機能し、n−領域である半導体膜901aはLDD(LightlyDoped Drain)領域として機能する。なお、n+領域とn−領域はそれぞれ作り分けているので界面が存在する。n+領域とn−領域の膜厚制御は、それぞれ各濃度の半導体膜の膜厚を制御することによって達成できる。     The impurity profile of the semiconductor film containing the impurity element imparting n-type at this time is shown in FIG. 41A shows a profile 900a of an impurity element imparting n-type when the semiconductor films 901a and 901b containing an impurity element imparting n-type are formed over the crystalline semiconductor film 903 by a plasma CVD method. Show. The semiconductor film 901a and the semiconductor film 901b correspond to the semiconductor film 406a and the semiconductor film 406b, the semiconductor film 901a is formed as an n-type low-concentration impurity region (also referred to as an n− region), and the semiconductor film 901b is an n-type. Is formed as a high concentration impurity region (also referred to as an n + region). Therefore, an impurity element imparting a constant concentration of n-type in the depth direction is distributed in each of the semiconductor film 901a and the semiconductor film 901b, and the semiconductor film 901a has a lower concentration than the semiconductor film 901b. An impurity element imparting n-type is distributed. The semiconductor film 901b which is an n + region later functions as a source region and a drain region, and the semiconductor film 901a which is an n− region functions as an LDD (Lightly Doped Drain) region. Note that an interface exists because the n + region and the n− region are separately formed. The film thickness control of the n + region and the n− region can be achieved by controlling the film thickness of each concentration of semiconductor film.

図41(A)で形成した半導体膜901a及び半導体膜901bにp型を付与する不純物元素としてボロンをイオンドープ法又はイオン注入法によって添加して半導体膜911を形成した時のp型を付与する不純物元素のプロファイル913を図42(A)に示す。p型を付与する不純物元素の濃度の方が、n型を付与する不純物元素の濃度より高く、半導体膜911はp型のを有する半導体膜となっているのがわかる。また、p型を付与する不純物元素は、チャネルドープされるため、結晶性半導体膜903にも添加されている。図42(A)に示すように、半導体膜911の表面付近は、p型を付与する不純物元素濃度が比較的が高いp型の不純物領域(p+領域ともいう)912bとなっており、一方、結晶性半導体膜903に近づくにつれ、p型を付与する不純物元素濃度が比較的減少しておりp型の低濃度不純物領域(p−領域ともいう)912aとなっている。     As the impurity element imparting p-type conductivity, boron is added to the semiconductor film 901a and the semiconductor film 901b formed in FIG. 41A by an ion doping method or an ion implantation method, so that the p-type when the semiconductor film 911 is formed is imparted. The impurity element profile 913 is shown in FIG. It can be seen that the concentration of the impurity element imparting p-type is higher than the concentration of the impurity element imparting n-type, and the semiconductor film 911 is a semiconductor film having p-type. Further, the impurity element imparting p-type conductivity is added to the crystalline semiconductor film 903 because it is channel-doped. As shown in FIG. 42A, the vicinity of the surface of the semiconductor film 911 is a p-type impurity region (also referred to as a p + region) 912b having a relatively high concentration of an impurity element imparting p-type, As the crystalline semiconductor film 903 is approached, the concentration of the impurity element imparting p-type is relatively reduced, and a p-type low-concentration impurity region (also referred to as p-region) 912a is formed.

一方、図41(B)は、結晶性半導体膜903上に、非晶質半導体、SAS、微結晶半導体、及び結晶性半導体から選ばれたいずれかの状態を有する膜の半導体膜を形成し、イオンドープ法又はイオン注入法により該半導体膜にn型を付与する不純物元素を添加して半導体膜902を形成した時のn型を付与する不純物元素のプロファイル900bを示す。図41(B)に示すように、半導体膜902の表面付近は、n型を付与する不純物元素濃度が比較的が高い。n型を付与する不純物元素濃度が1×1019/cm3以上の領域をn型の高濃度不純物領域(n+領域ともいう)904bと示す。一方、結晶性半導体膜903に近づくにつれ、n型を付与する不純物元素濃度が比較的減少している。n型を付与する不純物元素濃度が5×1017〜1×1019/cm3の領域をn型の低濃度不純物領域(n−領域ともいう)904aと示す。n+領域904bは後にソース領域及びドレイン領域として機能し、n−領域904aはLDD領域として機能する。なお、n+領域とn−領域それぞれの界面は存在せず、相対的なn型を付与する不純物元素濃度の濃度の大小によって変化する。このようにイオンドープ法又はイオン注入法により形成されたn型を付与する不純物元素が含まれる半導体膜902は、添加条件によって濃度プロファイルを制御することが可能であり、n+領域とn−領域の膜厚を適宜制御することが可能である。n+領域とn−領域を有することにより電界の緩和効果が大きくなり、ホットキャリア耐性を高めた薄膜トランジスタを形成することが可能となる。 On the other hand, in FIG. 41B, a semiconductor film having a state selected from an amorphous semiconductor, a SAS, a microcrystalline semiconductor, and a crystalline semiconductor is formed over the crystalline semiconductor film 903; A profile 900b of an impurity element imparting n-type when the semiconductor film 902 is formed by adding an impurity element imparting n-type to the semiconductor film by an ion doping method or an ion implantation method is shown. As shown in FIG. 41B, the concentration of an impurity element imparting n-type conductivity is relatively high in the vicinity of the surface of the semiconductor film 902. A region where the concentration of an impurity element imparting n-type conductivity is 1 × 10 19 / cm 3 or more is referred to as an n-type high-concentration impurity region (also referred to as an n + region) 904b. On the other hand, as the crystalline semiconductor film 903 is approached, the concentration of the impurity element imparting n-type decreases relatively. A region where the concentration of an impurity element imparting n-type conductivity is 5 × 10 17 to 1 × 10 19 / cm 3 is referred to as an n-type low-concentration impurity region (also referred to as an n− region) 904a. The n + region 904b functions as a source region and a drain region later, and the n− region 904a functions as an LDD region. Note that the interface between the n + region and the n− region does not exist, and changes depending on the concentration of the impurity element that imparts a relative n-type. In this manner, the semiconductor film 902 including the impurity element imparting n-type formed by the ion doping method or the ion implantation method can control the concentration profile depending on the addition conditions, and the n + region and the n− region The film thickness can be appropriately controlled. By having the n + region and the n− region, the effect of relaxing the electric field is increased, and a thin film transistor with improved hot carrier resistance can be formed.

図41(B)で形成した半導体膜902にp型を付与する不純物元素としてボロンをイオンドープ法又はイオン注入法によって添加して半導体膜921を形成した時のp型を付与する不純物元素のプロファイル923を図42(B)に示す。p型を付与する不純物元素の濃度の方が、n型を付与する不純物元素の濃度より高く、半導体膜921はp型を有する半導体膜(p型の不純物領域を有する半導体膜ともいえる)となっているのがわかる。また、p型を付与する不純物元素は、チャネルドープされるため、結晶性半導体膜903にも添加されている。図42(B)に示すように、半導体膜921の表面付近は、p型を付与する不純物元素濃度が比較的が高いp型の不純物領域(p+領域ともいう)922bとなっており、一方、結晶性半導体膜903に近づくにつれ、p型を付与する不純物元素濃度が比較的減少しておりp型の低濃度不純物領域(p−領域ともいう)922aとなっている。また、n型を付与する不純物元素の添加工程で、その添加条件によって、膜表面の不純物元素濃度が高くなっている場合がある。このような場合は、膜表面を薄くエッチングし、高不純物元素濃度領域の膜を除去してから、p型を付与する不純物元素を添加する工程を行えばよい。     A profile of the impurity element imparting p-type when boron is added as an impurity element imparting p-type to the semiconductor film 902 formed in FIG. 41B by an ion doping method or an ion implantation method. 923 is shown in FIG. The concentration of the impurity element imparting p-type is higher than the concentration of the impurity element imparting n-type, and the semiconductor film 921 is a p-type semiconductor film (also referred to as a semiconductor film having a p-type impurity region). I can see that Further, the impurity element imparting p-type conductivity is added to the crystalline semiconductor film 903 because it is channel-doped. As shown in FIG. 42B, the vicinity of the surface of the semiconductor film 921 is a p-type impurity region (also referred to as a p + region) 922b having a relatively high concentration of an impurity element imparting p-type conductivity, As the crystalline semiconductor film 903 is approached, the concentration of the impurity element imparting p-type is relatively reduced, and a p-type low-concentration impurity region (also referred to as p-region) 922a is formed. Further, in the step of adding an impurity element imparting n-type, the impurity element concentration on the film surface may be high depending on the addition conditions. In such a case, a process of adding an impurity element imparting p-type may be performed after the film surface is thinly etched and the film in the high impurity element concentration region is removed.

本実施の形態では、半導体膜406a、半導体膜406bとして、n型を付与する不純物元素(ドナー型元素)であるリンを含むn型を有する半導体膜をプラズマCVD法によって形成する。また、半導体膜406a、半導体膜406bに含まれるn型を付与する不純物元素の濃度を異ならせているので、半導体膜406aはn型の低濃度不純物領域となり、半導体膜406bはn型の高濃度不純物領域となっている。n型の低濃度不純物領域の不純物濃度は、1×1017〜3×1019/cm3、好ましくは1×1018〜1×1019/cm3、n型の高濃度不純物領域の不純物濃度は、その10倍から100倍が好ましく、1×1019〜3×1021/cm3とすることができる。またn型の低濃度不純物領域である半導体膜406aの膜厚は20〜200nm、代表的には50〜150nmであり、本実施の形態では、膜厚50nmで形成する。n型の高濃度不純物領域である半導体膜406bの膜厚は30〜100nm、代表的には40〜60nmであり、本実施の形態では、膜厚50nmで形成する。 In this embodiment, as the semiconductor film 406a and the semiconductor film 406b, an n-type semiconductor film containing phosphorus which is an impurity element imparting n-type (donor type element) is formed by a plasma CVD method. Further, since the concentration of the impurity element imparting n-type contained in the semiconductor film 406a and the semiconductor film 406b is different, the semiconductor film 406a becomes an n-type low-concentration impurity region, and the semiconductor film 406b has an n-type high concentration. It is an impurity region. The impurity concentration of the n-type low-concentration impurity region is 1 × 10 17 to 3 × 10 19 / cm 3 , preferably 1 × 10 18 to 1 × 10 19 / cm 3 , and the impurity concentration of the n-type high-concentration impurity region Is preferably 10 to 100 times, and can be 1 × 10 19 to 3 × 10 21 / cm 3 . The thickness of the semiconductor film 406a which is an n-type low concentration impurity region is 20 to 200 nm, typically 50 to 150 nm. In this embodiment, the semiconductor film 406a is formed with a thickness of 50 nm. The thickness of the semiconductor film 406b which is an n-type high concentration impurity region is 30 to 100 nm, typically 40 to 60 nm. In this embodiment, the semiconductor film 406b is formed with a thickness of 50 nm.

次に、非晶質半導体膜405を加熱して結晶性半導体膜407を形成するとともに、結晶化を助長する金属を半導体膜408a及び半導体膜408bにより吸い込むことで、結晶性半導体膜407中に含まれる結晶化を助長する金属を低減又は除去する。図9(C)に示すように、加熱処理により結晶化を助長する金属膜に接した半導体膜の部分でシリサイドが形成され、それを核として結晶化が進行する。また、結晶化とともに触媒金属は矢印の方向へ移動し、半導体膜408a、半導体膜408b中にゲッタリングされることで結晶性半導体膜407中の触媒金属の濃度を、デバイス特性に影響を与えない濃度、即ち1×1018/cm3以下、望ましくは1×1017/cm3以下とすることができる。また、ゲッタリング後の金属触媒が移動した半導体膜408a、半導体膜408bも加熱処理により結晶化される場合がある。なお、本実施の形態においては、ゲッタリング工程と共に、半導体膜408a、半導体膜408b中のn型を付与する不純物元素(ドナー型元素)の活性化を行っている。本実施の形態では、脱水素化のための熱処理の後、結晶化のための熱処理(550℃〜650℃で5分〜24時間)を行う。また、RTA、GRTAにより結晶化を行っても良い。本実施の形態のようにレーザ光照射を行わず結晶化することで、結晶性のばらつきを低減することが可能であり、後に形成されるTFTのばらつきを抑制することが可能である。 Next, the amorphous semiconductor film 405 is heated to form a crystalline semiconductor film 407, and a metal that promotes crystallization is absorbed into the semiconductor film 408a and the semiconductor film 408b, so that the crystalline semiconductor film 407 is included in the crystalline semiconductor film 407. Reducing or removing metal that promotes crystallization. As shown in FIG. 9C, silicide is formed in a portion of the semiconductor film in contact with the metal film that promotes crystallization by heat treatment, and crystallization proceeds with the silicide as a nucleus. Further, the catalyst metal moves in the direction of the arrow along with the crystallization and is gettered in the semiconductor film 408a and the semiconductor film 408b, so that the concentration of the catalyst metal in the crystalline semiconductor film 407 does not affect the device characteristics. The concentration may be 1 × 10 18 / cm 3 or less, preferably 1 × 10 17 / cm 3 or less. In addition, the semiconductor film 408a and the semiconductor film 408b to which the metal catalyst after gettering has moved may be crystallized by heat treatment. Note that in this embodiment, an impurity element imparting n-type conductivity (a donor element) in the semiconductor film 408a and the semiconductor film 408b is activated together with the gettering step. In this embodiment, after the heat treatment for dehydrogenation, heat treatment for crystallization (550 ° C. to 650 ° C. for 5 minutes to 24 hours) is performed. Further, crystallization may be performed by RTA or GRTA. By performing crystallization without laser light irradiation as in this embodiment mode, variation in crystallinity can be reduced and variation in TFTs to be formed later can be suppressed.

次に結晶性半導体膜407、半導体膜408a、半導体膜408bをマスクを用いてパターニングする。本実施の形態では、フォトマスクを作製し、フォトリソグラフィ法を用いたパターニング処理により、半導体層107、n型を有する半導体層109、n型を有する半導体層111を形成する(図4参照。)。同様に半導体層106、n型を有する半導体層108、n型を有する半導体層110も形成する。フォトマスクはマスク102aを形成したときと同様にレジストをスピンコート法などによる全面塗布、または液滴吐出法によって選択的に形成し、レーザ光照射による露光によって微細なパターンのマスクを形成すればよい。微細なパターンのマスクによって半導体膜は微細かつ精巧に所望な形状にパターニングすることができる。     Next, the crystalline semiconductor film 407, the semiconductor film 408a, and the semiconductor film 408b are patterned using a mask. In this embodiment, a photomask is manufactured, and a semiconductor layer 107, an n-type semiconductor layer 109, and an n-type semiconductor layer 111 are formed by patterning treatment using a photolithography method (see FIG. 4). . Similarly, the semiconductor layer 106, the n-type semiconductor layer 108, and the n-type semiconductor layer 110 are also formed. As in the case of forming the mask 102a, a photomask may be formed by selectively forming a resist on the entire surface by spin coating or by a droplet discharge method, and forming a fine pattern mask by exposure by laser light irradiation. . The semiconductor film can be finely and finely patterned into a desired shape with a fine pattern mask.

マスクを露光加工せずに組成物を選択的に吐出して形成する場合、エポキシ樹脂、アクリル樹脂、フェノール樹脂、ノボラック樹脂、アクリル樹脂、メラミン樹脂、ウレタン樹脂等の樹脂材料を用いることができる。また、ベンゾシクロブテン、パリレン、フレア、透過性を有するポリイミドなどの有機材料、シロキサン系ポリマー等の重合によってできた化合物材料、水溶性ホモポリマーと水溶性共重合体を含む組成物材料等を用いて液滴吐出法で形成する。いずれの材料を用いるとしても、その表面張力と粘度は、溶媒の濃度を調整したり、界面活性剤等を加えたりして適宜調整する。     When the mask is formed by selectively discharging the composition without performing exposure processing, a resin material such as an epoxy resin, an acrylic resin, a phenol resin, a novolac resin, an acrylic resin, a melamine resin, or a urethane resin can be used. Also, using organic materials such as benzocyclobutene, parylene, flare, permeable polyimide, compound materials made by polymerization of siloxane polymers, composition materials containing water-soluble homopolymers and water-soluble copolymers, etc. And formed by a droplet discharge method. Whichever material is used, the surface tension and viscosity are appropriately adjusted by adjusting the concentration of the solvent or adding a surfactant or the like.

パターニングの際のエッチング加工は、プラズマエッチング(ドライエッチング)又はウエットエッチングのどちらを採用しても良いが、大面積基板を処理するにはプラズマエッチングが適している。エッチングガスとしては、CF4、NF3、SF6、CHF3などのフッ素系又はCl2、BCl3、SiCl4もしくはCCl4などを代表とする塩素系ガス、あるいはO2のガスを用い、HeやArなどの不活性ガスを適宜加えても良い。また、大気圧放電のエッチング加工を適用すれば、局所的な放電加工も可能であり、基板の全面にマスク層を形成する必要はない。 As the etching process at the time of patterning, either plasma etching (dry etching) or wet etching may be employed, but plasma etching is suitable for processing a large area substrate. As an etching gas, a fluorine-based gas such as CF 4 , NF 3 , SF 6 , or CHF 3 , a chlorine-based gas typified by Cl 2 , BCl 3 , SiCl 4, CCl 4, or the like, or an O 2 gas is used. An inert gas such as Ar or Ar may be added as appropriate. Further, if an atmospheric pressure discharge etching process is applied, a local electric discharge process is also possible, and it is not necessary to form a mask layer on the entire surface of the substrate.

導電性材料を含む組成物を吐出して、ソース電極層又はドレイン電極層112、ソース電極層又はドレイン電極層113、ソース電極層又はドレイン電極層114、ソース電極層又はドレイン電極層115を形成し、該ソース電極層又はドレイン電極層112、ソース電極層又はドレイン電極層113、ソース電極層又はドレイン電極層114、ソース電極層又はドレイン電極層115をマスクとして、半導体層106、n型を有する半導体層108及びn型を有する半導体層110、半導体層107、n型を有する半導体層109及びn型を有する半導体層111をパターン加工して、半導体層146、n型を有する半導体層148a、n型を有する半導体層148b、n型を有する半導体層150a、n型を有する半導体層150b、半導体層147、n型を有する半導体層149a、n型を有する半導体層149b、n型を有する半導体層151a、n型を有する半導体層151bを形成する(図5参照。)。ソース電極層又はドレイン電極層112、ソース電極層又はドレイン電極層113、ソース電極層又はドレイン電極層114、ソース電極層又はドレイン電極層115を形成する工程も、前述したゲート電極層103、ゲート電極層104とを形成したときと同様に形成することができる。ソース電極層又はドレイン電極層112、ソース電極層又はドレイン電極層114は配線層としても機能する。     A composition containing a conductive material is discharged to form a source or drain electrode layer 112, a source or drain electrode layer 113, a source or drain electrode layer 114, and a source or drain electrode layer 115. The semiconductor layer 106, a semiconductor having n-type conductivity, using the source or drain electrode layer 112, the source or drain electrode layer 113, the source or drain electrode layer 114, the source or drain electrode layer 115 as a mask The layer 108, the n-type semiconductor layer 110, the semiconductor layer 107, the n-type semiconductor layer 109, and the n-type semiconductor layer 111 are patterned, so that the semiconductor layer 146, the n-type semiconductor layer 148 a, and the n-type Semiconductor layer 148b having n-type, semiconductor layer 150a having n-type, semiconductor layer 150b having n-type, half Body layer 147, a semiconductor layer 149a having a n-type semiconductor layer 149b having a n-type semiconductor layer 151a having a n-type, a semiconductor layer 151b having a n-type (refer to FIG. 5.). The steps of forming the source or drain electrode layer 112, the source or drain electrode layer 113, the source or drain electrode layer 114, and the source or drain electrode layer 115 also include the gate electrode layer 103 and the gate electrode described above. It can be formed in the same manner as when the layer 104 is formed. The source or drain electrode layer 112 and the source or drain electrode layer 114 also function as a wiring layer.

ソース電極層又はドレイン電極層を形成する導電性材料としては、Ag(銀)、Au(金)、Cu(銅)、W(タングステン)、Al(アルミニウム)等の金属の粒子を主成分とした組成物を用いることができる。また、透光性を有するインジウム錫酸化物(ITO)、インジウム錫酸化物と酸化珪素からなるITSO、有機インジウム、有機スズ、酸化亜鉛、窒化チタンなどを組み合わせても良い。   The conductive material for forming the source electrode layer or the drain electrode layer is mainly composed of metal particles such as Ag (silver), Au (gold), Cu (copper), W (tungsten), Al (aluminum). Compositions can be used. Further, light-transmitting indium tin oxide (ITO), ITSO made of indium tin oxide and silicon oxide, organic indium, organic tin, zinc oxide, titanium nitride, or the like may be combined.

ソース電極層又はドレイン電極層の形成方法を図7及び図8を用いて説明する。ソース電極層又はドレイン電極層112、ソース電極層又はドレイン電極層113、ソース電極層又はドレイン電極層114、ソース電極層又はドレイン電極層115は、微細なパターンで形成されており、制御性よく形成しなければ形成不良によるショート等の不良を引き起こす。よって、半導体層上の微細なパターニングはレーザ光による微細な加工によって行う。図7(A)で示すように、基板200上にゲート電極層201a、ゲート電極層201b、ゲート絶縁層202a、ゲート絶縁層202b、ゲート絶縁層202c半導体層203a、半導体層203b、n型を有する半導体層204a、n型を有する半導体層204bが形成されており、これらを覆うように導電膜205を全面に形成する。導電膜205は蒸着法、CVD法、スパッタ法などによって形成することができる。その後、レジストからなるマスク230を形成する。   A method for forming the source electrode layer or the drain electrode layer will be described with reference to FIGS. The source or drain electrode layer 112, the source or drain electrode layer 113, the source or drain electrode layer 114, and the source or drain electrode layer 115 are formed in a fine pattern and formed with high controllability. Failure to do so will cause defects such as short circuits due to formation defects. Therefore, fine patterning on the semiconductor layer is performed by fine processing with a laser beam. As shown in FIG. 7A, a gate electrode layer 201a, a gate electrode layer 201b, a gate insulating layer 202a, a gate insulating layer 202b, a gate insulating layer 202c, a semiconductor layer 203a, a semiconductor layer 203b, and an n-type are formed over a substrate 200. A semiconductor layer 204a and an n-type semiconductor layer 204b are formed, and a conductive film 205 is formed over the entire surface so as to cover them. The conductive film 205 can be formed by an evaporation method, a CVD method, a sputtering method, or the like. Thereafter, a mask 230 made of resist is formed.

レジストからなるマスク230に、レーザ光240a、レーザ光240b、レーザ光240cを照射し、露光することによって領域231a、領域231b、領域231cを感光する(図7(B)参照。)。本実施の形態ではポジ型の感光性のレジストを用いるため、露光された領域231a、領域231b、領域231cはエッチャントによって除去され、開口部232a、開口部232b、開口部232cが形成される(図7(C)参照。)。開口部232a、開口部232b、開口部232cを有するマスクを用いて導電膜205をエッチングによりパターニングすることによって、ソース電極層又はドレイン電極層208a、ソース電極層又はドレイン電極層208b、ソース電極層又はドレイン電極層208c、ソース電極層又はドレイン電極層208dが形成される。本実施の形態では、Agを用いて形成されたソース電極層及びドレイン電極層に、HNO3溶液によるウェットエッチングを行い、その後O2アッシングを行う。このソース電極層又はドレイン電極層208a、ソース電極層又はドレイン電極層208b、ソース電極層又はドレイン電極層208c、ソース電極層又はドレイン電極層208dをマスクとして半導体層203a、半導体層203b、n型を有する半導体層204a、n型を有する半導体層204bをエッチングし、半導体層206a、半導体層206b、n型を有する半導体層207a、n型を有する半導体層207b、n型を有する半導体層207c、n型を有する半導体層207dを形成することができる(図7(D)参照。)。このようにレーザ光による微細な加工によりマスクを形成し、導電膜のパターニングを行うことで、制御性よく精密に導電膜をパターニングでき、所望な形状のソース電極層やドレイン電極層を形成することができる。よって形成不良が生じないために薄膜トランジスタの信頼性も向上する。 The resist mask 230 is irradiated with laser light 240a, laser light 240b, and laser light 240c and exposed to expose the regions 231a, 231b, and 231c (see FIG. 7B). Since a positive photosensitive resist is used in this embodiment mode, the exposed region 231a, region 231b, and region 231c are removed by an etchant, so that an opening 232a, an opening 232b, and an opening 232c are formed (FIG. 7 (C).) By patterning the conductive film 205 by etching using a mask having the opening 232a, the opening 232b, and the opening 232c, the source or drain electrode layer 208a, the source or drain electrode layer 208b, the source electrode layer or A drain electrode layer 208c and a source or drain electrode layer 208d are formed. In this embodiment mode, wet etching using an HNO 3 solution is performed on a source electrode layer and a drain electrode layer formed using Ag, and then O 2 ashing is performed. With this source or drain electrode layer 208a, source or drain electrode layer 208b, source or drain electrode layer 208c, source or drain electrode layer 208d as a mask, the semiconductor layer 203a, the semiconductor layer 203b, and the n-type are formed. The semiconductor layer 204a, the n-type semiconductor layer 204b, and the semiconductor layer 206a, the semiconductor layer 206b, the n-type semiconductor layer 207a, the n-type semiconductor layer 207b, the n-type semiconductor layer 207c, and the n-type are etched. A semiconductor layer 207d including can be formed (see FIG. 7D). By forming a mask by fine processing with laser light and patterning the conductive film in this way, the conductive film can be patterned with high controllability and a desired shape of the source electrode layer and the drain electrode layer can be formed. Can do. Therefore, since the formation failure does not occur, the reliability of the thin film transistor is also improved.

図8も図7と同様にレーザ光による露光工程を用いる導電膜のパターニング方法であるが、導電膜205を図7のように全面に形成せず、液滴吐出法によって選択的に形成する方法を示す。図7(A)のように半導体層を形成した後、液滴吐出装置280a、液滴吐出装置280bによって導電膜215a、導電膜215bが選択的に形成される(図8(A)参照。)。その後は同様にレジストをレーザ光によって露光し、微細なマスクを形成する。そのマスクを用いて、半導体チャネル形成領域上における導電膜215a、導電膜215bの微細なパターニングを行う。図8においては液滴吐出法により選択的に導電膜215a、導電膜215bを接せずに形成しているので、図7のように開口部232bを形成する必要がない。また、エッチングによるパターニングを行っていないので得られるソース電極層又はドレイン電極層218a、ソース電極層又はドレイン電極層218b、ソース電極層又はドレイン電極層218c、ソース電極層又はドレイン電極層218dの端部は曲率半径を有するような丸みを帯びた形状となりうる。よって液滴吐出法を用いると、材料のロスも軽減し、工程も簡略化するため、コストが低く生産性が上がるという利点がある。     FIG. 8 is also a conductive film patterning method using an exposure process with a laser beam as in FIG. 7, but the conductive film 205 is not formed on the entire surface as in FIG. 7, but is selectively formed by a droplet discharge method. Indicates. After the semiconductor layer is formed as shown in FIG. 7A, the conductive film 215a and the conductive film 215b are selectively formed by the droplet discharge device 280a and the droplet discharge device 280b (see FIG. 8A). . Thereafter, the resist is similarly exposed by laser light to form a fine mask. Using the mask, the conductive film 215a and the conductive film 215b are finely patterned on the semiconductor channel formation region. In FIG. 8, the conductive film 215a and the conductive film 215b are selectively formed by the droplet discharge method without being in contact with each other, so that it is not necessary to form the opening 232b as shown in FIG. In addition, end portions of the source or drain electrode layer 218a, the source or drain electrode layer 218b, the source or drain electrode layer 218c, and the source or drain electrode layer 218d that are obtained because patterning by etching is not performed. Can have a rounded shape with a radius of curvature. Therefore, when the droplet discharge method is used, material loss is reduced and the process is simplified, so that there is an advantage in that cost is low and productivity is increased.

ソース電極層又はドレイン電極層112、ソース電極層又はドレイン電極層113、ソース電極層又はドレイン電極層114、ソース電極層又はドレイン電極層115を形成後もゲート電極層103の時と同様、プレス等による平坦化工程を行っても良い。また、ソース電極層又はドレイン電極層を液滴吐出法によって吐出し、仮焼成をしてから、本焼成の間にプレス工程を挟むことによって、電極層の平坦化の他に、電極層に含まれる酸素が放出され酸素濃度が低下するので、電気抵抗が下がるという効果もある。     After forming the source or drain electrode layer 112, the source or drain electrode layer 113, the source or drain electrode layer 114, and the source or drain electrode layer 115, as in the case of the gate electrode layer 103, press or the like You may perform the planarization process by. In addition to flattening the electrode layer, the source electrode layer or the drain electrode layer is discharged by a droplet discharge method and temporarily fired, and then a pressing step is interposed between the main firings. The released oxygen is released and the oxygen concentration is lowered, so that the electrical resistance is also lowered.

ソース電極層又はドレイン電極層、半導体層、ゲート電極層、ゲート絶縁層を覆うようにパッシベーション膜となる絶縁膜140を成膜することが好ましい。絶縁膜140は、プラズマCVD法又はスパッタリング法などの薄膜形成法を用い、窒化珪素、酸化珪素、窒化酸化珪素、酸化窒化珪素、酸化窒化アルミニウム、または酸化アルミニウム、ダイアモンドライクカーボン(DLC)、窒素含有炭素(CN)、その他の絶縁性材料を用いて形成することができる。なお、パッシベーション膜は単層でも積層構造でもよい。ここでは、半導体層146、半導体層147の界面特性から酸化珪素、又は酸化窒化珪素を形成したのち、外部からの不純物が半導体素子内に侵入するのを防ぐため窒化珪素、又は窒化酸化珪素を形成する積層構造が好ましい。本実施の形態では、半導体層146、半導体層147に接して、酸化珪素膜を膜厚150nm形成した後、同チャンバー内でガス切り替えを行い連続的に窒化珪素膜を膜厚200nm形成する積層構造で絶縁膜140を形成する。     An insulating film 140 serving as a passivation film is preferably formed so as to cover the source or drain electrode layer, the semiconductor layer, the gate electrode layer, and the gate insulating layer. The insulating film 140 is formed using a thin film formation method such as a plasma CVD method or a sputtering method, and contains silicon nitride, silicon oxide, silicon nitride oxide, silicon oxynitride, aluminum oxynitride, or aluminum oxide, diamond-like carbon (DLC), and nitrogen. It can be formed using carbon (CN) or other insulating materials. Note that the passivation film may be a single layer or a laminated structure. Here, silicon oxide or silicon oxynitride is formed from the interface characteristics of the semiconductor layer 146 and the semiconductor layer 147, and then silicon nitride or silicon nitride oxide is formed to prevent external impurities from entering the semiconductor element. A laminated structure is preferable. In this embodiment mode, a silicon oxide film is formed with a thickness of 150 nm in contact with the semiconductor layer 146 and the semiconductor layer 147, and then a gas is switched in the same chamber to continuously form a silicon nitride film with a thickness of 200 nm. Then, the insulating film 140 is formed.

この後、半導体層146、半導体層147を水素雰囲気又は窒素雰囲気で加熱して水素化することが好ましい。なお、窒素雰囲気で加熱する場合は、絶縁膜140として水素を含む絶縁膜を形成することが好ましい。     Thereafter, the semiconductor layer 146 and the semiconductor layer 147 are preferably hydrogenated by heating in a hydrogen atmosphere or a nitrogen atmosphere. Note that an insulating film containing hydrogen is preferably formed as the insulating film 140 in the case of heating in a nitrogen atmosphere.

次に、絶縁層116を形成する。本実施の形態では、絶縁層116を全面に形成し、レジスト等のマスクによって、エッチングしパターニングする。絶縁層116を、直接選択的に形成できる液滴吐出法や印刷法などを用いて形成する場合は、エッチングによるパターニングは必ずしも必要はない。本実施の形態において、層間絶縁層として絶縁層116を設けた上に、隔壁として機能する第2の増感層を設ける。この場合、絶縁層116は、第1の絶縁層とも言える。     Next, the insulating layer 116 is formed. In this embodiment mode, the insulating layer 116 is formed over the entire surface, and is etched and patterned with a mask such as a resist. When the insulating layer 116 is formed using a droplet discharge method, a printing method, or the like that can be directly and selectively formed, patterning by etching is not necessarily required. In this embodiment mode, an insulating layer 116 is provided as an interlayer insulating layer, and a second sensitizing layer functioning as a partition is provided. In this case, the insulating layer 116 can also be said to be a first insulating layer.

絶縁層116は、酸化珪素、窒化珪素、酸化窒化珪素、酸化アルミニウム、窒化アルミニウム、酸化窒化アルミニウム、ダイアモンドライクカーボン(DLC)、窒素含有炭素膜(CN)その他の無機絶縁性材料、又はアクリル酸、メタクリル酸及びこれらの誘導体、又はポリイミド(polyimide)、芳香族ポリアミド、ポリベンゾイミダゾール(polybenzimidazole)、ベンゾシクロブテン、ポリシラザンなどの有機絶縁性材料、又はシロキサン系材料を出発材料として形成された珪素、酸素、水素からなる化合物のうちSi−O−Si結合を含む無機シロキサン、珪素上の水素がメチルやフェニルのような有機基によって置換された有機シロキサン系の絶縁材料で形成することができる。アクリル、ポリイミド等の感光性、非感光性の材料を用いて形成してもよい。     The insulating layer 116 includes silicon oxide, silicon nitride, silicon oxynitride, aluminum oxide, aluminum nitride, aluminum oxynitride, diamond-like carbon (DLC), nitrogen-containing carbon film (CN), other inorganic insulating materials, or acrylic acid, Methacrylic acid and derivatives thereof, silicon, oxygen formed using organic insulating materials such as polyimide, aromatic polyamide, polybenzimidazole, benzocyclobutene, polysilazane, or siloxane-based materials as starting materials Among the compounds composed of hydrogen, inorganic siloxanes containing Si—O—Si bonds, and organic siloxane insulating materials in which hydrogen on silicon is replaced by organic groups such as methyl and phenyl can be used. You may form using photosensitive and non-photosensitive materials, such as an acryl and a polyimide.

本実施の形態では、絶縁層116の材料としては、シリコン(Si)と酸素(O)との結合で骨格構造が構成され、置換基に水素、フッ素、アルキル基、または芳香族炭化水素のうち少なくとも1種を有する材料を用いた塗布膜を用いる。焼成した後の膜は、アルキル基を含む酸化珪素膜(SiOx)とも呼べる。     In this embodiment, as a material of the insulating layer 116, a skeleton structure is formed by a bond of silicon (Si) and oxygen (O), and a substituent includes hydrogen, fluorine, an alkyl group, or an aromatic hydrocarbon. A coating film using a material having at least one kind is used. The fired film can also be called a silicon oxide film (SiOx) containing an alkyl group.

絶縁膜140及び絶縁層116にソース電極層又はドレイン電極層113に達する開口部136と、ソース電極層又はドレイン電極層115に達する開口部138とを、ゲート絶縁層105a、ゲート絶縁層105b、絶縁膜140、絶縁層116に、第1の電極層120に達する開口部139、ゲート電極層103に達する開口部135、ゲート電極層104に達する開口部137を形成する。この開口部もレジストからなるマスクを用いてエッチングし形成する。パターニングに用いるマスクは、レーザ光の照射による露光を行うことで微細な形状を有するマスクとすることができる。このようにして形成した開口部138及び開口部139に配線層119を形成し、ソース電極層又はドレイン電極層115と第1の電極層120とを電気的に接続する。開口部136及び開口部137に配線層118を形成し、ソース電極層又はドレイン電極層113とゲート電極層104とを電気的に接続する。また、開口部135にもゲート電極層103と電気的に接続するようにゲート配線層117を形成する。ゲート配線層117を低抵抗な材料によって形成することで、ゲート電極層103が多少高抵抗の材料であっても、高速動作が可能となり、大きな電流も流すことができる。     An opening 136 reaching the source or drain electrode layer 113 and an opening 138 reaching the source or drain electrode layer 113 are formed in the insulating film 140 and the insulating layer 116 with a gate insulating layer 105a, a gate insulating layer 105b, An opening 139 reaching the first electrode layer 120, an opening 135 reaching the gate electrode layer 103, and an opening 137 reaching the gate electrode layer 104 are formed in the film 140 and the insulating layer 116. This opening is also formed by etching using a resist mask. The mask used for patterning can be a mask having a fine shape by performing exposure by laser light irradiation. A wiring layer 119 is formed in the opening 138 and the opening 139 thus formed, and the source or drain electrode layer 115 and the first electrode layer 120 are electrically connected. A wiring layer 118 is formed in the opening 136 and the opening 137, and the source or drain electrode layer 113 and the gate electrode layer 104 are electrically connected. A gate wiring layer 117 is also formed in the opening 135 so as to be electrically connected to the gate electrode layer 103. By forming the gate wiring layer 117 with a low-resistance material, high-speed operation is possible even when the gate electrode layer 103 is a slightly high-resistance material, and a large current can flow.

以上の工程により、基板100上にボトムゲート型(逆スタガ型ともいう。)の薄膜トランジスタと画素電極が接続された表示パネル用のTFT基板が完成する。また本実施の形態の薄膜トランジスタはチャネルエッチ型である。     Through the above steps, a TFT substrate for a display panel in which a bottom gate type (also referred to as an inverted staggered type) thin film transistor and a pixel electrode are connected to the substrate 100 is completed. The thin film transistor of this embodiment is a channel etch type.

次に、絶縁層121(隔壁、土手とも呼ばれる)を選択的に形成する。絶縁層121は、第1の電極層120上に開口部を有するように形成し、配線層119を覆って形成する。本実施の形態では、絶縁層121を全面に形成し、レジスト等のマスクによって、エッチングしパターニングする。絶縁層121を、直接選択的に形成できる液滴吐出法や印刷法などを用いて形成する場合は、エッチングによるパターニングは必ずしも必要はない。また絶縁層121も本発明の前処理によって、所望の形状に形成できる。     Next, an insulating layer 121 (also referred to as a partition wall or a bank) is selectively formed. The insulating layer 121 is formed over the first electrode layer 120 so as to have an opening and covers the wiring layer 119. In this embodiment mode, the insulating layer 121 is formed over the entire surface, and is etched and patterned with a mask such as a resist. When the insulating layer 121 is formed using a droplet discharge method, a printing method, or the like that can be directly and selectively formed, patterning by etching is not necessarily required. The insulating layer 121 can also be formed in a desired shape by the pretreatment of the present invention.

絶縁層121は、酸化珪素、窒化珪素、酸化窒化珪素、酸化アルミニウム、窒化アルミニウム、酸窒化アルミニウムその他の無機絶縁性材料、又はアクリル酸、メタクリル酸及びこれらの誘導体、又はポリイミド(polyimide)、芳香族ポリアミド、ポリベンゾイミダゾール(polybenzimidazole)などの耐熱性高分子、又はシロキサン系材料を出発材料として形成された珪素、酸素、水素からなる化合物のうちSi−O−Si結合を含む無機シロキサン、珪素上の水素がメチルやフェニルのような有機基によって置換された有機シロキサン系の絶縁材料で形成することができる。アクリル、ポリイミド等の感光性、非感光性の材料を用いて形成してもよい。絶縁層121は曲率半径が連続的に変化する形状が好ましく、上に形成される電界発光層122、第2の電極層123の被覆性が向上する。     The insulating layer 121 is formed using silicon oxide, silicon nitride, silicon oxynitride, aluminum oxide, aluminum nitride, aluminum oxynitride, or other inorganic insulating materials, or acrylic acid, methacrylic acid, and derivatives thereof, polyimide, aromatic Heat-resistant polymers such as polyamide, polybenzimidazole, or inorganic siloxanes containing Si-O-Si bonds among silicon, oxygen, and hydrogen compounds formed from siloxane-based materials as starting materials It can be formed of an organic siloxane insulating material in which hydrogen is substituted with an organic group such as methyl or phenyl. You may form using photosensitive and non-photosensitive materials, such as an acryl and a polyimide. The insulating layer 121 preferably has a shape in which the radius of curvature continuously changes, and the coverage of the electroluminescent layer 122 and the second electrode layer 123 formed thereon is improved.

また、液滴吐出法により、絶縁層121を組成物を吐出し形成した後、その平坦性を高めるために表面を圧力によってプレスして平坦化してもよい。プレスの方法としては、ローラー状のものを表面に走査することによって、凹凸をならすように軽減したり、平坦な板状な物で表面を垂直にプレスしてもよい。また溶剤等によって表面を軟化、または融解させエアナイフで表面の凹凸部を除去しても良い。また、CMP法を用いて研磨しても良い。この工程は、液滴吐出法によって凹凸が生じる場合に、その表面の平坦化する場合適用することができる。この工程により平坦性が向上すると、表示パネルの表示ムラなどを防止することができ、高繊細な画像を表示することができる。     Alternatively, after the insulating layer 121 is formed by discharging a composition by a droplet discharge method, the surface may be pressed and flattened by pressure in order to improve the flatness. As a pressing method, unevenness may be reduced by scanning a roller-like object on the surface, or the surface may be pressed vertically with a flat plate-like object. Alternatively, the surface may be softened or melted with a solvent or the like, and the surface irregularities may be removed with an air knife. Further, polishing may be performed using a CMP method. This step can be applied when the surface is flattened when unevenness is generated by the droplet discharge method. When flatness is improved by this step, display unevenness of the display panel can be prevented and a high-definition image can be displayed.

薄膜トランジスタに電気的に接続するように、発光素子を形成する(図1参照。)。     A light-emitting element is formed so as to be electrically connected to the thin film transistor (see FIG. 1).

電界発光層122を形成する前に、大気圧中で200℃の熱処理を行い第1の電極層120、絶縁層121中若しくはその表面に吸着している水分を除去する。また、減圧下で200〜400℃、好ましくは250〜350℃に熱処理を行い、そのまま大気に晒さずに電界発光層122を真空蒸着法や、減圧下の液滴吐出法で形成することが好ましい。     Before forming the electroluminescent layer 122, heat treatment is performed at 200 ° C. under atmospheric pressure to remove moisture adsorbed in the first electrode layer 120 and the insulating layer 121 or on the surface thereof. In addition, it is preferable to perform heat treatment at 200 to 400 ° C., preferably 250 to 350 ° C. under reduced pressure, and to form the electroluminescent layer 122 by vacuum deposition or droplet discharge under reduced pressure without being exposed to the air as it is. .

電界発光層122として、赤色(R)、緑色(G)、青色(B)の発光を示す材料を、それぞれ蒸着マスクを用いた蒸着法等によって選択的に形成する。赤色(R)、緑色(G)、青色(B)の発光を示す材料はカラーフィルタ同様、液滴吐出法により形成することもでき(低分子または高分子材料など)、この場合マスクを用いずとも、RGBの塗り分けを行うことができるため好ましい。電界発光層122上に第2の電極層123を積層形成して、発光素子を用いた表示機能を有する表示装置が完成する。     As the electroluminescent layer 122, materials that emit red (R), green (G), and blue (B) light are selectively formed by an evaporation method using an evaporation mask or the like. A material that emits red (R), green (G), and blue (B) light can be formed by a droplet discharge method (such as a low-molecular or high-molecular material) in the same manner as a color filter. In this case, a mask is not used. Both are preferable because RGB can be separately applied. A second electrode layer 123 is stacked over the electroluminescent layer 122 to complete a display device having a display function using a light emitting element.

図示しないが、第2の電極層123を覆うようにしてパッシベーション膜を設けることは有効である。表示装置を構成する際に設ける保護膜は、単層構造でも多層構造でもよい。パッシベーション膜としては、窒化珪素(SiN)、酸化珪素(SiO2)、酸化窒化珪素(SiON)、窒化酸化珪素(SiNO)、窒化アルミニウム(AlN)、酸化窒化アルミニウム(AlON)、窒素含有量が酸素含有量よりも多い窒化酸化アルミニウム(AlNO)または酸化アルミニウム、ダイアモンドライクカーボン(DLC)、窒素含有炭素膜(CNX)を含む絶縁膜からなり、絶縁膜を単層もしくは組み合わせた積層を用いることができる。例えば窒素含有炭素膜(CNX)\窒化珪素(SiN)のような積層、また有機材料を用いることも出来、スチレンポリマーなど高分子の積層でもよい。また、シリコン(Si)と酸素(O)との結合で骨格構造が構成され、置換基に少なくとも水素を含む材料、もしくは置換基にフッ素、アルキル基、または芳香族炭化水素のうち少なくとも1種を有する材料を用いてもよい。 Although not shown, it is effective to provide a passivation film so as to cover the second electrode layer 123. The protective film provided when forming the display device may have a single layer structure or a multilayer structure. As the passivation film, silicon nitride (SiN), silicon oxide (SiO 2 ), silicon oxynitride (SiON), silicon nitride oxide (SiNO), aluminum nitride (AlN), aluminum oxynitride (AlON), nitrogen content is oxygen It is composed of an insulating film containing aluminum nitride oxide (AlNO) or aluminum oxide, diamond-like carbon (DLC), or nitrogen-containing carbon film (CN x ) that is higher than the content, and a single layer or a combination of insulating films is used. it can. For example, a laminate such as a nitrogen-containing carbon film (CN x ) \ silicon nitride (SiN), an organic material can be used, and a polymer laminate such as a styrene polymer may be used. In addition, a skeleton structure is formed by a bond of silicon (Si) and oxygen (O), and at least one of a material containing at least hydrogen as a substituent, or fluorine, an alkyl group, or an aromatic hydrocarbon as a substituent. You may use the material which has.

この際、カバレッジの良い膜をパッシベーション膜として用いることが好ましく、炭素膜、特にDLC膜を用いることは有効である。DLC膜は室温から100℃以下の温度範囲で成膜可能であるため、耐熱性の低い電界発光層の上方にも容易に成膜することができる。DLC膜は、プラズマCVD法(代表的には、RFプラズマCVD法、マイクロ波CVD法、電子サイクロトロン共鳴(ECR)CVD法、熱フィラメントCVD法など)、燃焼炎法、スパッタ法、イオンビーム蒸着法、レーザ蒸着法などで形成することができる。成膜に用いる反応ガスは、水素ガスと、炭化水素系のガス(例えばCH4、C22、C66など)とを用い、グロー放電によりイオン化し、負の自己バイアスがかかったカソードにイオンを加速衝突させて成膜する。また、CN膜は反応ガスとしてC24ガスとN2ガスとを用いて形成すればよい。DLC膜は酸素に対するブロッキング効果が高く、電界発光層の酸化を抑制することが可能である。そのため、この後に続く封止工程を行う間に電界発光層が酸化するといった問題を防止できる。 At this time, it is preferable to use a film with good coverage as the passivation film, and it is effective to use a carbon film, particularly a DLC film. Since the DLC film can be formed in a temperature range from room temperature to 100 ° C., it can be easily formed over the electroluminescent layer having low heat resistance. The DLC film is formed by a plasma CVD method (typically, an RF plasma CVD method, a microwave CVD method, an electron cyclotron resonance (ECR) CVD method, a hot filament CVD method, etc.), a combustion flame method, a sputtering method, or an ion beam evaporation method. It can be formed by laser vapor deposition. The reaction gas used for film formation was hydrogen gas and a hydrocarbon-based gas (for example, CH 4 , C 2 H 2 , C 6 H 6, etc.), ionized by glow discharge, and negative self-bias was applied. Films are formed by accelerated collision of ions with the cathode. The CN film may be formed using C 2 H 4 gas and N 2 gas as the reaction gas. The DLC film has a high blocking effect against oxygen and can suppress oxidation of the electroluminescent layer. Therefore, the problem that the electroluminescent layer is oxidized during the subsequent sealing process can be prevented.

続いて、シール材を形成し、封止基板を用いて封止する。その後、ゲート電極層103と電気的に接続して形成されるゲート配線層に、フレキシブル配線基板を接続し、外部との電気的な接続をしても良い。これは、ソース配線層でもあるソース電極層又はドレイン電極層112、ソース電極層又はドレイン電極層114と電気的に接続して形成されるソース配線層も同様である。   Subsequently, a sealing material is formed and sealed using a sealing substrate. After that, a flexible wiring board may be connected to a gate wiring layer formed by being electrically connected to the gate electrode layer 103 to be electrically connected to the outside. This also applies to the source or drain electrode layer 112, which is also the source wiring layer, and the source wiring layer formed by being electrically connected to the source or drain electrode layer 114.

続いて、異方性導電体層を介して、表示装置内の配線層が電気的に接続するように、接続用の配線基板を設ける。配線基板は、外部からの信号や電位を伝達する役目を担い、FPC(Flexible printed circuit)などを用いることができる。上記工程を経て、チャネルエッチ型のスイッチング用TFT、駆動TFTと容量素子を含む表示パネルが完成する。容量素子は、ソース電極層又はドレイン電極層114とゲート絶縁層105a、ゲート絶縁層105b、ゲート絶縁層105cとゲート電極層104とで形成される。   Subsequently, a wiring board for connection is provided so that the wiring layer in the display device is electrically connected via the anisotropic conductor layer. The wiring board plays a role of transmitting signals and potentials from the outside, and an FPC (Flexible printed circuit) or the like can be used. Through the above process, a display panel including a channel etch type switching TFT, a driving TFT, and a capacitor is completed. The capacitor is formed using the source or drain electrode layer 114, the gate insulating layer 105a, the gate insulating layer 105b, the gate insulating layer 105c, and the gate electrode layer 104.

表示装置内の配線層とFPCは端子電極層を用いて接続され、端子電極層はゲート電極層と同材料及び同工程、ソース電極層及びドレイン電極層を兼ねるソース配線層と同材料及び同工程、ゲート配線層と同材料同工程で、それぞれ作製することができる。FPCと表示装置内の配線層との接続例を図46を用いて説明する。     The wiring layer in the display device and the FPC are connected using a terminal electrode layer. The terminal electrode layer is the same material and process as the gate electrode layer, and the same material and process as the source wiring layer that also serves as the source electrode layer and the drain electrode layer. The gate wiring layer and the same material can be manufactured in the same process. A connection example between the FPC and a wiring layer in the display device will be described with reference to FIG.

図46において、基板1上に薄膜トランジスタ9及び発光素子が設けられた第1の電極層6が形成され、シール材3で対向基板8と張り合わされている。表示装置内から延長してシール材外部に形成される配線層とFPC2b及びFPC2aは異方性導電膜7a、異方性導電膜7bによって接着されている。     In FIG. 46, a first electrode layer 6 provided with a thin film transistor 9 and a light emitting element is formed on a substrate 1 and bonded to a counter substrate 8 with a sealant 3. A wiring layer extending from the inside of the display device and formed outside the sealant is bonded to the FPC 2b and FPC 2a by an anisotropic conductive film 7a and an anisotropic conductive film 7b.

図46(A1)、(B1)、(C1)は表示装置の上面図であり、図46(A2)、(B2)、(C2)は図46(A1)、(B1)、(C1)における線O−P、線R−Qの断面図である。図46(A1)、(A2)において、端子電極層5a及び端子電極層5bはゲート電極層と同材料同工程で形成されている。端子電極層5aにシール材外部に延長して形成されたソース配線層4aが接続され、端子電極層5aとFPC2aとが異方性導電膜7aを介して接続されている。一方端子電極層5bにシール材外部に延長して形成されたゲート配線層4bが接続され、端子電極層5bとFPC2bとが異方性導電膜7bを介して接続されている。     46 (A1), (B1), and (C1) are top views of the display device, and FIGS. 46 (A2), (B2), and (C2) are in FIGS. 46 (A1), (B1), and (C1). It is sectional drawing of line OP and line RQ. 46A1 and 46A2, the terminal electrode layer 5a and the terminal electrode layer 5b are formed of the same material and the same step as the gate electrode layer. A source wiring layer 4a formed to extend to the outside of the sealing material is connected to the terminal electrode layer 5a, and the terminal electrode layer 5a and the FPC 2a are connected via an anisotropic conductive film 7a. On the other hand, a gate wiring layer 4b formed to extend to the outside of the sealing material is connected to the terminal electrode layer 5b, and the terminal electrode layer 5b and the FPC 2b are connected via an anisotropic conductive film 7b.

図46(B1)、(B2)において、端子電極層55a及び端子電極層55bはソース配線層と同材料同工程で形成されている。端子電極層55aはシール材外部に延長して形成されたソース配線層で形成され、端子電極層55aとFPC2aとが異方性導電膜7aを介して接続されている。一方、端子電極層55bにシール材外部に延長して形成されたゲート配線層54bが接続され、端子電極層55bとFPC2bとが異方性導電膜7bを介して接続されている。     46B and 46B, the terminal electrode layer 55a and the terminal electrode layer 55b are formed of the same material and the same process as the source wiring layer. The terminal electrode layer 55a is formed of a source wiring layer formed to extend outside the sealing material, and the terminal electrode layer 55a and the FPC 2a are connected via an anisotropic conductive film 7a. On the other hand, a gate wiring layer 54b formed to extend to the outside of the sealing material is connected to the terminal electrode layer 55b, and the terminal electrode layer 55b and the FPC 2b are connected via an anisotropic conductive film 7b.

図46(C1)、(C2)において、端子電極層64a及び端子電極層64bはゲート配線層と同材料同工程で形成されている。シール材外部に延長して形成されたソース配線層65aに端子電極層64aが接続され、端子電極層64aとFPC2aとが異方性導電膜7aを介して接続されている。一方、端子電極層64bはシール材外部に延長して形成されたゲート配線層で形成され、端子電極層64bとFPC2bとが異方性導電膜7bを介して接続されている。     46C1 and 46C2, the terminal electrode layer 64a and the terminal electrode layer 64b are formed using the same material and the same process as the gate wiring layer. A terminal electrode layer 64a is connected to a source wiring layer 65a formed to extend outside the sealing material, and the terminal electrode layer 64a and the FPC 2a are connected via an anisotropic conductive film 7a. On the other hand, the terminal electrode layer 64b is formed of a gate wiring layer formed to extend outside the sealing material, and the terminal electrode layer 64b and the FPC 2b are connected via an anisotropic conductive film 7b.

本実施の形態では、スイッチングTFTはシングルゲート構造を示したが、ダブルゲート構造などのマルチゲート構造でもよい。   In this embodiment mode, the switching TFT has a single gate structure, but a multi-gate structure such as a double gate structure may be used.

以上の工程により、結晶性半導体膜を有する逆スタガ型薄膜トランジスタを形成することができる。本実施の形態で形成される薄膜トランジスタは、結晶性半導体膜で形成されるため非晶質半導体膜で形成される薄膜トランジスタと比較して移動度(2〜50cm2/Vsec程度)が高い。また、ソース領域及びドレイン領域には、一導電型を付与する不純物元素に加え、結晶化を促進する機能を有する金属元素をも含む。このため、抵抗率の低いソース領域及びドレイン領域が形成できる。この結果、高速動作が必要な表示装置を作製することが可能である。 Through the above steps, an inverted staggered thin film transistor having a crystalline semiconductor film can be formed. Since the thin film transistor formed in this embodiment is formed using a crystalline semiconductor film, it has higher mobility (about 2 to 50 cm 2 / Vsec) than a thin film transistor formed using an amorphous semiconductor film. In addition to the impurity element imparting one conductivity type, the source region and the drain region also include a metal element having a function of promoting crystallization. For this reason, a source region and a drain region with low resistivity can be formed. As a result, a display device that requires high-speed operation can be manufactured.

また、非晶質半導体膜で形成される薄膜トランジスタと比較して、しきい値のずれが生じにくく、薄膜トランジスタ特性のバラツキを低減することが可能である。   Further, compared to a thin film transistor formed using an amorphous semiconductor film, threshold shift is less likely to occur, and variations in thin film transistor characteristics can be reduced.

更には、ゲッタリング工程により、成膜段階で半導体膜中に混入する金属元素をもゲッタリングするため、オフ電流を低減することが可能である。このため、このようなTFTを表示装置のスイッチング素子に設けることにより、コントラストを向上させることが可能である。   Further, since the metal element mixed in the semiconductor film in the film formation stage is also gettered by the gettering step, off current can be reduced. For this reason, it is possible to improve contrast by providing such a TFT in a switching element of a display device.

また、レーザ光照射の微細な加工により、配線等のの細線化も自由に設計できる。本発明により、所望なパターンを制御性よく形成でき、材料のロスも少なく、コストダウンも達成できる。よって高性能、高信頼性の表示装置を歩留まりよく作製することができる。     Further, it is possible to freely design thinning of wirings and the like by fine processing of laser light irradiation. According to the present invention, a desired pattern can be formed with good controllability, material loss is small, and cost reduction can be achieved. Therefore, a high-performance and highly reliable display device can be manufactured with high yield.

(実施の形態2)
本発明の実施の形態について、図10を用いて説明する。本実施の形態は、実施の形態1において、結晶化を助長するための金属を、非晶質半導体膜に接し、かつソース領域、ドレイン領域として機能するn型を有する半導体膜に接して形成した例である。よって、同一部分又は同様な機能を有する部分の繰り返しの説明は省略する。
(Embodiment 2)
An embodiment of the present invention will be described with reference to FIG. In this embodiment mode, the metal for promoting crystallization is formed in contact with an amorphous semiconductor film and an n-type semiconductor film functioning as a source region and a drain region in Embodiment Mode 1. It is an example. Therefore, repetitive description of the same portion or a portion having a similar function is omitted.

基板1500上にゲート電極層1501を形成し、ゲート電極層1501を覆うようにゲート絶縁層1502を形成する。本実施の形態ではゲート絶縁層1502は、本実施の形態ではゲート絶縁層542は、窒化珪素膜、酸化珪素膜、窒化珪素膜の3層構造とするが、酸化珪素(SiOx)、窒化珪素(SiNx)、酸化窒化珪素(SiOxNy)(x>y)、窒化酸化珪素(SiNxOy)(x>y)などの単層、又はこれらの積層構造を用いてもよい。     A gate electrode layer 1501 is formed over the substrate 1500, and a gate insulating layer 1502 is formed so as to cover the gate electrode layer 1501. In this embodiment, the gate insulating layer 1502 and the gate insulating layer 542 in this embodiment have a three-layer structure of a silicon nitride film, a silicon oxide film, and a silicon nitride film, but silicon oxide (SiOx), silicon nitride ( A single layer such as SiNx), silicon oxynitride (SiOxNy) (x> y), silicon nitride oxide (SiNxOy) (x> y), or a stacked structure thereof may be used.

本実施の形態においては、ゲート絶縁層1502上に非晶質半導体膜1503を形成した後に金属膜1504を形成し、n型を有する半導体膜1505を形成する(図10(A)参照。)。     In this embodiment, after the amorphous semiconductor film 1503 is formed over the gate insulating layer 1502, the metal film 1504 is formed, and an n-type semiconductor film 1505 is formed (see FIG. 10A).

その後加熱処理により非晶質半導体膜1503を結晶化し、結晶性半導体膜1506を形成する。金属膜1504は、図10(B)の矢印の方向に移動し、結晶化に寄与した後、ゲッタリングシンクとして機能する半導体膜1507中に捕獲される。(図10(B)参照。)よって、結晶化を助長する金属が低減、又は除去された結晶性半導体膜1506を得ることができる。     After that, the amorphous semiconductor film 1503 is crystallized by heat treatment, so that a crystalline semiconductor film 1506 is formed. The metal film 1504 moves in the direction of the arrow in FIG. 10B, contributes to crystallization, and is then trapped in the semiconductor film 1507 functioning as a gettering sink. Accordingly, a crystalline semiconductor film 1506 in which a metal that promotes crystallization is reduced or removed can be obtained.

結晶性半導体膜1506とn型を有する半導体膜1507とをパターニングした後、ソース電極層又はドレイン電極層1508a、ソース電極層又はドレイン電極層1508bを形成する(図10(C)参照。)。     After the crystalline semiconductor film 1506 and the n-type semiconductor film 1507 are patterned, a source or drain electrode layer 1508a and a source or drain electrode layer 1508b are formed (see FIG. 10C).

ソース電極層又はドレイン電極層1508a、ソース電極層又はドレイン電極層1508bをマスクとしてn型を有する半導体膜及び結晶性半導体膜をエッチングし、半導体層1509及びソース領域またはドレイン領域として機能するn型を有する半導体層1510a、n型を有する半導体層1510bが形成される(図10(D)参照。)。     An n-type semiconductor film and a crystalline semiconductor film are etched using the source or drain electrode layer 1508a and the source or drain electrode layer 1508b as masks, and an n-type functioning as the semiconductor layer 1509 and the source or drain region is formed. A semiconductor layer 1510a having an n-type and a semiconductor layer 1510b having an n-type are formed (see FIG. 10D).

以上の工程により、実施の形態1と同様に、結晶性半導体膜を有する逆スタガチャネルエッチ型薄膜トランジスタを形成することができる。     Through the above steps, an inverted stagger channel etch thin film transistor including a crystalline semiconductor film can be formed as in Embodiment Mode 1.

本実施の形態は、実施の形態1と組み合わせて用いることが可能である。
(実施の形態3)
本発明の実施の形態について、図11及び図12を用いて説明する。本実施の形態は、実施の形態1において、チャネル保護膜を用いて、チャネル保護型薄膜トランジスタを形成する例である。よって、同一部分又は同様な機能を有する部分の繰り返しの説明は省略する。
This embodiment can be used in combination with Embodiment 1.
(Embodiment 3)
An embodiment of the present invention will be described with reference to FIGS. This embodiment is an example in which a channel protective thin film transistor is formed using a channel protective film in Embodiment 1. Therefore, repetitive description of the same portion or a portion having a similar function is omitted.

基板1520上にゲート電極層1521を形成し、ゲート電極層1521を覆うようにゲート絶縁層1522を形成する。ゲート絶縁層1522上に金属膜1523を形成し、非晶質半導体膜1524を形成する。本実施の形態ではゲート絶縁層1522は、本実施の形態ではゲート絶縁層542は、窒化珪素膜、酸化珪素膜、窒化珪素膜の3層構造とするが、酸化珪素(SiOx)、窒化珪素(SiNx)、酸化窒化珪素(SiOxNy)(x>y)、窒化酸化珪素(SiNxOy)(x>y)などの単層、又はこれらの積層構造を用いてもよい。     A gate electrode layer 1521 is formed over the substrate 1520, and a gate insulating layer 1522 is formed so as to cover the gate electrode layer 1521. A metal film 1523 is formed over the gate insulating layer 1522 and an amorphous semiconductor film 1524 is formed. In this embodiment mode, the gate insulating layer 1522 has a three-layer structure of a silicon nitride film, a silicon oxide film, and a silicon nitride film. However, in this embodiment mode, silicon oxide (SiOx), silicon nitride ( A single layer such as SiNx), silicon oxynitride (SiOxNy) (x> y), silicon nitride oxide (SiNxOy) (x> y), or a stacked structure thereof may be used.

本実施の形態では、チャネル保護層となる絶縁層1525を形成する(図11(A)参照。)。絶縁層1525は、酸化珪素(SiOx)、窒化珪素(SiNx)、酸化窒化珪素(SiOxNy)(x>y)、窒化酸化珪素(SiNxOy)(x>y)などの単層、又は積層構造を適宜用いればよい。その後絶縁層1525をパターニングし、チャネル保護膜1526を形成する(図11(B)参照。)。次に、n型を有する半導体膜1527を形成する。(図11(C)参照)     In this embodiment, an insulating layer 1525 which serves as a channel protective layer is formed (see FIG. 11A). The insulating layer 1525 has a single layer or stacked structure of silicon oxide (SiOx), silicon nitride (SiNx), silicon oxynitride (SiOxNy) (x> y), silicon nitride oxide (SiNxOy) (x> y), or the like as appropriate. Use it. After that, the insulating layer 1525 is patterned to form a channel protective film 1526 (see FIG. 11B). Next, an n-type semiconductor film 1527 is formed. (See Fig. 11 (C))

その後加熱処理により非晶質半導体膜1524を結晶化し、結晶性半導体膜1528を形成する。金属膜1523は、図11(D)の矢印の方向に移動し、結晶化に寄与した後、ゲッタリングシンクとして機能する半導体膜1529中に捕獲される。(図11(D)参照。)よって、金属元素が低減、又は除去された結晶性半導体膜1528を得ることができる。     After that, the amorphous semiconductor film 1524 is crystallized by heat treatment, so that a crystalline semiconductor film 1528 is formed. The metal film 1523 moves in the direction of the arrow in FIG. 11D, contributes to crystallization, and is then trapped in the semiconductor film 1529 functioning as a gettering sink. Accordingly, a crystalline semiconductor film 1528 from which the metal element is reduced or removed can be obtained.

結晶性半導体膜1528とn型を有する半導体膜1529とをパターニングした後、ソース電極層又はドレイン電極層1532a、ソース電極層又はドレイン電極層1532bを形成する(図11(E)参照。)。     After the crystalline semiconductor film 1528 and the n-type semiconductor film 1529 are patterned, a source or drain electrode layer 1532a and a source or drain electrode layer 1532b are formed (see FIG. 11E).

ソース電極層又はドレイン電極層1532a、ソース電極層又はドレイン電極層1543bをマスクとし、n型を有する半導体膜をエッチングし、ソース領域またはドレイン領域として機能するn型を有する半導体層1533a、n型を有する半導体層1533bが形成される。チャネル保護膜1526がエッチングストッパとして機能するため、結晶性半導体膜1528はエッチングされない。(図11(F)参照。)     Using the source or drain electrode layer 1532a and the source or drain electrode layer 1543b as masks, an n-type semiconductor film is etched, and an n-type semiconductor layer 1533a and n-type functioning as a source or drain region are formed. A semiconductor layer 1533b having the same is formed. Since the channel protective film 1526 functions as an etching stopper, the crystalline semiconductor film 1528 is not etched. (See FIG. 11F.)

以上の工程により、結晶性半導体膜を有する逆スタガチャネル保護型薄膜トランジスタを形成することができる。実施の形態1と同様に、本実施の形態で形成される薄膜トランジスタは、結晶性半導体膜で形成されるため非晶質半導体膜で形成される薄膜トランジスタと比較して移動度(2〜50cm2/Vsec程度)が高く、また、ソース領域及びドレイン領域には、一導電型を付与する不純物元素に加え、金属元素をも含むため、抵抗率の低いソース領域及びドレイン領域が形成できる。この結果、高速動作が必要な表示装置を作製することが可能である。 Through the above steps, an inverted stagger channel protective thin film transistor having a crystalline semiconductor film can be formed. As in Embodiment Mode 1, the thin film transistor formed in this embodiment mode is formed using a crystalline semiconductor film, and thus has a mobility ( 2 to 50 cm 2/2) as compared with a thin film transistor formed using an amorphous semiconductor film. Since the source region and the drain region contain a metal element in addition to the impurity element imparting one conductivity type, a source region and a drain region with low resistivity can be formed. As a result, a display device that requires high-speed operation can be manufactured.

本実施の形態は、実施の形態1と組み合わせて用いることが可能である。
(実施の形態4)
本発明の実施の形態について、図13を用いて説明する。本実施の形態は、実施の形態1において、結晶化を助長するための触媒金属を、非晶質半導体膜に接し、かつソース領域、ドレイン領域に接するように形成し、チャネル保護型薄膜トランジスタを形成する例である。よって、同一部分又は同様な機能を有する部分の繰り返しの説明は省略する。
This embodiment can be used in combination with Embodiment 1.
(Embodiment 4)
An embodiment of the present invention will be described with reference to FIG. In this embodiment mode, a catalyst metal for promoting crystallization is formed so as to be in contact with an amorphous semiconductor film and in contact with a source region and a drain region in Embodiment Mode 1, thereby forming a channel protective thin film transistor This is an example. Therefore, repetitive description of the same portion or a portion having a similar function is omitted.

基板1540上にゲート電極層1541を形成し、ゲート電極層1541を覆うようにゲート絶縁層1542を形成する。本実施の形態ではゲート絶縁層1542は、本実施の形態ではゲート絶縁層542は、窒化珪素膜、酸化珪素膜、窒化珪素膜の3層構造とするが、酸化珪素(SiOx)、窒化珪素(SiNx)、酸化窒化珪素(SiOxNy)(x>y)、窒化酸化珪素(SiNxOy)(x>y)などの単層、又はこれらの積層構造を用いてもよい。     A gate electrode layer 1541 is formed over the substrate 1540, and a gate insulating layer 1542 is formed so as to cover the gate electrode layer 1541. In this embodiment mode, the gate insulating layer 1542 and the gate insulating layer 542 in this embodiment mode have a three-layer structure of a silicon nitride film, a silicon oxide film, and a silicon nitride film. A single layer such as SiNx), silicon oxynitride (SiOxNy) (x> y), silicon nitride oxide (SiNxOy) (x> y), or a stacked structure thereof may be used.

次に、本実施の形態においては、ゲート絶縁層1542上に非晶質半導体膜1543を形成し、金属膜1544を形成する。次に実施の形態3と同様に絶縁膜をパターニングすることでチャネル保護層1546を形成する。その後n型を有する半導体膜1545を形成する(図13(A)参照。)。     Next, in this embodiment, an amorphous semiconductor film 1543 is formed over the gate insulating layer 1542, and a metal film 1544 is formed. Next, a channel protective layer 1546 is formed by patterning the insulating film as in Embodiment Mode 3. After that, an n-type semiconductor film 1545 is formed (see FIG. 13A).

加熱処理により非晶質半導体膜1543を結晶化し、結晶性半導体膜1547を形成する。金属膜1544は、図13(B)の矢印の方向に移動し、結晶化に寄与した後、ゲッタリングシンクとして機能する半導体膜1548中に捕獲される。(図13(B)参照。)よって、金属元素が低減、又は除去された結晶性半導体膜1547を得ることができる。     The amorphous semiconductor film 1543 is crystallized by heat treatment, so that a crystalline semiconductor film 1547 is formed. The metal film 1544 moves in the direction of the arrow in FIG. 13B, contributes to crystallization, and is then trapped in the semiconductor film 1548 functioning as a gettering sink. Accordingly, a crystalline semiconductor film 1547 from which a metal element is reduced or removed can be obtained.

結晶性半導体膜1549とn型を有する半導体膜1550とをパターニングした後、ソース電極層又はドレイン電極層1551a、ソース電極層又はドレイン電極層1551bを形成する(図13(C)参照。)。     After the crystalline semiconductor film 1549 and the n-type semiconductor film 1550 are patterned, a source or drain electrode layer 1551a and a source or drain electrode layer 1551b are formed (see FIG. 13C).

ソース電極層又はドレイン電極層1551a、ソース電極層又はドレイン電極層1551bをマスクとしn型を有する半導体膜をエッチングし、ソース領域またはドレイン領域として機能するn型を有する半導体層1552a、n型を有する半導体層1552bが形成される。(図13(D)参照。)     An n-type semiconductor layer 1552a functioning as a source region or a drain region is etched by etching an n-type semiconductor film using the source or drain electrode layer 1551a and the source or drain electrode layer 1551b as a mask. A semiconductor layer 1552b is formed. (See FIG. 13D.)

以上の工程により、結晶性半導体膜を有する逆スタガチャネル保護型薄膜トランジスタを形成することができる。実施の形態1と同様に、本実施の形態で形成される薄膜トランジスタは、結晶性半導体膜で形成されるため非晶質半導体膜で形成される薄膜トランジスタと比較して移動度(2〜50cm2/Vsec程度)が高く、また、ソース領域及びドレイン領域には、一導電型を付与する不純物元素に加え、金属元素をも含むため、抵抗率の低いソース領域及びドレイン領域が形成できる。この結果、高速動作が必要な表示装置を作製することが可能である。 Through the above steps, an inverted stagger channel protective thin film transistor having a crystalline semiconductor film can be formed. As in Embodiment Mode 1, the thin film transistor formed in this embodiment mode is formed using a crystalline semiconductor film, and thus has a mobility ( 2 to 50 cm 2/2) as compared with a thin film transistor formed using an amorphous semiconductor film. Since the source region and the drain region contain a metal element in addition to the impurity element imparting one conductivity type, a source region and a drain region with low resistivity can be formed. As a result, a display device that requires high-speed operation can be manufactured.

本実施の形態は、実施の形態1と組み合わせて用いることが可能である。
(実施の形態5)
本発明の実施の形態について、図14を用いて説明する。本実施の形態は、実施の形態1において、結晶性半導体膜のゲッタリング工程が異なる例である。よって、同一部分又は同様な機能を有する部分の繰り返しの説明は省略する。
This embodiment can be used in combination with Embodiment 1.
(Embodiment 5)
An embodiment of the present invention will be described with reference to FIG. This embodiment is an example in which the gettering process of the crystalline semiconductor film is different from that in Embodiment 1. Therefore, repetitive description of the same portion or a portion having a similar function is omitted.

基板400上にゲート電極層401を形成し、ゲート電極層401を覆うようにゲート絶縁層402を形成する。ゲート絶縁層402上に金属膜404を形成し、非晶質半導体膜403を形成する。本実施の形態ではゲート絶縁層402は、本実施の形態ではゲート絶縁層542は、窒化珪素膜、酸化珪素膜、窒化珪素膜の3層構造とするが、酸化珪素(SiOx)、窒化珪素(SiNx)、酸化窒化珪素(SiOxNy)(x>y)、窒化酸化珪素(SiNxOy)(x>y)などの単層、又はこれらの積層構造を用いてもよい。     A gate electrode layer 401 is formed over the substrate 400, and a gate insulating layer 402 is formed so as to cover the gate electrode layer 401. A metal film 404 is formed over the gate insulating layer 402, and an amorphous semiconductor film 403 is formed. In this embodiment mode, the gate insulating layer 402 and the gate insulating layer 542 in this embodiment mode have a three-layer structure of a silicon nitride film, a silicon oxide film, and a silicon nitride film, but silicon oxide (SiOx), silicon nitride ( A single layer such as SiNx), silicon oxynitride (SiOxNy) (x> y), silicon nitride oxide (SiNxOy) (x> y), or a stacked structure thereof may be used.

本実施の形態では、結晶化を助長するための金属元素をゲッタリンするゲッタリングシンクとして、希ガス元素を不純物元素として含む半導体層421を形成する。希ガス元素は、ヘリウム、アルゴン、キセノン、クリプトンなどを用いることができ、本実施の形態ではアルゴンを不純物元素として含んだ半導体膜を形成する。(図14(A)参照)。)     In this embodiment, the semiconductor layer 421 including a rare gas element as an impurity element is formed as a gettering sink for gettering a metal element for promoting crystallization. As the rare gas element, helium, argon, xenon, krypton, or the like can be used. In this embodiment, a semiconductor film containing argon as an impurity element is formed. (See FIG. 14A). )

その後加熱処理により非晶質半導体膜403を結晶化し、結晶性半導体膜407を形成するとともに、結晶性半導体膜407中に含まれる金属元素は図14(B)の矢印の方向に移動し、半導体膜422中に捕獲される。よって膜中に含まれる金属元素が軽減された結晶性半導体膜423が形成される。そして、ゲッタリングシンクとなっていた半導体膜422、及び半導体膜422上に形成された酸化膜をフッ酸等により除去し、金属元素が低減、又は除去された結晶性半導体膜423を得ることができる。本実施の形態では、ゲッタリングシンクとなった半導体膜422の除去をTMAH(Tetramethyl ammonium hydroxide)を用いて行う。結晶性半導体膜423上に、図14(C)に示すように一導電型を有する半導体膜424を形成し、パターニングした後、ソース電極層又はドレイン電極層425a、ソース電極層又はドレイン電極層425bを形成する(図14(D)参照。)。本実施の形態では、一導電型を有する半導体膜424としてn型を有する半導体膜を形成する。     After that, the amorphous semiconductor film 403 is crystallized by heat treatment to form the crystalline semiconductor film 407, and the metal element contained in the crystalline semiconductor film 407 moves in the direction of the arrow in FIG. Captured in the membrane 422. Accordingly, a crystalline semiconductor film 423 in which metal elements contained in the film are reduced is formed. Then, the semiconductor film 422 serving as a gettering sink and the oxide film formed over the semiconductor film 422 are removed with hydrofluoric acid or the like, so that the crystalline semiconductor film 423 from which the metal element is reduced or removed can be obtained. it can. In this embodiment mode, the semiconductor film 422 serving as a gettering sink is removed using TMAH (Tetramethyl ammonium hydroxide). A semiconductor film 424 having one conductivity type is formed over the crystalline semiconductor film 423 as illustrated in FIG. 14C, and after patterning, the source or drain electrode layer 425a, the source or drain electrode layer 425b is formed. (See FIG. 14D). In this embodiment, an n-type semiconductor film is formed as the semiconductor film 424 having one conductivity type.

ソース電極層又はドレイン電極層425a、ソース電極層又はドレイン電極層425bをマスクとしてn型を有する半導体膜及び結晶性半導体膜をエッチングし、半導体層426及びソース領域またはドレイン領域として機能するn型を有する半導体層427a、n型を有する半導体層427bが形成される(図14(E)参照。)。     The n-type semiconductor film and the crystalline semiconductor film are etched using the source or drain electrode layer 425a and the source or drain electrode layer 425b as a mask, and the n-type functioning as the semiconductor layer 426 and the source or drain region is formed. A semiconductor layer 427a and an n-type semiconductor layer 427b are formed (see FIG. 14E).

以上の工程で、金属元素により結晶化した結晶性半導体膜にゲッタリングを行い、金属元素の軽減された半導体層を有し、かつソース領域またはドレイン領域として機能する一導電型を有する半導体層中に金属元素の含まれない薄膜トランジスタを形成することができる。     Through the above steps, a crystalline semiconductor film crystallized with a metal element is gettered, the semiconductor layer has a semiconductor layer with reduced metal element, and the semiconductor layer has one conductivity type that functions as a source region or a drain region. A thin film transistor containing no metal element can be formed.

本実施の形態は、実施の形態1と組み合わせて用いることが可能である。     This embodiment can be used in combination with Embodiment 1.

(実施の形態6)
本発明の実施の形態として、図15を用いて説明する。本実施の形態は、nチャネル型薄膜トランジスタ及びpチャネル型薄膜トランジスタの2種類の薄膜トランジスタを作製する例である。よって、同一部分又は同様な機能を有する部分の繰り返しの説明は省略する。
(Embodiment 6)
An embodiment of the present invention will be described with reference to FIG. This embodiment is an example of manufacturing two types of thin film transistors: an n-channel thin film transistor and a p-channel thin film transistor. Therefore, repetitive description of the same portion or a portion having a similar function is omitted.

基板430上にゲート電極層431a、ゲート電極層431bを形成しゲート絶縁層433を形成する。本実施の形態ではゲート絶縁層433は、本実施の形態ではゲート絶縁層542は、窒化珪素膜、酸化珪素膜、窒化珪素膜の3層構造とするが、酸化珪素(SiOx)、窒化珪素(SiNx)、酸化窒化珪素(SiOxNy)(x>y)、窒化酸化珪素(SiNxOy)(x>y)などの単層、又はこれらの積層構造を用いてもよい。ゲート絶縁層433上に、結晶化を助長する金属元素を添加し、非晶質半導体膜を形成し、n型を有する半導体膜435を形成した後、加熱結晶化させ、結晶性半導体膜を形成する。結晶化にともない金属元素は矢印の方向にn型を有する半導体膜435中に移動し捕獲され、結晶性半導体膜中の金属元素が低減又は除去され、結晶性半導体膜434が形成される。(図15(A)参照。)。 A gate electrode layer 431a and a gate electrode layer 431b are formed over the substrate 430, and a gate insulating layer 433 is formed. In this embodiment mode, the gate insulating layer 433 has a three-layer structure of a silicon nitride film, a silicon oxide film, and a silicon nitride film in this embodiment mode, but silicon oxide (SiOx), silicon nitride ( A single layer such as SiNx), silicon oxynitride (SiOxNy) (x> y), silicon nitride oxide (SiNxOy) (x> y), or a stacked structure thereof may be used. A metal element for promoting crystallization is added over the gate insulating layer 433, an amorphous semiconductor film is formed, and an n-type semiconductor film 435 is formed, followed by heat crystallization to form a crystalline semiconductor film. To do. Along with crystallization, the metal element moves and is trapped in the n-type semiconductor film 435 in the direction of the arrow, and the metal element in the crystalline semiconductor film is reduced or removed, so that the crystalline semiconductor film 434 is formed. (See FIG. 15A.)

結晶性半導体膜434及びn型を有する半導体膜435をパターニングし、半導体層436a、半導体層436bを形成する。その後、半導体層436a及びn型を有する半導体層437を覆うマスク438a、半導体層436b中のチャネル形成領域上のn型を有する半導体層444を覆うマスク438bを形成し、p型を付与する不純物元素439をn型を有する半導体層に添加する。n型を有する半導体層は、n型を付与する不純物元素の濃度の2〜10倍の濃度となるようにp型を付与する不純物元素を添加することによって、p型を有する半導体層にその導電型が反転し、p型の不純物領域445a、p型の不純物領域445bを形成することができる(図15(B)参照。)。   The crystalline semiconductor film 434 and the n-type semiconductor film 435 are patterned to form a semiconductor layer 436a and a semiconductor layer 436b. After that, a mask 438a covering the semiconductor layer 436a and the n-type semiconductor layer 437 and a mask 438b covering the n-type semiconductor layer 444 over the channel formation region in the semiconductor layer 436b are formed, and an impurity element imparting p-type conductivity 439 is added to the n-type semiconductor layer. The semiconductor layer having n-type conductivity is added to the p-type semiconductor layer by adding the impurity element imparting p-type so that the concentration is 2 to 10 times the concentration of the impurity element imparting n-type. The type is inverted, so that a p-type impurity region 445a and a p-type impurity region 445b can be formed (see FIG. 15B).

ソース電極層又はドレイン電極層440a、ソース電極層又はドレイン電極層440b、ソース電極層又はドレイン電極層440c、ソース電極層又はドレイン電極層440dを液滴吐出法とレーザ光による微細な露光によって形成する(図15(C)参照。)。ソース電極層又はドレイン電極層440a、ソース電極層又はドレイン電極層440b、ソース電極層又はドレイン電極層440c、ソース電極層又はドレイン電極層440dをマスクとして、半導体層436a、半導体層436b、n型を有する半導体層437、n型を有する半導体層444をエッチングし、半導体層442a、半導体層442b、n型を有する半導体層443a、n型を有する半導体層443b、p型を有する半導体層443c、p型を有する半導体層443dを形成することができる(図15(D)参照。)。半導体層及びn型を有する半導体層のエッチングは、ソース電極層又はドレイン電極層のパターニングの際に形成したレジストマスクを設けた状態で行っても良い。また、エッチングはドライエッチングでもウェットエッチングで行っても良く、ソース電極層又はドレイン電極層のエッチングをエッチャントによるウェットエッチングで行い、半導体層のエッチングをドライエッチングで行っても良い。   The source or drain electrode layer 440a, the source or drain electrode layer 440b, the source or drain electrode layer 440c, and the source or drain electrode layer 440d are formed by a droplet discharge method and fine exposure with laser light. (See FIG. 15C.) Using the source or drain electrode layer 440a, the source or drain electrode layer 440b, the source or drain electrode layer 440c, and the source or drain electrode layer 440d as a mask, the semiconductor layer 436a, the semiconductor layer 436b, and the n-type The semiconductor layer 437 having n type and the semiconductor layer 444 having n type are etched, and the semiconductor layer 442a, the semiconductor layer 442b, the semiconductor layer 443a having n type, the semiconductor layer 443b having n type, the semiconductor layer 443c having p type, and the p type A semiconductor layer 443d including can be formed (see FIG. 15D). The etching of the semiconductor layer and the n-type semiconductor layer may be performed with a resist mask formed in patterning the source electrode layer or the drain electrode layer. Etching may be performed by dry etching or wet etching, the source electrode layer or the drain electrode layer may be etched by wet etching using an etchant, and the semiconductor layer may be etched by dry etching.

以上の工程で同一基板上に、nチャネル型薄膜トランジスタ及びpチャネル型薄膜トランジスタを形成することができる。   Through the above steps, an n-channel thin film transistor and a p-channel thin film transistor can be formed over the same substrate.

本実施の形態は、実施の形態1乃至5それぞれと組み合わせて用いることが可能である。     This embodiment mode can be used in combination with each of Embodiment Modes 1 to 5.

(実施の形態7)
本発明の実施の形態として、図16を用いて説明する。本実施の形態は、nチャネル型薄膜トランジスタ及びpチャネル型薄膜トランジスタの2種類の薄膜トランジスタを作製する例である。よって、同一部分又は同様な機能を有する部分の繰り返しの説明は省略する。
(Embodiment 7)
An embodiment of the present invention will be described with reference to FIG. This embodiment is an example of manufacturing two types of thin film transistors: an n-channel thin film transistor and a p-channel thin film transistor. Therefore, repetitive description of the same portion or a portion having a similar function is omitted.

基板450上にゲート電極層451a、ゲート電極層451bを形成しゲート絶縁層452を形成する。本実施の形態ではゲート絶縁層452は、本実施の形態ではゲート絶縁層542は、窒化珪素膜、酸化珪素膜、窒化珪素膜の3層構造とするが、酸化珪素(SiOx)、窒化珪素(SiNx)、酸化窒化珪素(SiOxNy)(x>y)、窒化酸化珪素(SiNxOy)(x>y)などの単層、又はこれらの積層構造を用いてもよい。ゲート絶縁層452上に金属元素を添加し、非晶質半導体膜を形成し、希ガス元素を不純物元素として含む半導体膜を形成し、加熱結晶化させる(図16(A)参照。)。 A gate electrode layer 451a and a gate electrode layer 451b are formed over the substrate 450, and a gate insulating layer 452 is formed. In this embodiment mode, the gate insulating layer 452 and the gate insulating layer 542 in this embodiment mode have a three-layer structure of a silicon nitride film, a silicon oxide film, and a silicon nitride film, but silicon oxide (SiOx), silicon nitride ( A single layer such as SiNx), silicon oxynitride (SiOxNy) (x> y), silicon nitride oxide (SiNxOy) (x> y), or a stacked structure thereof may be used. A metal element is added over the gate insulating layer 452, an amorphous semiconductor film is formed, a semiconductor film containing a rare gas element as an impurity element is formed, and heat crystallization is performed (see FIG. 16A).

加熱処理により、非晶質半導体が結晶化され結晶性半導体膜453が形成されるとともに、結晶化を助長する金属元素は矢印の方向に移動し、希ガス元素を有する半導体膜454中に捕獲される。ゲッタリングシンクとして用いた半導体膜454をエッチングによって除去する。結晶性半導体膜453をパターニングし、チャネル形成領域455aを覆うマスク456a、半導体層455bを覆うマスク456bを形成し、n型を付与する不純物元素458を添加し、n型の不純物領域457a、n型の不純物領域457bを形成する(図16(B)参照。)。   By the heat treatment, an amorphous semiconductor is crystallized to form a crystalline semiconductor film 453, and a metal element that promotes crystallization moves in the direction of the arrow and is captured in the semiconductor film 454 including a rare gas element. The The semiconductor film 454 used as the gettering sink is removed by etching. The crystalline semiconductor film 453 is patterned, a mask 456a covering the channel formation region 455a and a mask 456b covering the semiconductor layer 455b are formed, an impurity element 458 imparting n-type conductivity is added, and n-type impurity regions 457a and n-type are added. The impurity region 457b is formed (see FIG. 16B).

マスク456a、及びマスク456bを除去し、新たにn型の不純物領域457a、チャネル形成領域455a、n型の不純物領域457bを覆うマスク459a、チャネル形成領域463を覆うマスク459bを形成し、p型を付与する不純物元素461を添加する。p型を付与する不純物元素によってp型の不純物領域460a、p型の不純物領域460bを形成する(図16(C)参照。)。n型の不純物領域457a、n型の不純物領域457b、p型の不純物領域460a、p型の不純物領域460bはソース領域またはドレイン領域として機能する。ソース領域又はドレイン領域に接してソース電極層又はドレイン電極層462a、ソース電極層又はドレイン電極層462b、ソース電極層又はドレイン電極層462c、ソース電極層又はドレイン電極層462dが形成される(図16(D)参照。)。   The mask 456a and the mask 456b are removed, and a mask 459a covering the n-type impurity region 457a, the channel formation region 455a, the n-type impurity region 457b, and a mask 459b covering the channel formation region 463 are newly formed. An impurity element 461 to be added is added. A p-type impurity region 460a and a p-type impurity region 460b are formed using an impurity element imparting p-type (see FIG. 16C). The n-type impurity region 457a, the n-type impurity region 457b, the p-type impurity region 460a, and the p-type impurity region 460b function as a source region or a drain region. A source or drain electrode layer 462a, a source or drain electrode layer 462b, a source or drain electrode layer 462c, and a source or drain electrode layer 462d are formed in contact with the source or drain region (FIG. 16). (See (D).)

以上の工程で同一基板上に、nチャネル型薄膜トランジスタ及びpチャネル型薄膜トランジスタを形成することができる。実施の形態6と比べ成膜工程が削減できるため、スループットを向上させることが可能である。     Through the above steps, an n-channel thin film transistor and a p-channel thin film transistor can be formed over the same substrate. Since the number of deposition steps can be reduced as compared with Embodiment Mode 6, throughput can be improved.

(実施の形態8)
本発明の実施の形態として、図17を用いて説明する。本実施の形態は、nチャネル型薄膜トランジスタ及びpチャネル型薄膜トランジスタの2種類の薄膜トランジスタを作製する例であり、ゲッタリングの工程が異なる例である。よって、同一部分又は同様な機能を有する部分の繰り返しの説明は省略する。
(Embodiment 8)
An embodiment of the present invention will be described with reference to FIG. This embodiment is an example in which two types of thin film transistors, an n-channel thin film transistor and a p-channel thin film transistor, are manufactured, and the gettering process is different. Therefore, repetitive description of the same portion or a portion having a similar function is omitted.

基板470上にゲート電極層471a、ゲート電極層471bを形成しゲート絶縁層472を形成する。本実施の形態ではゲート絶縁層472は、本実施の形態ではゲート絶縁層542は、窒化珪素膜、酸化珪素膜、窒化珪素膜の3層構造とするが、酸化珪素(SiOx)、窒化珪素(SiNx)、酸化窒化珪素(SiOxNy)(x>y)、窒化酸化珪素(SiNxOy)(x>y)などの単層、又はこれらの積層構造を用いてもよい。ゲート絶縁層472上に、金属膜570を形成し、非晶質半導体膜571を形成する(図17(A)参照。)。非晶質半導体膜571及び金属膜570をパターニングし、半導体層473a、半導体層473b、金属層572a、金属層572bを形成する(図17(B)参照。)。 A gate electrode layer 471a and a gate electrode layer 471b are formed over the substrate 470, and a gate insulating layer 472 is formed. In this embodiment mode, the gate insulating layer 472 and the gate insulating layer 542 in this embodiment mode have a three-layer structure of a silicon nitride film, a silicon oxide film, and a silicon nitride film. A single layer such as SiNx), silicon oxynitride (SiOxNy) (x> y), silicon nitride oxide (SiNxOy) (x> y), or a stacked structure thereof may be used. A metal film 570 is formed over the gate insulating layer 472, and an amorphous semiconductor film 571 is formed (see FIG. 17A). The amorphous semiconductor film 571 and the metal film 570 are patterned to form a semiconductor layer 473a, a semiconductor layer 473b, a metal layer 572a, and a metal layer 572b (see FIG. 17B).

チャネル形成領域483aを覆うマスク474a、チャネル形成領域483bを覆うマスク474bを形成し、n型を付与する不純物元素476を添加し、n型の不純物領域475a、n型の不純物領域475b、n型の不純物領域475c、n型の不純物領域475dを形成する(図17(C)参照。)。その後加熱処理を行う。   A mask 474a covering the channel formation region 483a and a mask 474b covering the channel formation region 483b are formed, an n-type impurity element 476 is added, and an n-type impurity region 475a, an n-type impurity region 475b, and an n-type impurity region 475b are added. An impurity region 475c and an n-type impurity region 475d are formed (see FIG. 17C). Thereafter, heat treatment is performed.

加熱処理により、半導体中のチャネル形成領域483a及びチャネル形成領域483bが結晶化するとともに、半導体層中のチャネル形成領域483a、チャネル形成領域483bに含まれる金属元素はゲッタリングされ、それぞれ矢印の方向にn型の不純物領域477a、n型の不純物領域477b、n型の不純物領域477c、n型の不純物領域477dに移動し捕獲され、金属元素が除去、軽減されたチャネル形成領域478a、チャネル形成領域478bが形成される(図17(D)参照。)。また、この熱処理によって、添加されたn型を付与する不純物元素の活性化も行うことができる。     By the heat treatment, the channel formation region 483a and the channel formation region 483b in the semiconductor are crystallized, and the metal elements contained in the channel formation region 483a and the channel formation region 483b in the semiconductor layer are gettered, respectively, in the directions of the arrows. The n-type impurity region 477a, the n-type impurity region 477b, the n-type impurity region 477c, and the n-type impurity region 477d are moved to and captured by the channel formation region 478a and the channel formation region 478b in which the metal element is removed and reduced. Is formed (see FIG. 17D). In addition, the added impurity element imparting n-type can be activated by this heat treatment.

n型の不純物領域477a、チャネル形成領域478a、n型の不純物領域477bを覆うマスク479a、チャネル形成領域478bを覆うマスク479bを形成し、p型を付与する不純物元素481を添加する。p型を付与する不純物元素によってp型の不純物領域480a、p型の不純物領域480bを形成する(図17(E)参照。)。n型の不純物領域477a、n型の不純物領域477b、p型の不純物領域480a、p型の不純物領域480bはソース領域またはドレイン領域として機能する。ソース領域又はドレイン領域に接してソース電極層又はドレイン電極層482a、ソース電極層又はドレイン電極層482b、ソース電極層又はドレイン電極層482c、ソース電極層又はドレイン電極層482dが形成される(図17(F)参照。)。   A mask 479a covering the n-type impurity region 477a, the channel formation region 478a, and the n-type impurity region 477b and a mask 479b covering the channel formation region 478b are formed, and an impurity element 481 imparting p-type conductivity is added. A p-type impurity region 480a and a p-type impurity region 480b are formed using an impurity element imparting p-type (see FIG. 17E). The n-type impurity region 477a, the n-type impurity region 477b, the p-type impurity region 480a, and the p-type impurity region 480b function as a source region or a drain region. A source or drain electrode layer 482a, a source or drain electrode layer 482b, a source or drain electrode layer 482c, and a source or drain electrode layer 482d are formed in contact with the source or drain region (FIG. 17). (See (F).)

以上の工程で同一基板上に、nチャネル型薄膜トランジスタ及びpチャネル型薄膜トランジスタを形成することができる。実施の形態6と比べ成膜工程が削減できるため、スループットを向上させることが可能である。     Through the above steps, an n-channel thin film transistor and a p-channel thin film transistor can be formed over the same substrate. Since the number of deposition steps can be reduced as compared with Embodiment Mode 6, throughput can be improved.

(実施の形態9)
本実施の形態を、図18乃至22を用いて説明する。本実施の形態は、画素領域を実施の形態1で作製した画素領域で、周辺駆動回路領域も本発明を用いた薄膜トランジスタにより作製され、実施の形態6で作製されるnチャネル型薄膜トランジスタ及びpチャネル型薄膜トランジスタからなるCMOSを適用している。よって、同一部分又は同様な機能を有する部分の繰り返しの説明は省略する。
(Embodiment 9)
This embodiment will be described with reference to FIGS. In this embodiment mode, the pixel region is the pixel region manufactured in Embodiment Mode 1, and the peripheral driver circuit region is also manufactured using a thin film transistor using the present invention. The n-channel thin film transistor and the p-channel device manufactured in Embodiment Mode 6 are used. A CMOS comprising a thin film transistor is applied. Therefore, repetitive description of the same portion or a portion having a similar function is omitted.

図23は本実施の形態で作製する表示装置の画素領域の上面図であり、図18乃至図21、図22(B)は、各工程の図6におけるの線A−C、B−Dの断面図である。また、図18乃至図21におけるI−Jの領域は、図22(A)の表示装置の周辺駆動回路領域である線I−Jに対応する断面図である。     FIG. 23 is a top view of a pixel region of a display device manufactured in this embodiment mode. FIGS. 18 to 21 and FIG. 22B are lines A-C and B-D in FIG. It is sectional drawing. 18 to 21 is a cross-sectional view corresponding to line IJ, which is a peripheral driver circuit region of the display device in FIG.

基板300上に導電膜を形成し、レジストからなるマスクによってパターニングを行い、ゲート電極層301、ゲート電極層302、ゲート電極層303、ゲート電極層360a、ゲート電極層360b、第1の電極層304(画素電極層ともいう)を形成する。本実施の形態では、ゲート電極層を透明導電膜の単層で形成するが、積層構造としてもよい。積層構造としては、Ta、Ti、W、Mo、Cr、前記元素の窒化膜などの積層を用いることはでき、具体的にはTaN\W、TaN\Mo、TaN\Cr、TiN\W、TiN\Mo、TiN\Crなどを用いることができる。本実施の形態では、液滴吐出法によって酸化珪素を含むインジウム錫酸化物(ITSO)を含む組成物を吐出し、焼成してゲート電極層形成領域を含む近傍に導電膜を形成する。この導電膜をレーザ光による露光によって微細に加工されたマスクを用いて、精密にパターニングし、ゲート電極層301、ゲート電極層302、ゲート電極層303、ゲート電極層360a、ゲート電極層360b、第1の電極層304を形成する。   A conductive film is formed over the substrate 300 and patterned using a resist mask, and the gate electrode layer 301, the gate electrode layer 302, the gate electrode layer 303, the gate electrode layer 360a, the gate electrode layer 360b, and the first electrode layer 304 are formed. (Also referred to as a pixel electrode layer) is formed. In this embodiment mode, the gate electrode layer is formed using a single layer of a transparent conductive film, but may have a stacked structure. As the stacked structure, Ta, Ti, W, Mo, Cr, and a nitride film of the above elements can be used. Specifically, TaN \ W, TaN \ Mo, TaN \ Cr, TiN \ W, TiN \ Mo, TiN \ Cr, etc. can be used. In this embodiment, a composition containing indium tin oxide containing silicon oxide (ITSO) is discharged by a droplet discharge method, and baked to form a conductive film in the vicinity including the gate electrode layer formation region. The conductive film is precisely patterned using a mask finely processed by exposure with laser light, and the gate electrode layer 301, the gate electrode layer 302, the gate electrode layer 303, the gate electrode layer 360a, the gate electrode layer 360b, One electrode layer 304 is formed.

ゲート電極層301、ゲート電極層302、ゲート電極層303、ゲート電極層360a、ゲート電極層360b、第1の電極層304上にゲート絶縁層305を形成し、ゲート絶縁層305上に結晶化を促進、助長する元素として、金属膜306を形成する(図18(A)参照。)。金属膜306は非常に膜厚が薄いため膜としての形状を保っていない場合がある。本実施の形態では、ゲート絶縁層305として、窒化珪素からなる絶縁層をプラズマCVD法により50nm形成し、酸化珪素からなる絶縁層をプラズマCVD法により100nm形成し、窒化珪素からなる絶縁層をプラズマCVD法により5nm形成して用いる。また、Niを100ppmを含有した水溶液をスピンコーティング法により塗布し、金属膜306を形成する。     A gate insulating layer 305 is formed over the gate electrode layer 301, the gate electrode layer 302, the gate electrode layer 303, the gate electrode layer 360a, the gate electrode layer 360b, and the first electrode layer 304, and crystallization is performed on the gate insulating layer 305. A metal film 306 is formed as an element that promotes and promotes (see FIG. 18A). Since the metal film 306 is very thin, the shape as a film may not be maintained. In this embodiment, as the gate insulating layer 305, an insulating layer made of silicon nitride is formed with a thickness of 50 nm by a plasma CVD method, an insulating layer made of silicon oxide is formed with a thickness of 100 nm by a plasma CVD method, and an insulating layer made of silicon nitride is formed by plasma. It is used after forming 5 nm by CVD method. Further, an aqueous solution containing Ni of 100 ppm is applied by a spin coating method to form the metal film 306.

次に、非晶質半導体膜307を形成し、n型を有する半導体膜308を形成する。本実施の形態では、非晶質半導体膜307として非晶質珪素膜をプラズマCVD法により200nm形成し、n型を有する半導体膜308として、n型を付与する不純物元素としてリン(P)を含む非晶質珪素膜をプラズマCVD法により100nm形成する。(図18(B)参照。)。     Next, an amorphous semiconductor film 307 is formed, and an n-type semiconductor film 308 is formed. In this embodiment mode, an amorphous silicon film is formed as the amorphous semiconductor film 307 to a thickness of 200 nm by a plasma CVD method, and the semiconductor film 308 having n type includes phosphorus (P) as an impurity element imparting n type. An amorphous silicon film is formed to a thickness of 100 nm by plasma CVD. (See FIG. 18B.)

非晶質半導体膜307を加熱し、結晶化させ、結晶性半導体膜310を形成する。加熱処理により、金属元素は結晶化を助長しながら矢印の方向へ移動し、n型を有する半導体膜311中に捕獲されるため、結晶性半導体膜310は、膜中の金属元素が軽減されており、n型を有する半導体膜311は、n型を付与する不純物元素(本実施の形態ではP)と金属元素(本実施の形態ではNi)を含むn型を有する膜となる。(図18(C)参照。)本実施の形態では、550℃で4時間加熱処理を行い、結晶性半導体膜310を形成する(図18(C)参照。)。     The amorphous semiconductor film 307 is heated and crystallized to form the crystalline semiconductor film 310. By the heat treatment, the metal element moves in the direction of the arrow while promoting crystallization, and is captured in the semiconductor film 311 having n-type conductivity. Therefore, the crystalline semiconductor film 310 has the metal element in the film reduced. The n-type semiconductor film 311 is an n-type film containing an impurity element imparting n-type (P in this embodiment) and a metal element (Ni in this embodiment). (See FIG. 18C.) In this embodiment, heat treatment is performed at 550 ° C. for 4 hours, so that the crystalline semiconductor film 310 is formed (see FIG. 18C).

結晶性半導体膜310及びn型を有する半導体膜311をパターニングし、半導体層312、半導体層313、半導体層314、半導体層361、n型を有する半導体層315、n型を有する半導体層316、n型を有する半導体層317、及びn型を有する半導体層362を形成することができる(図19(A)参照。)。これらの半導体層のパターニングも、本発明のレーザ光による露光によって微細に加工されたマスクを用いて、精密にパターニングすることができる。     The crystalline semiconductor film 310 and the n-type semiconductor film 311 are patterned to form a semiconductor layer 312, a semiconductor layer 313, a semiconductor layer 314, a semiconductor layer 361, an n-type semiconductor layer 315, an n-type semiconductor layer 316, n A semiconductor layer 317 having a type and a semiconductor layer 362 having an n-type can be formed (see FIG. 19A). The patterning of these semiconductor layers can also be performed precisely using a mask finely processed by exposure with the laser beam of the present invention.

次に、半導体層312、n型を有する半導体層315を覆うマスク318a、半導体層313のチャネル形成領域及びn型を有する半導体層316のチャネル形成領域を覆うマスク318b、半導体層314及びn型を有する半導体層317を覆うマスク318c、半導体層361及びn型を有する半導体層362を覆うマスク318dを形成する。p型を付与する不純物元素319を添加し、n型を有する半導体層316中に、p型の不純物領域320a、p型の不純物領域320bを形成する(図19(B)参照。)。本実施の形態では、イオンドーピング法を用いてp型を付与する不純物元素(本実施の形態ではボロン(B))を添加する。その後、550℃で4時間加熱処理を行い、不純物元素の添加領域を活性化する。     Next, the mask 318a covering the semiconductor layer 312, the n-type semiconductor layer 315, the channel formation region of the semiconductor layer 313, and the mask 318b covering the channel formation region of the n-type semiconductor layer 316, the semiconductor layer 314, and the n-type are formed. A mask 318c covering the semiconductor layer 317, a semiconductor layer 361, and a mask 318d covering the n-type semiconductor layer 362 are formed. An impurity element 319 imparting p-type conductivity is added to form a p-type impurity region 320a and a p-type impurity region 320b in the n-type semiconductor layer 316 (see FIG. 19B). In this embodiment, an impurity element imparting p-type conductivity (boron (B) in this embodiment) is added by an ion doping method. After that, heat treatment is performed at 550 ° C. for 4 hours to activate the impurity element addition region.

次に、駆動回路領域において、CMOS構成を用いてインバーターとして機能させている。PMOSのみ、NMOSのみの構成の場合においては、一部のTFTのゲート電極層とソース電極層又はドレイン電極層とを接続させる。このような例を図43に示す。フォトマスクを用いてゲート絶縁層305の一部をエッチングして、図43に示すようなコンタクトホール890を形成する。本実施の形態では、画素電極層とソース電極層又はドレイン電極層との接続を、層間絶縁層に形成するコンタクトホールを介して行うが、ソース電極層又はドレイン電極層と画素電極層を層間絶縁層を介さないで接続してもよい。この場合、画素電極層に達する開口部を、コンタクトホール890と同時に形成することができる。その後、これらのコンタクトホールにソース電極層又はドレイン電極層を形成し、それぞれゲート電極層、又は画素電極層と電気的に接続する。ソース電極層又はドレイン電極層327bとゲート電極層302を接続することによってNMOS同士、PMOS同士であってもインバーターとしてきのうさせることができる。前述したように本実施の形態では、薄膜トランジスタ335と薄膜トランジスタ336とはCMOS構成となっているので図43で示す構造としなくてもインバーターとして機能させることができる。     Next, in the drive circuit area, a CMOS structure is used to function as an inverter. In the case of a PMOS only or NMOS only configuration, the gate electrode layer and the source or drain electrode layer of some TFTs are connected. Such an example is shown in FIG. A part of the gate insulating layer 305 is etched using a photomask to form a contact hole 890 as shown in FIG. In this embodiment mode, the pixel electrode layer and the source or drain electrode layer are connected to each other through a contact hole formed in the interlayer insulating layer. However, the source or drain electrode layer and the pixel electrode layer are interlayer-insulated. You may connect without passing through a layer. In this case, an opening reaching the pixel electrode layer can be formed at the same time as the contact hole 890. After that, a source electrode layer or a drain electrode layer is formed in these contact holes and electrically connected to the gate electrode layer or the pixel electrode layer, respectively. By connecting the source or drain electrode layer 327b and the gate electrode layer 302, even an NMOS and a PMOS can be used as an inverter. As described above, in this embodiment mode, the thin film transistor 335 and the thin film transistor 336 have a CMOS structure, and thus can function as an inverter without using the structure shown in FIG.

マスク318a、マスク318b及びマスク318cを除去した後、半導体層312、半導体層313、半導体層314、及び半導体層362上に、導電層321、導電層322、導電層363を形成する。本実施の形態では、液滴吐出法を用いて、選択的に導電層321、導電層322、導電層363を形成し、材料のロスを軽減する。導電性材料として銀(Ag)を用い、液滴吐出装置380a、液滴吐出装置380b、液滴吐出装置380cよりAgを含む組成物を吐出し、300℃で焼成して、導電層321、導電層322、導電層363を形成する(図19(C)参照。)。また、同工程で、容量素子も形成するソース電極層又はドレイン電極層となる導電層370も、ゲート電極層360a上のゲート絶縁層305上に形成する。     After the mask 318a, the mask 318b, and the mask 318c are removed, the conductive layer 321, the conductive layer 322, and the conductive layer 363 are formed over the semiconductor layer 312, the semiconductor layer 313, the semiconductor layer 314, and the semiconductor layer 362. In this embodiment, the conductive layer 321, the conductive layer 322, and the conductive layer 363 are selectively formed by a droplet discharge method, so that material loss is reduced. Silver (Ag) is used as the conductive material, and a composition containing Ag is discharged from the droplet discharge device 380a, the droplet discharge device 380b, and the droplet discharge device 380c, and is baked at 300 ° C. A layer 322 and a conductive layer 363 are formed (see FIG. 19C). In the same step, a conductive layer 370 serving as a source electrode layer or a drain electrode layer which also forms a capacitor is formed over the gate insulating layer 305 over the gate electrode layer 360a.

実施の形態1で、図8を用いて説明したように、導電層321、導電層322、導電層363、導電層370を精密にパターニングし、ソース電極層又はドレイン電極層327a、ソース電極層又はドレイン電極層327b、ソース電極層又はドレイン電極層327c、ソース電極層又はドレイン電極層328、ソース電極層又はドレイン電極層366a、ソース電極層又はドレイン電極層366b、ソース電極層又はドレイン電極層366cを形成する。ソース電極層又はドレイン電極層327a、ソース電極層又はドレイン電極層327b、ソース電極層又はドレイン電極層327c、ソース電極層又はドレイン電極層328、ソース電極層又はドレイン電極層366a、ソース電極層又はドレイン電極層366bをマスクとして、半導体層312、半導体層313、半導体層314、半導体層361、n型を有する半導体層315、n型を有する半導体層316、n型を有する半導体層317、n型を有する半導体層362をエッチングし、半導体層371、半導体層372、半導体層373、半導体層375、n型を有する半導体層324a、n型を有する半導体層324b、p型を有する半導体層325a、p型を有する半導体層325b、n型を有する半導体層326a、n型を有する半導体層326b、n型を有する半導体層365a、n型を有する半導体層365bを形成する。エッチングはドライエッチング又はウェットエッチングを用いることができる。本実施の形態では、ドライエッチング法を用いる。     As described with reference to FIG. 8 in Embodiment 1, the conductive layer 321, the conductive layer 322, the conductive layer 363, and the conductive layer 370 are precisely patterned, and the source or drain electrode layer 327a, the source electrode layer, or A drain electrode layer 327b, a source or drain electrode layer 327c, a source or drain electrode layer 328, a source or drain electrode layer 366a, a source or drain electrode layer 366b, a source or drain electrode layer 366c; Form. Source or drain electrode layer 327a, Source or drain electrode layer 327b, Source or drain electrode layer 327c, Source or drain electrode layer 328, Source or drain electrode layer 366a, Source or drain electrode layer 366a With the electrode layer 366b as a mask, the semiconductor layer 312, the semiconductor layer 313, the semiconductor layer 314, the semiconductor layer 361, the n-type semiconductor layer 315, the n-type semiconductor layer 316, the n-type semiconductor layer 317, and the n-type The semiconductor layer 362 is etched so that the semiconductor layer 371, the semiconductor layer 372, the semiconductor layer 373, the semiconductor layer 375, the n-type semiconductor layer 324a, the n-type semiconductor layer 324b, the p-type semiconductor layer 325a, and the p-type A semiconductor layer 325b having n-type, a semiconductor layer 326a having n-type, and an n-type Semiconductor layer 326b, a semiconductor layer 365a having a n-type, a semiconductor layer 365b having a n-type. Etching can be dry etching or wet etching. In this embodiment mode, a dry etching method is used.

以上の工程で、CMOSを構成するnチャネル型薄膜トランジスタ335及びpチャネル型薄膜トランジスタ336、nチャネル型薄膜トランジスタ337、nチャネル型薄膜トランジスタ364、容量素子338を形成することができる(図20(A)参照。)。本実施の形態ではCMOSの構成としたが、本発明はそれに限定されず、PMOSの構成でもNMOSの構成としてもよい。     Through the above steps, an n-channel thin film transistor 335, a p-channel thin film transistor 336, an n-channel thin film transistor 337, an n-channel thin film transistor 364, and a capacitor 338 which form a CMOS can be formed (see FIG. 20A). ). In this embodiment mode, a CMOS configuration is used. However, the present invention is not limited to this, and a PMOS configuration or an NMOS configuration may be used.

パッシベーション膜となる絶縁膜330を形成する。本実施の形態では、絶縁膜330を、半導体層に接する側から、膜厚150nmの酸化珪素膜と膜厚200nmの窒化珪素膜との積層膜で形成する。絶縁膜330は、他の珪素を含む膜で形成しても良く、酸化珪素膜の代わりに酸化窒化珪素膜を用い、酸化窒化珪素膜と窒化珪素膜の積層としてもよい。     An insulating film 330 to be a passivation film is formed. In this embodiment, the insulating film 330 is formed using a stacked film of a silicon oxide film with a thickness of 150 nm and a silicon nitride film with a thickness of 200 nm from the side in contact with the semiconductor layer. The insulating film 330 may be formed using another silicon-containing film, or a silicon oxynitride film may be used instead of the silicon oxide film, and a silicon oxynitride film and a silicon nitride film may be stacked.

絶縁膜330には水素を含ませるように形成し、温度300〜500℃窒素雰囲気下で加熱処理を行い、半導体層の水素化を行う。     The insulating film 330 is formed so as to contain hydrogen, and heat treatment is performed in a nitrogen atmosphere at a temperature of 300 to 500 ° C. to hydrogenate the semiconductor layer.

絶縁膜330上に絶縁層339を形成する。本実施の形態では、スリッドコーターを用いて、アルキル基を含む酸化珪素膜を形成する。絶縁層339、絶縁膜330にソース電極層又はドレイン電極層328に達する開口部340b、及びソース電極層又はドレイン電極層366bに達する開口部340dを、絶縁層339、絶縁膜330、ゲート絶縁層305に、ゲート電極層303に達する開口部340a、ゲート電極層360aに達する開口部340c、及び第1の電極層304に達する開口部340eを形成する(図20(B)参照。)。開口部を形成するパターニングには、本発明のレーザ光による微細加工を用いることができる。また、本実施の形態では、ドライエッチングにより開口部を形成する。     An insulating layer 339 is formed over the insulating film 330. In this embodiment, a silicon oxide film including an alkyl group is formed using a slide coater. The insulating layer 339, the opening 340b reaching the source or drain electrode layer 328, and the opening 340d reaching the source or drain electrode layer 366b are formed in the insulating layer 339, the insulating film 330, and the gate insulating layer 305. An opening 340a reaching the gate electrode layer 303, an opening 340c reaching the gate electrode layer 360a, and an opening 340e reaching the first electrode layer 304 are formed (see FIG. 20B). For the patterning for forming the opening, the fine processing by the laser beam of the present invention can be used. In this embodiment mode, the opening is formed by dry etching.

次に配線層341、ゲート配線層342、ゲート配線層367を形成する。本実施の形態では、ゲート配線層、または配線層を、Agを用い、液滴吐出法によって形成する。導電性材料としてAgを含む組成物を開口部340a、開口部340b、開口部340c、開口部340d、開口部340eに吐出し、300℃で焼成する。以上の工程より、ソース電極層又はドレイン電極層328とゲート電極層360aとを電気的に接続するゲート配線層367と、ソース電極層又はドレイン電極層366bと第1の電極層304とを電気的に接続する配線層341と、ゲート電極層303と電気的に接続するゲート配線層342を形成する(図20(C)参照。)。     Next, a wiring layer 341, a gate wiring layer 342, and a gate wiring layer 367 are formed. In this embodiment mode, a gate wiring layer or a wiring layer is formed using Ag and a droplet discharge method. A composition containing Ag as a conductive material is discharged into the opening 340a, the opening 340b, the opening 340c, the opening 340d, and the opening 340e and is baked at 300 ° C. Through the above steps, the gate wiring layer 367 that electrically connects the source or drain electrode layer 328 and the gate electrode layer 360a, the source or drain electrode layer 366b, and the first electrode layer 304 are electrically connected. A wiring layer 341 connected to each other and a gate wiring layer 342 electrically connected to the gate electrode layer 303 are formed (see FIG. 20C).

続いて、土手(隔壁ともよばれる)となる絶縁層343を形成する。絶縁層343は、スピンコート法やディップ法により全面に絶縁層を形成した後、エッチング加工によって図21に示すように開孔を形成する。また、液滴吐出法により絶縁層343を形成すれば、エッチング加工は必ずしも必要ない。   Subsequently, an insulating layer 343 serving as a bank (also referred to as a partition wall) is formed. As for the insulating layer 343, an insulating layer is formed on the entire surface by a spin coating method or a dip method, and then an opening is formed as shown in FIG. 21 by etching. Further, if the insulating layer 343 is formed by a droplet discharge method, etching is not necessarily required.

絶縁層343は、第1の電極層304に対応して画素が形成される位置に合わせて貫通孔の開口部を備えて形成される。   The insulating layer 343 is formed to include openings of through holes in accordance with positions where pixels are formed corresponding to the first electrode layer 304.

第1の電極層304上に、電界発光層344、第2の電極層345を積層形成する。その後、封止基板347によって充填剤346を封入して封止する。充填剤346の代わりに、窒素などの不活性ガスを充填してもよい。また、乾燥剤を表示装置内に設置することによって、発光素子の水分による劣化を防止することができる。乾燥剤の設置場所は、封止基板347側でも、素子が形成さえている基板300側でもよく、シール材348が形成される領域に基板に凹部を形成して設置してもよい。また、封止基板347の駆動回路領域や配線領域など表示に寄与しない領域に対応する場所に設置すると、乾燥剤が不透明な物質であっても開口率を低下させることがない。充填剤346に吸湿性の材料を含むように形成し、乾燥剤の機能を持たせても良い。以上により、発光素子を用いた表示機能を有する表示装置が完成する(図21参照)。     An electroluminescent layer 344 and a second electrode layer 345 are stacked over the first electrode layer 304. After that, the filler 346 is sealed with a sealing substrate 347 and sealed. Instead of the filler 346, an inert gas such as nitrogen may be filled. Further, by installing the desiccant in the display device, the light emitting element can be prevented from being deteriorated by moisture. The installation place of the desiccant may be on the sealing substrate 347 side or on the substrate 300 side where elements are formed, or may be installed in a region where the sealing material 348 is formed with a recess formed in the substrate. Further, when the sealing substrate 347 is installed at a location corresponding to a region that does not contribute to display, such as a drive circuit region or a wiring region, the aperture ratio is not lowered even if the desiccant is an opaque substance. The filler 346 may be formed so as to include a hygroscopic material, and may have a function of a desiccant. Thus, a display device having a display function using a light-emitting element is completed (see FIG. 21).

また、表示装置内部と外部を電気的に接続するための端子電極層352に、異方性導電膜353によってFPC354が接着され、端子電極層352と電気的に接続する。   In addition, an FPC 354 is bonded to a terminal electrode layer 352 for electrically connecting the inside and the outside of the display device with an anisotropic conductive film 353 so as to be electrically connected to the terminal electrode layer 352.

図22(A)に、表示装置の上面図を示す。図22(A)で示すように、画素領域390、走査線駆動領域391a、走査線駆動領域391b、接続領域393が、シール材348によって、基板300と封止基板347との間に封止され、基板300上にICドライバによって形成された信号線駆動回路392が設けられている。     FIG. 22A is a top view of the display device. As shown in FIG. 22A, the pixel region 390, the scan line drive region 391a, the scan line drive region 391b, and the connection region 393 are sealed between the substrate 300 and the sealing substrate 347 with a sealant 348. A signal line driver circuit 392 formed by an IC driver is provided on the substrate 300.

本実施の形態で示す図22の表示装置は、ゲート電極層301、ゲート電極層302、ゲート電極層303、ゲート電極層360a、ゲート電極層360b、第1の電極層304を単層構造で示しているが、前述したように、ゲート電極層を2層以上の複数層積層してもよい。ゲート電極層及び第1の電極層を積層構造にした例を図47に示す。     In the display device in FIG. 22 described in this embodiment, the gate electrode layer 301, the gate electrode layer 302, the gate electrode layer 303, the gate electrode layer 360a, the gate electrode layer 360b, and the first electrode layer 304 are illustrated in a single layer structure. However, as described above, two or more gate electrode layers may be stacked. An example in which the gate electrode layer and the first electrode layer are stacked is shown in FIG.

積層構造としては、Ta、Ti、W、Mo、Cr、前記元素の窒化膜などの積層を用いることはでき、具体的にはTaN\W、TaN\Mo、TaN\Cr、TiN\W、TiN\Mo、TiN\Crなどを用いることができる。本実施の形態では第1のゲート電極層301a、第1のゲート電極層302a、第1のゲート電極層303a、第1のゲート電極層360a1、第1のゲート電極層360b1としてTaNを用い、第2のゲート電極層301b、第2のゲート電極層302b、第2のゲート電極層303b、第2のゲート電極層360a2、第2のゲート電極層360b2としてWを用いる。同工程で形成される画素電極層においても、第1の電極層304aとしてTaN膜を、第1の電極層304bとしてW膜を形成する。このようにゲート電極層及び画素電極層を積層構造とすることができる。また、画素電極層を単層構造で形成し、ゲート電極層を積層構造としてもよく、反対に、画素電極層を積層構造としゲート電極層を単層構造としてもよい。表示装置に要求される機能に応じて適宜設定すればよい。   As the stacked structure, Ta, Ti, W, Mo, Cr, and a nitride film of the above elements can be used. Specifically, TaN \ W, TaN \ Mo, TaN \ Cr, TiN \ W, TiN \ Mo, TiN \ Cr, etc. can be used. In this embodiment, TaN is used as the first gate electrode layer 301a, the first gate electrode layer 302a, the first gate electrode layer 303a, the first gate electrode layer 360a1, and the first gate electrode layer 360b1, W is used for the second gate electrode layer 301b, the second gate electrode layer 302b, the second gate electrode layer 303b, the second gate electrode layer 360a2, and the second gate electrode layer 360b2. Also in the pixel electrode layer formed in the same step, a TaN film is formed as the first electrode layer 304a and a W film is formed as the first electrode layer 304b. Thus, the gate electrode layer and the pixel electrode layer can have a stacked structure. Further, the pixel electrode layer may be formed in a single layer structure, and the gate electrode layer may be formed in a stacked structure. Conversely, the pixel electrode layer may be formed in a stacked structure and the gate electrode layer may be formed in a single layer structure. What is necessary is just to set suitably according to the function requested | required of a display apparatus.

以上の工程により、結晶性半導体膜を有する逆スタガ型薄膜トランジスタを形成することができる。本実施の形態で形成される薄膜トランジスタは、結晶性半導体膜で形成されるため非晶質半導体膜で形成される薄膜トランジスタと比較して移動度が高い。また、ソース領域及びドレイン領域には、一導電型を付与する不純物元素に加え、金属元素をも含む。このため、抵抗率の低いソース領域及びドレイン領域が形成できる。この結果、高速動作が必要な表示装置を作製することが可能である。     Through the above steps, an inverted staggered thin film transistor having a crystalline semiconductor film can be formed. Since the thin film transistor formed in this embodiment is formed using a crystalline semiconductor film, it has higher mobility than a thin film transistor formed using an amorphous semiconductor film. In addition, the source region and the drain region include a metal element in addition to the impurity element imparting one conductivity type. For this reason, a source region and a drain region with low resistivity can be formed. As a result, a display device that requires high-speed operation can be manufactured.

また、非晶質半導体膜で形成される薄膜トランジスタと比較して、しきい値のずれが生じにくく、薄膜トランジスタ特性のバラツキを低減することが可能である。     Further, compared to a thin film transistor formed using an amorphous semiconductor film, threshold shift is less likely to occur, and variations in thin film transistor characteristics can be reduced.

更には、ゲッタリング工程により、成膜段階で半導体膜中に混入する金属元素をもゲッタリングするため、オフ電流を低減することが可能である。このため、このような薄膜トランジスタを表示装置のスイッチング素子に設けることにより、コントラストを向上させることが可能である。     Further, since the metal element mixed in the semiconductor film in the film formation stage is also gettered by the gettering step, off current can be reduced. Therefore, the contrast can be improved by providing such a thin film transistor in the switching element of the display device.

(実施の形態10) (Embodiment 10)

本実施の形態では、実施の形態9における表示装置において、配線間の接続構造が異なる例を図23を用いて説明する。よって、同一部分又は同様な機能を有する部分の繰り返しの説明は省略する。     In this embodiment, an example in which a connection structure between wirings is different in the display device in Embodiment 9 will be described with reference to FIGS. Therefore, repetitive description of the same portion or a portion having a similar function is omitted.

実施の形態9では、ソース電極層又はドレイン電極層と、ゲート電極層または第1の電極層とを電気的に接続する際、ゲート電極層と層間絶縁層である絶縁膜140及び絶縁層116をパターニングして、形成された開口部を形成している。この方法であると開口部を一回の工程ですべて作製することができるので、工程は簡略化する利点がある。形成する開口部と配線間の接続構造が異なる例を図23に示す。     In Embodiment 9, when the source electrode layer or the drain electrode layer is electrically connected to the gate electrode layer or the first electrode layer, the insulating film 140 and the insulating layer 116 that are the gate electrode layer and the interlayer insulating layer are formed. Patterned openings are formed. This method has an advantage of simplifying the process because all the openings can be formed in a single process. An example in which the connection structure between the opening to be formed and the wiring is different is shown in FIG.

図23に本実施の形態で作製する表示装置の画素領域の上面図及び断面図を示す。図23(A)は本実施の形態における表示素装置の上面図であり、図23(B)は、図23(A)における線A−Cの断面図、図23(C)は、図23(A)における線B−Dの断面図である。     FIG. 23 shows a top view and a cross-sectional view of a pixel region of a display device manufactured in this embodiment mode. 23A is a top view of the display element device in this embodiment mode, FIG. 23B is a cross-sectional view taken along line A-C in FIG. 23A, and FIG. 23C is FIG. It is sectional drawing of line BD in (A).

ソース電極層193とゲート電極層104とは、配線層を介しないで、直接ゲート絶縁層に形成された開口部197にて接続している。また、ソース電極層又はドレイン電極層195と第1の電極層120も配線層を介しないで、直接接続する構造となっている。このように、ゲート絶縁層を形成した後、ソース電極層又はドレイン電極層を形成する前に、ゲート絶縁層にゲート電極層、又は第1の電極層に達する開口部を形成しておけば、その開口部にソース電極層又はドレイン電極層を形成することによって、間に配線層を設けなくても良い。その後、絶縁膜140、絶縁層116を形成し、開口部135、開口部139を形成する。開口部135にゲート配線層117を形成し、ゲート電極層103と電気的に接続する。このように開口部を形成する工程を分けると、配線間を接続する配線層を形成しなくても良い構造とすることができる。また上面放射型表示装置ならば、反射性を有する材料をソース電極層又はドレイン電極層195に用い、第1の電極層120と積層するような構造であってもよい。     The source electrode layer 193 and the gate electrode layer 104 are directly connected to each other through an opening 197 formed in the gate insulating layer without passing through a wiring layer. In addition, the source or drain electrode layer 195 and the first electrode layer 120 are also directly connected to each other without a wiring layer. In this manner, after forming the gate insulating layer and before forming the source electrode layer or the drain electrode layer, if the gate electrode layer or the opening reaching the first electrode layer is formed in the gate insulating layer, By forming a source electrode layer or a drain electrode layer in the opening, it is not necessary to provide a wiring layer therebetween. After that, the insulating film 140 and the insulating layer 116 are formed, and the opening 135 and the opening 139 are formed. A gate wiring layer 117 is formed in the opening 135 and is electrically connected to the gate electrode layer 103. When the step of forming the opening is divided as described above, a structure in which a wiring layer for connecting wirings does not need to be formed can be obtained. In the case of a top emission display device, a structure in which a reflective material is used for the source electrode layer or the drain electrode layer 195 and the first electrode layer 120 may be stacked may be employed.

本実施の形態は、実施の形態1乃至9とそれぞれ組み合わせて用いることが可能である。     This embodiment mode can be used in combination with each of Embodiment Modes 1 to 9.

(実施の形態11)
実施の形態1では、ゲート電極層と、ソース電極層又はドレイン電極層(ソース配線層も含む)及び容量配線層とがゲート絶縁層を介して積層し、ソース電極層又はドレイン電極層(ソース配線層も含む)とゲート配線層とが層間絶縁層を介して積層している多層構造を用いている。本実施の形態では、これらの積層構造が異なる例を図34乃至図39、及び図44を用いて説明する。図34(A)乃至図39(A)は、表示装置の上面図であり、図34(B)乃至図36(B)は、図34(A)乃至図36(A)において線X1−V1による断面図である。図34(A)乃至図36(A)は、表示装置の上面図であり、図34(B)乃至図39(B)は、図34(A)乃至図39(A)において線X1−V1による断面図である。
(Embodiment 11)
In Embodiment 1, a gate electrode layer, a source electrode layer or a drain electrode layer (including a source wiring layer) and a capacitor wiring layer are stacked with a gate insulating layer interposed therebetween, and a source electrode layer or a drain electrode layer (source wiring) A multilayer structure in which a gate wiring layer and a gate wiring layer are stacked with an interlayer insulating layer interposed therebetween. In this embodiment, an example in which these stacked structures are different will be described with reference to FIGS. 34 to 39 and FIG. 34A to 39A are top views of the display device, and FIGS. 34B to 36B are lines X1-V1 in FIGS. 34A to 36A. It is sectional drawing by. 34A to 36A are top views of the display device, and FIGS. 34B to 39B are lines X1-V1 in FIGS. 34A to 39A. It is sectional drawing by.

図34(A)は、表示装置の上面図であり、図34(B)は、図34(A)における線X1−V1による断面図である。     FIG. 34A is a top view of the display device, and FIG. 34B is a cross-sectional view taken along line X1-V1 in FIG.

図34において、表示装置の画素領域内には、基板600上にゲート電極層601a、ゲート電極層601b、画素電極層611、ゲート絶縁層602、容量配線層604、ソース電極層又はドレイン電極層603a、ソース電極層又はドレイン電極層603b、ゲート配線層607、半導体層608、n型を有する半導体層609a、n型を有する半導体層609b、パッシベーション膜である絶縁膜605、絶縁層606が形成されている。ゲート絶縁層602は、実施の形態と同様な3層構造である。     34, in the pixel region of the display device, a gate electrode layer 601a, a gate electrode layer 601b, a pixel electrode layer 611, a gate insulating layer 602, a capacitor wiring layer 604, a source or drain electrode layer 603a are formed over a substrate 600. A source or drain electrode layer 603b, a gate wiring layer 607, a semiconductor layer 608, an n-type semiconductor layer 609a, an n-type semiconductor layer 609b, an insulating film 605 which is a passivation film, and an insulating layer 606 are formed. Yes. The gate insulating layer 602 has a three-layer structure similar to that in the embodiment.

絶縁膜605は必ずしも必要ではないが、絶縁膜605を形成すると、パッシベーション膜として機能するので、より表示装置の信頼性が向上する。また、絶縁膜605を形成し、熱処理を行うと、絶縁膜605中に含まれる水素によって半導体層の水素化を行うことができる。     Although the insulating film 605 is not necessarily required, when the insulating film 605 is formed, the insulating film 605 functions as a passivation film, and thus the reliability of the display device is further improved. In addition, when the insulating film 605 is formed and heat treatment is performed, the semiconductor layer can be hydrogenated with hydrogen contained in the insulating film 605.

図34(B)で示すようにソース電極層又はドレイン電極層603bは、層間絶縁層である絶縁層606を介して、ゲート配線層607と積層しており、ゲート配線層607は、ゲート電極層601a、ゲート電極層601bと絶縁層606、絶縁膜605、ゲート絶縁層602に形成されたコンタクトホールで接続されている。よってゲート配線層607と、ソース電極層又はドレイン電極層603b及び容量配線層604とはショートしない構造となっている。     As shown in FIG. 34B, the source or drain electrode layer 603b is stacked with the gate wiring layer 607 with an insulating layer 606 which is an interlayer insulating layer interposed therebetween. The gate wiring layer 607 includes a gate electrode layer. 601a and the gate electrode layer 601b are connected to the insulating layer 606, the insulating film 605, and the contact hole formed in the gate insulating layer 602. Thus, the gate wiring layer 607 is not short-circuited with the source or drain electrode layer 603b and the capacitor wiring layer 604.

図35(A)は、表示装置の上面図であり、図35(B)は、図35(A)における線X2−V2による断面図である。図35において、表示装置の画素領域内には、基板620上にゲート電極層621a、ゲート電極層621b、ゲート絶縁層622、容量配線層624、ソース電極層又はドレイン電極層623a、ソース電極層又はドレイン電極層623b、ゲート配線層627a、ゲート配線層627b、パッシベーション膜である絶縁膜625、絶縁層626が形成されている。ゲート絶縁層622は、実施の形態と同様な3層構造である。
FIG. 35A is a top view of the display device, and FIG. 35B is a cross-sectional view taken along line X2-V2 in FIG. 35, a gate electrode layer 621a, a gate electrode layer 621b, a gate insulating layer 622, a capacitor wiring layer 624, a source or drain electrode layer 623a, a source electrode layer or a source electrode layer or a gate electrode layer 621a are formed over a substrate 620 in the pixel region of the display device. A drain electrode layer 623b, a gate wiring layer 627a, a gate wiring layer 627b, an insulating film 625 which is a passivation film, and an insulating layer 626 are formed. The gate insulating layer 622 has a three-layer structure similar to that in the embodiment.

図35(B)で示すようにソース電極層又はドレイン電極層623bは、層間絶縁層である絶縁層626を介して、ゲート配線層627bと積層しており、ゲート配線層627bは、ゲート電極層621a、ゲート電極層621bと絶縁層626、絶縁膜625、ゲート絶縁層622に形成されたコンタクトホールで接続されている。よってゲート配線層627bと、ソース電極層又はドレイン電極層623b及び容量配線層624とはショートしない構造となっている。また、図32で示す表示装置は、ゲート配線層とゲート電極層は連続的ではなく断続的に形成され、お互いにコンタクトホールを介して電気的な接続を取りながら形成されている構造となっている。よって、ソース電極層又はドレイン電極層623b、容量配線層624が形成されている領域では、ゲート電極層621aとゲート電極層621bとは、絶縁膜660上に形成するゲート配線層627bとコンタクトホールにおいて接続することで電気的に接続されている。     As shown in FIG. 35B, the source or drain electrode layer 623b is stacked with the gate wiring layer 627b with the insulating layer 626 which is an interlayer insulating layer interposed therebetween. The gate wiring layer 627b includes the gate electrode layer 621a is connected to the gate electrode layer 621b through a contact hole formed in the insulating layer 626, the insulating film 625, and the gate insulating layer 622. Therefore, the gate wiring layer 627b is not short-circuited with the source or drain electrode layer 623b and the capacitor wiring layer 624. Further, the display device shown in FIG. 32 has a structure in which the gate wiring layer and the gate electrode layer are formed intermittently, not continuously, and are electrically connected to each other through a contact hole. Yes. Therefore, in the region where the source or drain electrode layer 623b and the capacitor wiring layer 624 are formed, the gate electrode layer 621a and the gate electrode layer 621b are formed in the contact hole and the gate wiring layer 627b formed over the insulating film 660. It is electrically connected by connecting.

図36(A)は、表示装置の上面図であり、図36(B)は、図36(A)における線X3−V3による断面図である。図36において、表示装置の画素領域内には、基板630上にゲート電極層631a、ゲート電極層631b、ゲート絶縁層632容量配線層634、ソース電極層又はドレイン電極層633a、ソース電極層又はドレイン電極層633b、ゲート配線層637a、ゲート配線層637b、配線層638a、配線層638b、パッシベーション膜である絶縁膜635、絶縁層636が形成されている。ゲート絶縁層632は、実施の形態と同様な3層構造である。
FIG. 36A is a top view of the display device, and FIG. 36B is a cross-sectional view taken along line X3-V3 in FIG. 36, in the pixel region of the display device, a gate electrode layer 631a, a gate electrode layer 631b, a gate insulating layer 632, a capacitor wiring layer 634, a source or drain electrode layer 633a, a source electrode layer or a drain are formed over a substrate 630. An electrode layer 633b, a gate wiring layer 637a, a gate wiring layer 637b, a wiring layer 638a, a wiring layer 638b, an insulating film 635 which is a passivation film, and an insulating layer 636 are formed. The gate insulating layer 632 has a three-layer structure similar to that in the embodiment.

図36(B)で示すようにソース電極層又はドレイン電極層633bは、層間絶縁層である絶縁層636を介して、ゲート配線層637bと積層している。図35で示す表示装置において、ゲート電極層621aとゲート配線層627a及びゲート配線層627bとは直接接続している。しかし図36で示す表示装置では、ゲート電極層631aと、ゲート配線層637a及びゲート配線層637bとは、ソース電極層と同材料、同工程で形成される配線層638aを介して電気的に接続される。よって、ゲート電極層631aはゲート絶縁層632上に形成される配線層638aとコンタクトホールで接続し、配線層638aは、ゲート配線層637a及びゲート配線層637bとコンタクトホールを介して接続する。よって、ゲート電極層631a、ゲート配線層637a、及びゲート配線層637bは電気的に接続する。ソース電極層又はドレイン電極層633b、容量配線層634は層間絶縁層である絶縁層636を介してゲート配線層637bと積層されるので、ソース電極層又はドレイン電極層633b及び容量配線層634とゲート配線層637bとはショートしない構造となっている。     As illustrated in FIG. 36B, the source or drain electrode layer 633b is stacked over the gate wiring layer 637b with the insulating layer 636 serving as an interlayer insulating layer interposed therebetween. In the display device illustrated in FIG. 35, the gate electrode layer 621a is directly connected to the gate wiring layer 627a and the gate wiring layer 627b. However, in the display device shown in FIG. 36, the gate electrode layer 631a is electrically connected to the gate wiring layer 637a and the gate wiring layer 637b through the wiring layer 638a formed by the same material and in the same process as the source electrode layer. Is done. Therefore, the gate electrode layer 631a is connected to the wiring layer 638a formed over the gate insulating layer 632 through a contact hole, and the wiring layer 638a is connected to the gate wiring layer 637a and the gate wiring layer 637b through the contact hole. Therefore, the gate electrode layer 631a, the gate wiring layer 637a, and the gate wiring layer 637b are electrically connected. Since the source or drain electrode layer 633b and the capacitor wiring layer 634 are stacked with the gate wiring layer 637b through the insulating layer 636 which is an interlayer insulating layer, the source or drain electrode layer 633b and the capacitor wiring layer 634 and the gate are stacked. The wiring layer 637b is not short-circuited.

図34、図35及び図36は層間絶縁層として絶縁層を、広範囲にわたって覆うように形成した場合を示した。図37、図36及び図39は配線層間を隔てる層間絶縁層を、液滴吐出法を用いて必要な個所のみに選択的に形成する例を示す。     34, 35 and 36 show the case where an insulating layer is formed as an interlayer insulating layer so as to cover a wide range. FIG. 37, FIG. 36, and FIG. 39 show an example in which an interlayer insulating layer that separates wiring layers is selectively formed only at a necessary portion by using a droplet discharge method.

図37は図34に、図38は図35に、図39は図36の表示装置にそれぞれ対応しており、層間絶縁層の構造が異なる構造となっている。図37(A)は、表示装置の上面図であり、図37(B)は、図37(A)における線Y1−Z1による断面図である。図34において、ソース電極層又はドレイン電極層603b及び容量配線層604を覆うように絶縁層650が液滴吐出法により形成されている。その絶縁層650上を跨ぐようにゲート配線層607が形成されている。ゲート配線層607上には、パッシベーション膜として絶縁膜660が形成されている。絶縁膜660は必ずしも必要ではないが、形成することで信頼性を向上させることができる。また本実施の形態では、絶縁層650単層で形成するが、絶縁層650の上、または下に絶縁膜を形成して積層構造としてもよい。     FIG. 37 corresponds to FIG. 34, FIG. 38 corresponds to FIG. 35, and FIG. 39 corresponds to the display device of FIG. 36, and the structure of the interlayer insulating layer is different. FIG. 37A is a top view of the display device, and FIG. 37B is a cross-sectional view taken along line Y1-Z1 in FIG. In FIG. 34, an insulating layer 650 is formed by a droplet discharge method so as to cover the source or drain electrode layer 603b and the capacitor wiring layer 604. A gate wiring layer 607 is formed so as to straddle over the insulating layer 650. An insulating film 660 is formed on the gate wiring layer 607 as a passivation film. Although the insulating film 660 is not necessarily required, formation of the insulating film 660 can improve reliability. In this embodiment mode, the insulating layer 650 is a single layer; however, an insulating film may be formed on or below the insulating layer 650 to have a stacked structure.

図38(A)は、表示装置の上面図であり、図38(B)は、図38(A)における線Y2−Z2による断面図である。図38においても図37と同様に、ソース電極層又はドレイン電極層623b及び容量配線層624を覆うように絶縁層651が、液滴吐出法により選択的に形成されている。その絶縁層651上を跨ぐようにゲート配線層627bが形成され、ゲート電極層621aとコンタクトホールにより接続されている。ゲート配線層627a上には、パッシベーション膜として絶縁膜661が形成されている。     FIG. 38A is a top view of the display device, and FIG. 38B is a cross-sectional view taken along line Y2-Z2 in FIG. Also in FIG. 38, as in FIG. 37, an insulating layer 651 is selectively formed by a droplet discharge method so as to cover the source or drain electrode layer 623b and the capacitor wiring layer 624. A gate wiring layer 627b is formed so as to straddle over the insulating layer 651, and is connected to the gate electrode layer 621a through a contact hole. An insulating film 661 is formed as a passivation film over the gate wiring layer 627a.

図39(A)は、表示装置の上面図であり、図39(B)は、図39(A)における線Y3−Z3による断面図である。図39においても図37と同様に、ソース電極層又はドレイン電極層633b及び容量配線層634を覆うように絶縁層652が、液滴吐出法により選択的に形成されている。その絶縁層652上を跨ぐようにゲート配線層637bが形成され、配線層638aを介してゲート配線層637a及びゲート電極層631aと電気的に接続している。     FIG. 39A is a top view of the display device, and FIG. 39B is a cross-sectional view taken along line Y3-Z3 in FIG. 39, as in FIG. 37, an insulating layer 652 is selectively formed by a droplet discharge method so as to cover the source or drain electrode layer 633b and the capacitor wiring layer 634. A gate wiring layer 637b is formed so as to straddle over the insulating layer 652, and is electrically connected to the gate wiring layer 637a and the gate electrode layer 631a through the wiring layer 638a.

絶縁層650、絶縁層651、絶縁層652のように配線層間のショートを防くための絶縁層を、液滴吐出法を用いて選択的に形成すると、材料のロスが軽減する。また、直接配線間が接するように形成することができるので、絶縁層にコンタクトホールを形成する工程が減る。よって、工程が簡略化し低いコスト、高い生産性を得ることができる。     When an insulating layer for preventing a short circuit between wiring layers such as the insulating layer 650, the insulating layer 651, and the insulating layer 652 is selectively formed by a droplet discharge method, material loss is reduced. Further, since the wirings can be formed so as to be in direct contact with each other, the number of steps for forming a contact hole in the insulating layer is reduced. Therefore, the process can be simplified and low cost and high productivity can be obtained.

図44の表示装置もソース電極層又はドレイン電極層643b及び容量配線層644と配線層647bを物理的に隔てるために設ける絶縁層653を液滴吐出法を用いて選択的に形成する例である。図47乃至図39における表示装置では、絶縁層上にゲート配線層を跨ぐように形成することで、ソース電極層又はドレイン電極層とゲート配線層とのショートを防いでいた。図44の表示装置では、ゲート電極層641a、ゲート電極層641bを形成する工程で、配線層647a、配線層647bを形成する。その後ソース電極層又はドレイン電極層643a、容量配線層644を形成する前に、配線層647a、配線層647bを覆うゲート絶縁層642の一部をエッチングによって除去する。図41(A)の表示装置上面図に示すように、ゲート絶縁層642は、半導体層上、ゲート電極層とソース電極層又はドレイン電極層が積層する領域、容量素子を形成する領域上に存在するが、配線層647a、配線層647b、配線層648a、配線層648bが形成される領域は除去されている。よって、コンタクトホールを形成することなく、配線層同士は直接接続することができる。配線層647b上の一部に絶縁層653を液滴吐出法によって選択的に形成し、絶縁層653上にソース電極層又はドレイン電極層643a、容量配線層644を形成する。ソース電極層又はドレイン電極層643b及び容量配線層644を形成するのと同工程で、配線層648a、配線層648bをゲート電極層641a、ゲート電極層641bとそれぞれ接するように形成する。配線層648aと配線層648bとは、絶縁層653の下で配線層647bによって電気的に接続されている。このように、絶縁層653の下層でゲート配線層とゲート電極層を電気的に接続することができる。     The display device in FIG. 44 is also an example in which the insulating layer 653 provided to physically separate the source or drain electrode layer 643b and the capacitor wiring layer 644 from the wiring layer 647b is selectively formed by a droplet discharge method. . In the display device in FIGS. 47 to 39, a short circuit between the source electrode layer or the drain electrode layer and the gate wiring layer is prevented by forming the gate wiring layer over the insulating layer. In the display device in FIG. 44, the wiring layer 647a and the wiring layer 647b are formed in the step of forming the gate electrode layer 641a and the gate electrode layer 641b. After that, before forming the source or drain electrode layer 643a and the capacitor wiring layer 644, part of the gate insulating layer 642 covering the wiring layer 647a and the wiring layer 647b is removed by etching. As shown in the top view of the display device in FIG. 41A, the gate insulating layer 642 exists over the semiconductor layer, the region where the gate electrode layer and the source or drain electrode layer are stacked, and the region where the capacitor is formed. However, regions where the wiring layer 647a, the wiring layer 647b, the wiring layer 648a, and the wiring layer 648b are formed are removed. Therefore, the wiring layers can be directly connected without forming a contact hole. An insulating layer 653 is selectively formed over part of the wiring layer 647b by a droplet discharge method, and a source or drain electrode layer 643a and a capacitor wiring layer 644 are formed over the insulating layer 653. In the same process as the formation of the source or drain electrode layer 643b and the capacitor wiring layer 644, the wiring layer 648a and the wiring layer 648b are formed in contact with the gate electrode layer 641a and the gate electrode layer 641b, respectively. The wiring layer 648a and the wiring layer 648b are electrically connected by the wiring layer 647b under the insulating layer 653. In this manner, the gate wiring layer and the gate electrode layer can be electrically connected under the insulating layer 653.

以上の工程で示すように、信頼性の高い表示装置を低コストで生産性よく作製することができる。     As shown in the above steps, a highly reliable display device can be manufactured with low cost and high productivity.

本実施の形態は、実施の形態1乃至10とそれぞれ組み合わせて用いることが可能である。     This embodiment mode can be used in combination with each of Embodiment Modes 1 to 10.

(実施の形態12)
次に、実施の形態1乃至11によって作製される表示パネルに駆動用のドライバ回路を実装する態様について説明する。
(Embodiment 12)
Next, a mode in which a driver circuit for driving is mounted on the display panel manufactured according to Embodiment Modes 1 to 11 will be described.

まず、COG方式を採用した表示装置について、図33(A)を用いて説明する。基板2700上には、文字や画像などの情報を表示する画素部2701が設けられる。複数の駆動回路が設けられた基板を、矩形状に分断し、分断後の駆動回路(以下ドライバICと表記)2751は、基板2700上に実装される。図33(A)は複数のドライバIC2751、ドライバIC2751の先にFPC2750を実装する形態を示す。また、分割する大きさを画素部の信号線側の辺の長さとほぼ同じにし、単数のドライバICに、該ドライバICの先にテープを実装してもよい。   First, a display device employing a COG method is described with reference to FIG. A pixel portion 2701 for displaying information such as characters and images is provided over the substrate 2700. A substrate provided with a plurality of drive circuits is divided into rectangular shapes, and a divided drive circuit (hereinafter referred to as a driver IC) 2751 is mounted on the substrate 2700. FIG. 33A illustrates a form in which an FPC 2750 is mounted on the tip of a plurality of driver ICs 2751 and driver ICs 2751. Further, the size to be divided may be substantially the same as the length of the side of the pixel portion on the signal line side, and a tape may be mounted on the tip of the driver IC on a single driver IC.

また、TAB方式を採用してもよく、その場合は、図33(B)で示すように複数のテープを貼り付けて、該テープにドライバICを実装すればよい。COG方式の場合と同様に、単数のテープに単数のドライバICを実装してもよく、この場合には、強度の問題から、ドライバICを固定する金属片等を一緒に貼り付けるとよい。   Alternatively, a TAB method may be employed. In that case, a plurality of tapes may be attached and driver ICs may be mounted on the tapes as shown in FIG. As in the case of the COG method, a single driver IC may be mounted on a single tape. In this case, a metal piece or the like for fixing the driver IC may be attached together due to strength problems.

これらの表示パネルに実装されるドライバICは、生産性を向上させる観点から、一辺が300mmから1000mm以上の矩形状の基板上に複数個作り込むとよい。   A plurality of driver ICs mounted on these display panels may be formed on a rectangular substrate having a side of 300 mm to 1000 mm or more from the viewpoint of improving productivity.

つまり、基板上に駆動回路部と入出力端子を一つのユニットとする回路パターンを複数個形成し、最後に分割して取り出せばよい。ドライバICの長辺の長さは、画素部の一辺の長さや画素ピッチを考慮して、長辺が15〜80mm、短辺が1〜6mmの矩形状に形成してもよいし、画素領域の一辺、又は画素部の一辺と各駆動回路の一辺とを足した長さに形成してもよい。   That is, a plurality of circuit patterns having a drive circuit portion and an input / output terminal as one unit may be formed on the substrate, and finally divided and taken out. The long side of the driver IC may be formed in a rectangular shape having a long side of 15 to 80 mm and a short side of 1 to 6 mm in consideration of the length of one side of the pixel portion and the pixel pitch. Or a length obtained by adding one side of the pixel portion and one side of each driver circuit.

ドライバICのICチップに対する外形寸法の優位性は長辺の長さにあり、長辺が15〜80mmで形成されたドライバICを用いると、画素部に対応して実装するのに必要な数がICチップを用いる場合よりも少なくて済み、製造上の歩留まりを向上させることができる。また、ガラス基板上にドライバICを形成すると、母体として用いる基板の形状に限定されないので生産性を損なうことがない。これは、円形のシリコンウエハからICチップを取り出す場合と比較すると、大きな優位点である。   The advantage of the external dimensions of the driver IC over the IC chip lies in the length of the long side. When a driver IC formed with a long side of 15 to 80 mm is used, the number required for mounting corresponding to the pixel portion is as follows. This is less than when an IC chip is used, and the manufacturing yield can be improved. Further, when a driver IC is formed over a glass substrate, the shape of the substrate used as a base is not limited, and thus productivity is not impaired. This is a great advantage compared with the case where the IC chip is taken out from the circular silicon wafer.

また、図32(B)のように走査線側の駆動回路3704は基板上に一体形成される場合、画素領域3701の外側の領域には、信号線側の駆動回路駆動回路が形成されたドライバICが実装される。これらのドライバICは、信号線側の駆動回路である。RGBフルカラーに対応した画素領域を形成するためには、XGAクラスで信号線の本数が3072本必要であり、UXGAクラスでは4800本が必要となる。このような本数で形成された信号線は、画素領域3701の端部で数ブロック毎に区分して引出線を形成し、ドライバICの出力端子のピッチに合わせて集められる。   In the case where the driver circuit 3704 on the scanning line side is formed over the substrate as shown in FIG. 32B, the driver in which the driver circuit driver circuit on the signal line side is formed in the region outside the pixel region 3701. IC is mounted. These driver ICs are drive circuits on the signal line side. In order to form a pixel region corresponding to RGB full color, the number of signal lines in the XGA class is 3072 and the number in the UXGA class is 4800. The signal lines formed in such a number are divided into several blocks at the end of the pixel region 3701 to form lead lines, and are collected according to the pitch of the output terminals of the driver IC.

ドライバICは、基板上に形成された結晶質半導体により形成されることが好適であり、本発明を用いた薄膜トランジスタを用いることができる。また移動度や応答速度が良好なために高速駆動が可能で、従来よりも素子の動作周波数を向上させることができ、特性バラツキが少ないために高い信頼性を得ることができる。   The driver IC is preferably formed of a crystalline semiconductor formed over a substrate, and a thin film transistor using the present invention can be used. In addition, since the mobility and response speed are good, high-speed driving is possible, the operating frequency of the element can be improved as compared with the prior art, and there is less variation in characteristics, so that high reliability can be obtained.

画素領域は、信号線と走査線が交差してマトリクスを形成し、各交差部に対応してトランジスタが配置される。画素領域に配置されるトランジスタとしても、本発明を用いた薄膜トランジスタを適用することができる。本発明を適用して作製される薄膜トランジスタは、簡略化した工程で比較的高移動度が得られるため、大画面の表示装置を作製する上で有効である。従って、この薄膜トランジスタを画素のスイッチング用素子や、走査線側の駆動回路を構成する素子として用いることができる。従って、システムオンパネル化を実現した表示パネルを作製することができる。   In the pixel region, signal lines and scanning lines intersect to form a matrix, and transistors are arranged corresponding to the respective intersections. A thin film transistor using the present invention can also be applied to a transistor arranged in a pixel region. A thin film transistor manufactured by applying the present invention is effective in manufacturing a large-screen display device because relatively high mobility can be obtained by a simplified process. Therefore, this thin film transistor can be used as a switching element of a pixel or an element constituting a driving circuit on the scanning line side. Therefore, a display panel that realizes system-on-panel can be manufactured.

図33(A)、(B)のように走査線駆動回路及び信号線駆動回路の両方として、ドライバICを実装してもよい。その場合には、走査線側と信号線側で用いるドライバICの仕様を異なるものにするとよい。   As shown in FIGS. 33A and 33B, driver ICs may be mounted as both the scanning line driver circuit and the signal line driver circuit. In that case, the specifications of the driver ICs used on the scanning line side and the signal line side may be different.

その場合には、走査線側と信号線側で用いるドライバICの仕様を異なるものにすることが好適である。例えば、走査線側のドライバICを構成するトランジスタには30V程度の耐圧が要求されるものの、駆動周波数は100kHz以下であり、比較的高速動作は要求されない。従って、走査線側のドライバを構成するトランジスタのチャネル長(L)は十分大きく設定することが好適である。一方、信号線側のドライバICのトランジスタには、12V程度の耐圧があれば十分であるが、駆動周波数は3Vにて65MHz程度であり、高速動作が要求される。そのため、ドライバを構成するトランジスタのチャネル長などはミクロンルールで設定することが好適である。なおチャネル長方向とは、チャネル形成領域において、電流が流れる方向、換言すると電荷が移動する方向と一致する。   In that case, it is preferable that the specifications of the driver ICs used on the scanning line side and the signal line side are different. For example, although a transistor constituting the driver IC on the scanning line side is required to have a withstand voltage of about 30 V, the driving frequency is 100 kHz or less, and a relatively high speed operation is not required. Therefore, it is preferable to set the channel length (L) of the transistors forming the driver on the scanning line side to be sufficiently large. On the other hand, it is sufficient for the transistor of the driver IC on the signal line side to have a withstand voltage of about 12V, but the drive frequency is about 65 MHz at 3V, and high speed operation is required. Therefore, it is preferable to set the channel length and the like of the transistors constituting the driver on the micron rule. Note that the channel length direction corresponds to the direction in which current flows in the channel formation region, in other words, the direction in which charges move.

ドライバICの実装方法は、特に限定されるものではなく、公知のCOG方法やワイヤボンディング方法、或いはTAB方法を用いることができる。   The method for mounting the driver IC is not particularly limited, and a known COG method, wire bonding method, or TAB method can be used.

ドライバICの厚さは、対向基板と同じ厚さとすることで、両者の間の高さはほぼ同じものとなり、表示装置全体としての薄型化に寄与する。また、それぞれの基板を同じ材質のもので作製することにより、この表示装置に温度変化が生じても熱応力が発生することなく、TFTで作製された回路の特性を損なうことはない。その他にも、本実施の形態で示すようにICチップよりも長尺のドライバICで駆動回路を実装することにより、1つの画素領域に対して、実装されるドライバICの個数を減らすことができる。   By setting the thickness of the driver IC to be the same as that of the counter substrate, the height between the two becomes substantially the same, which contributes to the reduction in thickness of the entire display device. In addition, since each substrate is made of the same material, thermal stress is not generated even when a temperature change occurs in the display device, and the characteristics of a circuit made of TFTs are not impaired. In addition, the number of driver ICs to be mounted in one pixel region can be reduced by mounting the driver circuit with a driver IC longer than the IC chip as shown in this embodiment mode. .

以上のようにして、発光(EL)表示パネルに駆動回路を組み入れることができる。   As described above, a driver circuit can be incorporated in a light-emitting (EL) display panel.

本実施の形態は、実施の形態1乃至11とそれぞれ組み合わせて用いることが可能である。     This embodiment mode can be used in combination with each of Embodiment Modes 1 to 11.

(実施の形態13)
本実施の形態では、上記実施の形態において、ゲート電極層とソース電極層及びドレイン電極層との端部の位置関係、即ちゲート電極層の幅とチャネル長の大きさの関係について、図28を用いて説明する。
(Embodiment 13)
In this embodiment mode, FIG. 28 shows the positional relationship between the end portions of the gate electrode layer, the source electrode layer, and the drain electrode layer, that is, the relationship between the width of the gate electrode layer and the channel length in the above embodiment mode. It explains using.

図28(A)は基板540上に形成された、ゲート電極層541、ゲート絶縁層542、半導体層543、一導電型を有する半導体層544a、一導電型を有する半導体層544b、ソース電極層又はドレイン電極層545a、ソース電極層又はドレイン電極層545bからなる薄膜トランジスタである。本実施の形態ではゲート絶縁層542は、窒化珪素膜、酸化珪素膜、窒化珪素膜の3層構造とするが、酸化珪素(SiOx)、窒化珪素(SiNx)、酸化窒化珪素(SiOxNy)(x>y)、窒化酸化珪素(SiNxOy)(x>y)などの単層、又はこれらの積層構造を用いてもよい。   FIG. 28A illustrates a gate electrode layer 541, a gate insulating layer 542, a semiconductor layer 543, a semiconductor layer 544a having one conductivity type, a semiconductor layer 544b having one conductivity type, a source electrode layer, or a source electrode layer formed over the substrate 540. It is a thin film transistor including a drain electrode layer 545a, a source electrode layer, or a drain electrode layer 545b. In this embodiment, the gate insulating layer 542 has a three-layer structure of a silicon nitride film, a silicon oxide film, and a silicon nitride film; however, silicon oxide (SiOx), silicon nitride (SiNx), and silicon oxynitride (SiOxNy) (x > Y), a single layer such as silicon nitride oxide (SiNxOy) (x> y), or a stacked structure thereof may be used.

図28(A)は、ゲート電極層541上をソース電極層及びドレイン電極層545a、ソース電極層及びドレイン電極層545bの端部がc1だけ重なっている。ここでは、ソース電極層及びドレイン電極層545a、ソース電極層及びドレイン電極層545bとが重なっている領域をオーバーラップ領域と呼ぶ。即ち、ゲート電極層の幅b1がチャネル長a1よりも大きい。オーバーラップ領域の幅c1は、(b1-a1)/2で表される。このようなオーバーラップ領域を有するnチャネルTFTは、ソース電極層及びドレイン電極層と、半導体領域との間に、n+領域とn-領域とを有することが好ましい。この構造により、電界の緩和効果が大きくなり、ホットキャリア耐性を高めることが可能となる。     In FIG. 28A, end portions of the source and drain electrode layers 545a and 545b overlap with the gate electrode layer 541 by c1. Here, a region where the source and drain electrode layers 545a and the source and drain electrode layers 545b overlap is referred to as an overlap region. That is, the width b1 of the gate electrode layer is larger than the channel length a1. The width c1 of the overlap region is represented by (b1-a1) / 2. An n-channel TFT having such an overlap region preferably has an n + region and an n − region between the source and drain electrode layers and the semiconductor region. With this structure, the effect of relaxing the electric field is increased, and hot carrier resistance can be increased.

図28(B)は基板550上に形成された、ゲート電極層551、ゲート絶縁層552、半導体層553、一導電型を有する半導体層554a、一導電型を有する半導体層554b、ソース電極層又はドレイン電極層555a、ソース電極層又はドレイン電極層555bからなる薄膜トランジスタである。本実施の形態ではゲート絶縁層552は、窒化珪素膜、酸化珪素膜、窒化珪素膜の3層構造とするが、酸化珪素(SiOx)、窒化珪素(SiNx)、酸化窒化珪素(SiOxNy)(x>y)、窒化酸化珪素(SiNxOy)(x>y)などの単層、又はこれらの積層構造を用いてもよい。   FIG. 28B illustrates a gate electrode layer 551, a gate insulating layer 552, a semiconductor layer 553, a semiconductor layer 554a having one conductivity type, a semiconductor layer 554b having one conductivity type, a source electrode layer, or a source electrode layer formed over the substrate 550. It is a thin film transistor including a drain electrode layer 555a, a source electrode layer, or a drain electrode layer 555b. In this embodiment mode, the gate insulating layer 552 has a three-layer structure of a silicon nitride film, a silicon oxide film, and a silicon nitride film; however, silicon oxide (SiOx), silicon nitride (SiNx), and silicon oxynitride (SiOxNy) (x > Y), a single layer such as silicon nitride oxide (SiNxOy) (x> y), or a stacked structure thereof may be used.

図28(B)は、ゲート電極層551の端部と、ソース電極層及びドレイン電極層555a、ソース電極層及びドレイン電極層555bの端部が一致している。即ち、ゲート電極層の幅b2とチャネル長a2とが等しい。     In FIG. 28B, the end portion of the gate electrode layer 551 is aligned with the end portions of the source and drain electrode layers 555a and 555b. That is, the width b2 of the gate electrode layer is equal to the channel length a2.

図28(C)は基板560上に形成された、ゲート電極層561、ゲート絶縁層562、半導体層563、一導電型を有する半導体層564a、一導電型を有する半導体層564b、ソース電極層又はドレイン電極層565a、ソース電極層又はドレイン電極層565bからなる薄膜トランジスタである。本実施の形態ではゲート絶縁層562は、窒化珪素膜、酸化珪素膜、窒化珪素膜の3層構造とするが、酸化珪素(SiOx)、窒化珪素(SiNx)、酸化窒化珪素(SiOxNy)(x>y)、窒化酸化珪素(SiNxOy)(x>y)などの単層、又はこれらの積層構造を用いてもよい。   FIG. 28C illustrates a gate electrode layer 561, a gate insulating layer 562, a semiconductor layer 563, a semiconductor layer 564a having one conductivity type, a semiconductor layer 564b having one conductivity type, a source electrode layer, or a source electrode layer formed over the substrate 560. It is a thin film transistor including a drain electrode layer 565a and a source or drain electrode layer 565b. In this embodiment, the gate insulating layer 562 has a three-layer structure of a silicon nitride film, a silicon oxide film, and a silicon nitride film; however, silicon oxide (SiOx), silicon nitride (SiNx), and silicon oxynitride (SiOxNy) (x > Y), a single layer such as silicon nitride oxide (SiNxOy) (x> y), or a stacked structure thereof may be used.

図28(C)は、ゲート電極層561とソース電極層及びドレイン電極層565a、ソース電極層及びドレイン電極層565aの端部とがc3だけ離れている。ここでは、ここでは、ゲート電極層561と、ソース電極層及びドレイン電極層565a、ソース電極層及びドレイン電極層565aとが離れている領域をオフセット領域と呼ぶ。即ち、ゲート電極層の幅b3がチャネル長a3よりも小さい。オフセット領域の幅c3は、(a3-b3)/2で表される。このような構造のTFTは、オフ電流を低減することができるため、該TFTを表示装置のスイッチング素子として用いた場合、コントラストを向上させることができる。   In FIG. 28C, the gate electrode layer 561 is separated from the end portions of the source and drain electrode layers 565a and the source and drain electrode layers 565a by c3. Here, a region where the gate electrode layer 561 is separated from the source and drain electrode layers 565a and the source and drain electrode layers 565a is referred to as an offset region. That is, the width b3 of the gate electrode layer is smaller than the channel length a3. The width c3 of the offset region is represented by (a3−b3) / 2. Since the TFT having such a structure can reduce off-state current, contrast can be improved when the TFT is used as a switching element of a display device.

さらには、半導体領域が複数のゲート電極を覆ういわゆるマルチゲート構造のTFTとしても良い。この様な構造のTFTも、オフ電流を低減することができる。   Further, a TFT having a so-called multi-gate structure in which the semiconductor region covers a plurality of gate electrodes may be used. A TFT having such a structure can also reduce off-state current.

本実施の形態は、実施の形態1乃至12とそれぞれ組み合わせて用いることが可能である。     This embodiment mode can be used in combination with each of Embodiment Modes 1 to 12.

(実施の形態14)
上記実施の形態において、チャネル形成領域表面に対して垂直な端部を有するソース電極層及びドレイン電極層を示したが、この構造に限定されない。本実施の形態では、一導電型を有する半導体層の形状が異なる例を図24を用いて説明する。
(Embodiment 14)
In the above embodiment mode, the source electrode layer and the drain electrode layer having end portions perpendicular to the surface of the channel formation region are shown; however, the present invention is not limited to this structure. In this embodiment, an example in which the shape of a semiconductor layer having one conductivity type is different will be described with reference to FIGS.

図27は基板520上に形成された、ゲート電極層521、ゲート絶縁層522、半導体層523、一導電型を有する半導体層524a、一導電型を有する半導体層524b、ソース電極層又はドレイン電極層525a、ソース電極層又はドレイン電極層525bからなる薄膜トランジスタである。     27 shows a gate electrode layer 521, a gate insulating layer 522, a semiconductor layer 523, a semiconductor layer 524a having one conductivity type, a semiconductor layer 524b having one conductivity type, a source electrode layer or a drain electrode layer formed over a substrate 520. 525a is a thin film transistor including a source or drain electrode layer 525b.

図27に示すように、一導電型を有する半導体層524a、及び一導電型を有する半導体層524bは、チャネル形成領域表面に対して90度より大きく、180度未満、好ましくは95〜140度、さらに好ましくは135度〜140度を有する端部であってもよい。また、ソース電極層とチャネル形成領域表面との角度をθ1、ドレイン電極層とチャネル形成領域表面との角度をθ2とすると、θ1とθ2が等しくてもよい。また、異なっていてもよい。このような形状のソース電極及びドレイン電極は、ドライエッチング法により形成することが可能である。     As shown in FIG. 27, the semiconductor layer 524a having one conductivity type and the semiconductor layer 524b having one conductivity type are larger than 90 degrees and smaller than 180 degrees, preferably 95 to 140 degrees with respect to the surface of the channel formation region. More preferably, it may be an end portion having 135 to 140 degrees. Further, if the angle between the source electrode layer and the channel formation region surface is θ1, and the angle between the drain electrode layer and the channel formation region surface is θ2, θ1 and θ2 may be equal. It may be different. The source electrode and the drain electrode having such a shape can be formed by a dry etching method.

本実施の形態は、実施の形態1乃至13とそれぞれ組み合わせて用いることが可能である。     This embodiment mode can be used in combination with each of Embodiment Modes 1 to 13.

(実施の形態15)
本実施の形態では、上記実施の形態に適応可能な半導体膜の結晶化工程を図53及び図26を用いて説明する。
(Embodiment 15)
In this embodiment mode, a crystallization process of a semiconductor film which can be applied to the above embodiment mode will be described with reference to FIGS.

図53において、基板490上に、ゲート電極層491、ゲート絶縁層492が形成され、半導体膜493が形成されている。半導体膜493上に絶縁膜で形成されるマスク464a、マスク464bを形成し、選択的に金属層495を形成して、半導体膜の結晶化を行うことができる。半導体膜を加熱すると、図53(B)の矢印で示すように、金属層495と半導体膜との接触部分から、基板の表面に平行な方向へ結晶成長が発生し、結晶性半導体膜496が形成する。なお、金属層495から、かなり離れた部分では結晶化は行われず、非晶質部分が残存する。本実施の形態ではゲート絶縁層492は、窒化珪素膜、酸化珪素膜、窒化珪素膜の3層構造とするが、酸化珪素(SiOx)、窒化珪素(SiNx)、酸化窒化珪素(SiOxNy)(x>y)、窒化酸化珪素(SiNxOy)(x>y)などの単層、又はこれらの積層構造を用いてもよい。     53, a gate electrode layer 491 and a gate insulating layer 492 are formed over a substrate 490, and a semiconductor film 493 is formed. A mask 464a and a mask 464b formed using an insulating film are formed over the semiconductor film 493, and a metal layer 495 is selectively formed, so that the semiconductor film can be crystallized. When the semiconductor film is heated, crystal growth occurs in a direction parallel to the surface of the substrate from a contact portion between the metal layer 495 and the semiconductor film as shown by an arrow in FIG. Form. Note that crystallization is not performed in a portion far from the metal layer 495, and an amorphous portion remains. In this embodiment mode, the gate insulating layer 492 has a three-layer structure of a silicon nitride film, a silicon oxide film, and a silicon nitride film; however, silicon oxide (SiOx), silicon nitride (SiNx), and silicon oxynitride (SiOxNy) (x > Y), a single layer such as silicon nitride oxide (SiNxOy) (x> y), or a stacked structure thereof may be used.

また、図26(A)に示すように、マスクを用いず、液滴吐出法により選択的に金属層504を形成して、上記結晶化を行ってもよい。図26(B)は、図26(A)の上面図である。また、図26(D)は、図26(C)の上面図である。     Alternatively, as illustrated in FIG. 26A, the crystallization may be performed by selectively forming a metal layer 504 by a droplet discharge method without using a mask. FIG. 26B is a top view of FIG. FIG. 26D is a top view of FIG.

図26において、基板500上に、ゲート電極層501、ゲート絶縁層502が形成され、半導体膜503が形成されている。半導体膜503上に液滴吐出法により選択的に金属層504を形成する。加熱処理により半導体膜の結晶化を行うと図26(C)及び図26(D)に示すように、金属層と半導体膜との接触部分から、基板の表面に平行な方向へ結晶成長が発生する。ここでも、金属層504から、かなり離れた部分では結晶化は行われず、非晶質部分が残存する。     In FIG. 26, a gate electrode layer 501 and a gate insulating layer 502 are formed over a substrate 500, and a semiconductor film 503 is formed. A metal layer 504 is selectively formed over the semiconductor film 503 by a droplet discharge method. When the semiconductor film is crystallized by heat treatment, crystal growth occurs in a direction parallel to the surface of the substrate from the contact portion between the metal layer and the semiconductor film, as shown in FIGS. 26C and 26D. To do. Again, crystallization is not performed at a portion far away from the metal layer 504, and an amorphous portion remains.

このように、基板に平行な方向への結晶成長を横成長またはラテラル成長と称する。横成長により大粒径の結晶粒を形成することができるため、より高い移動度を有する薄膜トランジスタを形成することができる。     Thus, crystal growth in a direction parallel to the substrate is referred to as lateral growth or lateral growth. Since crystal grains having a large grain size can be formed by lateral growth, a thin film transistor having higher mobility can be formed.

本実施の形態は、実施の形態1乃至14とそれぞれ組み合わせて用いることが可能である。     This embodiment mode can be used in combination with each of Embodiment Modes 1 to 14.

(実施の形態16)
本発明の半導体装置に具備される保護回路の一例について説明する。
(Embodiment 16)
An example of a protection circuit included in the semiconductor device of the present invention will be described.

図33で示すように、外部回路と内部回路の間に保護回路2713を形成することができる。保護回路は、TFT、ダイオード、抵抗素子及び容量素子等から選択された1つ又は複数の素子によって構成されるものであり、以下にはいくつかの保護回路の構成とその動作について説明する。まず、外部回路と内部回路の間に配置される保護回路であって、1つの入力端子に対応した保護回路の等価回路図の構成について、図45を用いて説明する。図45(A)に示す保護回路は、pチャネル型薄膜トランジスタ7220、7230、容量素子7210、7240、抵抗素子7250を有する。抵抗素子7250は2端子の抵抗であり、一端には入力電圧Vin(以下、Vinと表記)が、他端には低電位電圧VSS(以下、VSSと表記)が与えられる。   As shown in FIG. 33, a protection circuit 2713 can be formed between the external circuit and the internal circuit. The protection circuit is composed of one or a plurality of elements selected from a TFT, a diode, a resistance element, a capacitance element, and the like, and the configurations and operations of some protection circuits will be described below. First, a configuration of an equivalent circuit diagram of a protection circuit arranged between an external circuit and an internal circuit and corresponding to one input terminal will be described with reference to FIG. The protection circuit illustrated in FIG. 45A includes p-channel thin film transistors 7220 and 7230, capacitor elements 7210 and 7240, and a resistance element 7250. The resistance element 7250 is a two-terminal resistor, and an input voltage Vin (hereinafter referred to as Vin) is applied to one end, and a low potential voltage VSS (hereinafter referred to as VSS) is applied to the other end.

図45(B)に示す保護回路は、pチャネル型薄膜トランジスタ7220、7230を、整流性を有するダイオード7260、7270で代用した等価回路図である。図45(C)に示す保護回路は、pチャネル型薄膜トランジスタ7220、7230を、TFT7350、7360、7370、7380で代用した等価回路図である。また、上記とは別の構成の保護回路として、図45(D)に示す保護回路は、抵抗7280、7290と、nチャネル型薄膜トランジスタ7300を有する。図45(E)に示す保護回路は、抵抗7280、7290、pチャネル型薄膜トランジスタ7310及びnチャネル型薄膜トランジスタ7320を有する。保護回路を設けることで電位の急激な変動を防いで、素子の破壊又は損傷を防ぐことができ、信頼性が向上する。なお、上記保護回路を構成する素子は、耐圧に優れた非晶質半導体により構成することが好ましい。本実施の形態は 、上記の実施の形態と自由に組み合わせることが可能である。   The protection circuit shown in FIG. 45B is an equivalent circuit diagram in which p-channel thin film transistors 7220 and 7230 are substituted with rectifying diodes 7260 and 7270. The protection circuit shown in FIG. 45C is an equivalent circuit diagram in which the p-channel thin film transistors 7220 and 7230 are substituted with TFTs 7350, 7360, 7370, and 7380. As a protection circuit having a different structure from the above, the protection circuit illustrated in FIG. 45D includes resistors 7280 and 7290 and an n-channel thin film transistor 7300. The protection circuit illustrated in FIG. 45E includes resistors 7280 and 7290, a p-channel thin film transistor 7310, and an n-channel thin film transistor 7320. By providing the protection circuit, a rapid change in potential can be prevented, and destruction or damage of the element can be prevented, so that reliability is improved. Note that the element forming the protection circuit is preferably formed using an amorphous semiconductor with excellent withstand voltage. This embodiment mode can be freely combined with the above embodiment modes.

本実施の形態は、実施の形態1乃至15とそれぞれ組み合わせて用いることが可能である。     This embodiment mode can be used in combination with each of Embodiment Modes 1 to 15.

(実施の形態17)
本発明を適用して薄膜トランジスタを形成し、該薄膜トランジスタを用いて表示装置を形成することができるが、発光素子を用いて、なおかつ、該発光素子を駆動するトランジスタとしてN型トランジスタを用いた場合、該発光素子から発せられる光は、下面放射、上面放射、両面放射のいずれかを行う。ここでは、いずれの場合に応じた発光素子の積層構造について、図49を用いて説明する。
(Embodiment 17)
A thin film transistor is formed by applying the present invention, and a display device can be formed using the thin film transistor. When a light emitting element is used and an N-type transistor is used as a transistor for driving the light emitting element, The light emitted from the light emitting element performs any one of bottom emission, top emission, and dual emission. Here, a stacked structure of light-emitting elements corresponding to any case will be described with reference to FIGS.

また、本実施の形態では、本発明を適用したチャネルエッチ型の薄膜トランジスタ671、681及び691を用いる。本実施の形態では、半導体層として結晶性の構造を有する珪素膜を用い、一導電型の半導体層としてN型の半導体層を用いる。N型半導体層を形成するかわりに、PH3ガスによるプラズマ処理を行うことによって、半導体層に導電型を付与してもよい。半導体層は本実施の形態に限定されず、一導電型の半導体層を形成せず、結晶性半導体層に不純物を導入(添加)して一導電型を有する不純物領域を形成してもよい。 In this embodiment mode, channel-etched thin film transistors 671, 681, and 691 to which the present invention is applied are used. In this embodiment mode, a silicon film having a crystalline structure is used as the semiconductor layer, and an N-type semiconductor layer is used as the one-conductivity-type semiconductor layer. Instead of forming the N-type semiconductor layer, the semiconductor layer may be given a conductivity type by performing plasma treatment with a PH 3 gas. The semiconductor layer is not limited to this embodiment mode, and an impurity region having one conductivity type may be formed by introducing (adding) an impurity into the crystalline semiconductor layer without forming the one conductivity type semiconductor layer.

また、薄膜トランジスタはチャネル保護層を有するチャネル保護型の薄膜トランジスタでもよく、チャネル保護層は、液滴吐出法を用いてポリイミド又はポリビニルアルコール等を滴下してもよい。その結果、露光工程を省略することができる。チャネル保護層としては、無機材料(酸化珪素、窒化珪素、酸化窒化珪素、窒化酸化珪素など)、感光性または非感光性の有機材料(有機樹脂材料)(ポリイミド、アクリル、ポリアミド、ポリイミドアミド、レジスト、ベンゾシクロブテンなど)、低誘電率であるLow k材料などの一種、もしくは複数種からなる膜、またはこれらの膜の積層などを用いることができる。また、シリコン(Si)と酸素(O)との結合で骨格構造が構成され、置換基に少なくとも水素を含む材料、もしくは置換基にフッ素、アルキル基、または芳香族炭化水素のうち少なくとも1種を有する材料を用いてもよい。作製法としては、プラズマCVD法や熱CVD法などの気相成長法やスパッタリング法を用いることができる。また、液滴吐出法や、印刷法(スクリーン印刷やオフセット印刷などパターンが形成される方法)を用いることもできる。塗布法で得られるTOF膜やSOG膜なども用いることができる。   The thin film transistor may be a channel protective thin film transistor having a channel protective layer, and the channel protective layer may be formed by dropping polyimide or polyvinyl alcohol by a droplet discharge method. As a result, the exposure process can be omitted. As the channel protective layer, inorganic materials (silicon oxide, silicon nitride, silicon oxynitride, silicon nitride oxide, etc.), photosensitive or non-photosensitive organic materials (organic resin materials) (polyimide, acrylic, polyamide, polyimide amide, resist) , Benzocyclobutene, etc.), a low-k material having a low dielectric constant, or a film made of a plurality of kinds, or a stack of these films. In addition, a skeleton structure is formed by a bond of silicon (Si) and oxygen (O), and at least one of a material containing at least hydrogen as a substituent, or fluorine, an alkyl group, or an aromatic hydrocarbon as a substituent. You may use the material which has. As a manufacturing method, a vapor deposition method such as a plasma CVD method or a thermal CVD method, or a sputtering method can be used. Alternatively, a droplet discharge method or a printing method (a method for forming a pattern such as screen printing or offset printing) can be used. A TOF film or an SOG film obtained by a coating method can also be used.

まず、基板680側に放射する場合、つまり下面放射を行う場合について、図49(A)を用いて説明する。この場合、薄膜トランジスタ681に電気的に接続するように、ソース電極層又はドレイン電極層に接続する配線層682に接して、第1の電極層684、電界発光層685、第2の電極層686が順に積層される。光が透過する基板680は透光性を有する必要がある。次に、基板690と反対側に放射する場合、つまり上面放射を行う場合について、図49(B)を用いて説明する。薄膜トランジスタ691は、前述した薄膜トランジスタの同様に形成することができる。   First, a case where light is emitted to the substrate 680 side, that is, a case where bottom emission is performed will be described with reference to FIG. In this case, the first electrode layer 684, the electroluminescent layer 685, and the second electrode layer 686 are in contact with the wiring layer 682 connected to the source electrode layer or the drain electrode layer so as to be electrically connected to the thin film transistor 681. Laminated sequentially. The substrate 680 through which light is transmitted needs to have a light-transmitting property. Next, the case where radiation is performed on the side opposite to the substrate 690, that is, the case where top surface radiation is performed is described with reference to FIG. The thin film transistor 691 can be formed in a manner similar to that of the thin film transistor described above.

薄膜トランジスタ691に電気的に接続するソース電極層又はドレイン電極層に接続する配線層692が第1の電極層684と接し、電気的に接続する。薄膜トランジスタ691のゲート電極層は積層構造となっており、同工程同材料で形成される第1の電極層も第1の電極層693a、第1の電極層693bの積層構造となっている。第1の電極層693aは反射性を有する金属層であり、発光素子から放射される光を矢印の上面に反射する。よって、第1の電極層693bにおいて光が透過しても、該光は第1の電極層693aにおいて反射され、基板690と反対側に放射する。もちろん第1の電極層は反射性を有する金属層の単層構造でもよい。第1の電極層693a、第1の電極層693b、電界発光層694、第2の電極層695が順に積層される。最後に、光が基板670側とその反対側の両側に放射する場合、つまり両面放射を行う場合について、図49(C)を用いて説明する。薄膜トランジスタ671は、薄膜トランジスタ681と同様のチャネルエッチ型の薄膜トランジスタであり。薄膜トランジスタ681と同様に形成することができる。薄膜トランジスタ671に電気的に接続するソース電極層又はドレイン電極層と接続する配線層675に第1の電極層672が電気的に接続している。第1の電極層672、電界発光層673、第2の電極層674が順に積層される。このとき、第1の電極層672と第2の電極層674のどちらも透光性を有する材料、又は光を透過できる厚さで形成すると、両面放射が実現する。この場合、光が透過する絶縁層や基板670も透光性を有する必要がある。   A wiring layer 692 connected to the source electrode layer or the drain electrode layer electrically connected to the thin film transistor 691 is in contact with and electrically connected to the first electrode layer 684. The gate electrode layer of the thin film transistor 691 has a stacked structure, and the first electrode layer formed using the same material in the same process also has a stacked structure of a first electrode layer 693a and a first electrode layer 693b. The first electrode layer 693a is a reflective metal layer and reflects light emitted from the light-emitting element to the upper surface of the arrow. Therefore, even when light is transmitted through the first electrode layer 693b, the light is reflected by the first electrode layer 693a and emitted to the side opposite to the substrate 690. Of course, the first electrode layer may have a single-layer structure of a reflective metal layer. A first electrode layer 693a, a first electrode layer 693b, an electroluminescent layer 694, and a second electrode layer 695 are sequentially stacked. Finally, a case where light is emitted to the substrate 670 side and the opposite side, that is, a case where double-sided emission is performed will be described with reference to FIG. The thin film transistor 671 is a channel-etch thin film transistor similar to the thin film transistor 681. It can be formed in a manner similar to that of the thin film transistor 681. A first electrode layer 672 is electrically connected to a wiring layer 675 connected to a source electrode layer or a drain electrode layer electrically connected to the thin film transistor 671. A first electrode layer 672, an electroluminescent layer 673, and a second electrode layer 674 are sequentially stacked. At this time, when both the first electrode layer 672 and the second electrode layer 674 are formed using a light-transmitting material or a thickness capable of transmitting light, dual emission is realized. In this case, the insulating layer through which light is transmitted and the substrate 670 also need to have a light-transmitting property.

本実施の形態において適用できる発光素子の形態を図48に示す。発光素子は、電界発光層860を第1の電極層870と第2の電極層850で挟んだ構成になっている。第1の電極層及び第2の電極層は仕事関数を考慮して材料を選択する必要があり、そして第1の電極層及び第2の電極層は、画素構成によりいずれも陽極、又は陰極となりうる。本実施の形態では、駆動用TFTの極性がNチャネル型であるため、第1の電極層を陰極、第2の電極層を陽極とすると好ましい。また駆動用TFTの極性がpチャネル型である場合、第1の電極層を陽極、第2の電極層を陰極とするとよい。   A mode of a light-emitting element which can be applied in this embodiment mode is shown in FIG. The light-emitting element has a structure in which an electroluminescent layer 860 is sandwiched between a first electrode layer 870 and a second electrode layer 850. It is necessary to select materials for the first electrode layer and the second electrode layer in consideration of the work function, and the first electrode layer and the second electrode layer are both anodes or cathodes depending on the pixel configuration. sell. In this embodiment mode, since the polarity of the driving TFT is an N-channel type, it is preferable that the first electrode layer be a cathode and the second electrode layer be an anode. In the case where the polarity of the driving TFT is a p-channel type, the first electrode layer may be an anode and the second electrode layer may be a cathode.

図48(A)及び(B)は、第1の電極層870が陽極であり、第2の電極層850が陰極である場合であり、電界発光層860は、第1の電極層870側から、HIL(ホール注入層)/HTL(ホール輸送層)804、EML(発光層)803、ETL(電子輸送層)/EIL(電子注入層)802、第2の電極層850の順に積層するのが好ましい。図48(A)は第1の電極層870から光を放射する構成であり、第1の電極層870は透光性を有する酸化物導電性材料からなる電極層805で構成し、第2の電極層は電界発光層860側から、LiFやMgAgなどアルカリ金属又はアルカリ土類金属を含む電極層801とアルミニウムなどの金属材料で形成する電極層800より構成されている。図48(B)は第2の電極層850から光を放射する構成であり、第1の電極層は、アルミニウム、チタンなどの金属、又は該金属と化学量論的組成比以下の濃度で窒素を含む金属材料で形成する電極層807と、酸化珪素を1〜15原子%の濃度で含む酸化物導電性材料で形成する第2の電極層806より構成されている。第2の電極層は、第2の電極層は電界発光層860側から、LiFやMgAgなどアルカリ金属又はアルカリ土類金属を含む電極層801とアルミニウムなどの金属材料で形成する電極層800より構成されているがいずれの層も100nm以下の厚さとして光を透過可能な状態としておくことで、第2の電極層850から光を放射することが可能となる。   48A and 48B show the case where the first electrode layer 870 is an anode and the second electrode layer 850 is a cathode, and the electroluminescent layer 860 is formed from the first electrode layer 870 side. , HIL (hole injection layer) / HTL (hole transport layer) 804, EML (light emitting layer) 803, ETL (electron transport layer) / EIL (electron injection layer) 802, and second electrode layer 850 are stacked in this order. preferable. FIG. 48A illustrates a structure in which light is emitted from the first electrode layer 870. The first electrode layer 870 includes an electrode layer 805 formed using a light-transmitting oxide conductive material, and The electrode layer includes an electrode layer 801 containing an alkali metal or alkaline earth metal such as LiF or MgAg and an electrode layer 800 formed of a metal material such as aluminum from the electroluminescent layer 860 side. FIG. 48B illustrates a structure in which light is emitted from the second electrode layer 850. The first electrode layer is formed using a metal such as aluminum or titanium or nitrogen at a concentration equal to or lower than the stoichiometric composition ratio with the metal. An electrode layer 807 formed of a metal material containing silicon, and a second electrode layer 806 formed of an oxide conductive material containing silicon oxide at a concentration of 1 to 15 atomic%. The second electrode layer is composed of an electrode layer 801 containing an alkali metal or alkaline earth metal such as LiF or MgAg and an electrode layer 800 formed of a metal material such as aluminum from the electroluminescent layer 860 side. However, it is possible to emit light from the second electrode layer 850 by setting each layer to a thickness of 100 nm or less so that light can be transmitted.

図48(C)及び(D)は、第1の電極層870が陰極であり、第2の電極層850が陽極である場合であり、電界発光層860は、陰極側からEIL(電子注入層)/ETL(電子輸送層)802、EML(発光層)803、HTL(ホール輸送層)/HIL(ホール注入層)804、陽極である第2の電極層850の順に積層するのが好ましい。図48(C)は第1の電極層870から光を放射する構成であり、第1の電極層870は電界発光層860側から、LiFやMgAgなどアルカリ金属又はアルカリ土類金属を含む電極層801とアルミニウムなどの金属材料で形成する電極層800より構成されているがいずれの層も100nm以下の厚さとして光を透過可能な状態としておくことで、第1の電極層870から光を放射することが可能となる。第2の電極層は、電界発光層860側から、酸化珪素を1〜15原子%の濃度で含む酸化物導電性材料で形成する第2の電極層806、アルミニウム、チタンなどの金属、又は該金属と化学量論的組成比以下の濃度で窒素を含む金属材料で形成する電極層807より構成されている。図48(D)は第2の電極層850から光を放射する構成であり、第1の電極層870は電界発光層860側から、LiFやMgAgなどアルカリ金属又はアルカリ土類金属を含む電極層801とアルミニウムなどの金属材料で形成する電極層800より構成されており、膜厚は電界発光層860で発光した光を反射可能な程度に厚く形成している。第2の電極層850は、透光性を有する酸化物導電性材料からなる電極層805で構成されている。なお電界発光層は、積層構造以外に単層構造、又は混合構造をとることがでる。   48C and 48D show the case where the first electrode layer 870 is a cathode and the second electrode layer 850 is an anode, and the electroluminescent layer 860 has an EIL (electron injection layer) from the cathode side. ) / ETL (electron transport layer) 802, EML (light emitting layer) 803, HTL (hole transport layer) / HIL (hole injection layer) 804, and the second electrode layer 850 which is an anode are preferably stacked in this order. FIG. 48C illustrates a structure in which light is emitted from the first electrode layer 870. The first electrode layer 870 includes an electrode layer containing an alkali metal or an alkaline earth metal such as LiF or MgAg from the electroluminescent layer 860 side. 801 and an electrode layer 800 formed of a metal material such as aluminum, but each layer emits light from the first electrode layer 870 by setting the thickness to 100 nm or less so that light can be transmitted. It becomes possible to do. The second electrode layer includes, from the electroluminescent layer 860 side, a second electrode layer 806 formed of an oxide conductive material containing silicon oxide at a concentration of 1 to 15 atomic%, a metal such as aluminum or titanium, or the The electrode layer 807 is formed of a metal material containing nitrogen at a concentration equal to or lower than the stoichiometric composition ratio of metal. FIG. 48D illustrates a structure in which light is emitted from the second electrode layer 850. The first electrode layer 870 includes an electrode layer containing an alkali metal or an alkaline earth metal such as LiF or MgAg from the electroluminescent layer 860 side. 801 and an electrode layer 800 formed of a metal material such as aluminum. The film thickness is large enough to reflect light emitted from the electroluminescent layer 860. The second electrode layer 850 includes an electrode layer 805 made of a light-transmitting oxide conductive material. The electroluminescent layer can have a single layer structure or a mixed structure in addition to the laminated structure.

また、電界発光層として、赤色(R)、緑色(G)、青色(B)の発光を示す材料を、それぞれ蒸着マスクを用いた蒸着法等によって選択的に形成する。赤色(R)、緑色(G)、青色(B)の発光を示す材料はカラーフィルタ同様、液滴吐出法により形成することもでき(低分子または高分子材料など)、この場合マスクを用いずとも、RGBの塗り分けを行うことができるため好ましい。   In addition, as the electroluminescent layer, materials that emit red (R), green (G), and blue (B) light are selectively formed by an evaporation method using an evaporation mask, respectively. A material that emits red (R), green (G), and blue (B) light can be formed by a droplet discharge method (such as a low-molecular or high-molecular material) in the same manner as a color filter. In this case, a mask is not used. Both are preferable because RGB can be separately applied.

また上面放射型の場合で、第2の電極層に透光性を有するITOやITSOを用いる場合、ベンゾオキサゾール誘導体(BzOS)にLiを添加したBzOS−Liなどを用いることができる。また例えばEMLは、R、G、Bのそれぞれの発光色に対応したドーパント(Rの場合DCM等、Gの場合DMQD等)をドープしたAlq3を用いればよい。 In the case of a top emission type, when light-transmitting ITO or ITSO is used for the second electrode layer, BzOS-Li in which Li is added to a benzoxazole derivative (BzOS) or the like can be used. Further, for example, EML may be Alq 3 doped with a dopant corresponding to each emission color of R, G, and B (DCM in the case of R, DMQD in the case of G).

なお、電界発光層は上記材料に限定されない。例えば、CuPcやPEDOTの代わりに酸化モリブデン(MoOx:x=2〜3)等の酸化物とα−NPDやルブレンを共蒸着して形成し、ホール注入性を向上させることもできる。また電界発光層の材料は、有機材料(低分子又は高分子を含む)、又は有機材料と無機材料の複合材料として用いることができる。以下発光素子を形成する材料について詳細に述べる。   Note that the electroluminescent layer is not limited to the above materials. For example, instead of CuPc or PEDOT, an oxide such as molybdenum oxide (MoOx: x = 2 to 3) and α-NPD or rubrene can be co-evaporated to improve the hole injection property. The material of the electroluminescent layer can be used as an organic material (including a low molecule or a polymer), or a composite material of an organic material and an inorganic material. Hereinafter, materials for forming the light emitting element will be described in detail.

電荷注入輸送物質のうち、特に電子輸送性の高い物質としては、例えばトリス(8−キノリノラト)アルミニウム(略称:Alq3)、トリス(5−メチル−8−キノリノラト)アルミニウム(略称:Almq3)、ビス(10−ヒドロキシベンゾ[h]−キノリナト)ベリリウム(略称:BeBq2)、ビス(2−メチル−8−キノリノラト)−4−フェニルフェノラト−アルミニウム(略称:BAlq)など、キノリン骨格またはベンゾキノリン骨格を有する金属錯体等が挙げられる。また正孔輸送性の高い物質としては、例えば4,4'−ビス[N−(1−ナフチル)−N−フェニル−アミノ]−ビフェニル(略称:α−NPD)や4,4'−ビス[N−(3−メチルフェニル)−N−フェニル−アミノ]−ビフェニル(略称:TPD)や4,4',4''−トリス(N,N−ジフェニル−アミノ)−トリフェニルアミン(略称:TDATA)、4,4',4''−トリス[N−(3−メチルフェニル)−N−フェニル−アミノ]−トリフェニルアミン(略称:MTDATA)などの芳香族アミン系(即ち、ベンゼン環−窒素の結合を有する)の化合物が挙げられる。 Among the charge injecting and transporting materials, materials having a particularly high electron transporting property include, for example, tris (8-quinolinolato) aluminum (abbreviation: Alq 3 ), tris (5-methyl-8-quinolinolato) aluminum (abbreviation: Almq 3 ), Bis (10-hydroxybenzo [h] -quinolinato) beryllium (abbreviation: BeBq 2 ), bis (2-methyl-8-quinolinolato) -4-phenylphenolato-aluminum (abbreviation: BAlq), quinoline skeleton or benzoquinoline Examples thereof include metal complexes having a skeleton. As a substance having a high hole-transport property, for example, 4,4′-bis [N- (1-naphthyl) -N-phenyl-amino] -biphenyl (abbreviation: α-NPD), 4,4′-bis [ N- (3-methylphenyl) -N-phenyl-amino] -biphenyl (abbreviation: TPD) or 4,4 ′, 4 ″ -tris (N, N-diphenyl-amino) -triphenylamine (abbreviation: TDATA) ), 4,4 ′, 4 ″ -tris [N- (3-methylphenyl) -N-phenyl-amino] -triphenylamine (abbreviation: MTDATA) (ie, benzene ring-nitrogen) And a compound having a bond of

また、電荷注入輸送物質のうち、特に電子注入性の高い物質としては、フッ化リチウム(LiF)、フッ化セシウム(CsF)、フッ化カルシウム(CaF2)等のようなアルカリ金属又はアルカリ土類金属の化合物が挙げられる。また、この他、Alq3のような電子輸送性の高い物質とマグネシウム(Mg)のようなアルカリ土類金属との混合物であってもよい。 Among the charge injecting and transporting materials, materials having particularly high electron injecting properties include alkali metals or alkaline earths such as lithium fluoride (LiF), cesium fluoride (CsF), calcium fluoride (CaF 2 ) and the like. Metal compounds can be mentioned. In addition, a mixture of a substance having a high electron transport property such as Alq 3 and an alkaline earth metal such as magnesium (Mg) may be used.

電荷注入輸送物質のうち、正孔注入性の高い物質としては、例えば、モリブデン酸化物(MoOx)やバナジウム酸化物(VOx)、ルテニウム酸化物(RuOx)、タングステン酸化物(WOx)、マンガン酸化物(MnOx)等の金属酸化物が挙げられる。また、この他、フタロシアニン(略称:H2Pc)や銅フタロシアニン(CuPC)等のフタロシアニン系の化合物が挙げられる。 Among the charge injecting and transporting materials, examples of the material having a high hole injecting property include molybdenum oxide (MoOx), vanadium oxide (VOx), ruthenium oxide (RuOx), tungsten oxide (WOx), and manganese oxide. Examples thereof include metal oxides such as (MnOx). In addition, phthalocyanine compounds such as phthalocyanine (abbreviation: H 2 Pc) and copper phthalocyanine (CuPC) can be given.

発光層は、発光波長帯の異なる発光層を画素毎に形成して、カラー表示を行う構成としても良い。典型的には、R(赤)、G(緑)、B(青)の各色に対応した発光層を形成する。この場合にも、画素の光放射側にその発光波長帯の光を透過するフィルターを設けた構成とすることで、色純度の向上や、画素部の鏡面化(映り込み)の防止を図ることができる。フィルターを設けることで、従来必要であるとされていた円偏光版などを省略することが可能となり、発光層から放射される光の損失を無くすことができる。さらに、斜方から画素部(表示画面)を見た場合に起こる色調の変化を低減することができる。   The light emitting layer may be configured to perform color display by forming light emitting layers having different emission wavelength bands for each pixel. Typically, a light emitting layer corresponding to each color of R (red), G (green), and B (blue) is formed. In this case as well, it is possible to improve color purity and prevent mirror reflection (reflection) of the pixel portion by providing a filter that transmits light in the emission wavelength band on the light emission side of the pixel. Can do. By providing the filter, it is possible to omit a circularly polarized plate that has been conventionally required, and it is possible to eliminate the loss of light emitted from the light emitting layer. Furthermore, a change in color tone that occurs when the pixel portion (display screen) is viewed obliquely can be reduced.

発光材料には様々な材料がある。低分子系有機発光材料では、4−ジシアノメチレン−2−メチル−6−(1,1,7,7−テトラメチルジュロリジル−9−エニル) −4H−ピラン(略称:DCJT)、4−ジシアノメチレン−2−t−ブチル−6−(1,1,7,7−テトラメチルジュロリジル−9-エニル) −4H−ピラン(略称:DPA)、ペリフランテン、2,5−ジシアノ−1,4−ビス(10−メトキシ−1,1,7,7−テトラメチルジュロリジル−9−エニル)ベンゼン、N,N’−ジメチルキナクリドン(略称:DMQd)、クマリン6、クマリン545T、トリス(8−キノリノラト)アルミニウム(略称:Alq3)、9,9’−ビアントリル、9,10−ジフェニルアントラセン(略称:DPA)や9,10−ビス(2−ナフチル)アントラセン(略称:DNA)等を用いることができる。また、この他の物質でもよい。 There are various kinds of light emitting materials. In the low molecular weight organic light emitting material, 4-dicyanomethylene-2-methyl-6- (1,1,7,7-tetramethyljulolidyl-9-enyl) -4H-pyran (abbreviation: DCJT), 4- Dicyanomethylene-2-t-butyl-6- (1,1,7,7-tetramethyljulolidyl-9-enyl) -4H-pyran (abbreviation: DPA), periflanthene, 2,5-dicyano-1, 4-bis (10-methoxy-1,1,7,7-tetramethyljulolidyl-9-enyl) benzene, N, N′-dimethylquinacridone (abbreviation: DMQd), coumarin 6, coumarin 545T, tris (8 - quinolinolato) aluminum (abbreviation: Alq 3), 9,9'-bianthryl, 9,10-diphenyl anthracene (abbreviation: DPA) and 9,10-bis (2-naphthyl) anthracene (abbreviation: DNA) using a like Can . Other substances may also be used.

一方、高分子系有機発光材料は低分子系に比べて物理的強度が高く、素子の耐久性が高い。また塗布により成膜することが可能であるので、素子の作製が比較的容易である。高分子系有機発光材料を用いた発光素子の構造は、低分子系有機発光材料を用いたときと基本的には同じであり、陰極/有機発光層/陽極となる。しかし、高分子系有機発光材料を用いた発光層を形成する際には、低分子系有機発光材料を用いたときのような積層構造を形成させることは難しく、多くの場合2層構造となる。具体的には、陰極/発光層/正孔輸送層/陽極という構造である。   On the other hand, the high molecular organic light emitting material has higher physical strength than the low molecular weight material, and the durability of the device is high. In addition, since the film can be formed by coating, the device can be manufactured relatively easily. The structure of the light emitting element using the high molecular weight organic light emitting material is basically the same as that when the low molecular weight organic light emitting material is used, and is cathode / organic light emitting layer / anode. However, when forming a light emitting layer using a high molecular weight organic light emitting material, it is difficult to form a laminated structure as in the case of using a low molecular weight organic light emitting material. . Specifically, the structure is cathode / light-emitting layer / hole transport layer / anode.

発光色は、発光層を形成する材料で決まるため、これらを選択することで所望の発光を示す発光素子を形成することができる。発光層の形成に用いることができる高分子系の電界発光材料は、ポリパラフェニレンビニレン系、ポリパラフェニレン系、ポリチオフェン系、ポリフルオレン系が挙げられる。   Since the light emission color is determined by the material for forming the light emitting layer, a light emitting element exhibiting desired light emission can be formed by selecting these materials. Examples of the polymer electroluminescent material that can be used for forming the light emitting layer include polyparaphenylene vinylene, polyparaphenylene, polythiophene, and polyfluorene.

ポリパラフェニレンビニレン系には、ポリ(パラフェニレンビニレン) [PPV] の誘導体、ポリ(2,5−ジアルコキシ−1,4−フェニレンビニレン) [RO−PPV]、ポリ(2−(2'−エチル−ヘキソキシ)−5−メトキシ−1,4−フェニレンビニレン)[MEH−PPV]、ポリ(2−(ジアルコキシフェニル)−1,4−フェニレンビニレン)[ROPh−PPV]等が挙げられる。ポリパラフェニレン系には、ポリパラフェニレン[PPP]の誘導体、ポリ(2,5−ジアルコキシ−1,4−フェニレン)[RO−PPP]、ポリ(2,5−ジヘキソキシ−1,4−フェニレン)等が挙げられる。ポリチオフェン系には、ポリチオフェン[PT]の誘導体、ポリ(3−アルキルチオフェン)[PAT]、ポリ(3−ヘキシルチオフェン)[PHT]、ポリ(3−シクロヘキシルチオフェン)[PCHT]、ポリ(3−シクロヘキシル−4−メチルチオフェン)[PCHMT]、ポリ(3,4−ジシクロヘキシルチオフェン)[PDCHT]、ポリ[3−(4−オクチルフェニル)−チオフェン][POPT]、ポリ[3−(4−オクチルフェニル)−2,2ビチオフェン][PTOPT]等が挙げられる。ポリフルオレン系には、ポリフルオレン[PF]の誘導体、ポリ(9,9−ジアルキルフルオレン)[PDAF]、ポリ(9,9−ジオクチルフルオレン)[PDOF]等が挙げられる。   The polyparaphenylene vinylene system includes derivatives of poly (paraphenylene vinylene) [PPV], poly (2,5-dialkoxy-1,4-phenylene vinylene) [RO-PPV], poly (2- (2′- Ethyl-hexoxy) -5-methoxy-1,4-phenylenevinylene) [MEH-PPV], poly (2- (dialkoxyphenyl) -1,4-phenylenevinylene) [ROPh-PPV] and the like. The polyparaphenylene series includes derivatives of polyparaphenylene [PPP], poly (2,5-dialkoxy-1,4-phenylene) [RO-PPP], poly (2,5-dihexoxy-1,4-phenylene). ) And the like. The polythiophene series includes polythiophene [PT] derivatives, poly (3-alkylthiophene) [PAT], poly (3-hexylthiophene) [PHT], poly (3-cyclohexylthiophene) [PCHT], poly (3-cyclohexyl). -4-methylthiophene) [PCHMT], poly (3,4-dicyclohexylthiophene) [PDCHT], poly [3- (4-octylphenyl) -thiophene] [POPT], poly [3- (4-octylphenyl) -2,2 bithiophene] [PTOPT] and the like. Examples of the polyfluorene series include polyfluorene [PF] derivatives, poly (9,9-dialkylfluorene) [PDAF], poly (9,9-dioctylfluorene) [PDOF], and the like.

なお、正孔輸送性の高分子系有機発光材料を、陽極と発光性の高分子系有機発光材料の間に挟んで形成すると、陽極からの正孔注入性を向上させることができる。一般にアクセプター材料と共に水に溶解させたものをスピンコート法などで塗布する。また、有機溶媒には不溶であるため、上述した発光性の有機発光材料との積層が可能である。正孔輸送性の高分子系有機発光材料としては、PEDOTとアクセプター材料としてのショウノウスルホン酸(CSA)の混合物、ポリアニリン[PANI]とアクセプター材料としてのポリスチレンスルホン酸[PSS]の混合物等が挙げられる。   Note that when a hole-transporting polymer-based organic light-emitting material is sandwiched between an anode and a light-emitting polymer-based organic light-emitting material, hole injection properties from the anode can be improved. In general, an acceptor material dissolved in water is applied by spin coating or the like. In addition, since it is insoluble in an organic solvent, it can be stacked with the above-described light-emitting organic light-emitting material. Examples of the hole-transporting polymer organic light emitting material include a mixture of PEDOT and camphor sulfonic acid (CSA) as an acceptor material, a mixture of polyaniline [PANI] and polystyrene sulfonic acid [PSS] as an acceptor material, and the like. .

また、発光層は単色又は白色の発光を呈する構成とすることができる。白色発光材料を用いる場合には、画素の光放射側に特定の波長の光を透過するフィルター(着色層)を設けた構成としてカラー表示を可能にすることができる。   The light emitting layer can be configured to emit monochromatic or white light. In the case of using a white light emitting material, color display can be made possible by providing a filter (colored layer) that transmits light of a specific wavelength on the light emission side of the pixel.

白色に発光する発光層を形成するには、例えば、Alq3、部分的に赤色発光色素であるナイルレッドをドープしたAlq3、Alq3、p−EtTAZ、TPD(芳香族ジアミン)を蒸着法により順次積層することで白色を得ることができる。また、スピンコートを用いた塗布法によりELを形成する場合には、塗布した後、真空加熱で焼成することが好ましい。例えば、正孔注入層として作用するポリ(エチレンジオキシチオフェン)/ポリ(スチレンスルホン酸)水溶液(PEDOT/PSS)を全面に塗布、焼成し、その後、発光層として作用する発光中心色素(1,1,4,4−テトラフェニル−1,3−ブタジエン(TPB)、4−ジシアノメチレン−2−メチル−6−(p−ジメチルアミノ−スチリル)−4H−ピラン(DCM1)、ナイルレッド、クマリン6など)ドープしたポリビニルカルバゾール(PVK)溶液を全面に塗布、焼成すればよい。 To form a light emitting layer that emits white light, for example, Alq 3, Alq 3, Alq 3 doped with Nile Red which is partly red light emitting pigment, p-EtTAZ, by TPD (aromatic diamine) evaporation A white color can be obtained by sequentially laminating. In the case where the EL is formed by a coating method using spin coating, it is preferable that baking is performed by vacuum heating after coating. For example, a poly (ethylenedioxythiophene) / poly (styrenesulfonic acid) aqueous solution (PEDOT / PSS) that acts as a hole injection layer is applied and baked on the entire surface, and then a luminescent center dye (1, 1,4,4-tetraphenyl-1,3-butadiene (TPB), 4-dicyanomethylene-2-methyl-6- (p-dimethylamino-styryl) -4H-pyran (DCM1), Nile Red, Coumarin 6 Etc.) A doped polyvinyl carbazole (PVK) solution may be applied to the entire surface and fired.

発光層は単層で形成することもでき、ホール輸送性のポリビニルカルバゾール(PVK)に電子輸送性の1,3,4−オキサジアゾール誘導体(PBD)を分散させてもよい。また、30wt%のPBDを電子輸送剤として分散し、4種類の色素(TPB、クマリン6、DCM1、ナイルレッド)を適当量分散することで白色発光が得られる。ここで示した白色発光が得られる発光素子の他にも、発光層の材料を適宜選択することによって、赤色発光、緑色発光、または青色発光が得られる発光素子を作製することができる。   The light emitting layer can also be formed as a single layer, and an electron transporting 1,3,4-oxadiazole derivative (PBD) may be dispersed in hole transporting polyvinyl carbazole (PVK). Further, white light emission can be obtained by dispersing 30 wt% PBD as an electron transporting agent and dispersing an appropriate amount of four kinds of dyes (TPB, coumarin 6, DCM1, Nile red). In addition to the light-emitting element that can emit white light as shown here, a light-emitting element that can obtain red light emission, green light emission, or blue light emission can be manufactured by appropriately selecting the material of the light-emitting layer.

なお、正孔輸送性の高分子系有機発光材料を、陽極と発光性の高分子系有機発光材料の間に挟んで形成すると、陽極からの正孔注入性を向上させることができる。一般にアクセプター材料と共に水に溶解させたものをスピンコート法などで塗布する。また、有機溶媒には不溶であるため、上述した発光性の有機発光材料との積層が可能である。正孔輸送性の高分子系有機発光材料としては、PEDOTとアクセプター材料としてのショウノウスルホン酸(CSA)の混合物、ポリアニリン[PANI]とアクセプター材料としてのポリスチレンスルホン酸[PSS]の混合物等が挙げられる。   Note that when a hole-transporting polymer-based organic light-emitting material is sandwiched between an anode and a light-emitting polymer-based organic light-emitting material, hole injection properties from the anode can be improved. In general, an acceptor material dissolved in water is applied by spin coating or the like. In addition, since it is insoluble in an organic solvent, it can be stacked with the above-described light-emitting organic light-emitting material. Examples of the hole-transporting polymer organic light emitting material include a mixture of PEDOT and camphor sulfonic acid (CSA) as an acceptor material, a mixture of polyaniline [PANI] and polystyrene sulfonic acid [PSS] as an acceptor material, and the like. .

さらに、発光層は、一重項励起発光材料の他、金属錯体などを含む三重項励起材料を用いても良い。例えば、赤色の発光性の画素、緑色の発光性の画素及び青色の発光性の画素のうち、輝度半減時間が比較的短い赤色の発光性の画素を三重項励起発光材料で形成し、他を一重項励起発光材料で形成する。三重項励起発光材料は発光効率が良いので、同じ輝度を得るのに消費電力が少なくて済むという特徴がある。すなわち、赤色画素に適用した場合、発光素子に流す電流量が少なくて済むので、信頼性を向上させることができる。低消費電力化として、赤色の発光性の画素と緑色の発光性の画素とを三重項励起発光材料で形成し、青色の発光性の画素を一重項励起発光材料で形成しても良い。人間の視感度が高い緑色の発光素子も三重項励起発光材料で形成することで、より低消費電力化を図ることができる。   Furthermore, a triplet excitation material containing a metal complex or the like may be used for the light emitting layer in addition to a singlet excitation light emitting material. For example, among red light emitting pixels, green light emitting pixels, and blue light emitting pixels, a red light emitting pixel having a relatively short luminance half time is formed of a triplet excitation light emitting material, and the other A singlet excited light emitting material is used. The triplet excited luminescent material has a feature that the light emission efficiency is good, so that less power is required to obtain the same luminance. That is, when applied to a red pixel, the amount of current flowing through the light emitting element can be reduced, so that reliability can be improved. As a reduction in power consumption, a red light-emitting pixel and a green light-emitting pixel may be formed using a triplet excitation light-emitting material, and a blue light-emitting pixel may be formed using a singlet excitation light-emitting material. By forming a green light-emitting element having high human visibility with a triplet excited light-emitting material, power consumption can be further reduced.

三重項励起発光材料の一例としては、金属錯体をドーパントとして用いたものがあり、第三遷移系列元素である白金を中心金属とする金属錯体、イリジウムを中心金属とする金属錯体などが知られている。三重項励起発光材料としては、これらの化合物に限られることはなく、上記構造を有し、且つ中心金属に周期表の8〜10属に属する元素を有する化合物を用いることも可能である。   Examples of triplet excited luminescent materials include those using a metal complex as a dopant, and metal complexes having a third transition series element platinum as the central metal and metal complexes having iridium as the central metal are known. Yes. The triplet excited light-emitting material is not limited to these compounds, and a compound having the above structure and having an element belonging to group 8 to 10 in the periodic table as a central metal can also be used.

以上に掲げる発光層を形成する物質は一例であり、正孔注入輸送層、正孔輸送層、電子注入輸送層、電子輸送層、発光層、電子ブロック層、正孔ブロック層などの機能性の各層を適宜積層することで発光素子を形成することができる。また、これらの各層を合わせた混合層又は混合接合を形成しても良い。発光層の層構造は変化しうるものであり、特定の電子注入領域や発光領域を備えていない代わりに、もっぱらこの目的用の電極層を備えたり、発光性の材料を分散させて備えたりする変形は、本発明の趣旨を逸脱しない範囲において許容されうるものである。   The substances forming the light-emitting layer listed above are examples, and functionalities such as a hole injection transport layer, a hole transport layer, an electron injection transport layer, an electron transport layer, a light emission layer, an electron block layer, and a hole block layer are included. A light emitting element can be formed by appropriately stacking each layer. Moreover, you may form the mixed layer or mixed junction which combined these each layer. The layer structure of the light-emitting layer can be changed, and instead of having a specific electron injection region or light-emitting region, an electrode layer for this purpose is provided, or a light-emitting material is dispersed. Modifications can be made without departing from the spirit of the present invention.

上記のような材料で形成した発光素子は、順方向にバイアスすることで発光する。発光素子を用いて形成する表示装置の画素は、単純マトリクス方式、若しくは実施例2で示すようなアクティブマトリクス方式で駆動することができる。いずれにしても、個々の画素は、ある特定のタイミングで順方向バイアスを印加して発光させることとなるが、ある一定期間は非発光状態となっている。この非発光時間に逆方向のバイアスを印加することで発光素子の信頼性を向上させることができる。発光素子では、一定駆動条件下で発光強度が低下する劣化や、画素内で非発光領域が拡大して見かけ上輝度が低下する劣化モードがあるが、順方向及び逆方向にバイアスを印加する交流的な駆動を行うことで、劣化の進行を遅くすることができ、発光装置の信頼性を向上させることができる。また、デジタル駆動、アナログ駆動どちらでも適用可能である。   A light-emitting element formed using the above materials emits light by being forward-biased. A pixel of a display device formed using a light-emitting element can be driven by a simple matrix method or an active matrix method as described in Embodiment 2. In any case, each pixel emits light by applying a forward bias at a specific timing, but is in a non-light emitting state for a certain period. By applying a reverse bias during this non-light emitting time, the reliability of the light emitting element can be improved. The light emitting element has a degradation mode in which the light emission intensity decreases under a constant driving condition and a degradation mode in which the non-light emitting area is enlarged in the pixel and the luminance is apparently decreased. However, alternating current that applies a bias in the forward and reverse directions. By performing a typical drive, the progress of deterioration can be slowed and the reliability of the light emitting device can be improved. Further, either digital driving or analog driving can be applied.

よって、図49には図示していないが、基板680の封止基板にカラーフィルタ(着色層)を形成してもよい。カラーフィルタ(着色層)は液滴吐出法によって形成することができ、その場合、前述の下地前処理として光照射処理などを適用することができる。本発明を用いると、所望なパターンに制御性よくカラーフィルタ(着色層)を形成することができる。カラーフィルタ(着色層)を用いると、高精細な表示を行うこともできる。カラーフィルタ(着色層)により、各RGBの発光スペクトルにおいてブロードなピークを鋭くなるように補正できるからである。   Therefore, although not shown in FIG. 49, a color filter (colored layer) may be formed over the sealing substrate of the substrate 680. The color filter (colored layer) can be formed by a droplet discharge method. In that case, light irradiation treatment or the like can be applied as the above-described base pretreatment. By using the present invention, a color filter (colored layer) can be formed in a desired pattern with good controllability. When a color filter (colored layer) is used, high-definition display can be performed. This is because the color filter (colored layer) can correct a broad peak to be sharp in the emission spectrum of each RGB.

以上、各RGBの発光を示す材料を形成する場合を説明したが、単色の発光を示す材料を形成し、カラーフィルターや色変換層を組み合わせることによりフルカラー表示を行うことができる。カラーフィルタ(着色層)や色変換層は、例えば第2の基板(封止基板)に形成し、基板へ張り合わせればよい。また上述したように、単色の発光を示す材料、カラーフィルタ(着色層)、及び色変換層のいずれも液滴吐出法により形成することができる。   As described above, the case where a material that emits light of each RGB is formed has been described. However, full color display can be performed by forming a material that emits light of a single color and combining a color filter and a color conversion layer. The color filter (colored layer) and the color conversion layer may be formed, for example, on the second substrate (sealing substrate) and attached to the substrate. In addition, as described above, any of the material that emits monochromatic light, the color filter (colored layer), and the color conversion layer can be formed by a droplet discharge method.

もちろん単色発光の表示を行ってもよい。例えば、単色発光を用いてエリアカラータイプの表示装置を形成してもよい。エリアカラータイプは、パッシブマトリクス型の表示部が適しており、主に文字や記号を表示することができる。   Of course, monochromatic light emission may be displayed. For example, an area color type display device may be formed using monochromatic light emission. As the area color type, a passive matrix type display unit is suitable, and characters and symbols can be mainly displayed.

上記構成において、陰極としては、仕事関数が小さい材料を用いることが可能で、例えば、Ca、Al、CaF、MgAg、AlLi等が望ましい。電界発光層は、単層型、積層型、また層の界面がない混合型のいずれでもよい。またシングレット材料、トリプレット材料、又はそれらを組み合わせた材料や、有機化合物又は無機化合物を含む電荷注入輸送物質及び発光材料で形成し、その分子数から低分子系有機化合物、中分子系有機化合物(昇華性を有さず、且つ分子数が20以下、又は連鎖する分子の長さが10μm以下の有機化合物を指していう)、高分子系有機化合物から選ばれた一種又は複数種の層を含み、電子注入輸送性又は正孔注入輸送性の無機化合物と組み合わせてもよい。第1の電極層684、第1の電極層693a、第1の電極層672は光を透過する透明導電膜を用いて形成し、例えばITO、ITSOの他、酸化インジウムに2〜20%の酸化亜鉛(ZnO)を混合した透明導電膜を用いる。なお、第1の電極層684、第1の電極層693a、第1の電極層693b、第1の電極層672形成前に、酸素雰囲気中でのプラズマ処理や真空雰囲気下での加熱処理を行うとよい。隔壁(土手ともいう)は、珪素を含む材料、有機材料及び化合物材料を用いて形成する。また、多孔質膜を用いても良い。但し、アクリル、ポリイミド等の感光性、非感光性の材料を用いて形成すると、その側面は曲率半径が連続的に変化する形状となり、上層の薄膜が段切れせずに形成されるため好ましい。本実施の形態は、実施の形態1乃至16とそれぞれ組み合わせて用いることが可能である。
(実施の形態18)
本実施の形態で示す表示パネルの画素の構成について、図50に示す等価回路図を参照して説明する。
In the above configuration, a material having a low work function can be used as the cathode, and for example, Ca, Al, CaF, MgAg, AlLi, or the like is desirable. The electroluminescent layer may be any of a single layer type, a laminated type, and a mixed type having no layer interface. It is also formed from singlet materials, triplet materials, or combinations thereof, charge injection / transport materials containing organic compounds or inorganic compounds, and light-emitting materials, and low molecular organic compounds and medium molecular organic compounds (sublimation) based on the number of molecules. And an organic compound having a molecular number of 20 or less, or a chained molecule length of 10 μm or less), including one or more layers selected from high molecular organic compounds, and an electron You may combine with the injection | pouring transport property or the hole injection transport property inorganic compound. The first electrode layer 684, the first electrode layer 693a, and the first electrode layer 672 are formed using a transparent conductive film that transmits light. For example, in addition to ITO and ITSO, indium oxide is oxidized at 2 to 20%. A transparent conductive film mixed with zinc (ZnO) is used. Note that plasma treatment in an oxygen atmosphere or heat treatment in a vacuum atmosphere is performed before the first electrode layer 684, the first electrode layer 693a, the first electrode layer 693b, and the first electrode layer 672 are formed. Good. A partition wall (also referred to as a bank) is formed using a material containing silicon, an organic material, and a compound material. A porous film may be used. However, it is preferable to use a photosensitive or non-photosensitive material such as acrylic or polyimide because the side surface has a shape in which the radius of curvature continuously changes and the upper thin film is formed without being cut off. This embodiment mode can be used in combination with each of Embodiment Modes 1 to 16.
(Embodiment 18)
A structure of a pixel of the display panel described in this embodiment will be described with reference to an equivalent circuit diagram shown in FIG.

図50(A)に示す画素は、列方向に信号線710及び電源線711、電源線712、電源線713、行方向に走査線714が配置される。また、TFT701は、スイッチング用TFT、TFT703は駆動用TFT、TFT704は電流制御用TFTであり、他に容量素子702及び発光素子705を有する。   In the pixel shown in FIG. 50A, a signal line 710, a power supply line 711, a power supply line 712, a power supply line 713 are arranged in the column direction, and a scanning line 714 is arranged in the row direction. The TFT 701 is a switching TFT, the TFT 703 is a driving TFT, the TFT 704 is a current control TFT, and further includes a capacitor 702 and a light emitting element 705.

図50(C)に示す画素は、TFT703のゲート電極が、行方向に配置された電源線715に接続される点が異なっており、それ以外は図50(A)に示す画素と同じ構成である。つまり、図50(A)(C)に示す両画素は、同じ等価回路図を示す。しかしながら、行方向に電源線712が配置される場合(図50(A))と、列方向に電源線715が配置される場合(図50(C))では、各電源線は異なるレイヤーの導電体層で形成される。ここでは、TFT703のゲート電極が接続される配線に注目し、これらを作製するレイヤーが異なることを表すために、図50(A)(C)として分けて記載する。   The pixel shown in FIG. 50C is the same as the pixel shown in FIG. 50A except that the gate electrode of the TFT 703 is connected to the power supply line 715 arranged in the row direction. is there. That is, both pixels shown in FIGS. 50A and 50C show the same equivalent circuit diagram. However, in the case where the power supply line 712 is arranged in the row direction (FIG. 50A) and in the case where the power supply line 715 is arranged in the column direction (FIG. 50C), each power supply line is conductive on a different layer. Formed with body layers. Here, attention is paid to the wiring to which the gate electrode of the TFT 703 is connected, and FIGS. 50A and 50C are shown separately to show that the layers for producing these are different.

図50(A)(C)に示す画素の特徴として、画素内にTFT703、TFT704が直列に接続されており、TFT703のチャネル長L3、チャネル幅W3、TFT704のチャネル長L4、チャネル幅W4は、L3/W3:L4/W4=5〜6000:1を満たすように設定される点が挙げられる。6000:1を満たす場合の一例としては、L3が500μm、W3が3μm、L4が3μm、W4が100μmの場合がある。また本発明を用いると、微細なパターニングができるので、このようなチャネル幅が短い微細な配線も、ショート等の不良が生じることなく安定的に形成することができる。よって、図50(A)(C)のような画素を十分機能させるのに必要な電気特性を有するTFTを形成でき、表示能力の優れた信頼性の高い表示パネルを作製することが可能となる。 As a feature of the pixel shown in FIGS. 50A and 50C, a TFT 703 and a TFT 704 are connected in series in the pixel, and the channel length L 3 and channel width W 3 of the TFT 703 and the channel length L 4 and channel width of the TFT 704 are obtained. W 4 may be set to satisfy L 3 / W 3 : L 4 / W 4 = 5 to 6000: 1. As an example when 6000: 1 is satisfied, there is a case where L 3 is 500 μm, W 3 is 3 μm, L 4 is 3 μm, and W 4 is 100 μm. In addition, since fine patterning can be performed by using the present invention, such a fine wiring having a short channel width can be stably formed without causing a defect such as a short circuit. Therefore, a TFT having electrical characteristics necessary for sufficiently functioning a pixel as shown in FIGS. 50A and 50C can be formed, and a highly reliable display panel with excellent display capability can be manufactured. .

なお、TFT703は、飽和領域で動作し発光素子705に流れる電流値を制御する役目を有し、TFT704は線形領域で動作し発光素子705に対する電流の供給を制御する役目を有する。両TFTは同じ導電型を有していると作製工程上好ましい。またTFT703には、エンハンスメント型だけでなく、ディプリーション型のTFTを用いてもよい。上記構成を有する本発明は、TFT704が線形領域で動作するために、TFT704のVGSの僅かな変動は発光素子705の電流値に影響を及ぼさない。つまり、発光素子705の電流値は、飽和領域で動作するTFT703により決定される。上記構成を有する本発明は、TFTの特性バラツキに起因した発光素子の輝度ムラを改善して画質を向上させた表示装置を提供することができる。 Note that the TFT 703 operates in a saturation region and has a role of controlling a current value flowing through the light emitting element 705, and the TFT 704 has a role of operating in a linear region and controls supply of current to the light emitting element 705. Both TFTs preferably have the same conductivity type in terms of manufacturing process. The TFT 703 may be a depletion type TFT as well as an enhancement type. In the present invention having the above structure, since the TFT 704 operates in a linear region, a slight change in V GS of the TFT 704 does not affect the current value of the light emitting element 705. That is, the current value of the light emitting element 705 is determined by the TFT 703 operating in the saturation region. The present invention having the above structure can provide a display device in which luminance unevenness of a light emitting element due to variation in TFT characteristics is improved and image quality is improved.

図50(A)〜(D)に示す画素において、TFT701は、画素に対するビデオ信号の入力を制御するものであり、TFT701がオンして、画素内にビデオ信号が入力されると、容量素子702にそのビデオ信号が保持される。なお図50(A)(C)には、容量素子702を設けた構成を示したが、本発明はこれに限定されず、ビデオ信号を保持する容量がゲート容量などでまかなうことが可能な場合には、明示的に容量素子702を設けなくてもよい。   In the pixels shown in FIGS. 50A to 50D, a TFT 701 controls input of a video signal to the pixel. When the TFT 701 is turned on and a video signal is input into the pixel, the capacitor 702 The video signal is held in Note that FIGS. 50A and 50C illustrate a structure in which the capacitor 702 is provided; however, the present invention is not limited to this, and the capacity for holding a video signal can be covered by a gate capacity or the like. The capacitor 702 is not necessarily provided explicitly.

発光素子705は、2つの電極間に電界発光層が挟まれた構造を有し、順バイアス方向の電圧が印加されるように、画素電極と対向電極の間(陽極と陰極の間)に電位差が設けられる。電界発光層は有機材料や無機材料等の広汎に渡る材料により構成され、この電界発光層におけるルミネッセンスには、一重項励起状態から基底状態に戻る際の発光(蛍光)と、三重項励起状態から基底状態に戻る際の発光(リン光)とが含まれる。   The light-emitting element 705 has a structure in which an electroluminescent layer is sandwiched between two electrodes, and a potential difference is generated between the pixel electrode and the counter electrode (between the anode and the cathode) so that a forward bias voltage is applied. Is provided. The electroluminescent layer is composed of a wide variety of materials such as organic materials and inorganic materials. The luminescence in the electroluminescent layer includes light emission (fluorescence) when returning from a singlet excited state to a ground state, and a triplet excited state. And light emission (phosphorescence) when returning to the ground state.

図50(B)に示す画素は、TFT706と走査線716を追加している以外は、図50(A)に示す画素構成と同じである。同様に、図50(D)に示す画素は、TFT706と走査線716を追加している以外は、図50(C)に示す画素構成と同じである。   The pixel illustrated in FIG. 50B has the same pixel configuration as that illustrated in FIG. 50A except that a TFT 706 and a scanning line 716 are added. Similarly, the pixel illustrated in FIG. 50D has the same pixel structure as that illustrated in FIG. 50C except that a TFT 706 and a scanning line 716 are added.

TFT706は、新たに配置された走査線716によりオン又はオフが制御される。TFT706がオンになると、容量素子702に保持された電荷は放電し、TFT706がオフする。つまり、TFT706の配置により、強制的に発光素子705に電流が流れない状態を作ることができる。従って、図50(B)(D)の構成は、全ての画素に対する信号の書き込みを待つことなく、書き込み期間の開始と同時又は直後に点灯期間を開始することができるため、デューティ比を向上することが可能となる。   The TFT 706 is controlled to be turned on or off by a newly arranged scanning line 716. When the TFT 706 is turned on, the charge held in the capacitor 702 is discharged, and the TFT 706 is turned off. That is, the arrangement of the TFT 706 can forcibly create a state in which no current flows through the light emitting element 705. 50B and 50D, the lighting period can be started at the same time as or immediately after the start of the writing period without waiting for signal writing to all the pixels, so that the duty ratio is improved. It becomes possible.

図50(E)に示す画素は、列方向に信号線750、電源線751、電源線752、行方向に走査線753が配置される。また、TFT741はスイッチング用TFT、TFT743は駆動用TFTであり、他に容量素子742及び発光素子744を有する。図50(F)に示す画素は、TFT745と走査線754を追加している以外は、図50(E)に示す画素構成と同じである。なお、図50(F)の構成も、TFT745の配置により、デューティ比を向上することが可能となる。   In the pixel shown in FIG. 50E, a signal line 750, a power supply line 751, a power supply line 752, and a scanning line 753 are arranged in the column direction. Further, the TFT 741 is a switching TFT, the TFT 743 is a driving TFT, and further includes a capacitor element 742 and a light emitting element 744. The pixel illustrated in FIG. 50F has the same pixel structure as that illustrated in FIG. 50E except that a TFT 745 and a scanning line 754 are added. Note that the duty ratio of the structure in FIG. 50F can also be improved by the arrangement of the TFTs 745.

以上のように、本発明を用いると、配線等のパターンを形成不良を生じることなくっ精密に安定して形成することが出来るので、TFTに高い電気的特性や信頼性をも付与することができ、使用目的に合わせて画素の表示能力を向上するための応用技術にも十分対応できる。     As described above, when the present invention is used, a pattern such as a wiring can be formed accurately and stably without causing defective formation, so that high electrical characteristics and reliability can be imparted to the TFT. Therefore, it can sufficiently cope with applied technology for improving the display capability of the pixel in accordance with the purpose of use.

本実施の形態は、実施の形態1乃至17とそれぞれ組み合わせて用いることが可能である。     This embodiment mode can be used in combination with each of Embodiment Modes 1 to 17.

(実施の形態19)
図24は、本発明を適用して作製されるTFT基板2800を用いてEL表示モジュールを構成する一例を示している。図24において、TFT基板2800上には、画素により構成された画素部が形成されている。
(Embodiment 19)
FIG. 24 shows an example in which an EL display module is formed using a TFT substrate 2800 manufactured by applying the present invention. In FIG. 24, a pixel portion including pixels is formed on a TFT substrate 2800.

図24では、画素部の外側であって、駆動回路と画素との間に、画素に形成されたものと同様なTFT又はそのTFTのゲートとソース若しくはドレインの一方とを接続してダイオードと同様に動作させた保護回路部2801が備えられている。駆動回路2809は、単結晶半導体で形成されたドライバIC、ガラス基板上に多結晶半導体膜で形成されたスティックドライバIC、若しくはSASで形成された駆動回路などが適用されている。   In FIG. 24, outside the pixel portion and between the driver circuit and the pixel, the same TFT as that formed in the pixel or the gate of the TFT and one of the source or drain is connected to be the same as the diode. The protection circuit portion 2801 operated in the above is provided. As the driver circuit 2809, a driver IC formed of a single crystal semiconductor, a stick driver IC formed of a polycrystalline semiconductor film over a glass substrate, a driver circuit formed of SAS, or the like is applied.

TFT基板2800は、液滴吐出法で形成されたスペーサ2806a、スペーサ2806bを介して封止基板2820と固着されている。スペーサは、基板の厚さが薄く、また画素部の面積が大型化した場合にも、2枚の基板の間隔を一定に保つために設けておくことが好ましい。TFT2802、TFT2803とそれぞれ接続する発光素子2804、発光素子2805上であって、TFT基板2800と封止基板2820との間にある空隙には透光性の樹脂材料を充填して固体化しても良いし、無水化した窒素若しくは不活性気体を充填させても良い。   The TFT substrate 2800 is fixed to the sealing substrate 2820 through spacers 2806a and 2806b formed by a droplet discharge method. The spacer is preferably provided to keep the distance between the two substrates constant even when the substrate is thin and the area of the pixel portion is increased. A space between the TFT substrate 2800 and the sealing substrate 2820 on the light-emitting element 2804 and the light-emitting element 2805 connected to the TFT 2802 and the TFT 2803, respectively, may be solidified by filling a light-transmitting resin material. Then, it may be filled with dehydrated nitrogen or inert gas.

図24では発光素子2804、発光素子2805、発光素子2815を上面放射型(トップエミッション型)の構成とした場合を示し、図中に示す矢印の方向に光を放射する構成としている。各画素は、画素を赤色、緑色、青色として発光色を異ならせておくことで、多色表示を行うことができる。また、このとき封止基板2820側に各色に対応した着色層2807a、着色層2807b、着色層2807cを形成しておくことで、外部に放射される発光の色純度を高めることができる。また、画素を白色発光素子として着色層2807a、着色層2807b、着色層2807cと組み合わせても良い。   FIG. 24 shows a case where the light-emitting element 2804, the light-emitting element 2805, and the light-emitting element 2815 have a top emission type (top emission type) structure, and emits light in the direction of the arrow shown in the drawing. Each pixel can perform multicolor display by changing the emission color of the pixels to red, green, and blue. At this time, by forming the colored layer 2807a, the colored layer 2807b, and the colored layer 2807c corresponding to each color on the sealing substrate 2820 side, the color purity of the emitted light can be increased. Alternatively, the pixel may be combined with a colored layer 2807a, a colored layer 2807b, or a colored layer 2807c as a white light emitting element.

外部回路である駆動回路2809は、TFT基板2800の一端に設けられた走査線若しくは信号線接続端子と、配線基板2810で接続される。また、TFT基板2800に接して若しくは近接させて、ヒートパイプ2813と放熱板2812を設け、放熱効果を高める構成としても良い。   A driver circuit 2809 which is an external circuit is connected to a scanning line or a signal line connection terminal provided at one end of the TFT substrate 2800 through a wiring substrate 2810. Further, a heat pipe 2813 and a heat radiating plate 2812 may be provided in contact with or in proximity to the TFT substrate 2800 to enhance the heat radiation effect.

なお、図24では、トップエミッションのELモジュールとしたが、発光素子の構成や外部回路基板の配置を変えてボトムエミッション構造、もちろん上面、下面両方から光が放射する両面放射構造としても良い。トップエミッション型の構成の場合、隔壁となる絶縁層を着色しブラックマトリクスとして用いてもよい。この隔壁は液滴吐出法により形成することができ、ポリイミドなどの樹脂材料に、顔料系の黒色樹脂やカーボンブラック等を混合させて形成すればよく、その積層でもよい。   Although the top emission EL module is shown in FIG. 24, a bottom emission structure, of course, a dual emission structure in which light is emitted from both the upper surface and the lower surface may be changed by changing the configuration of the light emitting element and the arrangement of the external circuit board. In the case of a top emission type structure, an insulating layer serving as a partition wall may be colored and used as a black matrix. The partition walls can be formed by a droplet discharge method, and may be formed by mixing a resin material such as polyimide with a pigment-based black resin, carbon black, or the like, or may be a laminate thereof.

また、TFT基板2800において、画素部が形成された側にシール材や接着性の樹脂を用いて樹脂フィルムを貼り付けて封止構造を形成てもよい。本実施の形態では、ガラス基板を用いるガラス封止を示したが、樹脂による樹脂封止、プラスチックによるプラスチック封止、フィルムによるフィルム封止、など様々な封止方法を用いることができる。樹脂フィルムの表面には水蒸気の透過を防止するガスバリア膜を設けておくと良い。フィルム封止構造とすることで、さらなる薄型化及び軽量化を図ることができる。   Further, in the TFT substrate 2800, a sealing structure may be formed by attaching a resin film to the side where the pixel portion is formed using a sealing material or an adhesive resin. Although glass sealing using a glass substrate is described in this embodiment mode, various sealing methods such as resin sealing using a resin, plastic sealing using a plastic, and film sealing using a film can be used. A gas barrier film for preventing the permeation of water vapor may be provided on the surface of the resin film. By adopting a film sealing structure, further reduction in thickness and weight can be achieved.

本実施の形態は、実施の形態1乃至18とそれぞれ組み合わせて用いることが可能である。     This embodiment mode can be used in combination with each of Embodiment Modes 1 to 18.

(実施の形態20)
上記実施の形態により作製されるEL表示パネルによって、ELテレビジョン装置を完成させることができる。EL表示パネルには、図32(A)で示すような構成として画素部のみが形成されて走査線側駆動回路と信号線側駆動回路とが、図33(B)のようなTAB方式により実装される場合と、図33(A)のようなCOG方式により実装される場合と、図32(B)に示すようにSASでTFTを形成し、画素部と走査線側駆動回路を基板上に一体形成し信号線側駆動回路を別途ドライバICとして実装する場合、また図32(C)のように画素部と信号線側駆動回路と走査線側駆動回路を基板上に一体形成する場合などがあるが、どのような形態としても良い。
(Embodiment 20)
An EL television device can be completed using the EL display panel manufactured according to the above embodiment mode. In the EL display panel, only the pixel portion is formed as shown in FIG. 32A, and the scanning line side driver circuit and the signal line side driver circuit are mounted by the TAB method as shown in FIG. In the case of being mounted by the COG method as shown in FIG. 33A, the TFT is formed by SAS as shown in FIG. 32B, and the pixel portion and the scanning line side driver circuit are formed on the substrate. In some cases, the signal line side driver circuit is formed as a separate driver IC, and the pixel portion, the signal line side driver circuit, and the scanning line side driver circuit are integrally formed on the substrate as shown in FIG. There are, but any form is acceptable.

その他の外部回路の構成として、映像信号の入力側では、チューナで受信した信号のうち、映像信号を増幅する映像信号増幅回路と、そこから出力される信号を赤、緑、青の各色に対応した色信号に変換する映像信号処理回路と、その映像信号をドライバICの入力仕様に変換するためのコントロール回路などからなっている。コントロール回路は、走査線側と信号線側にそれぞれ信号が出力する。デジタル駆動する場合には、信号線側に信号分割回路を設け、入力デジタル信号をm個に分割して供給する構成としても良い。   As other external circuit configurations, on the video signal input side, among the signals received by the tuner, the video signal amplification circuit that amplifies the video signal, and the signal output from it corresponds to each color of red, green, and blue And a control circuit for converting the video signal into the input specification of the driver IC. The control circuit outputs signals to the scanning line side and the signal line side, respectively. In the case of digital driving, a signal dividing circuit may be provided on the signal line side and an input digital signal may be divided into m pieces and supplied.

チューナで受信した信号のうち、音声信号は、音声信号増幅回路に送られ、その出力は音声信号処理回路を経てスピーカに供給される。制御回路は受信局(受信周波数)や音量の制御情報を入力部から受け、チューナや音声信号処理回路に信号を送出する。   Of the signals received by the tuner, the audio signal is sent to the audio signal amplifier circuit, and the output is supplied to the speaker via the audio signal processing circuit. The control circuit receives control information of the receiving station (reception frequency) and volume from the input unit, and sends a signal to the tuner and the audio signal processing circuit.

表示モジュールを、図40(A)、(B)に示すように、筐体に組みこんで、テレビジョン装置を完成させることができる。図24のようなEL表示モジュールを用いると、ELテレビジョン装置を完成することができる。表示モジュールにより主画面2003が形成され、その他付属設備としてスピーカ部2009、操作スイッチなどが備えられている。このように、本発明によりテレビジョン装置を完成させることができる。   As shown in FIGS. 40A and 40B, the display module can be incorporated into a housing to complete the television device. When an EL display module as shown in FIG. 24 is used, an EL television device can be completed. A main screen 2003 is formed by the display module, and a speaker portion 2009, operation switches, and the like are provided as other accessory equipment. Thus, a television device can be completed according to the present invention.

また、EL表示モジュールは、図24に示すように、位相差板や偏光板を用いて、外部から入射する光の反射光を遮断する構成にしてもよい。図24はトップエミッション型の構成であり、隔壁となる絶縁層3605を着色しブラックマトリクスとして用いている。この隔壁は液滴吐出法により形成することができ、ポリイミドなどの樹脂材料に、カーボンブラック等を混合させてもよく、その積層でもよい。液滴吐出法によって、異なった材料を同領域に複数回吐出し、隔壁を形成してもよい。本実施の形態では、顔料系の黒色樹脂を用いる。位相差板3603、位相差板3604としてはλ/4 \λ/2を用い、光を制御できるように設計すればよい。構成としては、TFT基板2800\発光素子2804\封止基板(封止材)2820\位相差板3603、位相差板3604(λ/4 \λ/2)\偏光板3602となり、発光素子から放射された光は、これらを通過し偏光板側より外部に放射される。この位相差板や偏光板は光が放射される側に設置すればよく、両面放射される両面放射型の表示装置であれば両方に設置することもできる。また、偏光板の外側に反射防止膜3601を有していても良い。これにより、より高繊細で精密な画像を表示することができる。   Further, as shown in FIG. 24, the EL display module may be configured to block reflected light of light incident from the outside using a phase difference plate or a polarizing plate. FIG. 24 shows a top emission type structure in which an insulating layer 3605 serving as a partition is colored and used as a black matrix. This partition wall can be formed by a droplet discharge method, and carbon black or the like may be mixed with a resin material such as polyimide, or may be a laminate thereof. A different material may be discharged to the same region a plurality of times by a droplet discharge method to form a partition wall. In the present embodiment, a pigment-based black resin is used. As the phase difference plate 3603 and the phase difference plate 3604, λ / 4 \ λ / 2 may be used and designed so that light can be controlled. The structure is TFT substrate 2800 \ light emitting element 2804 \ sealing substrate (sealing material) 2820 \ phase difference plate 3603, phase difference plate 3604 (λ / 4 \ λ / 2) \ polarizing plate 3602, and radiates from the light emitting element. The emitted light passes through these and is emitted to the outside from the polarizing plate side. The retardation plate and the polarizing plate may be installed on the side from which light is emitted, and may be installed on both sides as long as the display is a double-sided emission type that emits light on both sides. Further, an antireflection film 3601 may be provided outside the polarizing plate. This makes it possible to display a higher-definition and precise image.

筐体2001に発光素子(EL素子)を利用した表示用パネル2002が組みこまれ、受信機2005により一般のテレビ放送の受信をはじめ、モデム2004を介して有線又は無線による通信ネットワークに接続することにより一方向(送信者から受信者)又は双方向(送信者と受信者間、又は受信者間同士)の情報通信をすることもできる。テレビジョン装置の操作は、筐体に組みこまれたスイッチ又は別体のリモコン装置2006により行うことが可能であり、このリモコン装置にも出力する情報を表示する表示部2007が設けられていても良い。   A display panel 2002 using a light emitting element (EL element) is incorporated in a housing 2001, and a receiver 2005 starts receiving general television broadcasts and connects to a wired or wireless communication network via a modem 2004. Thus, information communication in one direction (from the sender to the receiver) or in both directions (between the sender and the receiver or between the receivers) can be performed. The television device can be operated by a switch incorporated in the housing or a separate remote control device 2006, and the remote control device 2006 also includes a display unit 2007 for displaying information to be output. good.

また、テレビジョン装置にも、主画面2003の他にサブ画面2008を第2の表示用パネルで形成し、チャネルや音量などを表示する構成が付加されていても良い。サブ画面2008も視野角の優れたEL表示用パネルで形成しても良い。本発明を用いると、このような大型基板を用いて、多くのTFTや電子部品を用いても、信頼性の高いEL表示装置とすることができる。   In addition, the television device may have a configuration in which a sub screen 2008 is formed using the second display panel in addition to the main screen 2003 to display channels, volume, and the like. The sub screen 2008 may also be formed of an EL display panel having an excellent viewing angle. By using the present invention, a highly reliable EL display device can be obtained even when such a large substrate is used and a large number of TFTs and electronic components are used.

図40(B)は例えば20〜80インチの大型の表示部を有するテレビジョン装置であり、筐体2010、表示部2011、操作部であるリモコン装置2012、スピーカー部2013等を含む。本発明は、表示部2011の作製に適用される。図40(B)のテレビジョン装置は、壁かけ型となっており、設置するスペースを広く必要としない。   FIG. 40B illustrates a television device having a large display portion of 20 to 80 inches, for example, which includes a housing 2010, a display portion 2011, a remote control device 2012 that is an operation portion, a speaker portion 2013, and the like. The present invention is applied to manufacture of the display portion 2011. The television device in FIG. 40B is a wall-hanging type and does not require a large installation space.

勿論、本発明はテレビジョン装置に限定されず、パーソナルコンピュータのモニタをはじめ、鉄道の駅や空港などにおける情報表示盤や、街頭における広告表示盤など特に大面積の表示媒体として様々な用途に適用することができる。   Of course, the present invention is not limited to a television device, but can be applied to various uses such as a monitor for a personal computer, an information display board in a railway station or airport, an advertisement display board in a street, etc. can do.

(実施の形態21)
本発明を適用して、様々な表示装置を作製することができる。即ち、それら表示装置を表示部に組み込んだ様々な電子機器に本発明を適用できる。
(Embodiment 21)
Various display devices can be manufactured by applying the present invention. That is, the present invention can be applied to various electronic devices in which these display devices are incorporated in a display portion.

その様な電子機器としては、ビデオカメラ、デジタルカメラ、プロジェクター、ヘッドマウントディスプレイ(ゴーグル型ディスプレイ)、カーナビゲーション、カーステレオ、パーソナルコンピュータ、ゲーム機器、携帯情報端末(モバイルコンピュータ、携帯電話または電子書籍等)、記録媒体を備えた画像再生装置(具体的にはDigital Versatile Disc(DVD)等の記録媒体を再生し、その画像を表示しうるディスプレイを備えた装置)などが挙げられる。それらの例を図31に示す。   Such electronic devices include video cameras, digital cameras, projectors, head mounted displays (goggles type displays), car navigation systems, car stereos, personal computers, game machines, personal digital assistants (mobile computers, mobile phones, electronic books, etc.) ), An image reproducing apparatus provided with a recording medium (specifically, an apparatus provided with a display capable of reproducing a recording medium such as a digital versatile disc (DVD) and displaying the image). Examples thereof are shown in FIG.

図31(A)は、ノート型パーソナルコンピュータであり、本体2101、筐体2102、表示部2103、キーボード2104、外部接続ポート2105、ポインティングマウス2106等を含む。本発明は、表示部2103の作製に適用される。本発明を用いると、小型化し、配線等が精密化しても、信頼性の高い高画質な画像を表示することができる。   FIG. 31A illustrates a laptop personal computer including a main body 2101, a housing 2102, a display portion 2103, a keyboard 2104, an external connection port 2105, a pointing mouse 2106, and the like. The present invention is applied to manufacturing the display portion 2103. When the present invention is used, a highly reliable high-quality image can be displayed even if the size is reduced and wiring and the like are refined.

図31(B)は記録媒体を備えた画像再生装置(具体的にはDVD再生装置)であり、本体2201、筐体2202、表示部A2203、表示部B2204、記録媒体(DVD等)読み込み部2205、操作キー2206、スピーカー部2207等を含む。表示部A2203は主として画像情報を表示し、表示部B2204は主として文字情報を表示するが、本発明は、これら表示部A、B2203、2204の作製に適用される。本発明を用いると、小型化し、配線等が精密化しても、信頼性の高い高画質な画像を表示することができる。   FIG. 31B shows an image reproducing device (specifically, a DVD reproducing device) provided with a recording medium, which includes a main body 2201, a housing 2202, a display portion A 2203, a display portion B 2204, and a recording medium (DVD etc.) reading portion 2205. , An operation key 2206, a speaker portion 2207, and the like. The display portion A 2203 mainly displays image information, and the display portion B 2204 mainly displays character information. The present invention is applied to the production of the display portions A, B 2203, and 2204. When the present invention is used, a highly reliable high-quality image can be displayed even if the size is reduced and wiring and the like are refined.

図31(C)は携帯電話であり、本体2301、音声出力部2302、音声入力部2303、表示部2304、操作スイッチ2305、アンテナ2306等を含む。本発明により作製される表示装置を表示部2304に適用することで、小型化し、配線等が精密化する携帯電話であっても、信頼性の高い高画質な画像を表示できる。   FIG. 31C shows a cellular phone, which includes a main body 2301, an audio output portion 2302, an audio input portion 2303, a display portion 2304, operation switches 2305, an antenna 2306, and the like. By applying the display device manufactured according to the present invention to the display portion 2304, a highly reliable and high-quality image can be displayed even in a mobile phone that is downsized and wiring and the like are precise.

図28(D)はビデオカメラであり、本体2401、表示部2402、筐体2403、外部接続ポート2404、リモコン受信部2405、受像部2406、バッテリー2407、音声入力部2408、操作キー2409等を含む。本発明は、表示部2402に適用することができる。本発明により作製される表示装置を表示部2304に適用することで、小型化し、配線等が精密化するビデオカメラであっても、信頼性の高い高画質な画像を表示できる。本実施の形態は、上記の実施の形態と自由に組み合わせることができる。   FIG. 28D shows a video camera, which includes a main body 2401, a display portion 2402, a housing 2403, an external connection port 2404, a remote control receiving portion 2405, an image receiving portion 2406, a battery 2407, an audio input portion 2408, operation keys 2409, and the like. . The present invention can be applied to the display portion 2402. By applying the display device manufactured according to the present invention to the display portion 2304, a highly reliable and high-quality image can be displayed even with a video camera that is downsized and wiring and the like are precise. This embodiment mode can be freely combined with the above embodiment modes.

(実施の形態22)
本発明により無線チップ(無線プロセッサ、無線メモリ、無線タグともよぶ)として機能する半導体装置を形成することができる。無線チップの用途は広範にわたるが、例えば、紙幣、硬貨、有価証券類、無記名債券類、証書類(運転免許証や住民票等、図51(A)参照)、包装用容器類(包装紙やボトル等、図51(C)参照)、記録媒体(DVDソフトやビデオテープ等、図51(B)参照)、乗物類(自転車等、図51(D)参照)、身の回り品(鞄や眼鏡等)、食品類、植物類、動物類、人体、衣類、生活用品類、電子機器等の商品や荷物の荷札(図51(E)、図51(F)参照)等の物品に設けて使用することができる。電子機器とは、液晶表示装置、EL表示装置、テレビジョン装置(単にテレビ、テレビ受像機、テレビジョン受像機とも呼ぶ)及び携帯電話等を指す。
(Embodiment 22)
According to the present invention, a semiconductor device that functions as a wireless chip (also referred to as a wireless processor, a wireless memory, or a wireless tag) can be formed. Applications of wireless chips are wide-ranging. For example, banknotes, coins, securities, bearer bonds, certificates (driver's license, resident's card, etc., see FIG. 51A), packaging containers (wrapping paper and 51 (C)), recording medium (DVD software, video tape, etc., see FIG. 51 (B)), vehicles (bicycles, etc., see FIG. 51 (D)), personal items (such as bags and glasses) ), Used for goods such as foods, plants, animals, human bodies, clothing, daily necessities, electronic devices, etc. and goods such as luggage tags (see FIGS. 51E and 51F). be able to. Electronic devices refer to liquid crystal display devices, EL display devices, television devices (also simply referred to as televisions, television receivers, television receivers), mobile phones, and the like.

無線チップは、物品の表面に貼ったり、物品に埋め込んだりして、物品に固定される。例えば、本なら紙に埋め込んだり、有機樹脂からなるパッケージなら当該有機樹脂に埋め込んだりするとよい。紙幣、硬貨、有価証券類、無記名債券類、証書類等に無線チップを設けることにより、偽造を防止することができる。また、包装用容器類、記録媒体、身の回り品、食品類、衣類、生活用品類、電子機器等に無線チップを設けることにより、検品システムやレンタル店のシステムなどの効率化を図ることができる。本発明より形成することが可能な無線チップは、基板上に形成した薄膜集積回路を、公知の剥離工程により剥離した後、カバー材に設けるため、小型、薄型、軽量であり、物品に実装しても、デザイン性を損なうことがない。更には、可とう性を有するため、瓶やパイプなど曲面を有するものにも用いることが可能である。   The wireless chip is fixed to the article by being attached to the surface of the article or embedded in the article. For example, a book may be embedded in paper, and a package made of an organic resin may be embedded in the organic resin. Forgery can be prevented by providing wireless chips on banknotes, coins, securities, bearer bonds, certificates, etc. In addition, by providing wireless chips in packaging containers, recording media, personal items, foods, clothing, daily necessities, electronic devices, etc., it is possible to improve the efficiency of inspection systems and rental store systems. The wireless chip that can be formed according to the present invention is small, thin, and lightweight because it is provided on a cover material after a thin film integrated circuit formed over a substrate is peeled off by a known peeling process, and is mounted on an article. However, the design is not impaired. Furthermore, since it has flexibility, it can be used for a bottle or pipe having a curved surface.

また、本発明より形成することが可能な無線チップを、物の管理や流通のシステムに応用することで、システムの高機能化を図ることができる。例えば、荷札に設けられる無線チップに記録された情報を、ベルトコンベアの脇に設けられたリーダライタで読み取ることで、流通過程及び配達先等の情報が読み出され、商品の検品や荷物の分配を簡単に行うことができる。   Further, by applying a wireless chip that can be formed according to the present invention to an object management or distribution system, it is possible to increase the functionality of the system. For example, by reading the information recorded on the wireless chip provided on the tag with a reader / writer provided on the side of the belt conveyor, information such as the distribution process and delivery destination is read, and inspection of goods and distribution of goods Can be done easily.

本発明より形成することが可能な無線チップの構造について図52を用いて説明する。無線チップは、薄膜集積回路9303及びそれに接続されるアンテナ9304とで形成される。また、薄膜集積回路及びアンテナは、カバー材9301、9302により挟持される。薄膜集積回路9303は、接着剤を用いてカバー材に接着してもよい。図52においては、薄膜集積回路9303の一方が、接着剤9320を介してカバー材9301に接着されている。     A structure of a wireless chip that can be formed according to the present invention will be described with reference to FIGS. The wireless chip is formed with a thin film integrated circuit 9303 and an antenna 9304 connected thereto. Further, the thin film integrated circuit and the antenna are sandwiched between cover materials 9301 and 9302. The thin film integrated circuit 9303 may be bonded to the cover material with an adhesive. In FIG. 52, one thin film integrated circuit 9303 is bonded to a cover material 9301 with an adhesive 9320 interposed therebetween.

薄膜集積回路9303は、実施形態1〜15のいずれかで示されるTFTを用いて形成した後、公知の剥離工程により剥離してカバー材に設ける。また、薄膜集積回路9303に用いられる半導体素子はこれに限定されない。例えば、TFTの他に、記憶素子、ダイオード、光電変換素子、抵抗素子、コイル、容量素子、インダクタなどを用いることができる。   The thin film integrated circuit 9303 is formed using the TFT shown in any of Embodiments 1 to 15, and then peeled off by a known peeling step and provided on the cover material. The semiconductor element used for the thin film integrated circuit 9303 is not limited to this. For example, a memory element, a diode, a photoelectric conversion element, a resistance element, a coil, a capacitor element, an inductor, or the like can be used in addition to the TFT.

図52で示すように、薄膜集積回路9303のTFT上には層間絶縁膜9311が形成され、層間絶縁膜9311を介してTFTに接続するアンテナ9304が形成される。また、層間絶縁膜9311及びアンテナ9304上には、窒化珪素膜等からなるバリア膜9312が形成されている。   As shown in FIG. 52, an interlayer insulating film 9311 is formed over the TFT of the thin film integrated circuit 9303, and an antenna 9304 connected to the TFT through the interlayer insulating film 9311 is formed. A barrier film 9312 made of a silicon nitride film or the like is formed over the interlayer insulating film 9311 and the antenna 9304.

アンテナ9304は、金、銀、銅等の導電体を有する液滴を液滴吐出法により吐出し、乾燥焼成して形成する。液滴吐出法によりアンテナを形成することで、工程数の削減が可能であり、それに伴うコスト削減が可能である。   The antenna 9304 is formed by discharging droplets having a conductor such as gold, silver, copper, or the like by a droplet discharge method, followed by drying and baking. By forming the antenna by a droplet discharge method, the number of steps can be reduced, and the cost can be reduced accordingly.

カバー材9301、9302は、ラミネートフィルム(ポリプロピレン、ポリエステル、ビニル、ポリフッ化ビニル、塩化ビニルなどからなる)、繊維質な材料からなる紙、基材フィルム(ポリエステル、ポリアミド、無機蒸着フィルム、紙類等)と、接着性合成樹脂フィルム(アクリル系合成樹脂、エポキシ系合成樹脂等)との積層フィルムなどを用いることが好ましい。ラミネートフィルムは、熱圧着により、被処理体とラミネート処理が行われるものであり、ラミネート処理を行う際には、ラミネートフィルムの最表面に設けられた接着層か、又は最外層に設けられた層(接着層ではない)を加熱処理によって溶かし、加圧により接着する。   Cover materials 9301 and 9302 are laminated films (made of polypropylene, polyester, vinyl, polyvinyl fluoride, vinyl chloride, etc.), papers made of fibrous materials, base films (polyester, polyamide, inorganic vapor deposition films, papers, etc.) ) And an adhesive synthetic resin film (acrylic synthetic resin, epoxy synthetic resin, etc.). The laminate film is laminated with the object to be processed by thermocompression bonding. When performing the laminate process, the laminate film is an adhesive layer provided on the outermost surface of the laminate film or a layer provided on the outermost layer. (Not the adhesive layer) is melted by heat treatment and bonded by pressure.

また、カバー材に紙、繊維、カーボングラファイト等の焼却無公害素材を用いることにより、使用済み無線チップの焼却、又は裁断することが可能である。また、これらの材料を用いた無線チップは、焼却しても有毒ガスを発生しないため、無公害である。   In addition, by using an incineration-free pollution material such as paper, fiber, and carbon graphite for the cover material, the used wireless chip can be incinerated or cut. Further, wireless chips using these materials are non-polluting because they do not generate toxic gas even when incinerated.

なお、図52では、接着剤9320を介してカバー材9301に無線チップを設けているが、該カバー材9301の代わりに、物品に無線チップを貼付けて、使用しても良い。   In FIG. 52, the wireless chip is provided on the cover material 9301 through the adhesive 9320. However, instead of the cover material 9301, the wireless chip may be attached to an article for use.

本発明の表示装置を説明する図。6A and 6B illustrate a display device of the present invention. 本発明の表示装置の作製方法を説明する図。4A to 4D illustrate a method for manufacturing a display device of the present invention. 本発明の表示装置の作製方法を説明する図。4A to 4D illustrate a method for manufacturing a display device of the present invention. 本発明の表示装置の作製方法を説明する図。4A to 4D illustrate a method for manufacturing a display device of the present invention. 本発明の表示装置の作製方法を説明する図。4A to 4D illustrate a method for manufacturing a display device of the present invention. 本発明の表示装置の作製方法を説明する図。4A to 4D illustrate a method for manufacturing a display device of the present invention. 本発明の表示装置の作製方法を説明する図。4A to 4D illustrate a method for manufacturing a display device of the present invention. 本発明の表示装置の作製方法を説明する図。4A to 4D illustrate a method for manufacturing a display device of the present invention. 本発明の表示装置の作製方法を説明する図。4A to 4D illustrate a method for manufacturing a display device of the present invention. 本発明の表示装置の作製方法を説明する図。4A to 4D illustrate a method for manufacturing a display device of the present invention. 本発明の表示装置の作製方法を説明する図。4A to 4D illustrate a method for manufacturing a display device of the present invention. 本発明の表示装置の作製方法を説明する図。4A to 4D illustrate a method for manufacturing a display device of the present invention. 本発明の表示装置の作製方法を説明する図。4A to 4D illustrate a method for manufacturing a display device of the present invention. 本発明の表示装置の作製方法を説明する図。4A to 4D illustrate a method for manufacturing a display device of the present invention. 本発明の表示装置の作製方法を説明する図。4A to 4D illustrate a method for manufacturing a display device of the present invention. 本発明の表示装置の作製方法を説明する図。4A to 4D illustrate a method for manufacturing a display device of the present invention. 本発明の表示装置の作製方法を説明する図。4A to 4D illustrate a method for manufacturing a display device of the present invention. 本発明の表示装置の作製方法を説明する図。4A to 4D illustrate a method for manufacturing a display device of the present invention. 本発明の表示装置の作製方法を説明する図。4A to 4D illustrate a method for manufacturing a display device of the present invention. 本発明の表示装置の作製方法を説明する図。4A to 4D illustrate a method for manufacturing a display device of the present invention. 本発明の表示装置の作製方法を説明する図。4A to 4D illustrate a method for manufacturing a display device of the present invention. 本発明の表示装置の作製方法を説明する図。4A to 4D illustrate a method for manufacturing a display device of the present invention. 本発明の表示装置の作製方法を説明する図。4A to 4D illustrate a method for manufacturing a display device of the present invention. 本発明のEL表示モジュールの構成を説明する図。FIG. 6 illustrates a structure of an EL display module of the present invention. 本発明のEL表示モジュールの構成を説明する図。FIG. 6 illustrates a structure of an EL display module of the present invention. 本発明の表示装置の説明する図。3A and 3B illustrate a display device of the present invention. 本発明の表示装置の説明する図。3A and 3B illustrate a display device of the present invention. 本発明の表示装置の説明する図。3A and 3B illustrate a display device of the present invention. 本発明に適用することのできるレーザビーム直接描画装置の構成を説明する図。1A and 1B illustrate a structure of a laser beam direct drawing apparatus that can be applied to the present invention. 本発明に適用することのできる液滴吐出装置の構成を説明する図。2A and 2B illustrate a structure of a droplet discharge device that can be applied to the present invention. 本発明が適用される電子機器を示す図。FIG. 11 illustrates an electronic device to which the present invention is applied. 本発明のEL表示パネルを説明する上面図。FIG. 14 is a top view illustrating an EL display panel of the present invention. 本発明のEL表示パネルを説明する上面図。FIG. 14 is a top view illustrating an EL display panel of the present invention. 本発明の表示装置の説明する図。3A and 3B illustrate a display device of the present invention. 本発明の表示装置の説明する図。3A and 3B illustrate a display device of the present invention. 本発明の表示装置の説明する図。3A and 3B illustrate a display device of the present invention. 本発明の表示装置の説明する図。3A and 3B illustrate a display device of the present invention. 本発明の表示装置の説明する図。3A and 3B illustrate a display device of the present invention. 本発明の表示装置の説明する図。3A and 3B illustrate a display device of the present invention. 本発明が適用される電子機器を示す図。FIG. 11 illustrates an electronic device to which the present invention is applied. 本発明の表示装置の説明する図。3A and 3B illustrate a display device of the present invention. 本発明の表示装置の説明する図。3A and 3B illustrate a display device of the present invention. 本発明の表示装置の説明する図。3A and 3B illustrate a display device of the present invention. 本発明の表示装置の説明する図。3A and 3B illustrate a display device of the present invention. 本発明が適用される保護回路を示す図。The figure which shows the protection circuit to which this invention is applied. 本発明のEL表示パネルを説明する図。4A and 4B illustrate an EL display panel of the present invention. 本発明の表示装置の説明する図。3A and 3B illustrate a display device of the present invention. 本発明に適用できる発光素子の構成を説明する図。3A and 3B each illustrate a structure of a light-emitting element that can be applied to the present invention. 本発明の表示装置の説明する図。3A and 3B illustrate a display device of the present invention. 本発明のEL表示パネルに適用できる画素の構成を説明する回路図。FIG. 10 is a circuit diagram illustrating a structure of a pixel that can be applied to an EL display panel of the present invention. 本発明が適用される半導体装置を示す図。1 is a diagram showing a semiconductor device to which the present invention is applied. 本発明が適用される半導体装置を示す図。1 is a diagram showing a semiconductor device to which the present invention is applied. 本発明の表示装置の作製方法を説明する図。4A to 4D illustrate a method for manufacturing a display device of the present invention.

Claims (12)

絶縁表面上に導電層を形成し、
前記導電層上にレジストを形成し、
前記レジストをレーザ光で露光してパターニングし、マスクを形成し、
前記マスクを用いて前記導電層をパターニングし、ゲート電極層及び第1の電極層を形成し、
前記ゲート電極層及び前記第1の電極層上にゲート絶縁層を形成し、
前記ゲート絶縁層上に金属元素を含む金属膜を形成し、
前記金属膜上に半導体層を形成し、
前記半導体層に接して一導電型を有する半導体層を形成し、
前記半導体層及び前記一導電型を有する半導体層を加熱し、
前記一導電型を有する半導体層上に、導電性材料を含む組成物を吐出して選択的にソース電極層及びドレイン電極層を形成し、
前記一導電型を有する半導体層をパターニングし、ソース領域及びドレイン領域を形成し、
前記ソース電極層、前記ドレイン電極層及び前記ゲート絶縁層上に絶縁層を形成し、
前記絶縁層に前記ソース電極層または前記ドレイン電極層に達する第1の開口部、及び前記絶縁層と前記ゲート絶縁層に前記第1の電極層に達する第2の開口部を形成し、
前記第1の開口部及び前記第2の開口部に、前記ソース電極層または前記ドレイン電極層及び前記第1の電極層を電気的に接続する配線層を形成し、
前記第1の電極層の一部、及び前記配線層を覆う第2の絶縁層を形成し、
前記第1の電極層上に電界発光層を形成し、
前記電界発光層上に第2の電極層を形成することを特徴とする表示装置の作製方法。
Forming a conductive layer on the insulating surface;
Forming a resist on the conductive layer;
The resist is exposed and patterned with a laser beam to form a mask,
Patterning the conductive layer using the mask to form a gate electrode layer and a first electrode layer;
Forming a gate insulating layer on the gate electrode layer and the first electrode layer;
Forming a metal film containing a metal element on the gate insulating layer;
Forming a semiconductor layer on the metal film;
Forming a semiconductor layer having one conductivity type in contact with the semiconductor layer;
Heating the semiconductor layer and the semiconductor layer having one conductivity type;
A source electrode layer and a drain electrode layer are selectively formed on the semiconductor layer having one conductivity type by discharging a composition containing a conductive material,
Patterning the semiconductor layer having the one conductivity type to form a source region and a drain region;
Forming an insulating layer on the source electrode layer, the drain electrode layer, and the gate insulating layer;
Forming a first opening reaching the source electrode layer or the drain electrode layer in the insulating layer, and a second opening reaching the first electrode layer in the insulating layer and the gate insulating layer;
Forming a wiring layer electrically connecting the source electrode layer or the drain electrode layer and the first electrode layer in the first opening and the second opening;
Forming a second insulating layer covering a part of the first electrode layer and the wiring layer;
Forming an electroluminescent layer on the first electrode layer;
A method for manufacturing a display device, comprising forming a second electrode layer over the electroluminescent layer.
絶縁表面上に導電層を形成し、
前記導電層上にレジストを形成し、
前記レジストをレーザ光で露光してパターニングし、マスクを形成し、
前記マスクを用いて前記導電層をパターニングし、ゲート電極層及び第1の電極層を形成し、
前記ゲート電極層及び前記第1の電極層上にゲート絶縁層を形成し、
前記ゲート絶縁層上に半導体層を形成し、
前記半導体層に金属元素を添加し、
前記半導体層に接して一導電型を有する半導体層を形成し、
前記半導体層及び前記一導電型を有する半導体層を加熱し、
前記一導電型を有する半導体層上に導電性材料を含む組成物を吐出して選択的にソース電極層及びドレイン電極層を形成し、
前記一導電型を有する半導体層をパターニングし、ソース領域及びドレイン領域を形成し、
前記ソース電極層、前記ドレイン電極層及び前記ゲート絶縁層上に絶縁層を形成し、
前記絶縁層に前記ソース電極層または前記ドレイン電極層に達する第1の開口部、及び前記絶縁層と前記ゲート絶縁層に前記第1の電極層に達する第2の開口部を形成し、
前記第1の開口部及び前記第2の開口部に、前記ソース電極層または前記ドレイン電極層及び前記第1の電極層を電気的に接続する配線層を形成し、
前記第1の電極層の一部、及び前記配線層を覆う第2の絶縁層を形成し、
前記第1の電極層上に電界発光層を形成し、
前記電界発光層上に第2の電極層を形成することを特徴とする表示装置の作製方法。
Forming a conductive layer on the insulating surface;
Forming a resist on the conductive layer;
The resist is exposed and patterned with a laser beam to form a mask,
Patterning the conductive layer using the mask to form a gate electrode layer and a first electrode layer;
Forming a gate insulating layer on the gate electrode layer and the first electrode layer;
Forming a semiconductor layer on the gate insulating layer;
Adding a metal element to the semiconductor layer;
Forming a semiconductor layer having one conductivity type in contact with the semiconductor layer;
Heating the semiconductor layer and the semiconductor layer having one conductivity type;
A source electrode layer and a drain electrode layer are selectively formed by discharging a composition containing a conductive material over the semiconductor layer having one conductivity type;
Patterning the semiconductor layer having the one conductivity type to form a source region and a drain region;
Forming an insulating layer on the source electrode layer, the drain electrode layer, and the gate insulating layer;
Forming a first opening reaching the source electrode layer or the drain electrode layer in the insulating layer, and a second opening reaching the first electrode layer in the insulating layer and the gate insulating layer;
Forming a wiring layer electrically connecting the source electrode layer or the drain electrode layer and the first electrode layer in the first opening and the second opening;
Forming a second insulating layer covering a part of the first electrode layer and the wiring layer;
Forming an electroluminescent layer on the first electrode layer;
A method for manufacturing a display device, comprising forming a second electrode layer over the electroluminescent layer.
絶縁表面上に導電層を形成し、
前記導電層上にレジストを形成し、
前記レジストをレーザ光で露光してパターニングし、マスクを形成し、
前記マスクを用いて前記導電層をパターニングし、ゲート電極層及び第1の電極層を形成し、
前記ゲート電極層及び前記第1の電極層上にゲート絶縁層を形成し、
前記ゲート絶縁層上に金属元素を含む金属膜を形成し、
前記金属膜上に半導体層を形成し、
前記半導体層上に選択的にチャネル保護層を形成し、
前記半導体層及び前記チャネル保護層に接して一導電型を有する半導体層を形成し、
前記半導体層、前記チャネル保護層、及び前記一導電型を有する半導体層を加熱し、
前記一導電型を有する半導体層上に、導電性材料を含む組成物を吐出して選択的にソース電極層及びドレイン電極層を形成し、
前記一導電型を有する半導体層をパターニングし、ソース領域及びドレイン領域を形成し、
前記ソース電極層、前記ドレイン電極層及び前記ゲート絶縁層上に絶縁層を形成し、
前記絶縁層に前記ソース電極層または前記ドレイン電極層に達する第1の開口部、及び前記絶縁層と前記ゲート絶縁層に前記第1の電極層に達する第2の開口部を形成し、
前記第1の開口部及び前記第2の開口部に、前記ソース電極層または前記ドレイン電極層及び前記第1の電極層を電気的に接続する配線層を形成し、
前記第1の電極層の一部、及び前記配線層を覆う第2の絶縁層を形成し、
前記第1の電極層上に電界発光層を形成し、
前記電界発光層上に第2の電極層を形成することを特徴とする表示装置の作製方法。
Forming a conductive layer on the insulating surface;
Forming a resist on the conductive layer;
The resist is exposed and patterned with a laser beam to form a mask,
Patterning the conductive layer using the mask to form a gate electrode layer and a first electrode layer;
Forming a gate insulating layer on the gate electrode layer and the first electrode layer;
Forming a metal film containing a metal element on the gate insulating layer;
Forming a semiconductor layer on the metal film;
Forming a channel protective layer selectively on the semiconductor layer;
Forming a semiconductor layer having one conductivity type in contact with the semiconductor layer and the channel protective layer;
Heating the semiconductor layer, the channel protective layer, and the semiconductor layer having one conductivity type;
A source electrode layer and a drain electrode layer are selectively formed on the semiconductor layer having one conductivity type by discharging a composition containing a conductive material,
Patterning the semiconductor layer having the one conductivity type to form a source region and a drain region;
Forming an insulating layer on the source electrode layer, the drain electrode layer, and the gate insulating layer;
Forming a first opening reaching the source electrode layer or the drain electrode layer in the insulating layer, and a second opening reaching the first electrode layer in the insulating layer and the gate insulating layer;
Forming a wiring layer electrically connecting the source electrode layer or the drain electrode layer and the first electrode layer in the first opening and the second opening;
Forming a second insulating layer covering a part of the first electrode layer and the wiring layer;
Forming an electroluminescent layer on the first electrode layer;
A method for manufacturing a display device, comprising forming a second electrode layer over the electroluminescent layer.
絶縁表面上に導電層を形成し、
前記導電層上にレジストを形成し、
前記レジストをレーザ光で露光してパターニングし、マスクを形成し、
前記マスクを用いて前記導電層をパターニングし、ゲート電極層及び第1の電極層を形成し、
前記ゲート電極層及び前記第1の電極層上にゲート絶縁層を形成し、
前記ゲート絶縁層上に半導体層を形成し、
前記半導体層上に選択的にチャネル保護層を形成し、
前記半導体層及び前記チャネル保護層に金属元素を添加し、
前記半導体層及び前記チャネル保護層に接して一導電型を有する半導体層を形成し、
前記半導体層、前記チャネル保護層、及び前記一導電型を有する半導体層を加熱し、
前記一導電型を有する半導体層上に、導電性材料を含む組成物を吐出して選択的にソース電極層及びドレイン電極層を形成し、
前記一導電型を有する半導体層をパターニングし、ソース領域及びドレイン領域を形成し、
前記ソース電極層、前記ドレイン電極層及び前記ゲート絶縁層上に絶縁層を形成し、
前記絶縁層に前記ソース電極層または前記ドレイン電極層に達する第1の開口部、及び前記絶縁層と前記ゲート絶縁層に前記第1の電極層に達する第2の開口部を形成し、
前記第1の開口部及び前記第2の開口部に、前記ソース電極層または前記ドレイン電極層及び前記第1の電極層を電気的に接続する配線層を形成し、
前記第1の電極層の一部、及び前記配線層を覆う第2の絶縁層を形成し、
前記第1の電極層上に電界発光層を形成し、
前記電界発光層上に第2の電極層を形成することを特徴とする表示装置の作製方法。
Forming a conductive layer on the insulating surface;
Forming a resist on the conductive layer;
The resist is exposed and patterned with a laser beam to form a mask,
Patterning the conductive layer using the mask to form a gate electrode layer and a first electrode layer;
Forming a gate insulating layer on the gate electrode layer and the first electrode layer;
Forming a semiconductor layer on the gate insulating layer;
Forming a channel protective layer selectively on the semiconductor layer;
Adding a metal element to the semiconductor layer and the channel protective layer;
Forming a semiconductor layer having one conductivity type in contact with the semiconductor layer and the channel protective layer;
Heating the semiconductor layer, the channel protective layer, and the semiconductor layer having one conductivity type;
A source electrode layer and a drain electrode layer are selectively formed on the semiconductor layer having one conductivity type by discharging a composition containing a conductive material,
Patterning the semiconductor layer having the one conductivity type to form a source region and a drain region;
Forming an insulating layer on the source electrode layer, the drain electrode layer, and the gate insulating layer;
Forming a first opening reaching the source electrode layer or the drain electrode layer in the insulating layer, and a second opening reaching the first electrode layer in the insulating layer and the gate insulating layer;
Forming a wiring layer electrically connecting the source electrode layer or the drain electrode layer and the first electrode layer in the first opening and the second opening;
Forming a second insulating layer covering a part of the first electrode layer and the wiring layer;
Forming an electroluminescent layer on the first electrode layer;
A method for manufacturing a display device, comprising forming a second electrode layer over the electroluminescent layer.
絶縁表面上に、ゲート電極層及び第1の電極層を形成し、
前記ゲート電極層及び前記第1の電極層上にゲート絶縁層を形成し、
前記ゲート絶縁層上に金属元素を含む金属膜を形成し、
前記金属膜上に半導体層を形成し、
前記半導体層に接して一導電型を有する半導体層を形成し、
前記半導体層及び前記一導電型を有する半導体層を加熱し、
前記一導電型を有する半導体層上に導電性材料を含む組成物を吐出して選択的に導電層を形成し、
前記導電層上にレジストを形成し、
前記レジストをレーザ光で露光してパターニングし、マスクを形成し、
前記マスクを用いて前記導電層及び前記一導電型を有する半導体層をパターニングし、ソース電極層、ドレイン電極層、ソース領域及びドレイン領域を形成し、
前記ソース電極層、前記ドレイン電極層及び前記ゲート絶縁層上に絶縁層を形成し、
前記絶縁層に前記ソース電極層または前記ドレイン電極層に達する第1の開口部、及び前記絶縁層と前記ゲート絶縁層に前記第1の電極層に達する第2の開口部を形成し、
前記第1の開口部及び前記第2の開口部に、前記ソース電極層または前記ドレイン電極層及び前記第1の電極層を電気的に接続する配線層を形成し、
前記第1の電極層の一部、及び前記配線層を覆う第2の絶縁層を形成し、
前記第1の電極層上に電界発光層を形成し、
前記電界発光層上に第2の電極層を形成することを特徴とする表示装置の作製方法。
Forming a gate electrode layer and a first electrode layer on the insulating surface;
Forming a gate insulating layer on the gate electrode layer and the first electrode layer;
Forming a metal film containing a metal element on the gate insulating layer;
Forming a semiconductor layer on the metal film;
Forming a semiconductor layer having one conductivity type in contact with the semiconductor layer;
Heating the semiconductor layer and the semiconductor layer having one conductivity type;
A conductive layer is selectively formed by discharging a composition containing a conductive material over the semiconductor layer having the one conductivity type;
Forming a resist on the conductive layer;
The resist is exposed and patterned with a laser beam to form a mask,
Patterning the conductive layer and the semiconductor layer having one conductivity type using the mask to form a source electrode layer, a drain electrode layer, a source region and a drain region;
Forming an insulating layer on the source electrode layer, the drain electrode layer, and the gate insulating layer;
Forming a first opening reaching the source electrode layer or the drain electrode layer in the insulating layer, and a second opening reaching the first electrode layer in the insulating layer and the gate insulating layer;
Forming a wiring layer electrically connecting the source electrode layer or the drain electrode layer and the first electrode layer in the first opening and the second opening;
Forming a second insulating layer covering a part of the first electrode layer and the wiring layer;
Forming an electroluminescent layer on the first electrode layer;
A method for manufacturing a display device, comprising forming a second electrode layer over the electroluminescent layer.
絶縁表面上に、ゲート電極層及び第1の電極層を形成し、
前記ゲート電極層及び前記第1の電極層上にゲート絶縁層を形成し、
前記ゲート絶縁層上に半導体層を形成し、
前記半導体層に金属元素を添加し、
前記半導体層に接して一導電型を有する半導体層を形成し、
前記半導体層及び前記一導電型を有する半導体層を加熱し、
前記一導電型を有する半導体層上に導電性材料を含む組成物を吐出して選択的に導電層を形成し、
前記導電層上にレジストを形成し、
前記レジストをレーザ光で露光してパターニングし、マスクを形成し、
前記マスクを用いて前記導電層及び前記一導電型を有する半導体層をパターニングし、ソース電極層、ドレイン電極層、ソース領域及びドレイン領域を形成し、
前記ソース電極層、前記ドレイン電極層及び前記ゲート絶縁層上に絶縁層を形成し、
前記絶縁層に前記ソース電極層または前記ドレイン電極層に達する第1の開口部、及び前記絶縁層と前記ゲート絶縁層に前記第1の電極層に達する第2の開口部を形成し、
前記第1の開口部及び前記第2の開口部に、前記ソース電極層または前記ドレイン電極層及び前記第1の電極層を電気的に接続する配線層を形成し、
前記第1の電極層の一部、及び前記配線層を覆う第2の絶縁層を形成し、
前記第1の電極層上に電界発光層を形成し、
前記電界発光層上に第2の電極層を形成することを特徴とする表示装置の作製方法。
Forming a gate electrode layer and a first electrode layer on the insulating surface;
Forming a gate insulating layer on the gate electrode layer and the first electrode layer;
Forming a semiconductor layer on the gate insulating layer;
Adding a metal element to the semiconductor layer;
Forming a semiconductor layer having one conductivity type in contact with the semiconductor layer;
Heating the semiconductor layer and the semiconductor layer having one conductivity type;
A conductive layer is selectively formed by discharging a composition containing a conductive material over the semiconductor layer having the one conductivity type;
Forming a resist on the conductive layer;
The resist is exposed and patterned with a laser beam to form a mask,
Patterning the conductive layer and the semiconductor layer having one conductivity type using the mask to form a source electrode layer, a drain electrode layer, a source region and a drain region;
Forming an insulating layer on the source electrode layer, the drain electrode layer, and the gate insulating layer;
Forming a first opening reaching the source electrode layer or the drain electrode layer in the insulating layer, and a second opening reaching the first electrode layer in the insulating layer and the gate insulating layer;
Forming a wiring layer electrically connecting the source electrode layer or the drain electrode layer and the first electrode layer in the first opening and the second opening;
Forming a second insulating layer covering a part of the first electrode layer and the wiring layer;
Forming an electroluminescent layer on the first electrode layer;
A method for manufacturing a display device, comprising forming a second electrode layer over the electroluminescent layer.
絶縁表面上に、ゲート電極層及び第1の電極層を形成し、
前記ゲート電極層及び前記第1の電極層上にゲート絶縁層を形成し、
前記ゲート絶縁層上に金属元素を含む金属膜を形成し、
前記金属膜上に半導体層を形成し、
前記半導体層上に選択的にチャネル保護層を形成し、
前記半導体層及び前記チャネル保護層に接して一導電型を有する半導体層を形成し、
前記半導体層、前記チャネル保護層、及び前記一導電型を有する半導体層を加熱し、
前記一導電型を有する半導体層上に導電性材料を含む組成物を吐出して選択的に導電層を形成し、
前記導電層上にレジストを形成し、
前記レジストをレーザ光で露光してパターニングし、マスクを形成し、
前記マスクを用いて前記導電層及び前記一導電型を有する半導体層をパターニングし、ソース電極層、ドレイン電極層、ソース領域及びドレイン領域を形成し、
前記ソース電極層、前記ドレイン電極層及び前記ゲート絶縁層上に絶縁層を形成し、
前記絶縁層に前記ソース電極層または前記ドレイン電極層に達する第1の開口部、及び前記絶縁層と前記ゲート絶縁層に前記第1の電極層に達する第2の開口部を形成し、
前記第1の開口部及び前記第2の開口部に、前記ソース電極層または前記ドレイン電極層及び前記第1の電極層を電気的に接続する配線層を形成し、
前記第1の電極層の一部、及び前記配線層を覆う第2の絶縁層を形成し、
前記第1の電極層上に電界発光層を形成し、
前記電界発光層上に第2の電極層を形成することを特徴とする表示装置の作製方法。
Forming a gate electrode layer and a first electrode layer on the insulating surface;
Forming a gate insulating layer on the gate electrode layer and the first electrode layer;
Forming a metal film containing a metal element on the gate insulating layer;
Forming a semiconductor layer on the metal film;
Forming a channel protective layer selectively on the semiconductor layer;
Forming a semiconductor layer having one conductivity type in contact with the semiconductor layer and the channel protective layer;
Heating the semiconductor layer, the channel protective layer, and the semiconductor layer having one conductivity type;
A conductive layer is selectively formed by discharging a composition containing a conductive material over the semiconductor layer having the one conductivity type;
Forming a resist on the conductive layer;
The resist is exposed and patterned with a laser beam to form a mask,
Patterning the conductive layer and the semiconductor layer having one conductivity type using the mask to form a source electrode layer, a drain electrode layer, a source region and a drain region;
Forming an insulating layer on the source electrode layer, the drain electrode layer, and the gate insulating layer;
Forming a first opening reaching the source electrode layer or the drain electrode layer in the insulating layer, and a second opening reaching the first electrode layer in the insulating layer and the gate insulating layer;
Forming a wiring layer electrically connecting the source electrode layer or the drain electrode layer and the first electrode layer in the first opening and the second opening;
Forming a second insulating layer covering a part of the first electrode layer and the wiring layer;
Forming an electroluminescent layer on the first electrode layer;
A method for manufacturing a display device, comprising forming a second electrode layer over the electroluminescent layer.
絶縁表面上に、ゲート電極層及び第1の電極層を形成し、
前記ゲート電極層及び前記第1の電極層上にゲート絶縁層を形成し、
前記ゲート絶縁層上に半導体層を形成し、
前記半導体層上に選択的にチャネル保護層を形成し、
前記半導体層及び前記チャネル保護層に金属元素を添加し、
前記半導体層及び前記チャネル保護層に接して一導電型を有する半導体層を形成し、
前記半導体層、前記チャネル保護層、及び前記一導電型を有する半導体層を加熱し、
前記一導電型を有する半導体層上に導電性材料を含む組成物を吐出して選択的に導電層を形成し、
前記導電層上にレジストを形成し、
前記レジストをレーザ光で露光してパターニングし、マスクを形成し、
前記マスクを用いて前記導電層及び前記一導電型を有する半導体層をパターニングし、ソース電極層、ドレイン電極層、ソース領域及びドレイン領域を形成し、
前記ソース電極層、前記ドレイン電極層及び前記ゲート絶縁層上に絶縁層を形成し、
前記絶縁層に前記ソース電極層または前記ドレイン電極層に達する第1の開口部、及び前記絶縁層と前記ゲート絶縁層に前記第1の電極層に達する第2の開口部を形成し、
前記第1の開口部及び前記第2の開口部に、前記ソース電極層または前記ドレイン電極層及び前記第1の電極層を電気的に接続する配線層を形成し、
前記第1の電極層の一部、及び前記配線層を覆う第2の絶縁層を形成し、
前記第1の電極層上に電界発光層を形成し、
前記電界発光層上に第2の電極層を形成することを特徴とする表示装置の作製方法。
Forming a gate electrode layer and a first electrode layer on the insulating surface;
Forming a gate insulating layer on the gate electrode layer and the first electrode layer;
Forming a semiconductor layer on the gate insulating layer;
Forming a channel protective layer selectively on the semiconductor layer;
Adding a metal element to the semiconductor layer and the channel protective layer;
Forming a semiconductor layer having one conductivity type in contact with the semiconductor layer and the channel protective layer;
Heating the semiconductor layer, the channel protective layer, and the semiconductor layer having one conductivity type;
A conductive layer is selectively formed by discharging a composition containing a conductive material over the semiconductor layer having the one conductivity type;
Forming a resist on the conductive layer;
The resist is exposed and patterned with a laser beam to form a mask,
Patterning the conductive layer and the semiconductor layer having one conductivity type using the mask to form a source electrode layer, a drain electrode layer, a source region and a drain region;
Forming an insulating layer on the source electrode layer, the drain electrode layer, and the gate insulating layer;
Forming a first opening reaching the source electrode layer or the drain electrode layer in the insulating layer, and a second opening reaching the first electrode layer in the insulating layer and the gate insulating layer;
Forming a wiring layer electrically connecting the source electrode layer or the drain electrode layer and the first electrode layer in the first opening and the second opening;
Forming a second insulating layer covering a part of the first electrode layer and the wiring layer;
Forming an electroluminescent layer on the first electrode layer;
A method for manufacturing a display device, comprising forming a second electrode layer over the electroluminescent layer.
請求項1乃至8のいずれか一項において、前記絶縁層は、絶縁性材料を含む組成物を吐出して選択的に形成することを特徴とする表示装置の作製方法。     9. The method for manufacturing a display device according to claim 1, wherein the insulating layer is selectively formed by discharging a composition containing an insulating material. 請求項1乃至9のいずれか一項において、前記金属元素として鉄、ニッケル、コバルト、ルテニウム、ロジウム、パラジウム、オスニウム、イリジウム、白金、チタン、銅及び金から選ばれた一つ又は複数を用いることを特徴とする表示装置の作製方法。     10. The metal element according to claim 1, wherein one or more selected from iron, nickel, cobalt, ruthenium, rhodium, palladium, osnium, iridium, platinum, titanium, copper and gold are used as the metal element. And a method for manufacturing a display device. 請求項1乃至請求項10のいずれか一項において、前記ゲート絶縁層として、前記ゲート電極層及び前記第1の電極層上に第1のゲート絶縁層を形成し、
前記第1のゲート絶縁層上に第2のゲート絶縁層を形成し、
前記第2のゲート絶縁層上に膜厚0.1nm以上10nm以下の第3のゲート絶縁層を形成することを特徴とする表示装置の作製方法。
The gate insulating layer according to any one of claims 1 to 10, wherein a first gate insulating layer is formed on the gate electrode layer and the first electrode layer as the gate insulating layer,
Forming a second gate insulating layer on the first gate insulating layer;
A method for manufacturing a display device, wherein a third gate insulating layer having a thickness of 0.1 nm to 10 nm is formed over the second gate insulating layer.
請求項11において、前記第1のゲート絶縁層として窒化酸化珪素膜を形成し、前記第2のゲート絶縁層として酸化窒化珪素膜を形成し、前記第3のゲート絶縁層として窒化珪素膜を形成することを特徴とする表示装置の作製方法。     12. A silicon nitride oxide film is formed as the first gate insulating layer, a silicon oxynitride film is formed as the second gate insulating layer, and a silicon nitride film is formed as the third gate insulating layer. And a manufacturing method of a display device.
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Cited By (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0925185A (en) * 1995-07-13 1997-01-28 Toshiba Ceramics Co Ltd Silicon carbide film coated member and its production
JP2009276758A (en) * 2008-04-17 2009-11-26 Semiconductor Energy Lab Co Ltd Light-emitting device and method of manufacturing the same
JP2011103390A (en) * 2009-11-11 2011-05-26 Mitsubishi Electric Corp Thin film transistor and method of manufacturing the same
JP2011216872A (en) * 2010-03-15 2011-10-27 Semiconductor Energy Lab Co Ltd Semiconductor device
JP2012015491A (en) * 2010-06-04 2012-01-19 Semiconductor Energy Lab Co Ltd Photoelectric conversion device
JP2012089879A (en) * 2008-07-31 2012-05-10 Semiconductor Energy Lab Co Ltd Semiconductor device
JP2013161090A (en) * 2012-02-07 2013-08-19 Samsung Display Co Ltd Thin film transistor display panel and method of manufacturing the same
US8912547B2 (en) 2012-01-20 2014-12-16 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device, display device, and semiconductor device
US8946097B2 (en) 2009-12-08 2015-02-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
JP2015228032A (en) * 2009-09-04 2015-12-17 株式会社半導体エネルギー研究所 Semiconductor device
JP2015228505A (en) * 2009-10-09 2015-12-17 株式会社半導体エネルギー研究所 Semiconductor device manufacturing method
US9705003B2 (en) 2009-03-27 2017-07-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including first and second gate electrodes and stack of insulating layers
JP2018060225A (en) * 2010-01-20 2018-04-12 株式会社半導体エネルギー研究所 Electronic apparatus

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
RU2547383C2 (en) * 2013-08-28 2015-04-10 Федеральное государственное бюджетное образовательное учреждение высшего профессионального образования "Московский государственный университет имени М.В. Ломоносова" (МГУ) Method of depositing emission layer

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08254713A (en) * 1995-03-16 1996-10-01 Toshiba Corp Thin-film transistor, its production and liquid crystal display element
JP2000353666A (en) * 1999-06-11 2000-12-19 Matsushita Electric Ind Co Ltd Semiconductor thin film and manufacture thereof
JP2002016068A (en) * 2000-06-28 2002-01-18 Seiko Epson Corp Manufacturing method of wiring, the wiring, and optoelectronic device
JP2002124683A (en) * 2000-06-30 2002-04-26 Hannstar Display Corp Manufacturing method of polycrystal film transistor liquid-crystal display panel
JP2002324808A (en) * 2001-01-19 2002-11-08 Semiconductor Energy Lab Co Ltd Semiconductor device and method for manufacturing the same
JP2003318193A (en) * 2002-04-22 2003-11-07 Seiko Epson Corp Device, its manufacturing method and electronic device
JP2004241770A (en) * 2003-01-17 2004-08-26 Semiconductor Energy Lab Co Ltd Method of manufacturing conductive layer and method of manufacturing semiconductor device

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08254713A (en) * 1995-03-16 1996-10-01 Toshiba Corp Thin-film transistor, its production and liquid crystal display element
JP2000353666A (en) * 1999-06-11 2000-12-19 Matsushita Electric Ind Co Ltd Semiconductor thin film and manufacture thereof
JP2002016068A (en) * 2000-06-28 2002-01-18 Seiko Epson Corp Manufacturing method of wiring, the wiring, and optoelectronic device
JP2002124683A (en) * 2000-06-30 2002-04-26 Hannstar Display Corp Manufacturing method of polycrystal film transistor liquid-crystal display panel
JP2002324808A (en) * 2001-01-19 2002-11-08 Semiconductor Energy Lab Co Ltd Semiconductor device and method for manufacturing the same
JP2003318193A (en) * 2002-04-22 2003-11-07 Seiko Epson Corp Device, its manufacturing method and electronic device
JP2004241770A (en) * 2003-01-17 2004-08-26 Semiconductor Energy Lab Co Ltd Method of manufacturing conductive layer and method of manufacturing semiconductor device

Cited By (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0925185A (en) * 1995-07-13 1997-01-28 Toshiba Ceramics Co Ltd Silicon carbide film coated member and its production
JP2009276758A (en) * 2008-04-17 2009-11-26 Semiconductor Energy Lab Co Ltd Light-emitting device and method of manufacturing the same
TWI476921B (en) * 2008-07-31 2015-03-11 Semiconductor Energy Lab Semiconductor device and method for manufacturing the same
US10937897B2 (en) 2008-07-31 2021-03-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP2016001746A (en) * 2008-07-31 2016-01-07 株式会社半導体エネルギー研究所 Semiconductor device
JP2012089879A (en) * 2008-07-31 2012-05-10 Semiconductor Energy Lab Co Ltd Semiconductor device
JP2012109593A (en) * 2008-07-31 2012-06-07 Semiconductor Energy Lab Co Ltd Manufacturing method for semiconductor device
US9111804B2 (en) 2008-07-31 2015-08-18 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US8729544B2 (en) 2008-07-31 2014-05-20 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
KR101427612B1 (en) * 2008-07-31 2014-08-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Semiconductor device
US9087745B2 (en) 2008-07-31 2015-07-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US9705003B2 (en) 2009-03-27 2017-07-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device including first and second gate electrodes and stack of insulating layers
KR101891258B1 (en) 2009-03-27 2018-09-28 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Semiconductor device
JP2015228032A (en) * 2009-09-04 2015-12-17 株式会社半導体エネルギー研究所 Semiconductor device
US11367793B2 (en) 2009-10-09 2022-06-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US10043915B2 (en) 2009-10-09 2018-08-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP2015228505A (en) * 2009-10-09 2015-12-17 株式会社半導体エネルギー研究所 Semiconductor device manufacturing method
US9601635B2 (en) 2009-10-09 2017-03-21 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US10770596B2 (en) 2009-10-09 2020-09-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US11695080B2 (en) 2009-10-09 2023-07-04 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
US10446693B2 (en) 2009-10-09 2019-10-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing the same
JP2011103390A (en) * 2009-11-11 2011-05-26 Mitsubishi Electric Corp Thin film transistor and method of manufacturing the same
US8946097B2 (en) 2009-12-08 2015-02-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method thereof
KR101511076B1 (en) * 2009-12-08 2015-04-10 가부시키가이샤 한도오따이 에네루기 켄큐쇼 Semiconductor device and manufacturing method thereof
JP2018060225A (en) * 2010-01-20 2018-04-12 株式会社半導体エネルギー研究所 Electronic apparatus
JP2019174839A (en) * 2010-01-20 2019-10-10 株式会社半導体エネルギー研究所 Electronic apparatus
JP2011216872A (en) * 2010-03-15 2011-10-27 Semiconductor Energy Lab Co Ltd Semiconductor device
JP2012015491A (en) * 2010-06-04 2012-01-19 Semiconductor Energy Lab Co Ltd Photoelectric conversion device
US9667148B2 (en) 2010-06-04 2017-05-30 Semiconductor Energy Laboratory Co., Ltd. Photoelectric transducer device including a transistor including an oxide semiconductor layer
US8912547B2 (en) 2012-01-20 2014-12-16 Semiconductor Energy Laboratory Co., Ltd. Light-emitting device, display device, and semiconductor device
JP2013161090A (en) * 2012-02-07 2013-08-19 Samsung Display Co Ltd Thin film transistor display panel and method of manufacturing the same

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