JP2002324808A - Semiconductor device and method for manufacturing the same - Google Patents

Semiconductor device and method for manufacturing the same

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JP2002324808A
JP2002324808A JP2002009440A JP2002009440A JP2002324808A JP 2002324808 A JP2002324808 A JP 2002324808A JP 2002009440 A JP2002009440 A JP 2002009440A JP 2002009440 A JP2002009440 A JP 2002009440A JP 2002324808 A JP2002324808 A JP 2002324808A
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film
layer
semiconductor
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JP2002009440A
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Inventor
Takashi Hamada
Junichi Hizuka
Masayuki Kajiwara
Tomohito Murakami
Osamu Nakamura
Toru Takayama
Shunpei Yamazaki
理 中村
舜平 山崎
智史 村上
誠之 梶原
崇 浜田
純一 肥塚
徹 高山
Original Assignee
Semiconductor Energy Lab Co Ltd
株式会社半導体エネルギー研究所
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Abstract

PROBLEM TO BE SOLVED: To provide a semiconductor device whose manufacturing process is simple even when optimizing an FET structure to meet requirements for a pixel portion and a driving circuit, and to solve the problem of sudden off- current increase when forming the FET without sufficiently reducing a concentration of a catalyst chemical element in forming a crystalline semiconductor film by adding the catalyst chemical. SOLUTION: The semiconductor device comprises a first n-channel TFT semiconductor layer including a first impurity region and a second impurity region formed outside a gate electrode, a second n-channel TFT semiconductor layer being arranged so that a part of it overlaps the gate electrode and including a third impurity region arranged outside the gate electrode, and a p-channel TFT semiconductor region including a fourth impurity region arranged so that a part of it overlaps the gate electrode and a fifth impurity region arranged outside of the gate electrode. The catalyst chemical element is moved from the crystalline semiconductor film formed by the catalyst chemical element to the semiconductor film including an inert gas chemical element via a barrier layer.

Description

【発明の詳細な説明】 DETAILED DESCRIPTION OF THE INVENTION

【0001】 [0001]

【発明の属する技術分野】本発明は、基板上に形成された結晶構造を有する半導体膜(以下、結晶質半導体膜という)を用いた薄膜トランジスタ(Thin Film Transist The present invention relates to a semiconductor film (hereinafter, referred to as crystalline semiconductor film) having a crystalline structure formed on a substrate a thin film transistor using (Thin Film Transist
or、以下TFTと記す)を用いた半導体装置及びその作製方法に関する。 or, a semiconductor device and a manufacturing method thereof using the following referred to as TFT). 尚、本明細書において半導体装置とは、半導体特性を利用して機能する装置全般を指し、本発明により作製される半導体装置はTFTを用いて構成される半導体集積回路(マイクロプロセッサ、信号処理回路または高周波回路等)を有する液晶表示装置等を範疇に含んでいる。 Note that the semiconductor device in this specification refers to all devices which function by utilizing semiconductor characteristics, a semiconductor device is a semiconductor integrated circuit (a microprocessor configured by using a TFT manufactured by the present invention, the signal processing circuit or it contains the category of the liquid crystal display device or the like having a high frequency circuit, etc.).

【0002】 [0002]

【従来技術】同一基板上にTFTを用いて形成された駆動回路と画素部を有する液晶表示装置がさかんに形成されてきている。 BACKGROUND A liquid crystal display device having a driver circuit and a pixel portion formed by using a TFT on the same substrate have been actively formed. TFTの活性層として半導体膜が用いられ、なかでも、活性層に結晶質珪素膜を用いることで高い電界効果移動度を実現してきた。 Semiconductor film is used as the active layer of the TFT, among others, it has been realized a high field-effect mobility by using a crystalline silicon film on the active layer. そして、その技術は一枚のガラス基板上に画素部を形成する画素TFTと、 Then, a pixel TFT that techniques for forming a pixel portion on one glass substrate,
画素部の周辺に設けられる駆動回路のTFTを形成したモノシリック型の液晶表示装置を可能とした。 It allowed the monolithic liquid crystal display device forming a TFT of a driver circuit formed in the periphery of the pixel portion.

【0003】TFTの電気的特性を決める要素は、半導体膜の品質、特に電界効果移動度は結晶性に依存しており、電界効果移動度はTFTの応答特性や、TFTを回路に用いて作製された液晶表示装置の表示能に直接関わってくる。 [0003] Elements that determine the electrical characteristics of the TFT, the quality of the semiconductor film, in particular a field-effect mobility is dependent on the crystalline field effect mobility using and response characteristics of the TFT, a TFT circuit fabrication come directly involved in the display capacity of the liquid crystal display device.

【0004】そこで、品質のよい結晶質半導体膜を形成するための方法がさかんに研究されている。 [0004] Therefore, a method for forming a good crystalline semiconductor film quality is actively studied. 例えば、一旦非晶質半導体膜を形成した後、レーザ光を照射して結晶化させる方法や、電熱炉を用いて加熱処理を行い結晶化させる方法が用いられている。 For example, and once after the formation of the amorphous semiconductor film, and a method of crystallizing by irradiation with laser light, a method of crystallizing heat treatment is performed by using an electric furnace is used. しかし、このような方法で作製される半導体膜は多数の結晶粒から成り、その結晶方位は任意な方向に配向して制御することが出来ないでいる。 However, such a semiconductor film formed by the method consists of a number of crystal grains, the crystal orientation is not possible to control oriented in any direction. そのために、単結晶の半導体と比較してキャリアの移動がスムーズに行われず、TFTの電気的特性を制限する要因となっている。 Therefore, the movement of the carrier as compared with the single crystal semiconductor is not performed smoothly, which is a factor that limits the electrical characteristics of the TFT.

【0005】これに対し、特開平7−183540号公報で開示される技術は、ニッケルなどの金属元素を添加してシリコン半導体膜を結晶化させる技術であり、当該金属元がいわば触媒となり結晶化を促進し、また、それに必要とする温度を低下させる効果があることが知られている。 [0005] In contrast, the technique disclosed in JP-A 7-183540 discloses is a technique to crystallize the silicon semiconductor film by adding a metallic element such as nickel, crystallization the metal source as it were becomes catalyst It promotes, also known to be effective for it to lower the temperature required. さらに、そればかりでなく結晶方位の配向性を高めることも可能となっている。 Furthermore, it is also made possible to enhance the orientation of the crystal orientation as well as it. 触媒作用のある元素としてはFe、Ni、Co、Ru、Rh、Pd、Os、I The element having a catalytic action Fe, Ni, Co, Ru, Rh, Pd, Os, I
r、Pt、Cu、Auから選ばれた一種または複数種であることが知られている。 r, Pt, Cu, is known to be one or more kinds selected from Au.

【0006】しかし、触媒作用のある金属元素(ここでは全てを含めて触媒元素と呼ぶ)を添加する故に、半導体膜の膜中或いは膜表面には、当該金属元素が残存し、 However, a metal element having a catalytic action (including all referred to herein as the catalytic element) because of adding, to the film or membrane surface of the semiconductor film, the metal element is left,
TFTの電気的特性をばらつかせるなどの問題がある。 There is a problem, such as to fluctuated the electrical characteristics of the TFT.
例えば、TFTのオフ電流が増加し、個々の素子間でばらつくなどの問題がある。 For example, off-current of the TFT is increased, there are problems such as variation between individual elements. 即ち、結晶化に対し触媒作用のある金属元素は、一旦結晶質半導体膜が形成されてしまえば、かえって不要な存在となっている。 That is, the metal element having a catalytic effect on crystallization, and once once formed crystalline semiconductor film, a rather unwanted present.

【0007】そこで、本出願人は、燐を用いたゲッタリング技術を適応して、結晶化の為に添加した金属元素を500℃程度の加熱温度においても、半導体膜の特定の領域から除去する方法を開示した。 [0007] The present applicant has adapted the gettering technology using phosphorus, even at a heating temperature of about 500 ° C. The metal element added for crystallization, to remove from a particular region of the semiconductor film methods have been disclosed. 例えば、TFTのソース・ドレイン領域にリンを添加して450〜700℃ For example, phosphorus is added to the source-drain regions of the TFT 450-700 ° C.
の熱処理を行うことで、素子形成領域から結晶化の為に添加した金属元素を容易に除去することが可能である。 By performing the heat treatment, it is possible to easily remove the added metal element for crystallization from the element formation region.
このような技術の一例は、特許第3032801号に開示されている。 An example of such a technique is disclosed in Japanese Patent No. 3032801.

【0008】また、上記したような高い結晶方位性を有する良質な半導体膜を用いることにより、同一基板上に駆動回路と画素部とを一体形成したアクティブマトリクス型液晶表示装置が開発されるようになった。 Further, by using a high-quality semiconductor film having a high crystal orientation properties as described above, as an active matrix liquid crystal display device which is integrally formed a drive circuit and a pixel portion over one substrate is developed became.

【0009】アクティブマトリクス型液晶表示装置の駆動回路は、高い駆動能力(オン電流、Ion)およびホットキャリア効果による劣化を防ぎ信頼性を向上させることが求められる一方で、画素部は低いオフ電流(Ioff) [0009] driving circuit of an active matrix type liquid crystal display device, high driving ability (the on-current, Ion) and prevent deterioration due to hot carrier effect while improving the reliability is required, the pixel unit is low off current ( Ioff)
が求められている。 There is a demand.

【0010】オフ電流値を低減するためのTFT構造として、低濃度ドレイン(LDD:Lightly Doped drai [0010] As a TFT structure for reducing an off current value, a lightly doped drain (LDD: Lightly Doped drai
n)構造が知られている。 n) structure is known. この構造は、チャネル形成領域と、高濃度に不純物元素を添加して形成するソース領域あるいはドレイン領域との間に、低濃度に不純物元素を添加したLDD領域を設けたものである。 This structure includes a channel forming region, between the source region or drain region formed by adding an impurity element at high concentration, is provided with a LDD region doped with an impurity element at a low concentration. また、ホットキャリアによるオン電流値の劣化を防ぐのに有効である構造の中に、LDD領域の一部分がゲート電極と重なるLDD構造(以下、Gate-drain Overlapped LDDを省略してGOLDと呼ぶ)が知られている。 Further, in a structure effective in preventing deterioration of the ON current value due to hot carriers, LDD structure portion of the LDD region overlaps the gate electrode (hereinafter, referred to as a GOLD omit Gate-drain Overlapped LDD) is Are known.

【0011】 [0011]

【発明が解決しようとする課題】本出願人は、上記したように触媒元素を用いた低温結晶化プロセスを用いた後、触媒元素を半導体膜からゲッタリングする方法を開示している。 The Applicant [SUMMARY OF THE INVENTION] After using a cold crystallization process using a catalytic element as described above, discloses a method of gettering a catalytic element from the semiconductor film. 例えば、ゲッタリング作用を有する周期表の15族に属する元素(代表的にはリン)を高濃度にドーピングしたゲッタリングサイトを形成し、加熱処理を行って触媒元素をゲッタリング領域に移動させ、この加熱処理工程後にゲッタリングサイトを除去する方法や、 For example, to form a gettering site element belonging to Group 15 of the periodic table (typically phosphorus) doped with a high concentration having a gettering action, subjected to heat treatment to move the catalytic element to the gettering region, a method of removing the gettering site after the heat treatment step,
後にソース領域またはドレイン領域となる領域に添加されたリンの活性化と同一の加熱処理工程で、半導体層中の触媒元素をソース領域またはドレイン領域にゲッタリングする(移動させる)方法などが考えられている。 After the source and drain regions become activated phosphorus added to the area the same heat treatment step, to getter the catalytic element in the semiconductor layer to the source or drain region (moving) method and the like are considered ing. これらのゲッタリングは、550℃にて4時間程度の加熱処理を行うことで、結晶化の為に半導体膜に導入した金属元素を除去することを可能にしている。 These gettering, heat treatment is performed for about 4 hours at 550 ° C., is it possible to remove the introduced metal element in the semiconductor film for crystallization.

【0012】しかし、ゲッタリング作用を得るために半導体膜に添加されるリンの濃度は1×10 20 /cm 3以上、好ましくは1×10 21 /cm 3であり、リンを半導体膜にドーピングするのに要する処理時間が問題となっていた。 [0012] However, the concentration of phosphorus added to the semiconductor film in order to obtain the gettering effect 1 × 10 20 / cm 3 or more, preferably 1 × 10 21 / cm 3, is doped with phosphorus to a semiconductor film the processing time required to has been a problem. また、イオン注入法、あるいはイオンドープ法(本明細書では注入するイオンの質量分離を行わない方法のことを指して呼ぶ)による高濃度のリンの添加は、 The addition of high concentrations of phosphorus by (pointing referred to a method in which mass separation is not performed of ions implanted in this specification) ion implantation, or ion doping method,
その後の半導体膜の再結晶化が困難になるといった第1 The such recrystallization subsequent semiconductor film becomes difficult 1
の問題を有していた。 I had a problem.

【0013】また、駆動回路一体形成型のアクティブマトリクス型液晶表示装置において、駆動回路と画素部とに要求される性能が異なるため、それぞれの要求にあわせてTFTの構造を最適化しようとしたとき、例えばゲート電極を利用して自己整合的にLDD領域等の不純物元素を含む領域を形成する手法では、基板サイズの大型化に伴って、その加工精度がどうしても悪くなってしまい、フォトマスクを用いて形成しようとすると、製造工程が複雑となり必要なフォトマスクの数が必然的に増加してしまうという第2の問題を有している。 [0013] In an active matrix liquid crystal display device driving circuit integrally formed type, for the performance required in the driver circuit and a pixel portion are different, when trying to optimize the structure of the TFT in accordance with the respective requirements , for example by using the gate electrode in the method of forming a region containing an impurity element such as a self-aligned manner LDD region, along with the enlargement of the substrate size, the machining accuracy becomes really bad, using a photomask If an attempt is made to form Te, the number of required photomask manufacturing process becomes complicated has a second problem that inevitably increases.

【0014】以上のように本発明は、触媒元素を用いて得られる結晶質半導体膜から触媒元素(金属元素)を除去する方法に関する第1の問題を解決する技術、画素部や駆動回路の駆動条件にみあったTFTの構造を作り分けようとすると製造工程が複雑化するという第2の問題を解決する技術および第1、第2の問題を同時に解決する技術を提供することを目的としている。 [0014] As described above, the present invention, the first problem solving technique relates to a method for removing a catalytic element (metal element) of a crystalline semiconductor film obtained by using a catalyst element, the driving of the pixel portion and the driving circuit and its object is to provide a technique for solving technical and first and manufacturing processes when you Wakeyo make the structure of the TFT commensurate with the condition resolves second problem of complicating the second problem simultaneously .

【0015】 [0015]

【課題を解決するための手段】本発明は、第1のnチャネル型TFTと第2のnチャネル型TFTとpチャネル型TFTとを同一基板上に備えた半導体装置であって、 The present invention SUMMARY OF THE INVENTION comprises a first n-channel type TFT and a second n-channel type TFT and p-channel type TFT and a semiconductor device provided on the same substrate,
前記第1のnチャネル型TFTの半導体層に形成される第1の不純物領域と第2の不純物領域とはゲート電極の外側に設けられ、前記第2のnチャネル型TFTの半導体層に形成される第3の不純物領域はゲート電極と一部が重なるように設けられ、かつ、第3の不純物領域はゲート電極の外側に設けられ、前記pチャネル型TFTの半導体層に形成される第4の不純物領域はゲート電極と一部が重なるように設けられ、かつ、第5の不純物領域はゲート電極の外側に設けられていることを特徴としている。 The first first formed in the semiconductor layer of the n-channel type TFT of the impurity regions and the second impurity region is provided outside the gate electrode, are formed on the semiconductor layer of the second n-channel type TFT that the third impurity region is provided so as to partially overlap with the gate electrode, and third impurity regions is provided outside the gate electrode, a fourth layer formed in the semiconductor layer of the p-channel type TFT impurity regions provided so as to partially overlap with the gate electrode, and the impurity region of the 5 is characterized in that provided outside of the gate electrode.

【0016】また、本発明は、第1のnチャネル型TF Further, the present invention comprises a first n-channel type TF
Tと第2のnチャネル型TFTとpチャネル型TFTとを同一基板上に備えた半導体装置であって、前記第1のnチャネル型TFTの半導体層に形成され、LDD領域となる第1の不純物領域と、ソースまたはドレイン領域となる第2の不純物領域とはゲート電極の外側に設けられ、前記第2のnチャネル型TFTの半導体層に形成され、LDD領域となる第3の不純物領域はゲート電極と一部が重なるように設けられ、かつ、ソースまたはドレイン領域となる第3の不純物領域はゲート電極の外側に設けられ、前記pチャネル型TFTの半導体層に形成され、LDD領域となる第4の不純物領域はゲート電極と一部が重なるように設けられ、かつ、ソースまたはドレイン領域となる第5の不純物領域はゲート電極の外側に設けられているこ A T and a second n-channel type TFT and p-channel type TFT and a semiconductor device provided on the same substrate, are formed on the semiconductor layer of the first n-channel type TFT, the first serving as LDD regions and impurity regions provided on the outside of the gate electrode and the second impurity regions serving as source or drain regions, are formed on the semiconductor layer of the second n-channel TFT, and the third impurity region serving as the LDD region the gate electrode and the part is provided so as to overlap, and the third impurity region to be a source or drain region is provided outside of the gate electrode, are formed on the semiconductor layer of the p-channel TFT, and the LDD region the fourth impurity region is provided so as to partially overlap with the gate electrode, and this impurity region of the 5 serving as the source or drain region is provided outside the gate electrode を特徴としている。 It is characterized in.

【0017】また、本発明は、画素部に設けられる第1 Further, the present invention is first provided in the pixel portion
のnチャネル型TFTと、駆動回路に設けられる第2のnチャネル型TFTとpチャネル型TFTとを同一基板上に備えた半導体装置であって、前記第1のnチャネル型TFTの半導体層に形成される第1の不純物領域と第2の不純物領域とはゲート電極の外側に設けられ、前記第2のnチャネル型TFTの半導体層に形成される第3 And n-channel type TFT, and a second n-channel type TFT and p-channel type TFT provided in the driver circuit A semiconductor device comprising on the same substrate, the semiconductor layer of the first n-channel type TFT the first impurity region and the second impurity region is provided outside of the gate electrode to be formed, a third layer formed in the semiconductor layer of the second n-channel type TFT
の不純物領域はゲート電極と一部が重なるように設けられ、かつ、第3の不純物領域はゲート電極の外側に設けられ、前記pチャネル型TFTの半導体層に形成される第4の不純物領域はゲート電極と一部が重なるように設けられ、かつ、第5の不純物領域はゲート電極の外側に設けられていることを特徴としている。 Impurity region provided so as to partially overlap with the gate electrode, and third impurity regions is provided outside the gate electrode, the fourth impurity regions that are formed in the semiconductor layer of the p-channel type TFT the gate electrode and the part is provided so as to overlap, and the impurity region of the fifth is characterized in that provided outside of the gate electrode.

【0018】また、本発明は、画素部に設けられる第1 Further, the present invention is first provided in the pixel portion
のnチャネル型TFTと、駆動回路に設けられる第2のnチャネル型TFTとpチャネル型TFTとを同一基板上に備えた半導体装置であって、前記第1のnチャネル型TFTの半導体層に形成され、LDD領域となる第1 And n-channel type TFT, and a second n-channel type TFT and p-channel type TFT provided in the driver circuit A semiconductor device comprising on the same substrate, the semiconductor layer of the first n-channel type TFT is formed, the first serving as LDD regions
の不純物領域と、ソースまたはドレイン領域となる第2 And impurity regions of a second as a source or drain region
の不純物領域とはゲート電極の外側に設けられ、前記第2のnチャネル型TFTの半導体層に形成され、LDD Impurity region A is provided on the outside of the gate electrode, are formed on the semiconductor layer of the second n-channel type TFT, LDD
領域となる第3の不純物領域はゲート電極と一部が重なるように設けられ、かつ、ソースまたはドレイン領域となる第3の不純物領域はゲート電極の外側に設けられ、 The third impurity region to be a region provided so as to partially overlap with the gate electrode, and third impurity regions of the source or drain region is provided outside of the gate electrode,
前記pチャネル型TFTの半導体層に形成され、LDD Formed in the semiconductor layer of the p-channel type TFT, LDD
領域となる第4の不純物領域はゲート電極と一部が重なるように設けられ、かつ、ソースまたはドレイン領域となる第5の不純物領域はゲート電極の外側に設けられていることを特徴としている。 The fourth impurity region serving as a region provided so as to partially overlap with the gate electrode, and the impurity regions of the fifth to be the source or drain region is characterized by being provided outside of the gate electrode.

【0019】また、上記発明は、前記第2のnチャネル型TFTがバッファ回路に設けられていることを特徴としている。 Further, the invention, the second n-channel type TFT is characterized in that provided in the buffer circuit.

【0020】また、本発明は、絶縁表面にシリコンを主成分とする非晶質半導体膜を形成する工程と、前記非晶質半導体膜に結晶化を促進する触媒元素を添加して、第1の加熱処理により結晶質半導体膜を形成する工程と、 Further, the present invention includes the steps of forming an amorphous semiconductor film containing silicon as its main component on the insulating surface, by adding a catalyst element that promotes crystallization to the amorphous semiconductor film, the first forming a crystalline semiconductor film by heat treatment,
前記結晶質半導体膜上にバリア層を形成する工程と、前記バリア層上に希ガス元素を1×10 19 /cm 3 〜1× The crystalline semiconductor forming the barrier layer on the membrane, 1 × 10 19 / cm 3 ~1 × a rare gas element in the barrier layer
10 22 /cm 3の濃度で含んだ半導体膜を成膜する工程と、第2の加熱処理により前記触媒元素を前記半導体膜に移動させる工程と、前記半導体膜を除去する工程と、 A step of forming a semiconductor film containing a concentration of 10 22 / cm 3, a step of moving the catalyst element by a second heat treatment to the semiconductor film, a step of removing the semiconductor film,
を有することを特徴としている。 It is characterized by having a.

【0021】また、本発明は、絶縁表面にシリコンを主成分とする非晶質半導体膜を形成する工程と、前記非晶質半導体膜に結晶化を促進する触媒元素を添加して、第1の加熱処理により結晶質半導体膜を形成する工程と、 Further, the present invention includes the steps of forming an amorphous semiconductor film containing silicon as its main component on the insulating surface, by adding a catalyst element that promotes crystallization to the amorphous semiconductor film, the first forming a crystalline semiconductor film by heat treatment,
前記結晶質半導体膜にレーザー光を照射する工程と、前記結晶質半導体膜上にバリア層を形成する工程と、前記バリア層上に希ガス元素を1×10 19 /cm 3 〜1×1 Wherein the step of irradiating laser light to the crystalline semiconductor film, the crystalline semiconductor forming the barrier layer on the membrane, the 1 × a rare gas element in the barrier layer 10 19 / cm 3 ~1 × 1
22 /cm 3の濃度で含んだ半導体膜を成膜する工程と、第2の加熱処理により前記触媒元素を前記半導体膜に移動させる工程と、前記半導体膜を除去する工程と、 A step of forming a semiconductor film containing a concentration of 0 22 / cm 3, a step of moving the catalyst element by a second heat treatment to the semiconductor film, a step of removing the semiconductor film,
を有することを特徴としている。 It is characterized by having a.

【0022】また、本発明は、絶縁表面にシリコンを主成分とする非晶質半導体膜を形成する工程と、前記非晶質半導体膜に結晶化を促進する触媒元素を添加して、第1の加熱処理により結晶質半導体膜を形成する工程と、 Further, the present invention includes the steps of forming an amorphous semiconductor film containing silicon as its main component on the insulating surface, by adding a catalyst element that promotes crystallization to the amorphous semiconductor film, the first forming a crystalline semiconductor film by heat treatment,
前記結晶質半導体膜上にバリア層を形成する工程と、前記バリア層上に希ガス元素を1×10 19 /cm 3 〜1× The crystalline semiconductor forming the barrier layer on the membrane, 1 × 10 19 / cm 3 ~1 × a rare gas element in the barrier layer
10 22 /cm 3の濃度で含んだ半導体膜を形成する工程と、第2の加熱処理により前記触媒元素を前記半導体膜に移動させる工程と、前記半導体膜を除去する工程と、 Forming a semiconductor film containing a concentration of 10 22 / cm 3, a step of moving the catalyst element by a second heat treatment to the semiconductor film, a step of removing the semiconductor film,
前記結晶質半導体膜にレーザ光を照射する工程と、を有することを特徴としている。 It is characterized by having the steps of irradiating a laser light to the crystalline semiconductor film.

【0023】また、本発明は、絶縁表面にシリコンを主成分とする非晶質半導体膜を形成する工程と、前記非晶質半導体膜に結晶化を促進する触媒元素を添加する工程と、前記非晶質半導体膜上にバリア層を形成する工程と、前記バリア層上に希ガス元素を1×10 19 /cm 3 Further, the present invention includes the steps of forming an amorphous semiconductor film containing silicon as its main component on the insulating surface, a step of adding a catalyst element that promotes crystallization in the amorphous semiconductor film, wherein forming a barrier layer over the amorphous semiconductor film, 1 a rare gas element in the barrier layer × 10 19 / cm 3
〜1×10 22 /cm 3の濃度で含んだ半導体膜を形成する工程と、加熱処理により、前記非晶質半導体膜を結晶化させ結晶質半導体膜を形成すると共に前記触媒元素を前記半導体膜に移動させる工程と、前記半導体膜を除去する工程と、前記結晶質半導体膜にレーザ光を照射する工程と、を有することを特徴としている。 Forming a semiconductor film containing a concentration of ~1 × 10 22 / cm 3, by heat treatment, the semiconductor layer using the catalyst element together with said amorphous semiconductor film is crystallized to form a crystalline semiconductor film It is characterized a step of moving, removing the semiconductor film, and a step of irradiating laser light to the crystalline semiconductor film, to have to.

【0024】また、本発明は、絶縁表面上に結晶化を促進する触媒元素を添加する工程と、前記絶縁表面にシリコンを主成分とする非晶質半導体膜を形成する工程と、 Further, the present invention includes the steps of forming a step of adding a catalyst element that promotes crystallization on an insulating surface, an amorphous semiconductor film containing silicon as its main component on the insulating surface,
前記非晶質半導体膜上にバリア層を形成する工程と、前記非晶質半導体膜上に希ガス元素を1×10 19 /cm 3 Forming a barrier layer on the amorphous semiconductor film, 1 a rare gas element on the amorphous semiconductor film × 10 19 / cm 3
〜1×10 22 /cm 3の濃度で含んだ半導体膜を形成する工程と、加熱処理により、前記非晶質半導体膜を結晶化させ結晶質半導体膜を形成すると共に前記触媒元素を前記半導体膜に移動させる工程と、前記半導体膜を除去する工程と、前記結晶質半導体膜にレーザ光を照射する工程とを有することを特徴としている。 Forming a semiconductor film containing a concentration of ~1 × 10 22 / cm 3, by heat treatment, the semiconductor layer using the catalyst element together with said amorphous semiconductor film is crystallized to form a crystalline semiconductor film It is characterized a step of moving, removing the semiconductor film, further comprising the step of irradiating the laser light to the crystalline semiconductor film.

【0025】また、本発明は、絶縁表面上に結晶化を促進する触媒元素を添加する工程と、前記絶縁表面にシリコンを主成分とする非晶質半導体膜を形成する工程と、 Further, the present invention includes the steps of forming a step of adding a catalyst element that promotes crystallization on an insulating surface, an amorphous semiconductor film containing silicon as its main component on the insulating surface,
前記非晶質半導体膜上にバリア層を形成する工程と、前記非晶質半導体膜上に希ガス元素を1×10 19 /cm 3 Forming a barrier layer on the amorphous semiconductor film, 1 a rare gas element on the amorphous semiconductor film × 10 19 / cm 3
〜1×10 22 /cm 3の濃度で含んだ半導体膜を形成する工程と、前記半導体膜に希ガス元素を添加する工程と、加熱処理により、前記非晶質半導体膜を結晶化させ結晶質半導体膜を形成すると共に前記触媒元素を前記半導体膜に移動させる工程と、前記半導体膜を除去する工程と、前記結晶質半導体膜にレーザ光を照射する工程とを有することを特徴としている。 Forming a semiconductor film containing a concentration of ~1 × 10 22 / cm 3, wherein the step of adding a rare gas element in the semiconductor film by heat treatment, the crystalline to crystallize the amorphous semiconductor film a step of moving the catalyst element in the semiconductor film to form a semiconductor film, a step of removing the semiconductor film, is characterized by a step of irradiating the laser light to the crystalline semiconductor film.

【0026】また、上記発明において、前記バリア層はオゾン水により形成されたケミカルオキサイド膜であることを特徴としている。 Further, in the above invention is characterized in that the barrier layer is a chemical oxide film formed by ozone water.

【0027】また、上記発明において、前記バリア層はプラズマ処理により前記非晶質半導体膜の表面を酸化して形成されることを特徴としている。 [0027] In the invention, the barrier layer is characterized by being formed by oxidizing the surface of the amorphous semiconductor film by plasma treatment.

【0028】また、上記発明において、前記バリア層は酸素を含む雰囲気中で紫外線を照射してオゾンを発生させ前記非晶質半導体膜の表面を酸化して形成されることを特徴としている。 [0028] In the invention, the barrier layer is characterized by being formed by oxidizing the surface of the amorphous semiconductor film is irradiated with ultraviolet rays in an atmosphere containing oxygen to generate ozone.

【0029】また、上記発明において、前記バリア層は膜圧1〜10nmで形成され、多孔質膜であることを特徴としている。 [0029] In the invention, the barrier layer is formed of a film thickness 1 to 10 nm, it is characterized by a porous membrane.

【0030】また、上記発明において、前記希ガス元素はHe、Ne、Ar、Kr、Xeから選ばれた一種または複数種であることを特徴としている。 [0030] In the invention, the rare gas elements are He, Ne, Ar, Kr, characterized in that the one or more selected from Xe.

【0031】また、上記発明において、前記第1の加熱処理および前記第2の加熱処理は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプから選ばれた一種または複数種からの輻射により行うことを特徴としている。 [0031] In the invention, one of the first heat treatment and second heat treatment, the halogen lamp, a metal halide lamp, a xenon arc lamp, a carbon arc lamp, high pressure sodium lamp, selected from high pressure mercury lamp or it is characterized by performing the radiation from a plurality of types.

【0032】また、上記発明において、前記第1の加熱処理は、電熱炉を用いて行われることを特徴としている。 [0032] In the above invention, the first heat treatment is characterized in that is carried out using an electric furnace.

【0033】また、上記発明において、前記第2の加熱処理は、電熱炉を用いて行われることを特徴としている。 [0033] In the above invention, the second heat treatment is characterized in that is carried out using an electric furnace.

【0034】また、上記発明において、前記触媒元素はFe、Ni、Co、Ru、Rh、Pd、Os、Ir、P [0034] In the invention, the catalyst element is Fe, Ni, Co, Ru, Rh, Pd, Os, Ir, P
t、Cu、Auから選ばれた一種または複数種であることを特徴としている。 t, Cu, is characterized in that it is one or more kinds selected from Au.

【0035】また、本発明は、絶縁表面上に半導体層を形成する第1の工程と、前記半導体層上に絶縁膜を形成する第2の工程と、前記絶縁膜上に第1形状の導電層を形成する第3の工程と、前記第1形状の導電層から第2 Further, the present invention includes a first step of forming a semiconductor layer over an insulating surface, a second step of forming an insulating film on the semiconductor layer, conductive of the first shape on the insulating film a third step of forming a layer, the conductive layer of the first shape 2
形状の導電層を形成する第4の工程と、前記第2形状の導電層をマスクとして前記半導体層に一導電型の不純物元素を添加して第1の不純物領域を形成する第5の工程と、前記第2形状の導電層をマスクとして前記半導体層の選択された領域に一導電型の不純物元素を添加して第2及び第3の不純物領域を形成する第6の工程と、前記第2形状の導電層をマスクとして前記半導体層の選択された領域に一導電型とは反対の不純物元素を添加して第4及び第5の不純物領域を形成する第5の工程とを有することを特徴としている。 A fourth step of forming a conductive layer shape, and a fifth step of forming the first impurity region by adding an impurity element imparting one conductivity type in the semiconductor layer and the second shape conductive layers as a mask a sixth step of forming said selected region by adding an impurity element imparting one conductivity type to the second and third impurity regions of the semiconductor layer and the second shape conductive layer as a mask, the second characterized in that the selected one conductivity type region of the conductive layer and the semiconductor layer as a mask shape and a fifth step of forming an impurity region of the fourth and fifth by adding an opposite impurity element It is set to.

【0036】また、本発明は、絶縁表面上に半導体層を形成する第1の工程と、前記半導体層上に絶縁膜を形成する第2の工程と、前記絶縁膜上に第1形状の導電層を形成する第3の工程と、前記第1形状の導電層から第2 Further, the present invention includes a first step of forming a semiconductor layer over an insulating surface, a second step of forming an insulating film on the semiconductor layer, conductive of the first shape on the insulating film a third step of forming a layer, the conductive layer of the first shape 2
形状の導電層を形成する第4の工程と、前記第2形状の導電層をマスクとして前記半導体層に第1のドーズ量で一導電型の不純物元素を添加して第1の不純物領域を形成する第5の工程と、前記第2形状の導電層をマスクとして前記半導体層の選択された領域に第2のドーズ量で一導電型の不純物元素を添加して第2及び第3の不純物領域を形成する第6の工程と、前記第2形状の導電層をマスクとして前記半導体層の選択された領域に一導電型とは反対の不純物元素を添加して第4及び第5の不純物領域を形成する第5の工程と、を有することを特徴としている。 Forming a fourth step, the first of the first impurity region by adding an impurity element one conductivity type at a dose in the semiconductor layer and the second shape conductive layers as a mask for forming the conductive layer of the shape fifth step and the said semiconductor layer selected region by adding an impurity element of the second-conductivity-type at a dose the second and third impurity regions of the second shape conductive layers as masks a sixth step of forming a said fourth and fifth impurity regions by adding an opposite impurity element and the second shape conductive layers said semiconductor layer selected region in one conductivity type as a mask It is characterized by having a fifth step of forming, a.

【0037】また、上記発明において、前記一導電型の不純物はn型を付与する不純物であることを特徴としている。 [0037] In the above invention, the impurity of one conductivity type is characterized in that an impurity imparting n-type.

【0038】また、上記発明において、前記半導体層は、非晶質半導体膜に触媒元素を添加して第1の加熱処理をして作製された結晶質半導体膜からなり、前記結晶質半導体膜上にバリア層を形成する工程と、前記バリア層上に希ガス元素を1×10 19 〜1×10 22 /cm 3の濃度で含む半導体膜を形成する工程と、第2の加熱処理により前記触媒元素を前記半導体膜に移動させる工程と、を有することを特徴としている。 [0038] In the above invention, the semiconductor layer comprises a first heat treatment to fabricated crystalline semiconductor film by adding a catalyst element to an amorphous semiconductor film, the crystalline semiconductor film the catalyst forming a barrier layer, and forming a semiconductor film containing a rare gas element in the barrier layer at a concentration of 1 × 10 19 ~1 × 10 22 / cm 3, the second heat treatment It is characterized by having a step of moving the element into the semiconductor film.

【0039】また、上記発明において、前記希ガス元素は、He、Ne、Ar、Kr、Xeから選ばれた一種または複数種であることを特徴としている。 [0039] In the invention, the rare gas element, the He, Ne, Ar, Kr, is characterized in that it is one or more selected from Xe.

【0040】 [0040]

【発明の実施の形態】(実施形態1)図1を用いて、非晶質半導体膜の全面に触媒作用のある金属元素を全面に添加して結晶化した後、希ガス元素(本実施形態においては、Ar)を含む半導体膜を成膜し、この膜をゲッタリングサイトとして用いてゲッタリングを行う方法について説明する。 DETAILED DESCRIPTION OF THE INVENTION (Embodiment 1) with reference to FIG. 1, after crystallizing the metal element having a catalytic effect on the entire surface of the amorphous semiconductor film by adding to the whole surface, a rare gas element (in this embodiment in, and forming a semiconductor film containing Ar), describes a method of performing a gettering using this film as a gettering site.

【0041】図1(A)において、基板100はその材質に特段の限定はないが、好ましくはバリウムホウケイ酸ガラスやアルミノホウケイ酸ガラス、或いは石英などを用いることができる。 [0041] In FIG. 1 (A), the substrate 100 is not particular limitation on the material, it can be preferably used barium borosilicate glass or alumino borosilicate glass, or quartz and the like. 基板100の表面には、下地絶縁膜101として無機絶縁膜を10〜200nmの厚さで形成する。 On the surface of the substrate 100, an inorganic insulating film is formed to a thickness of 10~200nm as the base insulating film 101. 好適な下地絶縁膜の一例は、プラズマCV An example of a suitable base insulating film, a plasma CV
D法で作製される酸化窒化シリコン膜であり、Si A silicon oxynitride film formed by the D method, Si
4 、NH 3 、N 2 Oから作製される第1酸化窒化シリコン膜を50nmの厚さに形成し、SiH 4とN 2 Oから作製される第2酸化窒化シリコン膜を100nmの厚さに形成したものを適用する。 H 4, the NH 3, N 2 first silicon oxynitride film made from O formed to a thickness of 50 nm, a second silicon oxynitride film formed from SiH 4 and N 2 O to a thickness of 100nm to apply what has been formed. 下地絶縁膜101はガラス基板に含まれるアルカリ金属がこの上層に形成する半導体膜中に拡散しないために設けるものであり、石英を基板とする場合には省略することも可能である。 The base insulating film 101 is intended to provide for the alkali metal contained in the glass substrate does not diffuse into the semiconductor film to be formed on this upper layer, when the quartz substrate is also possible to omit.

【0042】下地絶縁膜101の上に形成する非晶質半導体膜102は、シリコンを主成分とする半導体材料を用いる。 The amorphous semiconductor film 102 formed over the base insulating film 101, a semiconductor material mainly containing silicon. 代表的には、非晶質シリコン膜又は非晶質シリコンゲルマニウム膜などが適用され、プラズマCVD法や減圧CVD法、或いはスパッタ法で10〜100nm 10~100nm Typically, such as an amorphous silicon film or an amorphous silicon germanium film is applied, plasma CVD, reduced pressure CVD, or by sputtering
の厚さに形成する。 It is formed to a thickness of. 良質な結晶を得るためには、非晶質半導体膜102に含まれる酸素、窒素などの不純物濃度を5×10 18 /cm 3以下に低減させておくと良い。 To obtain a high-quality crystal is a good idea to reduce the oxygen contained in the amorphous semiconductor film 102, the concentration of impurities such as nitrogen to 5 × 10 18 / cm 3 or less. これらの不純物は非晶質半導体の結晶化を妨害する要因となり、また結晶化後においても捕獲中心や再結合中心の密度を増加させる要因となる。 These impurities become a factor that interferes with crystallization of the amorphous semiconductor, also becomes a cause of an increase in the density of the trap centers or recombination centers after crystallization. そのために、高純度の材料ガスを用いることはもとより、反応室内の鏡面処理(電界研磨処理)やオイルフリーの真空排気系を備えた超高真空対応のCVD装置を用いることが望ましい。 Therefore, the use of high purity materials gas well, it is desirable to use a specular processing of the reaction chamber (electropolishing process) or oil-free ultrahigh vacuum compatible CVD apparatus having a vacuum exhaust system of.

【0043】その後、非晶質半導体膜102の表面に、 [0043] Then, the surface of the amorphous semiconductor film 102,
結晶化を促進する触媒作用のある金属元素を添加する(図1(b))。 Adding a metal element having a catalytic action for promoting crystallization (Figure 1 (b)). 半導体膜の結晶化を促進する触媒作用のある金属元素としては鉄(Fe)、ニッケル(N Iron as the metal element having a catalytic action for promoting crystallization of the semiconductor film (Fe), nickel (N
i)、コバルト(Co)、ルテニウム(Ru)、ロジウム(Rh)、パラジウム(Pd)、オスミウム(O i), cobalt (Co), ruthenium (Ru), rhodium (Rh), palladium (Pd), osmium (O
s)、イリジウム(Ir)、白金(Pt)、銅(C s), iridium (Ir), platinum (Pt), copper (C
u)、金(Au)などであり、これらから選ばれた一種または複数種を用いることができる。 u), gold (Au) and the like, can be used one or more selected from these. 代表的にはニッケルを用い、重量換算で1〜100ppmのニッケルを含む酢酸ニッケル塩溶液をスピナーで塗布して触媒含有層103を形成する。 Typically using a nickel, it is applied by a spinner nickel acetate solution containing 1~100ppm of nickel by weight to form a catalyst-containing layer 103. この場合、当該溶液の馴染みをよくするために、非晶質半導体膜102の表面処理として、 In this case, in order to improve the conformability of the solution, as a surface treatment of the amorphous semiconductor film 102,
オゾン含有水溶液で極薄い酸化膜を形成し、その酸化膜をフッ酸と過酸化水素水の混合液でエッチングして清浄な表面を形成した後、再度オゾン含有水溶液で処理して極薄い酸化膜を形成しておく。 Very thin oxide film in an aqueous solution containing ozone is formed and the after the oxide film was formed by etching to clean the surface with a mixed solution of hydrofluoric acid and hydrogen peroxide, a very thin oxide film was treated again ozone-containing aqueous solution previously formed a. シリコンなど半導体膜の表面は本来疎水性なので、このように酸化膜を形成しておくことにより酢酸ニッケル塩溶液を均一に塗布することができる。 Since the original surface of the silicon, such as a semiconductor film is hydrophobic, it is possible to uniformly apply the nickel acetate solution by forming such an oxide film.

【0044】勿論、触媒含有層103はこのような方法に限定されず、スパッタ法、蒸着法、プラズマ処理などにより形成しても良い。 [0044] Of course, the catalyst-containing layer 103 is not limited to this method, a sputtering method, an evaporation method, it may be formed by plasma treatment. また、触媒元素含有層103は非晶質半導体膜102を形成する前、即ち下地絶縁膜1 Also, the catalyst element-containing layer 103 before the formation of the amorphous semiconductor film 102, i.e., the base insulating film 1
01上に形成しておいても良い。 01 may be formed on.

【0045】非晶質半導体膜102と触媒元素含有層1 The amorphous semiconductor film 102 and the catalyst element-containing layer 1
03とを接触した状態を保持したまま結晶化のための加熱処理を行う。 The state of contact and 03 a heat treatment for crystallization while retaining. 加熱処理の方法としては、電熱炉を用いるファーネスアニール法や、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどを用いた瞬間熱アニール(Rapid Thermal Annealing)法(以下、RTA法と記す)を採用する。 As a method for heat treatment, and furnace annealing using an electric furnace, a halogen lamp, a metal halide lamp, a xenon arc lamp, a carbon arc lamp, a high pressure sodium lamp, rapid thermal annealing using high-pressure mercury lamp (Rapid Thermal Annealing) method (hereinafter referred to as RTA) to adopt. 生産性を考慮すると、RTA法を採用することが好ましいと考えられる。 In view of productivity, it is considered preferable to employ an RTA method.

【0046】RTA法で行う場合には、加熱用のランプ光源を1〜60秒、好ましくは30〜60秒点灯させ、 [0046] When performing an RTA method, 1 to 60 seconds a lamp light source for heating, preferably to light 30-60 seconds,
それを1〜10回、好ましくは2〜6回繰り返す。 It 1-10 times, preferably repeated 2-6 times. ランプ光源の発光強度は任意なものとするが、半導体膜が瞬間的には600〜1000℃、好ましくは650〜75 Luminous intensity of the lamp light source shall any but momentarily the 600 to 1000 ° C. is a semiconductor film, preferably from 650 to 75
0℃程度にまで加熱されるようにする。 To about 0 ℃ to be heated. このような高温になったとしても、半導体膜が瞬間的に加熱されるのみであり、基板100はそれ自身が歪んで変形することはない。 Even now such a high temperature, only the semiconductor film is instantaneously heated, the substrate 100 is not deformed distorted itself. こうして、非晶質半導体膜を結晶化させ、図1 Thus, an amorphous semiconductor film is crystallized, 1
(c)に示す結晶質半導体膜104を得ることができるが、このような処理で結晶化できるのは触媒元素含有層を設けることによりはじめて達成できるものである。 Although it is possible to obtain a crystalline semiconductor film 104 (c), the can crystallize in such a process are for the first time can be achieved by providing a catalyst element containing layer.

【0047】その他の方法としてファーネスアニール法を用いる場合には、加熱処理に先立ち、500℃にて1 [0047] When using a furnace annealing method as another method, prior to heat treatment, 1 at 500 ° C.
時間程度の加熱処理を行い、非晶質半導体膜102が含有する水素を放出させておく。 It performs time about heat treatment, allowed to release the hydrogen amorphous semiconductor film 102 contains. そして、電熱炉を用いて窒素雰囲気中にて550〜600℃、好ましくは580 Then, 550 to 600 ° C. in a nitrogen atmosphere using an electric furnace, preferably 580
℃で4時間の加熱処理を行い非晶質半導体膜102を結晶化させる。 ℃ amorphous semiconductor film 102 subjected to heat treatment for 4 hours to crystallize at. こうして、図1(c)に示す結晶質半導体膜104を形成する。 Thus, to form a crystalline semiconductor film 104 shown in Figure 1 (c).

【0048】さらに結晶化率(膜の全体積における結晶成分の割合)を高め、結晶粒内に残される欠陥を補修するためには、図1(d)で示すように結晶質半導体膜1 [0048] Further increasing the crystallization rate (the ratio of crystalline components in the entire volume of the film), in order to repair defects remaining in crystal grains, the crystalline semiconductor film as shown in FIG. 1 (d) 1
04に対してレーザ光を照射することも有効である。 It is also effective to irradiate a laser beam to 04. レーザ光照射処理は、パルス発振型または連続発振型の気体レーザまたは固体レーザを用いてもよい。 Laser light irradiation treatment may be used gas lasers or solid state laser of a pulse oscillation type or continuous oscillation type. 気体レーザとしては、エキシマレーザ、Arレーザ、Krレーザ等があり、固体レーザとしては、YAGレーザ、YVO 4 As the gas laser, excimer laser, Ar laser, there is a Kr laser and the like, as the solid-state laser, YAG laser, YVO 4
レーザ、YLFレーザ、YAlO 3レーザ、ガラスレーザ、ルビーレーザ、アレキサンドライドレーザ、Ti: Laser, YLF laser, YAlO 3 laser, a glass laser, ruby laser, alexandrite laser, Ti:
サファイアレーザなどが挙げられる。 Sapphire laser, and the like. これらのレーザを用いる場合には、レーザ発振器から放射されたレーザ光を光学系で線状、矩形状もしくは楕円形状に集光し半導体膜に照射すればよい。 In the case of using these lasers, a linear laser beam emitted from a laser oscillator by an optical system, may be irradiated to the condensing and the semiconductor film into a rectangular shape or an elliptical shape. 結晶化の条件は実施者が適宣選択するものであるが、エキシマレーザを用いる場合はパルス発振周波数300Hzとし、レーザーエネルギー密度を100〜800mJ/cm 2 (代表的には200〜7 The crystallization conditions are those be properly selected by an operator, in the case of using the excimer laser, the pulse oscillation frequency 300 Hz, the laser energy density to 100 to 800 mJ / cm 2 (typically 200 to 7
00mJ/cm 2 )とする。 00mJ / cm 2) to. また、YAGレーザを用いる場合にはその第2高調波を用いパルス発振周波数1〜3 In the case of using a YAG laser pulse oscillation frequency 1-3 using the second harmonic
00Hzとし、レーザーエネルギー密度を300〜10 And 00Hz, the laser energy density from 300 to 10
00mJ/cm 2 (代表的には350〜800mJ/cm 00mJ / cm 2 (typically 350~800mJ / cm
2 )とすると良い。 It may be set to be 2). そして幅100〜1000μm、例えば400μmで線状に集光したレーザ光を基板全面に渡って照射すればよい。 The width 100 to 1000 [mu] m, for example, a laser beam condensed into a linear shape with a 400μm may be irradiated to the whole surface of the substrate. また、YVO 4レーザを用いる場合、出力10Wの連続発振のYVO 4レーザから射出されたレーザ光を非線形光学素子により高調波に変換して、共振器の中にYVO 4結晶と非線型光学素子を入れて、高調波を射出してもよい。 In the case of using a YVO 4 laser, a laser beam emitted from a continuous wave YVO 4 laser of 10W output is converted into a harmonic by a nonlinear optical element, a YVO 4 crystal and a non-linear optical element in a resonator put may emit a harmonic. このとき光学系により矩形状または楕円形状にして照射すればよく、エネルギー密度は、0.01〜100MW/cm 2程度(好ましくは、0.1〜10MW/cm 2 )が必要である。 At this time it may be irradiated with the rectangular shape or an elliptical shape by an optical system, energy density, 0.01 to 100 MW / cm 2 about (preferably, 0.1 to 10 MW / cm 2) is required. そして、0.5〜2000cm/s程度の速度でレーザ光に対して相対的に半導体膜を移動させて照射すればよい。 Then, it may be irradiated semiconductor film is moved relative to the laser beam at a speed of about 0.5~2000cm / s.
いずれにしても、上記したようなレーザを用い、当該レーザ光を光学系にて100〜400mJ/cm 2に集光し、90〜95%のオーバーラップ率をもって結晶質半導体膜104に対するレーザ処理を行っても良い。 In any case, using a laser as described above, condensed the laser beam to 100 to 400 mJ / cm 2 by an optical system, the laser processing for a crystalline semiconductor film 104 with an overlap ratio of 90% to 95% it may be carried out.

【0049】このようにして得られる結晶質半導体膜1 The crystalline semiconductor film 1 obtained in this way
05には、触媒元素(ここではニッケル)が残存している。 The 05, catalytic element (in this case nickel) is left. それは膜中において一様に分布していないにしろ、 It is white to not uniformly distributed in Makuchu,
平均的な濃度とすれば、1×10 19 /cm 3を越える濃度で残存している。 If the average concentration remains at a concentration exceeding 1 × 10 19 / cm 3. 勿論、このような状態でもTFTをはじめ各種半導体素子を形成することが可能であるが、 Of course, it is possible to form the beginning various semiconductor elements TFT even in such a state,
以降に示す方法でゲッタリングにより当該元素を除去する。 Removing the element by gettering by the method shown later.

【0050】まず、図2(a)に示すように結晶質半導体膜105の表面に薄い層106を形成する。 [0050] First, a thin layer 106 on the surface of the crystalline semiconductor film 105 as shown in FIG. 2 (a). 本明細書において、結晶質半導体膜105上に設けた薄い層10 In this specification, a thin layer 10 provided on the crystalline semiconductor film 105
6は、後にゲッタリングサイトを除去する際に、第1の半導体膜105がエッチングされないように設けた層で、バリア層106ということにする。 6, when removing the gettering site after a layer in which the first semiconductor film 105 is provided so as not etched, to the fact that the barrier layer 106.

【0051】バリア層106の厚さは1〜10nm程度とし、簡便にはオゾン水で処理することにより形成されるケミカルオキサイドをバリア層としても良い。 The thickness of the barrier layer 106 is set to about 1 to 10 nm, it may be conveniently barrier layer chemical oxide formed by treatment with ozone water. また、 Also,
硫酸、塩酸、硝酸などと過酸化水素水を混合させた水溶液で処理しても同様にケミカルオキサイドを形成することができる。 It can be formed sulfuric acid, hydrochloric acid, similarly chemical oxide be treated with an aqueous solution obtained by mixing and aqueous hydrogen peroxide nitrate. 他の方法としては、酸化雰囲気中でのプラズマ処理や、酸素含有雰囲気中での紫外線照射によりオゾンを発生させて酸化処理を行っても良い。 As another method, or plasma treatment in an oxidizing atmosphere, it may be performed oxidation treatment ozone is generated by ultraviolet irradiation in an oxygen containing atmosphere. また、クリーンオーブンを用い、200〜350℃程度に加熱して薄い酸化膜を形成しバリア層としても良い。 Further, using a clean oven may be to form a thin oxide film is heated to about 200 to 350 ° C. barrier layer. 或いは、プラズマCVD法やスパッタ法、蒸着法などで1〜5nm Alternatively, the plasma CVD method or a sputtering method, by vapor deposition or the like 1~5nm
程度の酸化膜を堆積してバリア層としても良い。 It may be a barrier layer by depositing the degree of the oxide film. いずれにしても、ゲッタリング工程時に、触媒元素がゲッタリングサイト側に移動できて、ゲッタリングサイトの除去工程時には、エッチング液がしみこまない(結晶性半導体膜105をエッチング液から保護する)膜、例えば、 Anyway, during the gettering process, can move to the catalyst element gettering site side, during the step of removing the gettering site, (to protect the crystalline semiconductor film 105 from the etching liquid) etching liquid does not soak film, For example,
オゾン水で処理することにより形成されるケミカルオキサイド膜、酸化シリコン膜(SiOx)、または多孔質膜を用いればよい。 Chemical oxide film formed by treatment with ozone water, a silicon oxide film (SiOx), or may be used a porous membrane.

【0052】次いで、バリア層106上にスパッタ法でゲッタリングサイト107として、膜中に希ガス元素を1×10 20 /cm 3以上の濃度で含む第2の半導体膜(代表的には、非晶質シリコン膜)を25〜250nm [0052] Then, as a gettering site 107 by sputtering on the barrier layer 106, the second semiconductor film (typically containing a rare gas element in the film at 1 × 10 20 / cm 3 or more concentrations, non 25~250nm the amorphous silicon film)
の厚さで形成する。 It is formed to a thickness of. 後に除去されるゲッタリングサイト107は結晶質半導体膜105とエッチングの選択比を大きくするため、密度の低い膜を形成することが好ましい。 Since the gettering site 107 is removed after the increasing the selection ratio of etching the crystalline semiconductor film 105, it is preferable to form a low density film.

【0053】なお本実施形態では、成膜圧力を0.2〜 [0053] In the present embodiment, 0.2 to the deposition pressure
1.2Paまで0.2Pa間隔でふって順に成膜し、成膜された膜中のArの濃度を測定した結果を図9に示す。 Sequentially deposited waving at 0.2Pa intervals until 1.2 Pa, 9 the result of the measurement of the concentration of Ar in the deposited film. 圧力以外の成膜条件は、ガス(Ar)流量を50s Deposition conditions other than pressure gas (Ar) flow rate of 50s
ccm、成膜パワーを3kW、基板温度を150℃としている。 ccm, 3 kW film formation power, the substrate temperature is set to 0.99 ° C..

【0054】図9より、成膜圧力が低ければ低いほど、 [0054] from FIG. 9, the lower the deposition pressure,
膜中のAr濃度が高くなりゲッタリングサイトとして好適な膜が成膜できることがわかる。 Suitable film as a gettering site becomes high Ar concentration in the film it can be seen that film deposition. この理由として、スパッタの成膜圧力が低い方が反応室内のArガスと反跳原子(ターゲット表面で反射されるAr原子)との衝突確率が小さくなるため、反跳原子が基板に入射しやすくなることがあげられる。 The reason for this order toward the deposition pressure of the sputtering is low collision probability between the reaction chamber of the Ar gas and anti 跳原Ko (Ar atoms which is reflected by the target surface) is reduced, anti 跳原 child is likely to enter the substrate I made it, and the like. 従って、以上の実験結果より本実施形態の装置を用いた場合、成膜の圧力を0.2〜 Therefore, when using the apparatus of this embodiment from the above experimental results, 0.2 the pressure of the film forming
1.0Paとし他の条件を表1に示した条件を採用すれば、希ガス元素を1×10 19 /cm 3 〜1×10 22 /c By employing the conditions shown other conditions in Table 1 and 1.0 Pa, a rare gas element 1 × 10 19 / cm 3 ~1 × 10 22 / c
3 、好ましくは、1×10 20 /cm 3 〜1×10 21 /c m 3, preferably, 1 × 10 20 / cm 3 ~1 × 10 21 / c
3 、より好ましくは5×10 20 /cm 3の濃度で含み、 m 3, comprises more preferably at a concentration of 5 × 10 20 / cm 3,
ゲッタリング効果が得られる半導体膜をスパッタ法で成膜することができる。 It is possible to form a semiconductor film gettering effect can be obtained by a sputtering method.

【0055】なお、希ガス元素は半導体膜中でそれ自体は不活性であるため、結晶質半導体膜105に悪影響を及ぼすことはない。 [0055] Incidentally, the rare gas elements for the semiconductor film itself is inert and does not adversely affect the crystalline semiconductor film 105. また、希ガス元素としてはヘリウム(He)、ネオン(Ne)、アルゴン(Ar)、クリプトン(Kr)、キセノン(Xe)から選ばれた一種または複数種を用いる。 Also, helium (He) as the rare gas element, neon (Ne), argon (Ar), krypton (Kr), using one or more kinds selected from xenon (Xe). 本発明はゲッタリングサイトを形成するためにこれら希ガス元素をイオンソースとして用いること、またこれら元素が含まれた半導体膜を形成し、 The present invention can use these rare gas element to form a gettering site as an ion source, also forming a semiconductor film that contains these elements,
この膜をゲッタリングサイトとすることに特徴を有する。 Having the characteristics of this film to be a gettering site.

【0056】ゲッタリングを確実に成し遂げるにはその後加熱処理をすることが必要となる。 [0056] it is necessary to thereafter heat treatment in accomplish reliably gettering. 加熱処理はファーネスアニール法やRTA法で行う。 Heat treatment is performed by furnace annealing or RTA method. ファーネスアニール法で行う場合には、窒素雰囲気中にて450〜600℃ In the case of performing the furnace annealing method, 450~600 ℃ in a nitrogen atmosphere
で0.5〜12時間の加熱処理を行う。 In the heat treatment of 0.5 to 12 hours. また、RTA法を用いる場合には、加熱用のランプ光源を1〜60秒、 In the case of using an RTA method, 1 to 60 seconds a lamp light source for heating,
好ましくは30〜60秒点灯させ、それを1〜10回、 Preferably is lit 30-60 seconds, it 10 times,
好ましくは2〜6回繰り返す。 Preferably repeat 2-6 times. ランプ光源の発光強度は任意なものとするが、半導体膜が瞬間的には600〜1 Luminous intensity of the lamp light source shall any but the semiconductor film is instantaneously 600-1
000℃、好ましくは700〜750℃程度にまで加熱されるようにする。 000 ° C., preferably to be heated to about 700 to 750 ° C..

【0057】ゲッタリングは、被ゲッタリング領域(捕獲サイト)にある触媒元素が熱エネルギーにより放出され、拡散によりゲッタリングサイトに移動する。 [0057] gettering, the catalytic element in the gettering subject region (trapping site) is released by thermal energy, to move to the gettering sites by diffusion. 従って、ゲッタリングは処理温度に依存し、より高温であるほど短時間でゲッタリングが進むことになる。 Accordingly, gettering is dependent on the processing temperature, so that the gettering process proceeds in a shorter time as higher temperature is high. 本発明において、触媒元素がゲッタリングの際に移動する距離は図2(c)において矢印で示すように、半導体膜の厚さ程度の距離であり、比較的短時間でゲッタリングを完遂することができる。 In the present invention, the distance catalytic element moves during gettering, as indicated by the arrows in FIG. 2 (c), the a distance of about the thickness of the semiconductor film, to complete the relatively short time gettering can.

【0058】なお、この加熱処理によっても1×10 19 [0058] Incidentally, 1 × 10 19 by the heat treatment
/cm 3 〜1×10 21 /cm 3 、好ましくは1×10 20 / Cm 3 ~1 × 10 21 / cm 3, preferably 1 × 10 20 /
cm 3 〜1×10 21 /cm 3 、より好ましくは5×10 20 cm 3 ~1 × 10 21 / cm 3, more preferably 5 × 10 20
/cm 3の濃度で希ガス元素を含む半導体膜107は結晶化することはない。 / Semiconductor film 107 containing a rare gas element at a concentration of cm 3 is not crystallized. これは、希ガス元素が上記処理温度の範囲においても再放出されず膜中に残存して、半導体膜の結晶化を阻害するためであると考えられる。 This rare gas element remains in the film without being re-released even in the range of the processing temperature, presumably because of inhibiting the crystallization of the semiconductor film.

【0059】希ガスを含む半導体膜(ゲッタリングサイト)107には、図14で示すように、希ガス存在領域109として3パターンが考えられる。 [0059] The semiconductor film (gettering site) 107 containing a rare gas, as shown in Figure 14, three patterns as the rare-gas region 109 can be considered. 図14(a) Figure 14 (a)
は、ゲッタリングサイト107の膜圧途中まで希ガス元素が存在している様子を示している。 Shows a state in which the rare gas element to the film 圧途 of the gettering site 107 is present. この場合、ゲッタリングされた触媒元素は、結晶質半導体膜105から離れた希ガス存在領域109に移動させることができる。 In this case, the catalyst element is gettered can be moved from the crystalline semiconductor film 105 in a rare-gas region 109 apart.
図14(b)は、ゲッタリングサイト107膜中すべてに希ガス元素が存在している様子を示している。 FIG. 14 (b) shows a state in which the rare gas element to all of the gettering site 107 film exists. この場合、触媒元素の移動距離が短いため、短時間でゲッタリング処理を行うことができる。 In this case, since the moving distance of the catalyst element is short, it is possible to perform the gettering process in a short time. 図14(c)は、ゲッタリングサイト107からバリア層106を通過して、結晶質半導体膜105にまで希ガス存在が達している様子を示している。 FIG. 14 (c), passes through the barrier layer 106 from the gettering sites 107, it shows how the noble gases present until the crystalline semiconductor film 105 has reached. 原子サイズが異なる希ガス元素の影響で、バリア層106が多孔質になると考えられる。 The influence of the rare gas element atoms of different sizes, the barrier layer 106 is considered to be porous. このため、触媒元素がゲッタリングサイトに移動しやすくなると考えられる。 Therefore, it is considered that the catalytic element is likely to move to the gettering site. なお、希ガス元素は半導体膜中でそれ自体は不活性であるため、結晶質半導体膜105に悪影響を及ぼすことはない。 Note that a rare gas element for the semiconductor film itself is inert and does not adversely affect the crystalline semiconductor film 105. スパッタ法またはプラズマCV A sputtering method or a plasma CV
D法のどちらを用いても、成膜のパワーを変化させれば、図14(a)〜(c)の希ガス存在領域とすることができる。 With either D method, if by changing the power of the deposition can be a noble-gas region of FIG. 14 (a) ~ (c).

【0060】ゲッタリング工程終了後、非晶質半導体1 [0060] After the gettering step is completed, the amorphous semiconductor 1
07を選択的にエッチングして除去する。 07 is selectively etched and removed. エッチングの方法としては、ClF 3によるプラズマを用いないドライエッチング、或いはヒドラジンや、テトラエチルアンモニウムハイドロオキサイド(化学式 (CH 34 NO As a method of etching, dry etching without using plasma by ClF 3, or hydrazine or tetraethylammonium hydroxide (chemical formula (CH 3) 4 NO
H)を含む水溶液などアルカリ溶液によるウエットエッチングで行うことができる。 H) can be performed by wet etching using an alkaline solution such as an aqueous solution containing. この時バリア層106はエッチングストッパーとして機能する。 In this case barrier layer 106 functions as an etching stopper. また、バリア層1 In addition, the barrier layer 1
06はその後フッ酸により除去すれば良い。 06 may be subsequently removed by hydrofluoric acid.

【0061】こうして図2(c)に示すように触媒元素の濃度が1×10 17 /cm 3以下にまで低減された結晶質半導体膜108を得ることができる。 [0061] In this way it is possible to obtain a crystalline semiconductor film 108 in which the concentration of the catalytic element is reduced to less than 1 × 10 17 / cm 3 as shown in Figure 2 (c). こうして形成された結晶質半導体膜108は、触媒元素の作用により細い棒状又は細い扁平棒状結晶として形成され、その各々の結晶は巨視的に見ればある特定の方向性をもって成長している。 Crystalline semiconductor film 108 thus formed is formed as a narrow rod-like or thin flattened rod-like crystals by the action of the catalytic element, each of the crystals have grown with a certain directionality when viewed macroscopically. このような結晶質半導体膜108はTFTの活性層のみでなく、フォトセンサや太陽電池の光電変換層にも適用することができる。 Such crystalline semiconductor film 108 is not only the active layer of the TFT, it can be applied to the photoelectric conversion layer of the photosensor and a solar cell.

【0062】(実施形態2)ゲッタリングサイトとして、希ガス元素を含む半導体膜を形成する方法として、 [0062] As Embodiment 2 gettering site, as a method for forming a semiconductor film containing a rare gas element,
プラズマCVD法を用いることもできる。 Plasma CVD method may also be used.

【0063】実施形態1に従い、バリア層106を形成した後、バリア層106上にプラズマCVD法で希ガス元素を含む半導体膜107を25〜250nmの厚さで形成する。 [0063] In accordance with the first embodiment, after forming the barrier layer 106, a semiconductor film 107 containing a rare gas element plasma CVD on the barrier layer 106 in a thickness of 25 to 250.

【0064】材料ガスをAr:SiH 4 =500:10 [0064] The material gas Ar: SiH 4 = 500: 10
0sccm、成膜圧力を33.3Pa、パワーを35 0sccm, the deposition pressure 33.3Pa, the power 35
W、基板温度を300℃として、希ガス元素を含む半導体膜107を形成した後、加熱処理を行い、結晶質半導体膜105中の触媒元素をゲッタリングサイト(希ガスを含む半導体膜)107に移動させることができる。 Is W, the substrate temperature of 300 ° C., after forming the semiconductor film 107 containing a rare gas element, heat treatment is performed, the catalytic element in the crystalline semiconductor film 105 to 107 (the semiconductor film containing a rare gas) gettering site it can be moved. このようにして、ゲッタリングサイトの形成方法がプラズマCVD法によっても、触媒元素の濃度が1×10 17 In this way, by forming method plasma CVD method of the gettering site, the concentration of the catalyst element 1 × 10 17 /
cm 3以下にまで低減された結晶質半導体膜108を得ることができる。 cm 3 can be obtained crystalline semiconductor film 108 is reduced to below.

【0065】なお、図17(c)に示すように、希ガスを含む半導体膜107を形成した後、さらにイオンドープ法で希ガスを含む半導体膜107に対して希ガス元素(ヘリウム(He)、ネオン(Ne)、アルゴン(A [0065] Incidentally, as shown in FIG. 17 (c), after forming a semiconductor film 107 containing a rare gas, rare gas element to the semiconductor film 107 further containing a rare gas ion doping (helium (He) , neon (Ne), argon (A
r)、クリプトン(Kr)、キセノン(Xe)から選ばれた元素一種または複数種)を添加してもよい。 r), krypton (Kr), xenon (Xe) from an element selected one or more) may be added. このように、希ガスを含む半導体膜107を成膜した後、さらに原子サイズが異なる希ガスを添加する工程を行うことで、バリア層106を多孔質にすることもできる。 Thus, after forming the semiconductor film 107 containing a rare gas, by further atomic size a step of adding a different noble gases, it may also be a barrier layer 106 on the porous. さらに、半導体膜107により大きな歪みを生じさせ、結晶性半導体膜105とのエッチングの選択比を大きくすることができる。 Furthermore, causing large distortion of a semiconductor film 107, it is possible to increase the etching selectivity between the crystalline semiconductor film 105.

【0066】(実施形態3)図7は本発明の一実施形態を説明する図であり、加熱処理により結晶構造を有する半導体膜を形成した後、ゲッタリングを行い、さらにレーザ光など強光の照射により結晶性を向上させる方法について説明する。 [0066] is a view for explaining an embodiment of a (Embodiment 3) FIG. 7 is the invention, after forming a semiconductor film having a crystalline structure by heat treatment, carried out gettering, further including a laser beam strong light It describes a method for improving the crystallinity by irradiation. 尚、図7では実施形態1において説明に用いた図1、2と共通する符号を用いて説明する。 Incidentally, a description is given using the reference numerals in common with Fig. 1 and 2 used in the description in FIG. 7 in the first embodiment.

【0067】図7(a)及び図7(b)は実施の形態1 [0067] FIGS. 7 (a) and 7 (b) the form of the embodiment 1
と同様の工程であり、基板100上に下地絶縁膜10 The same step as the base insulating film 10 on the substrate 100
1、非晶質半導体膜102、触媒元素含有層103を形成した後、加熱処理により結晶質半導体膜104を形成する。 1, the amorphous semiconductor film 102, after forming a catalyst element containing layer 103 by heat treatment to form a crystalline semiconductor film 104.

【0068】その後、図7(c)に示すように、結晶質半導体膜104の表面にバリア層106を形成し、さらに希ガス元素を含む半導体膜107を形成する。 [0068] Thereafter, as shown in FIG. 7 (c), a barrier layer 106 on the surface of the crystalline semiconductor film 104, further forming a semiconductor film 107 containing a rare gas element. 半導体膜107は、成膜時に希ガス元素が1×10 20 〜2.5 The semiconductor film 107 is preferably a rare gas element during the film formation is 1 × 10 20 to 2.5
×10 22 /cm 3の濃度で含まれるようにスパッタ法またはプラズマCVD法を用いて成膜される。 It is deposited by a sputtering method or a plasma CVD method so as to be contained at a concentration of × 10 22 / cm 3.

【0069】そして、図7(d)に示すように加熱処理をファーネスアニール法やRTA法で行う。 [0069] Then, heat treatment is performed as shown in FIG. 7 (d) by furnace annealing or RTA method. ファーネスアニール法で行う場合には、窒素雰囲気中にて450〜 In the case of performing the furnace annealing, 450 in a nitrogen atmosphere
600℃で0.5〜12時間の加熱処理を行う。 Heat treatment is performed in 0.5 to 12 hours at 600 ° C.. また、 Also,
RTA法を用いる場合には、加熱用のランプ光源を1〜 In the case of using an RTA method, 1 a lamp light source for heating
60秒、好ましくは30〜60秒点灯させ、それを1〜 60 seconds, preferably is lit 30-60 seconds, 1 it
10回、好ましくは2〜6回繰り返す。 10 times, preferably repeated 2-6 times. ランプ光源の発光強度は任意なものとするが、半導体膜が瞬間的には6 Luminous intensity of the lamp light source shall any but the semiconductor film is instantaneously 6
00〜1000℃、好ましくは700〜750℃程度にまで加熱されるようにする。 00-1000 ° C., preferably to be heated to about 700 to 750 ° C.. また、YAGレーザ、YL In addition, YAG laser, YL
Fレーザ、YVO 4レーザの第2高調波(波長532n F laser, YVO 4 second harmonic laser (wavelength 532n
m)を照射してもゲッタリングを行うことができる。 Be irradiated m) can be carried out gettering. ゲッタリングは、捕獲サイトにある触媒元素が熱エネルギーにより放出され、拡散によりゲッタリングサイトに移動する。 Gettering the catalytic element in the trapping site is released by thermal energy, to move to the gettering sites by diffusion. 従って、ゲッタリングは処理温度に依存し、より高温であるほど短時間でゲッタリングが進むことになる。 Accordingly, gettering is dependent on the processing temperature, so that the gettering process proceeds in a shorter time as higher temperature is high. 図7(d)において矢印で示すように、触媒元素が移動する方向は半導体膜の厚さ程度の距離であり、ゲッタリングは比較的短時間で完遂する。 As indicated by the arrows in FIG. 7 (d), the direction in which the catalytic element is moved is a distance of about the thickness of the semiconductor film, gettering is completed in a relatively short period of time.

【0070】なお、この加熱処理によっても、1×10 [0070] Incidentally, even by the heat treatment, 1 × 10
19 /cm 3 〜1×10 22 /cm 3 、好ましくは1×10 20 19 / cm 3 ~1 × 10 22 / cm 3, preferably 1 × 10 20
/cm 3 〜1×10 21 /cm 3 、より好ましくは5×10 / Cm 3 ~1 × 10 21 / cm 3, more preferably 5 × 10
20 /cm 3の濃度で希ガス元素を含む半導体膜107は結晶化することはない。 The semiconductor film 107 containing a rare gas element at a concentration of 20 / cm 3 is not crystallized. これは、希ガス元素が上記処理温度の範囲においても再放出されず膜中に残存して、半導体膜の結晶化を阻害するためであると考えられる。 This rare gas element remains in the film without being re-released even in the range of the processing temperature, presumably because of inhibiting the crystallization of the semiconductor film.

【0071】その後、半導体膜107を選択的にエッチングして除去する。 [0071] Thereafter, selective etching to remove the semiconductor film 107. エッチングの方法としては、ClF As a method of etching, ClF
3によるプラズマを用いないドライエッチング、或いはヒドラジンや、テトラエチルアンモニウムハイドロオキサイド(化学式 (CH 34 NOH)を含む水溶液などアルカリ溶液によるウエットエッチングで行うことができる。 Dry etching by 3 without using plasma, or hydrazine or tetraethylammonium hydroxide (chemical formula (CH 3) 4 NOH) can be carried out by wet etching using an alkali solution such as an aqueous solution containing. この時バリア層106はエッチングストッパーとして機能する。 In this case barrier layer 106 functions as an etching stopper. また、バリア層106はその後フッ酸により除去すれば良い。 The barrier layer 106 may be subsequently removed by hydrofluoric acid.

【0072】さらに結晶化率(膜の全体積における結晶成分の割合)を高め、結晶粒内に残される欠陥を補修するためには、図7(e)で示すように結晶構造を有する半導体膜104に対してレーザ光を照射することも有効である。 [0072] Further increasing the crystallization rate (the ratio of crystalline components in the entire volume of the film), in order to repair defects remaining in crystal grains, a semiconductor film having a crystal structure as shown in FIG. 7 (e) it is also effective to irradiate a laser beam to 104. レーザには波長400nm以下のエキシマレーザ光や、YAGレーザの第2高調波、第3高調波を用いる。 Excimer laser light below a wavelength of 400nm in the laser, the second harmonic of the YAG laser, the third harmonic is used. いずれにしても、繰り返し周波数10〜1000H In any case, the repetition frequency 10~1000H
z程度のパルスレーザ光を用い、当該レーザ光を光学系にて100〜400mJ/cm 2に集光し、90〜95 with z about pulsed laser beam, focused the laser beam to 100 to 400 mJ / cm 2 by an optical system, 90-95
%のオーバーラップ率をもって照射し、結晶質半導体膜108を形成する。 % Of irradiated with an overlap ratio, to form a crystalline semiconductor film 108.

【0073】(実施形態4)図8は本発明の一実施形態を説明する図であり、非晶質半導体膜の全面に触媒作用のある金属元素を全面に添加し結晶化すると共にゲッタリングを同時に行う方法である。 [0073] The (Embodiment 4) FIG. 8 is a diagram illustrating an embodiment of the present invention, the gettering with crystallized added to the entire surface of the metal element having a catalytic effect on the entire surface of the amorphous semiconductor film it is a way to do at the same time.

【0074】まず、図8(A)に示すように、下地絶縁膜301上に触媒元素含有層302を形成する。 [0074] First, as shown in FIG. 8 (A), to form a catalyst element-containing layer 302 over the base insulating film 301. これは、触媒元素を含む水溶液またはアルコール液をスピナーで塗布しても良いし、スパッタ法、蒸着法、プラズマ処理などにより形成しても良い。 This to the aqueous or alcoholic solution containing a catalytic element may be applied by a spinner, a sputtering method, an evaporation method, may be formed by plasma treatment.

【0075】その後、図8(B)に示すように非晶質半導体膜303を、プラズマCVD法や減圧CVD法、或いはスパッタ法で10〜100nmの厚さに形成する。 [0075] Thereafter, an amorphous semiconductor film 303 as shown in FIG. 8 (B), a plasma CVD method or a low pressure CVD method, or formed to a thickness of 10~100nm by sputtering.
さらにバリア層304を形成する。 Further forming a barrier layer 304. これらの形成方法は実施形態1と同様にする。 These forming methods are the same manner as in the first embodiment.

【0076】図8(C)で示すように、その上に実施形態1で示したスパッタ法や実施形態2で示したプラズマCVD法で希ガス元素を1×10 19 /cm 3 〜1×10 [0076] Figure 8 as shown by (C), the first embodiment sputtering or Embodiment 2 plasma 1 × a rare gas element by CVD 10 19 / cm 3 ~1 × 10 shown in shown in thereon
22 /cm 3 、好ましくは、1×10 20 〜1×10 21 /c 22 / cm 3, preferably, 1 × 10 20 ~1 × 10 21 / c
3 、より好ましくは5×10 m 3, more preferably 5 × 10 20 /cm 3の濃度含んだ半導体膜305を25〜250nmの厚さで形成する。 A semiconductor film 305 containing a concentration of 20 / cm 3 is formed to a thickness of 25 to 250. 代表的には非晶質シリコン膜を選択する。 Typically selects the amorphous silicon film. この半導体膜3 The semiconductor film 3
05は、後に除去するので、密度の低い膜としておくことが望ましい。 05, since the removed after, it is desirable that a low density film.

【0077】そして、図8(D)に示すように加熱処理を行う。 [0077] Then, the heat treatment as shown in FIG. 8 (D). 加熱処理の方法としては、電熱炉を用いるファーネスアニール法や、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプなどを用いたRTA法で行う。 As the method of heat treatment is carried out and furnace annealing using an electric furnace, a halogen lamp, a metal halide lamp, a xenon arc lamp, a carbon arc lamp, a high pressure sodium lamp, an RTA method using a high-pressure mercury lamp.

【0078】RTA法で行う場合には、加熱用のランプ光源を1〜60秒、好ましくは30〜60秒点灯させ、 [0078] When performing an RTA method, 1 to 60 seconds a lamp light source for heating, preferably to light 30-60 seconds,
それを1〜10回、好ましくは2〜6回繰り返す。 It 1-10 times, preferably repeated 2-6 times. ランプ光源の発光強度は任意なものとするが、半導体膜が瞬間的には600〜1000℃、好ましくは650〜75 Luminous intensity of the lamp light source shall any but momentarily the 600 to 1000 ° C. is a semiconductor film, preferably from 650 to 75
0℃程度にまで加熱されるようにする。 To about 0 ℃ to be heated. このような高温になったとしても、半導体膜が瞬間的に加熱されるのみであり、基板100はそれ自身が歪んで変形することはない。 Even now such a high temperature, only the semiconductor film is instantaneously heated, the substrate 100 is not deformed distorted itself. また、ファーネスアニール法を用いる場合には、 In the case of using a furnace annealing method,
加熱処理に先立ち、500℃にて1時間程度の加熱処理を行い、非晶質構造を有する半導体膜303が含有する水素を放出させておく。 Prior to heat treatment, heat treatment is performed for about one hour at 500 ° C., the semiconductor film 303 having an amorphous structure is allowed to release hydrogen contained. そして、電熱炉を用いて窒素雰囲気中にて550〜600℃、好ましくは580℃で4 Then, 550 to 600 ° C. in a nitrogen atmosphere using an electric furnace, preferably at 580 ° C. 4
時間の加熱処理を行い結晶化を行う。 Performing crystallization heat treatment is performed in time.

【0079】この加熱処理により、触媒元素が非晶質構造を有する半導体膜303に染みだし、結晶化させるながら半導体膜305に向かって(図8(D)の矢印の方向)拡散する。 [0079] By this heat treatment, the catalytic element is oozes to the semiconductor film 303 having an amorphous structure, and (arrow direction in FIG. 8 (D)) spread while crystallizing toward the semiconductor film 305. これにより1回の加熱処理で結晶化とゲッタリングが同時に行われる。 Thus crystallization and gettering are performed simultaneously in a single heat treatment.

【0080】その後、半導体膜305を選択的にエッチングして除去する。 [0080] Thereafter, selective etching to remove the semiconductor film 305. エッチングの方法としては、ClF As a method of etching, ClF
3によるプラズマを用いないドライエッチング、或いはヒドラジンや、テトラエチルアンモニウムハイドロオキサイド(化学式 (CH 34 NOH)を含む水溶液などアルカリ溶液によるウエットエッチングで行うことができる。 Dry etching by 3 without using plasma, or hydrazine or tetraethylammonium hydroxide (chemical formula (CH 3) 4 NOH) can be carried out by wet etching using an alkali solution such as an aqueous solution containing. この時バリア層304はエッチングストッパーとして機能する。 In this case barrier layer 304 functions as an etching stopper. また、バリア層304はその後フッ酸により除去すれば良い。 The barrier layer 304 may be subsequently removed by hydrofluoric acid.

【0081】こうして図8(E)に示すように触媒元素の濃度が1×10 17 /cm 3以下にまで減じられた結晶構造を有する半導体膜(第1の半導体膜)306を得ることができる。 [0081] Thus it is that the concentration of the catalytic element as shown in FIG. 8 (E) obtaining a semiconductor film (first semiconductor film) 306 having a crystalline structure which is reduced to less than 1 × 10 17 / cm 3 . この結晶質半導体膜306の結晶性を高めるためには、実施形態1と同様にレーザ光を照射しても良い。 To enhance the crystallinity of the crystalline semiconductor film 306 may be irradiated in the same manner as the laser light with the first embodiment.

【0082】こうして形成される結晶質半導体膜306 [0082] crystalline semiconductor film 306 thus formed
は、触媒元素の作用により細い棒状又は細い扁平棒状結晶として形成され、その各々の結晶は巨視的に見ればある特定の方向性をもって成長している。 Is formed as a thin rod-like or thin flattened rod-like crystals by the action of the catalytic element, each of the crystals have grown with a certain directionality when viewed macroscopically. このような結晶質半導体膜306はTFTの活性層のみでなく、フォトセンサや太陽電池の光電変換層にも適用することができる。 Such crystalline semiconductor film 306 is not only the active layer of the TFT, it can be applied to the photoelectric conversion layer of the photosensor and a solar cell.

【0083】 [0083]

【実施例】(実施例1)本発明の実施例を図1〜図6を用いて説明する。 EXAMPLES (Example 1) it will be described with reference to FIGS an embodiment of the present invention. ここでは、同一基板上に画素部と、画素部の周辺に設ける駆動回路のTFT(nチャネル型T Here, a pixel portion on the same substrate, TFT drive circuits provided around the pixel portion (n-channel type T
FT及びpチャネル型TFT)を同時に作製する方法について詳細に説明する。 It will be described in detail a method of making FT and p-channel type TFT) simultaneously.

【0084】図1(a)において、基板100はガラス基板、石英基板、セラミック基板などを用いることができる。 [0084] In FIG. 1 (a), the substrate 100 may be a glass substrate, a quartz substrate, a ceramic substrate, or the like. また、シリコン基板、金属基板またはステンレス基板の表面に絶縁膜を形成したものを用いても良い。 The silicon substrate, a metal substrate, or a stainless substrate may be used which has an insulating film. また、本実施例の処理温度に耐えうる耐熱性を有するプラスチック基板を用いてもよい。 It is also possible to use a plastic substrate having heat resistance against the treatment temperature of this embodiment.

【0085】そして、図1(a)に示すように基板10 [0085] Then, the substrate 10 as shown in FIG. 1 (a)
0上に酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜(SiO xy )等の絶縁膜から成る下地絶縁膜101を形成する。 0 on the silicon oxide film, a base insulating film 101 made of an insulating film such as a silicon oxide film or a silicon nitride film nitride (SiO x N y). 代表的な一例は下地絶縁膜101 A typical example is the base insulating film 101
として2層構造から成り、SiH 4 、NH 3 、及びN 2 As a two-layer structure, SiH 4, NH 3, and N 2 O
を反応ガスとして成膜される第1酸化窒化シリコン膜1 Silicon first oxynitride is deposited as a reaction gas film 1
01aを50〜100nm、SiH 4 、及びN 2 Oを反応ガスとして成膜される第2酸化窒化シリコン膜101b 50~100nm the 01a, SiH 4, and N 2 O and the second silicon oxynitride film 101b which is formed as a reaction gas
を100〜150nmの厚さに積層形成する構造が採用される。 The laminated formed to a thickness of 100~150nm structure is employed.

【0086】活性層とする半導体膜は、下地膜101上に形成した非晶質半導体膜を結晶化して得る。 [0086] The semiconductor film as an active layer, an amorphous semiconductor film formed over the base film 101 may be crystallized. 非晶質半導体膜は30〜60nmの厚さで形成し、その後、非晶質半導体膜102の表面に、結晶化を促進する触媒作用のある金属元素(本実施例では、ニッケル)を重量換算で1〜100ppmのニッケルを含む酢酸ニッケル塩溶液をスピナーで塗布して触媒含有層103を形成する(図1(b))。 The amorphous semiconductor film is formed to a thickness of 30 to 60 nm, then the surface of the amorphous semiconductor film 102, (in this embodiment, nickel) metal element having a catalytic action for promoting crystallization weight conversion in a nickel acetate solution containing 1~100ppm nickel was applied by a spinner for forming a catalyst-containing layer 103 (Figure 1 (b)).

【0087】非晶質半導体膜102と触媒元素含有層1 [0087] The amorphous semiconductor film 102 and the catalyst element-containing layer 1
03とを接触した状態を保持したまま結晶化のための加熱処理を行う。 The state of contact and 03 a heat treatment for crystallization while retaining. 本実施例では、RTA法で加熱処理を行う。 In this embodiment, heat treatment is performed RTA method. 加熱用のランプ光源を1〜60秒、好ましくは30 60 seconds a lamp light source for heating, preferably 30
〜60秒点灯させ、それを1〜10回、好ましくは2〜 60 seconds is lit, it 10 times, preferably 2 to
6回繰り返す。 Repeated six times. ランプ光源の発光強度は任意なものとするが、半導体膜が瞬間的には600〜1000℃、好ましくは650〜750℃程度にまで加熱されるようにする。 Luminous intensity of the lamp light source shall any but momentarily the 600 to 1000 ° C. is a semiconductor film, preferably to be heated to about 650 to 750 ° C.. このような高温になったとしても、半導体膜が瞬間的に加熱されるのみであり、基板100はそれ自身が歪んで変形することはない。 Even now such a high temperature, only the semiconductor film is instantaneously heated, the substrate 100 is not deformed distorted itself. こうして、非晶質半導体膜を結晶化させ、図1(c)に示す結晶質半導体膜104を得ることができる。 Thus, an amorphous semiconductor film is crystallized, it is possible to obtain a crystalline semiconductor film 104 shown in Figure 1 (c).

【0088】さらに結晶化率(膜の全体積における結晶成分の割合)を高め、結晶粒内に残される欠陥を補修するためには、図1(d)で示すように結晶質半導体膜1 [0088] Further increasing the crystallization rate (the ratio of crystalline components in the entire volume of the film), in order to repair defects remaining in crystal grains, the crystalline semiconductor film as shown in FIG. 1 (d) 1
04に対してレーザ光を照射する。 It is irradiated with laser light to 04. レーザ光照射処理は、パルス発振型または連続発振型の気体レーザまたは固体レーザを用いてもよい。 Laser light irradiation treatment may be used gas lasers or solid state laser of a pulse oscillation type or continuous oscillation type. 気体レーザとしては、エキシマレーザ、Arレーザ、Krレーザ等があり、固体レーザとしては、YAGレーザ、YVO 4レーザ、YLF As the gas laser, excimer laser, Ar laser, there is a Kr laser and the like, as the solid-state laser, YAG laser, YVO 4 laser, YLF
レーザ、YAlO 3レーザ、ガラスレーザ、ルビーレーザ、アレキサンドライドレーザ、Ti:サファイアレーザなどが挙げられる。 Laser, YAlO 3 laser, a glass laser, ruby laser, alexandrite laser, Ti: sapphire laser, and the like. これらのレーザを用いる場合には、レーザ発振器から放射されたレーザ光を光学系で線状、矩形状もしくは楕円形状に集光し半導体膜に照射すればよい。 In the case of using these lasers, a linear laser beam emitted from a laser oscillator by an optical system, may be irradiated to the condensing and the semiconductor film into a rectangular shape or an elliptical shape. 結晶化の条件は実施者が適宣選択するものであるが、エキシマレーザを用いる場合はパルス発振周波数300Hzとし、レーザーエネルギー密度を100〜 The crystallization conditions are those be properly selected by an operator, in the case of using the excimer laser, the pulse oscillation frequency 300 Hz, 100 to the laser energy density
800mJ/cm 2 (代表的には200〜700mJ/c 800mJ / cm 2 (typically 200~700mJ / c
2 )とする。 m 2) to. また、YAGレーザを用いる場合にはその第2高調波を用いパルス発振周波数1〜300Hzとし、レーザーエネルギー密度を300〜1000mJ/ In the case of using the YAG laser, the pulse oscillation frequency 1~300Hz using the second harmonic wave, the laser energy density 300~1000MJ /
cm 2 (代表的には350〜800mJ/cm 2 )とすると良い。 cm 2 may (typically 350~800mJ / cm 2) to. そして幅100〜1000μm、例えば400μ And width 100~1000μm, for example 400μ
mで線状に集光したレーザ光を基板全面に渡って照射すればよい。 The laser light condensed into a linear shape with m may be irradiated to the whole surface of the substrate. また、YVO 4レーザを用いる場合、出力1 In the case of using a YVO 4 laser, output 1
0Wの連続発振のYVO 4レーザから射出されたレーザ光を非線形光学素子により高調波に変換して、共振器の中にYVO 4結晶と非線型光学素子を入れて、高調波を射出してもよい。 The laser light emitted from a continuous wave YVO 4 laser of 0W is converted into a harmonic by a nonlinear optical element, by putting a YVO 4 crystal and a non-linear optical element in a resonator and emitting a harmonic good. このとき光学系により矩形状または楕円形状にして照射すればよく、エネルギー密度は、0. At this time you may be irradiated with the rectangular shape or an elliptical shape by an optical system, energy density, 0.
01〜100MW/cm 2程度(好ましくは、0.1〜 01~100MW / cm 2 about (preferably, 0.1
10MW/cm 2 )が必要である。 10MW / cm 2) is required. そして、0.5〜2 Then, 0.5 to 2
000cm/s程度の速度でレーザ光に対して相対的に半導体膜を移動させて照射すればよい。 In 000cm / s speed of about may be irradiated semiconductor film is moved relative to the laser beam. いずれにしても、上記したようなレーザを用い、当該レーザ光を光学系にて100〜400mJ/cm 2に集光し、90〜9 In any case, using a laser as described above, it condensed the laser beam to 100 to 400 mJ / cm 2 by an optical system, 90-9
5%のオーバーラップ率をもって結晶質半導体膜104 With a 5% overlap ratio of the crystalline semiconductor film 104
に対するレーザ処理を行っても良い。 Laser treatment for may be performed.

【0089】次いで、結晶質半導体膜105中に含まれる触媒元素を除去するためにゲッタリング処理を行う。 [0089] Next, the gettering treatment for removing the catalytic element contained in the crystalline semiconductor film 105.
図2(a)に示すように結晶質半導体膜105上にバリア層106を形成する。 On the crystalline semiconductor film 105 as shown in FIG. 2 (a) forming a barrier layer 106. バリア層106としては、触媒元素(ニッケル)をゲッタリングサイトに貫通させることができ、さらにゲッタリングサイトの除去工程において用いるエッチング液がしみこまない多孔質膜を形成する。 The barrier layer 106, catalyst element (nickel) can be through the gettering site, further etchant to form a porous film not soak used in the step of removing the gettering site. 例えば、オゾン水で処理することにより形成されるケミカルオキサイド膜、酸化シリコン膜(SiOx)を用いればよい。 For example, a chemical oxide film formed by treatment with ozone water, may be used silicon oxide film (SiOx). 本明細書中では、このような性質を有する膜を特に多孔質膜という。 In this specification, a film having such properties, especially of the porous membrane.

【0090】次いで、ゲッタリングサイトとして希ガス元素を含む半導体膜107を形成する。 [0090] Next, a semiconductor film 107 containing a rare gas element as a gettering site. 本実施例では、 In this embodiment,
Arの流量を50sccm、成膜圧力を0.2Pa、パワー3kW、基板温度150℃として希ガス元素を1× Ar flow rate 50sccm of, 0.2 Pa and the deposition pressure, power 3 kW, 1 × a rare gas element as the substrate temperature 0.99 ° C.
10 19 〜1×10 22 /cm 3 、好ましくは1×10 20 10 19 ~1 × 10 22 / cm 3, preferably 1 × 10 20 ~
1×10 21 /cm 3 、より好ましくは5×10 20 /cm 3 1 × 10 21 / cm 3, more preferably 5 × 10 20 / cm 3
の濃度で含む半導体膜107を成膜する。 A semiconductor film 107 including in the concentration.

【0091】その後RTA法を用いて加熱処理を行い、 [0091] and then subjected to a heat treatment using an RTA method,
触媒元素をゲッタリングサイトに縦方向に移動させる。 Moving the catalyst element longitudinally gettering site.
加熱条件としては、加熱用のランプ光源を1〜60秒、 The heating conditions, 60 seconds a lamp light source for heating,
好ましくは30〜60秒点灯させ、それを1〜10回、 Preferably is lit 30-60 seconds, it 10 times,
好ましくは2〜6回繰り返す。 Preferably repeat 2-6 times. ランプ光源の発光強度は任意なものとするが、半導体膜が瞬間的には600〜1 Luminous intensity of the lamp light source shall any but the semiconductor film is instantaneously 600-1
000℃、好ましくは700〜750℃程度にまで加熱されるようにする。 000 ° C., preferably to be heated to about 700 to 750 ° C..

【0092】ゲッタリング工程終了後、非晶質半導体1 [0092] After the gettering step is completed, the amorphous semiconductor 1
07を選択的にエッチングして除去する。 07 is selectively etched and removed. エッチングの方法としては、ClF 3によるプラズマを用いないドライエッチング、或いはヒドラジンや、テトラエチルアンモニウムハイドロオキサイド(化学式 (CH 34 NO As a method of etching, dry etching without using plasma by ClF 3, or hydrazine or tetraethylammonium hydroxide (chemical formula (CH 3) 4 NO
H)を含む水溶液などアルカリ溶液によるウエットエッチングで行うことができる。 H) can be performed by wet etching using an alkaline solution such as an aqueous solution containing. この時バリア層106はエッチングストッパーとして機能する。 In this case barrier layer 106 functions as an etching stopper. また、バリア層1 In addition, the barrier layer 1
06はその後フッ酸により除去すれば良い。 06 may be subsequently removed by hydrofluoric acid.

【0093】結晶化を改善するために、結晶化工程後、 [0093] In order to improve the crystallization, after the crystallization process,
レーザ光を照射してもよい。 The laser beam may be irradiated. その後、得られた結晶質半導体膜を所望の形状にエッチング処理して島状に分離された半導体層1102〜1106を形成する。 Thereafter, a semiconductor layer 1102-1106 separated the obtained crystalline semiconductor film is etched into a desired shape in an island shape.

【0094】また、半導体層1102〜1106を形成した後、nチャネル型TFTのしきい値(Vth)を制御するためにp型を付与する不純物元素を添加してもよい。 [0094] Further, after forming the semiconductor layers 1102 to 1106, an impurity element imparting p-type to control the n-channel type TFT threshold (Vth) may be added. 半導体に対してp型を付与する不純物元素には、ボロン(B)、アルミニウム(Al)、ガリウム(Ga) The impurity element imparting p-type to the semiconductor, boron (B), aluminum (Al), gallium (Ga)
など周期律第13族元素が知られている。 Periodic group 13 elements such as are known.

【0095】次いで、島状に分離された半導体層110 [0095] Then, the semiconductor layer 110 separated in an island shape
2〜1106を覆うゲート絶縁膜1107を形成する。 2-1106 forming a gate insulating film 1107 covering the.
ゲート絶縁膜1107は、プラズマCVD法やスパッタ法で形成し、その厚さを40〜150nmとしてシリコンを含む絶縁膜で形成する。 The gate insulating film 1107 is formed by plasma CVD or sputtering method to form an insulating film containing silicon and the thickness as 40 to 150 nm. 勿論、このゲート絶縁膜は、シリコンを含む絶縁膜を単層或いは積層構造として用いることができる。 Of course, the gate insulating film, it is possible to use an insulating film containing silicon as a single layer or a laminated structure.

【0096】酸化シリコン膜を用いる場合には、プラズマCVD法でTEOS(TetraethylOrtho Silicate)とO 2を混合し、反応圧力40Pa、基板温度300〜4 [0096] When a silicon oxide film is used, a plasma CVD method with TEOS (TetraethylOrtho Silicate) mixing O 2, the reaction pressure 40 Pa, the substrate temperature from 300 to 4
00℃とし、高周波(13.56MHz)電力密度0. And 00 ° C., a high frequency (13.56 MHz) power density 0.
5〜0.8W/cm 2で放電させて形成することができる。 Discharged at 5~0.8W / cm 2 can be formed. このようにして作製される酸化シリコン膜は、形成後400〜500℃の熱アニールによりゲート絶縁膜として良好な特性を得ることができる。 In this way, the silicon oxide film thus manufactured by thermal annealing after forming 400 to 500 ° C. it is possible to obtain good characteristics as a gate insulating film.

【0097】ゲート絶縁膜1107上には膜厚20〜1 [0097] The film thickness on the gate insulating film 1107 1:20
00nmの第1の導電膜として窒化タンタル(TaN) Tantalum nitride as the first conductive film of nm (TaN)
1108と、膜厚100〜400nmの第2の導電膜としてタングステン(W)1109とを積層形成する。 And 1108, stacked form and tungsten (W) 1109 as a second conductive film with a thickness of 100 to 400 nm. ゲート電極を形成するための導電性材料としてはTa、 As the conductive material for forming the gate electrode Ta,
W、Ti、Mo、Al、Cuから選ばれた元素、または前記元素を主成分とする合金材料もしくは化合物材料で形成する。 W, formed Ti, Mo, Al, element selected from Cu or the alloy material or a compound material mainly. また、リン等の不純物元素をドーピングした多結晶シリコン膜に代表される半導体膜を用いてもよい。 It is also possible to use a semiconductor film typified by a polycrystalline silicon film doped with an impurity element such as phosphorus. また、第1の導電膜をタンタル(Ta)膜で形成し、第2の導電膜をW膜とする組み合わせ、第1の導電膜を窒化タンタル(TaN)膜で形成し、第2の導電膜をAl膜とする組み合わせ、第1の導電膜を窒化タンタル(TaN)膜で形成し、第2の導電膜をCu膜とする組み合わせとしてもよい。 Also, the first conductive film is formed of tantalum (Ta) film and combining it with the second conductive film and a W film, the first conductive film is formed by tantalum nitride (TaN) film, the second conductive film the combination comprising the Al film, the first conductive film is formed by tantalum nitride (TaN) film, the second conductive film by a Cu film.

【0098】次に、図3(B)に示すように光露光工程によりレジストからなるマスク1110〜1115を形成し、ゲート電極及び配線を形成するための第1のエッチング処理を行う。 [0098] Next, a mask 1110 to 1115 made of a resist by light exposure step as shown in FIG. 3 (B), and a first etching treatment for forming gate electrodes and wirings. エッチングにはICP(Inductivel The etching ICP (Inductivel
y Coupled Plasma:誘導結合型プラズマ)エッチング法を用いると良い。 y Coupled Plasma: inductive coupled plasma) may be used an etching method. 用いるエッチング用ガスに限定はないが、WやTaNのエッチングにはCF 4とCl 2とO 2とを用いることが適している。 Although not limited to an etching gas to be used, the etching of W and TaN are suitable to use CF 4, Cl 2 and O 2. それぞれのガス流量比を2 A ratio of respective gas flow rates is 2
5:25:10sccmとし、1Paの圧力でコイル型の電極に500WのRF(13.56MHz)電力を投入してプラズマを生成してエッチングを行う。 5:25: and 10 sccm, and etching is performed by introducing a RF (13.56 MHz) power of 500W to a coiled electrode to generate plasma at a pressure of 1 Pa. 基板側(試料ステージ)にも150WのRF(13.56MH RF of 150W to the substrate side (sample stage) (13.56MH
z)電力を投入し、実質的に負の自己バイアス電圧を印加する。 z) power of 20 to apply a substantially negative self-bias voltage. この第1のエッチング条件によりW膜をエッチングして第1の導電層の端部をテーパー形状とする。 The end portion of the first conductive layer by etching the W film under the first etching condition is tapered.

【0099】この後、第2のエッチング条件に変え、エッチング用ガスにCF 4とCl 2とを用い、それぞれのガス流量比を30:30sccmとし、1Paの圧力でコイル型の電極に500WのRF(13.56MHz)電力を投入してプラズマを生成して約30秒程度のエッチングを行う。 [0099] Thereafter, it changed to the second etching condition, using CF 4 and Cl 2 as etching gas, setting the gas flow rate ratio of 30: and 30 sccm, 500 W RF of the coiled electrode at a pressure of 1Pa (13.56 MHz) performing etching for about 30 seconds to generate plasma power of 150. 基板側(試料ステージ)にも20WのRF RF of 20W to the substrate side (sample stage)
(13.56MHz)電力を投入し、実質的に負の自己バイアス電圧を印加する。 (13.56 MHz) power of 20 to apply a substantially negative self-bias voltage. CF 4とCl 2を混合した第2 CF 4 and a second mixed with Cl 2
のエッチング条件ではW膜及びTaN膜とも同程度にエッチングされる。 In the etching conditions are etched to the same extent, the W film and the TaN film. なお、ゲート絶縁膜上に残渣を残すことなくエッチングするためには、10〜20%程度の割合でエッチング時間を増加させると良い。 In order to perform etching without any residue on the gate insulating film, the etching time is prolonged by a rate of about 10 to 20%.

【0100】この第1のエッチング処理では、レジストからなるマスクの形状を適したものとすることにより、 [0100] In the first etching process, by it is suitable the shape of a resist mask,
基板側に印加するバイアス電圧の効果により第1の導電層及び第2の導電層の端部がテーパー形状となる。 End of the first conductive layer and the second conductive layer are tapered due to the effect of the bias voltage applied to the substrate side. このテーパー部の角度は15〜45°となる。 The angle of the tapered portion is 15 to 45 °. こうして、第1のエッチング処理により第1の導電層と第2の導電層から成る第1の形状の導電層1117〜1122(第1 Thus, first shape conductive layers by the first etching process consisting of the first conductive layer and the second conductive layer 1117 to 1122 (the first
の導電層1117a〜1122aと第2の導電層111 Conductive layer 1117a~1122a and the second conductive layer 111
7b〜1122b)を形成する。 7b~1122b) to form. 1116はゲート絶縁膜であり、第1の形状の導電層1117〜1122で覆われない領域は20〜50nm程度エッチングされ薄くなった領域が形成される。 1116 denotes a gate insulating film, and regions which are not covered with the conductive layers 1117 to 1122 of the first shape are made thinner by etching of about 20~50nm is formed.

【0101】次に、レジストからなるマスク1110〜 [0101] Then, mask 1110~ composed of a resist
1115を除去せずに図3(C)に示すように第2のエッチング処理を行う。 1115 without removing the a second etching process is performed as shown in Figure 3 (C). エッチング用ガスにCF 4とCl 2 CF 4 as etching gas, Cl 2
とO O and 2とを用い、それぞれのガス流量比を20:20: Using a 2, the gas flow rate ratio 20:20:
20sccmとし、1Paの圧力でコイル型の電極に5 And 20 sccm, 5 to a coiled electrode at a pressure of 1Pa
00WのRF(13.56MHz)電力を投入してプラズマを生成してエッチングを行う。 To generate a plasma by introducing a RF (13.56 MHz) power of 00W etching is performed. 基板側(試料ステージ)には20WのRF(13.56MHz)電力を投入し、第1のエッチング処理に比べ低い自己バイアス電圧を印加する。 The substrate side (sample stage) was charged RF (13.56 MHz) power of 20W, to apply a low self bias voltage as compared with the first etching process. この第3のエッチング条件によりW膜をエッチングする。 Etching the W film by the third etching conditions. こうして、上記第3のエッチング条件によりW膜を異方性エッチングして第2の形状の導電層1 Thus, the second shape conductive layers is anisotropically etched W film by the third etching conditions 1
124〜1129(第1の導電層1124a〜1129 124-1129 (first conductive layer 1124a~1129
aと第2の導電層1124b〜1129b)を形成する。 Forming a a second conductive layer 1124b~1129b). 1123はゲート絶縁膜であり、第1の形状の導電層1117〜1122で覆われない領域は20〜50n 1123 denotes a gate insulating film, and regions which are not covered with the conductive layers 1117 to 1122 of the first shape 20~50n
m程度エッチングされ薄くなった領域が形成される。 m approximately etched thinned region is formed.

【0102】W膜やTaN膜に対するCF 4とCl 2の混合ガスによるエッチング反応は、生成されるラジカルまたはイオン種と反応生成物の蒸気圧から推測することができる。 [0102] etching reaction by the mixture gas of CF 4 and Cl 2 for the W film and the TaN film can be inferred from the vapor pressure of a radical or ion species and the reaction product is produced. WとTaNのフッ化物と塩化物の蒸気圧を比較すると、Wのフッ化物であるWF 6が極端に高く、その他のWCl 5 、TaF 5 、TaCl 5は同程度である。 When W and the TaN fluoride comparing the vapor pressure of chlorides, W fluorides in which WF 6 is extremely high, and other WCl 5, TaF 5, TaCl 5 are comparable. 従って、CF 4とCl 2の混合ガスではW膜及びTaN膜共にエッチングされる。 Thus, in the mixture gas of CF 4 and Cl 2 are etched to the W film and the TaN film both. しかし、この混合ガスに適量のO However, an appropriate amount of O to the mixed gas
2を添加するとCF 4とO 2が反応してCOとFになり、 The addition of 2 CF 4 and O 2 react become CO and F,
FラジカルまたはFイオンが多量に発生する。 F radicals or F ions is a large amount of generated. その結果、フッ化物の蒸気圧が高いW膜のエッチング速度が増大する。 As a result, the etching speed of the W film having a high fluoride vapor pressure is increased. 一方、TaNはFが増大しても相対的にエッチング速度の増加は少ない。 Meanwhile, TaN is increased relatively even if F increases, the etching speed is low. また、TaNはWに比較して酸化されやすいので、O 2を添加することでTaNの表面が多少酸化される。 Further, TaN is easily oxidized compared to W, and therefore the surface of TaN is slightly oxidized by the addition of O 2. TaNの酸化物はフッ素や塩素と反応しないため、さらにTaN膜のエッチング速度は低下する。 Because oxides of TaN do not react with fluorine or chlorine, further etching rate of the TaN film is reduced. 従って、W膜とTaN膜とのエッチング速度に差を作ることが可能となりW膜のエッチング速度をTa Accordingly, the W film and the TaN film can be made a difference in etching speed between the result of the etching rate of the W film Ta
N膜よりも大きくすることが可能となる。 It can be made larger than N film.

【0103】そして、レジストからなるマスクを除去せずに第1のドーピング処理を行い、半導体層にn型を付与する不純物元素を添加する。 [0103] Then, a first doping process is performed without removing the masks made of resist to add an impurity element imparting n-type semiconductor layer. ドーピング処理はイオンドープ法、もしくはイオン注入法で行えば良い。 The doping process may be performed by ion doping or ion implantation. イオンドープ法の条件はドーズ量を1.5×10 14 atoms The condition of the ion doping method is a dose of 1.5 × 10 14 atoms
/cm 2とし、加速電圧を60〜100KVとして行う。 / Cm 2 and then, the acceleration voltage is 60~100KV. n型を付与する不純物元素として15族に属する元素、典型的にはリン(P)または砒素(As)を用いる。 Elements belonging to Group 15 as an impurity element imparting n-type, typically, phosphorus (P) or arsenic (As). この場合、第2形状の導電層1124〜1128がn型を付与する不純物元素に対するマスクとなり、自己整合的に第1の不純物領域1130〜1134が形成される。 In this case, the conductive layers 1124 to 1128 of the second shape as masks to the impurity element for imparting the n-type, self-aligning manner a first impurity region 1130 to 1134 is formed. 第1の不純物領域1130〜1134には1×1 The first impurity region from 1130 to 1134 1 × 1
16 〜1×10 17 /cm 3の濃度範囲でn型を付与する不純物元素を添加する。 In a concentration range of 0 16 ~1 × 10 17 / cm 3 is doped with an impurity element imparting n-type.

【0104】次いで、図4(A)に示すようにレジストからなるマスク1135、1136を形成し第2のドーピング処理を行う。 [0104] Next, the formed second doping process masks 1135,1136 made of resist as shown in FIG. 4 (A). マスク1135は駆動回路のpチャネル型TFTを形成する半導体層のチャネル形成領域及びその周辺の領域を保護するマスクであり、マスク11 Mask 1135 is a mask for protecting a channel forming region and a periphery thereof of a semiconductor layer forming a p-channel TFT of the driver circuit, the mask 11
36は画素部のTFTを形成する半導体層のチャネル形成領域及びその周辺の領域を保護するマスクである。 36 is a mask for protecting a channel forming region and a periphery thereof of a semiconductor layer forming a TFT of a pixel portion.

【0105】第2のドーピング処理におけるイオンドープ法の条件はドーズ量を1.5×10 15 atoms/c [0105] The second ion doping conditions in the doping process dose of 1.5 × 10 15 atoms / c
2とし、加速電圧を60〜100KVとしてリン(P)をドーピングする。 and m 2, doped with phosphorus (P) accelerating voltage of 60~100KV. ここでは、第2形状の導電層1124〜1128及びゲート絶縁膜1123の膜厚の差を利用して各半導体層に不純物領域を行う。 Here, an impurity region by utilizing a difference in thickness of the second shape conductive layers 1124 to 1,128, and the gate insulating film 1123 in the semiconductor layers. 勿論、マスク1135、1136で覆われた領域にはリン(P) Of course, the region covered with the mask 1135,1136 phosphorus (P)
は添加されない。 It not added. こうして、第2の不純物領域1180 In this way, the second impurity region 1180
〜1182と第3の不純物領域1137〜1141が形成される。 ~1182 the third impurity region from 1137 to 1141 is formed. 第3の不純物領域1137〜1141には1 The third impurity regions 1137 to 1141 1
×10 20 〜1×10 × 10 20 ~1 × 10 21 /cm 3の濃度範囲でn型を付与する不純物元素を添加されている。 It is doped with an impurity element that imparts n-type conductivity in a concentration range of 21 / cm 3. また、第2の不純物領域はゲート絶縁膜の膜厚差により第3の不純物領域よりも低濃度に形成され、1×10 18 〜1×10 19 /cm The second impurity region is formed in a lower concentration than the third impurity regions by the thickness difference of the gate insulating film, 1 × 10 18 ~1 × 10 19 / cm
3の濃度範囲でn型を付与する不純物元素を添加されることになる。 It will be doped with the impurity element that imparts the n-type at a third concentration range.

【0106】次いで、新たにレジストからなるマスク1 [0106] Then, the mask 1 made of a new resist
142〜1144を形成して図4(B)に示すように第3のドーピング処理を行う。 To form a 142-1144 performed a third doping process as shown in FIG. 4 (B) to. この第3のドーピング処理により、pチャネル型TFTを形成する半導体層にp型の導電型を付与する不純物元素が添加された第4の不純物領域1147及び第5の不純物領域1145、114 The third doping process, the fourth impurity region 1147 and the fifth impurity region to which an impurity element is added that imparts p-type conductivity to the semiconductor layer forming the p-channel type TFT 1145,114
6を形成する。 6 to the formation. 第4の不純物領域は第2形状の導電層と重なる領域に形成されるものであり、1×10 18 〜1× Impurity region of the fourth is intended to be formed in a region overlapping with the conductive layer of the second shape, 1 × 10 18 ~1 ×
10 20 /cm 3の濃度範囲でp型を付与する不純物元素が添加されるようにする。 Impurity element imparting 10 p-type conductivity in a concentration range of 20 / cm 3 is to be added. また、第5の不純物領域11 Further, fifth impurity regions 11
45、1146には1×10 20 〜1×10 21 /cm 3の濃度範囲でp型を付与する不純物元素が添加されるようにする。 To 45,1146 to impurity element imparting p-type conductivity in a concentration range of 1 × 10 20 ~1 × 10 21 / cm 3 is added. 尚、第5の不純物領域1146には先の工程でリン(P)が添加された領域であるが、p型を付与する不純物元素の濃度がその1.5〜3倍添加されていて導電型はp型となっている。 Although the fifth impurity region 1146 is a region in the preceding step phosphorus (P) has been added, the concentration of the impurity element is not added the 1.5 to 3 times conductivity type which imparts p-type It has become a p-type.

【0107】なお、第5の不純物領域1148、114 [0107] In addition, the fifth impurity region 1148,114
9及び第4の不純物領域1150は画素部において保持容量を形成する半導体層に形成される。 9 and the fourth impurity region 1150 is formed in the semiconductor layer forming the storage capacitor in the pixel portion.

【0108】以上までの工程でそれぞれの半導体層にn n in the respective semiconductor layers [0108] By the steps up
型またはp型の導電型を有する不純物領域が形成される。 Impurity regions having a type or p-type conductivity are formed. 第2の形状の導電層1124〜1127はゲート電極となる。 Conductive layer 1124 to 1127 of the second shape is a gate electrode. また、第2の形状の導電層1128は画素部において保持容量を形成する一方の電極となる。 The conductive layer 1128 of the second shape is the one electrode forming a storage capacitor in the pixel portion. さらに、第2の形状の導電層1129は画素部においてソース配線を形成する。 Further, the conductive layer of the second shape 1129 forms a source wiring in the pixel portion.

【0109】次いで、ほぼ全面を覆う第1の層間絶縁膜1151を形成する。 [0109] Next, a first interlayer insulating film 1151 covering substantially the entire surface. この第1の層間絶縁膜1151 The first interlayer insulating film 1151
は、プラズマCVD法またはスパッタ法を用い、厚さを100〜200nmとしてシリコンと水素を含む絶縁膜で形成する。 Uses a plasma CVD method or a sputtering method, thereby forming an insulating film containing silicon and hydrogen with a thickness of 100 to 200 nm. その好適な一例は、プラズマCVD法により形成される膜厚150nmの酸化窒化シリコン膜である。 Its preferred example is a silicon oxynitride film having a film thickness of 150nm is formed by a plasma CVD method. 勿論、第1の層間絶縁膜1151は酸化窒化シリコン膜に限定されるものでなく、他のシリコンを含む絶縁膜を単層または積層構造として用いても良い。 Of course, the first interlayer insulating film 1151 is not limited to a silicon oxynitride film may be an insulating film containing other silicon as a single layer or a laminate structure.

【0110】その後、それぞれの半導体層に添加された不純物元素を活性化処理する工程を行う。 [0110] Then, the impurity elements used to dope the semiconductor layers a step of activating. この活性化はファーネスアニール炉またはクリーンオーブンを用いて加熱処理を行うことで実現する。 This activation is achieved by performing heat treatment using an annealing furnace or a clean oven. 加熱処理の温度は窒素雰囲気中で400〜700℃、代表的には410〜50 The temperature of the heat treatment is 400 to 700 ° C. in a nitrogen atmosphere, typically from 410 to 50
0℃で行う。 It carried out at 0 ℃. なお、この他に、レーザアニール法、またはラピッドサーマルアニール法(RTA法)を適用することができる。 Note that this addition can be applied laser annealing or rapid thermal annealing (RTA).

【0111】上記活性化処理と同時に、結晶化の際に触媒として使用したニッケルが高濃度のリンを含む第3の不純物領域1137、1139、1140、及び第5の不純物領域1146、1149ゲッタリングされ、主にチャネル形成領域となる半導体層中のニッケル濃度が低減される。 [0111] Simultaneously with the activation process, the third impurity regions 1137,1139,1140, and the fifth impurity regions 1146,1149 gettering of nickel used as a catalyst at a high concentration of phosphorus in crystallization , nickel concentration in the semiconductor layer is reduced to be primarily a channel forming region. その結果、チャネル形成領域を有するTFT As a result, TFT having a channel formation region
はオフ電流値が下がり、結晶性が良いことから高い電界効果移動度が得られ、良好な特性を達成することができる。 The lower the off current value, a high field-effect mobility because of good crystallinity can be obtained, it is possible to achieve good properties.

【0112】次いで、図5に示すように、第1の層間絶縁膜1151上に有機絶縁物材料から成る第2の層間絶縁膜1174を形成する。 [0112] Then, as shown in FIG. 5, a second interlayer insulating film 1174 made of an organic insulating material is formed on the first interlayer insulating film 1151. 次いで、ソース配線1127 Then, the source wiring 1127
に達するコンタクトホールと各不純物領域に達するコンタクトホールを形成する。 Forming a contact hole and the contact holes reaching the respective impurity regions reach.

【0113】その後、Al、Ti、Mo、Wなどを用いて配線及び画素電極を形成する。 [0113] Thereafter, to form Al, Ti, Mo, W, wirings and pixel electrodes by using a. 例えば、膜厚50〜2 For example, the film thickness 50-2
50nmのTi膜と、膜厚300〜500nmの合金膜(AlとTiとの合金膜)との積層膜を用いる。 50nm and Ti film, a laminated film of an alloy film with a thickness of 300 to 500 nm (alloy film of Al and Ti) is used. こうして、ソースまたはドレイン配線1153〜1158、ゲート配線1160、接続配線1159、画素電極116 Thus, the source or drain wirings 1153 to 1158, the gate wiring 1160, the connection wiring 1159, the pixel electrode 116
1が形成される。 1 is formed.

【0114】以上の様にして、nチャネル型TFT40 [0114] In the above manner, n-channel type TFT40
1、pチャネル型TFT402、nチャネル型TFT4 1, p-channel type TFT 402, n-channel type TFT4
03を有する駆動回路406と、nチャネル型TFT4 03 a driving circuit 406 having a, n-channel type TFT4
04、保持容量405とを有する画素部407を同一基板上に形成することができる。 04, the pixel portion 407 and a storage capacitor 405 can be formed on the same substrate. 本明細書中ではこのような基板を便宜上アクティブマトリクス基板と呼ぶ。 It referred to herein as such a substrate for convenience as the active matrix substrate. 尚、 still,
画素部407のTFTはpチャネル型TFTであっても良い。 TFT of the pixel portion 407 may be a p-channel type TFT.

【0115】駆動回路406のnチャネル型TFT40 [0115] n-channel type driving circuit 406 TFT 40
1(第2のnチャネル型TFT)はチャネル形成領域1 1 (second n-channel type TFT) a channel forming region 1
162、ゲート電極を形成する第2の形状の導電層11 162, second shape conductive layers 11 to form a gate electrode
24と一部が重なる第2の不純物領域1163とソース領域またはドレイン領域として機能する第3の不純物領域1164を有している。 And a third impurity region 1164 functioning as the second impurity region 1163 and the source or drain region partially overlapping with the 24. pチャネル型TFT402にはチャネル形成領域1165、ゲート電極を形成する第2の形状の導電層1125と一部が重なる第4不純物領域1166とソース領域またはドレイン領域として機能する第5の不純物領域1167を有している。 p-channel type TFT402 channel forming region 1165 in the fifth impurity regions 1167 functioning as the fourth impurity region 1166 and the source region or the drain region portion and the second shape conductive layers 1125 to form the gate electrode overlaps It has. nチャネル型TFT403(第2のnチャネル型TFT)にはチャネル形成領域1168、ゲート電極を形成する第2の形状の導電層1126と一部が重なる第2の不純物領域1169とソース領域またはドレイン領域として機能する第3の不純物領域1170を有している。 n-channel type TFT 403 (second n-channel type TFT) channel forming region 1168, the second impurity region 1169 and the source or drain region partially overlaps with the second shape conductive layers 1126 to form a gate electrode and a third impurity region 1170 functioning as a. このようなnチャネル型TFT及びpチャネル型TFTによりシフトレジスタ回路、バッファ回路、レベルシフタ回路、ラッチ回路などを形成することができる。 Shift register circuit by such n-channel type TFT and p-channel type TFT, a buffer circuit, a level shifter circuit, or the like can be formed latch circuit. 特に、駆動電圧が高いバッファ回路には、ホットキャリア効果による劣化を防ぐ目的から、nチャネル型TFT401または4 In particular, the driving voltage is high buffer circuit, for the purpose of preventing deterioration due to hot carrier effect, n-channel type TFT401 or 4
03の構造が適している。 Structure of 03 is suitable.

【0116】画素部407の画素TFT404(第1のnチャネル型TFT)にはチャネル形成領域1171、 [0116] channel in a pixel of the pixel portion 407 TFT 404 (first n-channel type TFT) forming region 1171,
ゲート電極を形成する第2の形状の導電層1128の外側に形成される第1の不純物領域1172とソース領域またはドレイン領域として機能する第3の不純物領域1 The third impurity regions serving as a first impurity region 1172 and the source region or drain region formed outside the second shape conductive layers 1128 to form a gate electrode 1
173を有している。 It has a 173. また、保持容量405の一方の電極として機能する半導体層には第4の不純物領域117 Further, the semiconductor layer which functions as one electrode of the storage capacitor 405 Fourth impurity regions 117
6、第5の不純物領域1177が形成されている。 6, the fifth impurity region 1177 is formed. 保持容量405は、絶縁膜(ゲート絶縁膜と同一膜)を誘電体として、第2形状の電極1129と、半導体層110 Storage capacitor 405, an insulating film (gate insulating film and the same film) as a dielectric, an electrode 1129 of the second shape, the semiconductor layer 110
6とで形成されている。 It is formed by the 6.

【0117】このような画素部407の上面図を図6に示す。 [0117] shows a top view of the pixel unit 407 in FIG. 6. 図6ではほぼ一画素分の上面図を示し、付与する符号は図5と共通なものとしている。 Shows a top view of approximately one pixel in FIG. 6, reference numeral to impart is assumed common to FIG. 5. また、A−A'及びB−B'線の断面構造が図5に対応している。 The cross-sectional structure of the A-A 'and line B-B' corresponds to FIG. 図6の画素構造において、ゲート配線とゲート電極とを異なる層上に形成することにより、ゲート配線と半導体層を重畳させることが可能となり、ゲート配線に遮光膜としての機能が付加されている。 In the pixel structure of FIG. 6, by a gate wiring and a gate electrode formed on different layers, it is possible to superimpose the gate wiring and the semiconductor layer, functions as a light shielding film for the gate wiring is added. また、画素電極間の隙間が遮光されるように、画素電極の端部をソース配線と重なるように配置され、遮光膜(ブラックマトリクス)の形成を省略できる構造としている。 Further, as the gap between the pixel electrodes is shielded, it is disposed an end portion of the pixel electrode so as to overlap the source wiring, and a structure that can be omitted in the formation of the light shielding film (black matrix). その結果、従来に比べ開口率を向上させることが可能となっている。 As a result, it is possible to improve the aperture ratio than conventional.

【0118】本発明は、画素部及び駆動回路が要求する回路仕様に応じて各回路を形成するTFTの構造を最適化し、半導体装置の動作性能及び信頼性を向上させることができる。 [0118] The present invention optimizes the structure of a TFT forming each circuit in response to the circuit specification which the pixel portion and the driving circuit requires, thereby improving the operation performance and reliability of the semiconductor device. 具体的には、nチャネル型TFTは回路仕様に応じてLDD構造に変化をもたせている。 Specifically, n-channel type TFT which will make the changes to the LDD structure according to the circuit specification. 上述のように、駆動回路のnチャネル型TFTはゲート電極と一部が重なるLDD構造として、主にホットキャリア効果によるTFTの劣化を防ぐ構造としている。 As described above, n-channel TFT of the driver circuit as an LDD structure in which a part and the gate electrode overlap, has a structure to prevent the main degradation of the TFT due to hot carrier effect. また、画素部のnチャネル型TFTはゲート電極と重ならないLD Further, n-channel type TFT of the pixel portion do not overlap with the gate electrode LD
D構造として、主にオフ電流を低減することを重視した構造としている。 As D structure, it is primarily emphasizes reducing the off current structure. 本発明はこのような構造の異なるnチャネル型TFTに加え、pチャネル型TFTを同一基板上に形成する技術を提供し、それを6枚のフォトマスクで作製可能にしている。 The present invention in addition to the different n-channel type TFT having such a structure, to provide a technique for forming a p-channel TFT on the same substrate, allowing manufacturing it at six photomasks. また、画素電極を透明導電膜で形成すると、フォトマスクは1枚増えるものの、透過型の表示装置を形成することができる。 Further, by forming the pixel electrode of a transparent conductive film, although the photomask is increased by one, it is possible to form a transmissive type display device.

【0119】(実施例2)本実施例では、ボトムゲート型TFTの作製工程に本発明を適応することも可能である。 [0119] Example 2 In this example, it is possible to adapt the present invention to a manufacturing process of a bottom gate type TFT. 図15、16を用いてボトムゲート型TFTの作製工程について簡単に説明する。 Briefly manufacturing process of a bottom gate type TFT using 15 and 16.

【0120】基板50上に、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜等の絶縁膜を形成し(図示せず)、ゲート電極を形成するために導電膜を形成し、 [0120] On the substrate 50, a silicon oxide film, a silicon nitride film, an insulating film such as a silicon oxynitride film is formed (not shown), a conductive film is formed for forming a gate electrode,
所望の形状にパターニングしてゲート電極51を得る。 Obtaining a gate electrode 51 is patterned into a desired shape.
導電膜には、Ta、Ti、W、Mo、CrまたはAlから選ばれた元素またはいずれかの元素を主成分とする導電膜を用いればよい(図15(a))。 The conductive film, Ta, Ti, W, Mo, may be used a conductive film mainly containing elements or any element selected from Cr or Al (Fig. 15 (a)).

【0121】次いで、ゲート絶縁膜52を形成する。 [0121] Next, a gate insulating film 52. ゲート絶縁膜は、酸化シリコン膜、窒化シリコン膜または酸化窒化シリコン膜の単層、もしくはいずれかの膜の積層構造にしてもよい(図15(b))。 The gate insulating film is a silicon oxide film, a single layer of silicon nitride film or a silicon oxynitride film, or may be a laminated structure of any one of the film (FIG. 15 (b)).

【0122】次いで、非晶質半導体膜としてアモルファスシリコン膜53を熱CVD法、プラズマCVD法、減圧CVD法、蒸着法またはスパッタリング法により10 [0122] Then, a thermal CVD method, an amorphous silicon film 53 as an amorphous semiconductor film, plasma CVD, low pressure CVD, by vapor deposition or sputtering 10
〜1150nm厚に形成する。 ~1150nm is formed to a thickness. なお、ゲート絶縁膜52 Note that the gate insulating film 52
とアモルファスシリコン膜53とは、同じ成膜法で形成することが可能であるため、両者を連続形成してもよい。 And the amorphous silicon film 53, since it can be formed by the same deposition method, it may be formed in succession. 連続形成することで、一旦大気に曝すことがなくなり、表面の汚染を防ぐことができ、作製するTFTの特性バラツキやしきい値電圧の変動を低減することができる(図15(c))。 By continuously forming, once it is no longer being exposed to the atmosphere, it is possible to prevent contamination of the surface, it is possible to reduce the variation in characteristic variation and the threshold voltage of the TFT to be fabricated (FIG. 15 (c)).

【0123】次いで、アモルファスシリコン膜53に結晶化を促進する触媒元素を塗布して、触媒元素含有層5 [0123] Then, a catalyst element that promotes crystallization in the amorphous silicon film 53 is coated, a catalyst element containing layer 5
4を形成する。 4 to form. 続いて、加熱処理を行い、結晶質シリコン膜55を形成する。 Subsequently, heat treatment is performed to form a crystalline silicon film 55.

【0124】結晶化工程が終わったら、結晶質シリコン膜55上にバリア層56を形成する。 [0124] After the crystallization process is completed, a barrier layer 56 on the crystalline silicon film 55. バリア層56としては、実施形態1で示したような膜を用いればよい。 The barrier layer 56 may be used to film as described in Embodiment 1. なお、本実施例では、触媒元素(ニッケル)をゲッタリングサイトに貫通させることができ、さらにゲッタリングサイトの除去工程において用いるエッチング液がしみこまない多孔質膜、または、オゾン水で処理することにより形成されるケミカルオキサイド膜を形成する(図15 In this embodiment, the catalytic element (nickel) can be through the gettering site, no further etchant infiltrated used in the step of removing the gettering site porous membrane, or by treatment with ozone water chemical oxide film formed to a form (Fig. 15
(d))。 (D)).

【0125】次いで、ゲッタリングサイトとして希ガス元素を含む半導体膜57を形成する。 [0125] Next, a semiconductor film 57 containing a rare gas element as a gettering site. 本実施例では、A In this embodiment, A
rの流量を50sccm、成膜圧力を0.2Pa、パワー3kW、基板温度150℃として希ガス元素を1×1 50sccm the flow rate of r, 0.2 Pa and the deposition pressure, power 3 kW, 1 × a rare gas element as the substrate temperature 0.99 ° C. 1
19 〜1×10 22 /cm 3 、好ましくは1×10 20 〜1 0 19 ~1 × 10 22 / cm 3, preferably 1 × 10 20 to 1
×10 21 /cm 3 、より好ましくは5×10 20 /cm 3の濃度で含む半導体膜57を成膜する。 × 10 21 / cm 3, a semiconductor film 57 including more preferably at a concentration of 5 × 10 20 / cm 3.

【0126】次いで、結晶性半導体膜55から触媒元素をゲッタリングサイト57に移動させる(ゲッタリングする)ための加熱処理を行う。 [0126] Then, heat treatment is performed to move from the crystalline semiconductor film 55 of a catalytic element in the gettering sites 57 (gettering). 加熱処理は、RTA法、 Heat treatment, RTA method,
ファーネスアニール法のいずれを用いてもよい。 It may be either a furnace annealing. この加熱処理により、結晶質半導体膜55の触媒元素濃度を1 By this heat treatment, the catalytic element concentration in the crystalline semiconductor film 55 1
×10 17 /cm 3以下にまで減少させることができる。 × can be reduced to 10 17 / cm 3 or less.
ゲッタリング工程終了後、ゲッタリングサイト57およびバリア層56を除去する。 After the gettering process is completed, removing the gettering site 57 and barrier layer 56.

【0127】次いで、後の不純物添加工程において結晶質シリコン膜(チャネル形成領域)を保護する絶縁膜5 [0127] Then, an insulating film for protecting the crystalline silicon film (channel forming region) in the doping step after 5
8を100〜400nm厚で形成する。 8 to form in 100~400nm thickness. この絶縁膜は、 This insulating film,
不純物元素を添加する時に結晶質シリコン膜が直接プラズマに曝されないようにするためと、さらに、微妙な濃度制御を可能にするために形成される。 It formed so that the crystalline silicon film is not directly exposed to plasma when an impurity element, and is further formed to enable delicate concentration control.

【0128】次いで、レジストからなるマスクを用いて、後のnチャネル型TFTの活性層となる結晶質シリコン膜にn型を付与する不純物元素、後のpチャネル型TFTの活性層となる結晶質シリコン膜にp型不純物元素を添加して、ソース領域、ドレイン領域、LDD領域を形成する。 [0128] Then, using a resist mask, the n-channel type impurity element imparting n-type crystalline silicon film serving as the active layer of the TFT, after the active layer of the p-channel type TFT of the later crystalline It was added p-type impurity element into the silicon film, a source region, a drain region, to form an LDD region.

【0129】次いで、結晶質シリコン膜に添加された不純物元素を活性化する工程を行う。 [0129] Next, a step of activating the impurity elements added to the crystalline silicon film. 続いて、結晶質シリコン膜上の絶縁膜を除去し、結晶質シリコン膜を所望の形状にパターニングした後、層間絶縁膜59を形成する。 Subsequently, removing the insulating film on the crystalline silicon film, after patterning the crystalline silicon film into a desired shape to form the interlayer insulating film 59. 層間絶縁膜は、酸化シリコン膜、窒化シリコン膜、 Interlayer insulating film, a silicon oxide film, a silicon nitride film,
酸化窒化シリコン膜等の絶縁膜から500〜1500n 500~1500n an insulating film such as a silicon oxynitride film
m厚で形成する。 m is formed to a thickness. その後、それぞれのTFTのソース領域またはドレイン領域に達するコンタクトホールを形成して、各TFTを電気的に接続するための配線60を形成する。 Thereafter, contact holes reaching the source region or the drain region of each TFT, a wiring 60 for electrically connecting each TFT.

【0130】以上のように本発明は、TFTの形状に関わることなく適応することができる。 [0130] As described above, the present invention can be adapted without involving the shape of the TFT.

【0131】(実施例3)図10はアクティブマトリクス駆動方式の発光装置の構造を示す一例である。 [0131] (Embodiment 3) FIG. 10 is an example showing the structure of a light-emitting device of the active matrix driving method. ここで示す駆動回路部650のnチャネル型TFT652、p n-channel type driving circuit 650 shown here 652, p
チャネル型TFT653、及び画素部651のスイッチング用TFT654、電流制御用TFT655は、本発明を用いて、実施例1と同様にして作製されるものである。 Channel TFT653, and the switching TFT654 pixel portion 651, the current control TFT655, using the present invention are those prepared in the same manner as in Example 1.

【0132】ゲート電極608〜611の上層には、窒化シリコン、酸化窒化シリコンからなる第1の層間絶縁膜618が形成され、保護膜として用いている。 [0132] the upper layer of the gate electrode 608 to 611 is silicon nitride, the first interlayer insulating film 618 made of silicon oxynitride is formed, is used as a protective film. さらに平坦化膜として、ポリイミドまたはアクリルなど有機樹脂材料から成る第2の層間絶縁膜619を形成している。 Further as a flattening film, forming a second interlayer insulating film 619 made of organic resin material such as polyimide or acrylic.

【0133】駆動回路部650の回路構成は、ゲート信号側駆動回路とデータ信号側駆動回路とで異なるがここでは省略する。 [0133] circuit configuration of the driving circuit unit 650 is omitted is different in this case the gate signal side driving circuit and a data signal side driving circuit. nチャネル型TFT652及びpチャネル型TFT653には配線612、613が接続し、これらのTFTを用いてシフトレジスタやラッチ回路、バッファ回路などを形成している。 Wires 612 and 613 are connected to the n-channel type TFT652 and p-channel type TFT653, the shift register and a latch circuit using these TFT, to form a buffer circuit.

【0134】画素部651では、データ配線614がスイッチング用TFT654のソース側に接続し、ドレイン側の配線615は電流制御用TFT655のゲート電極611と接続している。 [0134] In the pixel portion 651, the data line 614 is connected to the source side of the switching 654, the wiring 615 on the drain side is connected to the gate electrode 611 of the current control TFT655. また、電流制御用TFT65 In addition, the current control TFT65
5のソース側は電源供給配線617と接続し、ドレイン側の電極616が発光素子の陽極と接続している。 Source of 5 is connected to the power supply line 617, the electrode 616 on the drain side is connected to the anode of the light emitting element.

【0135】これらの配線上には窒化シリコンなどの有機絶縁材料から成る第3の層間絶縁膜620を形成している。 [0135] The on these lines to form a third interlayer insulating film 620 made of an organic insulating material such as silicon nitride. 有機樹脂材料は吸湿性があり、H 2 Oを吸蔵する性質を持っている。 The organic resin material is hygroscopic, has the property of absorbing the H 2 O. そのH 2 Oが再放出されると有機化合物に酸素を供給し、有機発光素子を劣化させる原因となるので、H 2 Oの吸蔵及び再放出を防ぐために、第3 Part H 2 O is oxygen is supplied to the organic compound if it is re-emitted, so causing degradation of the organic light emitting device, in order to prevent occlusion and re-emission of H 2 O, 3
の層間絶縁膜620の上に窒化シリコンまたは酸化窒化シリコンから成る第4絶縁膜621を形成する。 Forming a fourth insulating film 621 made of silicon nitride or silicon oxynitride on the interlayer insulating film 620. 或いは、第3の層間絶縁膜620を省略して、第4絶縁膜6 Alternatively, by omitting the third interlayer insulating film 620, the fourth insulating film 6
21の一層のみでこの層を形成することも可能である。 In only one layer of 21 it is also possible to form this layer.

【0136】有機発光素子627は第4絶縁膜621上に形成し、ITO(酸化インジウム・スズ)などの透明導電性材料で形成する陽極622、正孔注入層、正孔輸送層、発光層などを有する有機化合物層624、MgA [0136] The organic light emitting element 627 is formed on the fourth insulating film 621, ITO anode formed of a transparent conductive material such as (Indium tin oxide) 622, a hole injection layer, a hole transport layer, luminescent layer, etc. the organic compound layer 624 having, MGA
gやLiFなどのアルカリ金属またはアルカリ土類金属などの材料を用いて形成する陰極625とから成っている。 It consists cathode 625 Metropolitan formed using an alkali metal or material such as an alkaline earth metal such as g and LiF. 有機化合物層624の詳細な構造は任意なものとする。 The detailed structure of the organic compound layer 624 is assumed optional.

【0137】有機化合物層624や陰極625はウエット処理(薬液によるエッチングや水洗などの処理)を行うことができないので、陽極622に合わせて、第4絶縁膜621上に感光性樹脂材料で形成される隔壁層62 [0137] The organic compound layer 624 and the cathode 625 is not able to perform the wet processing (processing such as etching or washing with a chemical solution), in accordance with the anode 622 is formed of a photosensitive resin material on the fourth insulating film 621 that the partition wall layer 62
3を設ける。 3 is provided. 隔壁層623は陽極622の端部を被覆するように形成する。 Partition wall layer 623 is formed so as to cover the end portion of the anode 622. 具体的には、隔壁層623はネガ型のレジストを塗布し、ベーク後に1〜2μm程度の厚さとなるように形成する。 Specifically, the partition wall layer 623 by applying a negative resist, is formed to a thickness of about 1~2μm after baking. その後、所定のパターンを設けたフォトマスクを用い紫外線を照射して露光する。 Thereafter, exposure by irradiating ultraviolet rays using a photomask having a predetermined pattern. 透過率の悪いネガ型のレジスト材料を用いると、膜の厚さ方向で感光される割合が変化し、これを現像するとパターンの端部を逆テーパー型の形状とすることができる。 Using the resist material of poor negative transmittance, the ratio is changed to be sensitive in the thickness direction of the film, which is developed can be the end of the pattern and the inverse tapered shape. 勿論、このような隔壁層は、感光性のポリイミドなどを用いて形成することも可能である。 Of course, such a partition wall layer may also be formed by using a photosensitive polyimide.

【0138】陰極625は、仕事関数の小さいマグネシウム(Mg)、リチウム(Li)若しくはカルシウム(Ca)を含む材料を用いる。 [0138] cathode 625, magnesium work function smaller (Mg), a material containing lithium (Li) or calcium (Ca). 好ましくはMgAg(M Preferably, MgAg (M
gとAgをMg:Ag=10:1で混合した材料)でなる電極を用いれば良い。 The g and Ag Mg: Ag = 10: may be used an electrode made of 1 mixed material). 他にもMgAgAl電極、Li Other MgAgAl electrode also, Li
Al電極、また、LiFAl電極が挙げられる。 Al electrode, also include LiFAl electrode. さらにその上層には、窒化シリコンまたは、DLC膜で第5絶縁膜626を2〜30nm、好ましくは5〜10nmの厚さで形成する。 More thereon, silicon nitride or the fifth insulating film 626 with DLC film 2 to 30 nm, preferably a thickness of 5 to 10 nm. DLC膜はプラズマCVD法で形成可能であり、100℃以下の温度で形成しても、被覆性良く隔壁層623の端部を覆って形成することができる。 DLC films can be formed by a plasma CVD method, it is possible to 100 ° C. be formed at a temperature below, to form to cover an end portion of the covering good partition layer 623.
DLC膜の内部応力は、酸素や窒素を微量に混入させることで緩和することが可能であり、保護膜として用いることが可能である。 The internal stress of the DLC film, the oxygen and nitrogen it is possible to relax by mixed in the trace, it can be used as a protective film. そして、DLC膜は酸素をはじめ、 Then, DLC films including oxygen,
CO、CO 2 、H 2 Oなどのガスバリア性が高いことが知られている。 CO, it is known that high gas barrier properties, such as CO 2, H 2 O. 第5絶縁膜626は、陰極625を形成した後、大気解放しないで連続的に形成することが望ましい。 The fifth insulating film 626, after forming the cathode 625, it is desirable to continuously form not exposure to the atmosphere. 陰極625と有機化合物層624との界面状態は有機発光素子の発光効率に大きく影響するからである。 Interface state between the cathode 625 and the organic compound layer 624 is because a large influence on the luminous efficiency of the organic light emitting element.

【0139】このように、隔壁層623に接することなく有機化合物層624、陰極層625を形成し有機発光素子を形成することで熱応力によるクラックの発生を防ぐことが可能となる。 [0139] Thus, the organic compound layer 624 without contacting the partition wall layer 623, it becomes possible to prevent the occurrence of cracks due to thermal stress by forming the formed organic light-emitting device of the cathode layer 625. また、有機化合物層624は酸素やH 2 Oを最も嫌うため、それをブロッキングするために窒化シリコンまたは酸化窒化シリコンまたはDLC膜626が形成されている。 The organic compound layer 624 for hate most oxygen and H 2 O, the DLC film 626 or silicon oxynitride or nitride in order to block it is formed. また、これらは有機化合物層624が有するアルカリ金属元素を外に出さないための機能も有している。 Moreover, it also functions to not issue an alkali metal element having an organic compound layer 624 outside.

【0140】図10ではスイッチング用TFT654をマルチゲート構造とし、電流制御用TFT655にはゲート電極とオーバーラップする低濃度ドレイン(LD [0140] Figure 10 switching TFT654 In a multi-gate structure, a lightly doped drain overlapping with the gate electrode to the current control TFT655 (LD
D)を設けている。 Is provided with a D). 多結晶シリコンを用いたTFTは、 TFT using a polycrystalline silicon,
高い動作速度を示すが故にホットキャリア注入などの劣化も起こりやすい。 Also likely to occur degradation such exhibit high operating speed because hot carrier injection. そのため、画素内において機能に応じて構造の異なるTFT(オフ電流の十分に低いスイッチング用TFTと、ホットキャリア注入に強い電流制御用TFT)を形成することは、高い信頼性を有し、且つ、良好な画像表示が可能な(動作性能の高い)表示装置を作製する上で非常に有効である。 Therefore, a (sufficiently low switching TFT in off current, current-control TFT resistant to hot carrier injection) structure different TFT depending on the functions in the pixel that is highly reliable to form the, and, it is very effective in manufacturing a good image that can display (high operating performance) display device.

【0141】図10で示すように、TFT654、65 [0141] As shown in Figure 10, TFT654,65
5を形成する半導体膜の下層側(基板601側)には、 The 5 lower layer side of the semiconductor film forming the (substrate 601 side)
下地絶縁膜602が形成されている。 The base insulating film 602 is formed. その反対の上層側には第1の層間絶縁膜618が形成されている。 The first interlayer insulating film 618 is formed on the upper side of the opposite. 一方、 on the other hand
有機発光素子627の下層側には第4絶縁膜621が形成されている。 The lower layer side of the organic light emitting element 627 are formed the fourth insulating film 621. 上層側には第5絶縁膜626が形成される。 Fifth insulating film 626 is formed on the upper layer side. TFT654、655が最も嫌うナトリウムなどのアルカリ金属は、汚染源として基板601や有機発光素子627が考えられるが、下地絶縁膜602と第1の層間絶縁膜618で囲むことによりブロッキングしている。 Alkali metals such as sodium TFT654,655 hate most, although the substrate 601 and the organic light emitting element 627 is considered as a source of contamination, and blocking by surrounding the base insulating film 602 in the first interlayer insulating film 618. 一方、有機発光素子627は酸素やH 2 Oを最も嫌うため、それをブロッキングするために第4絶縁膜62 Meanwhile, since the organic light emitting element 627 hate most oxygen and H 2 O, the fourth insulating film to blocking it 62
1、第5絶縁膜626が形成されている。 1, the fifth insulating film 626 is formed. これらは有機発光素子627が有するアルカリ金属元素を外に出さないための機能も有している。 It also functions to not issue an alkali metal element having an organic light emitting device 627 to the outside.

【0142】図10で示すような構造の有機発光装置において、効率的な作製方法の一例は、第4絶縁膜62 [0142] In the organic light emitting device having a structure as shown in Figure 10, an example of an efficient manufacturing method, the fourth insulating film 62
1、ITOに代表される透明導電膜で作製される陽極6 1, ITO anode is made of a transparent conductive film, typically 6
22をスパッタ法により連続成膜する工程を採用できる。 22 can be adopted a step of continuously formed by sputtering. 有機絶縁膜からなる第2の層間絶縁膜619の表面に著しいダメージを与えることなく、緻密な窒化シリコン膜または酸化窒化シリコン膜を形成するにはスパッタ法は適している。 Without giving significant damage to the surface of the second interlayer insulating film 619 made of an organic insulating film, the sputtering method to form a dense silicon nitride film or a silicon oxynitride film is suitable.

【0143】以上のように、TFTと有機発光装置を組み合わせて画素部を形成し、発光装置を完成させることができる。 [0143] As described above, a combination of TFT and the organic light emitting device to form a pixel portion, thereby completing the light emitting device. このような発光装置はTFTを用いて駆動回路を同一基板上に形成することもできる。 Such light emitting devices can be formed on the same substrate a drive circuit using a TFT. TFTの主要構成要素である半導体膜、ゲート絶縁膜及びゲート電極は、その下層側及び上層側を窒化シリコンまたは酸化窒化シリコンから成るブロッキング層と保護膜により囲むことにより、アルカリ金属や有機物の汚染を防ぐ構造を有している。 The semiconductor film is a key component of the TFT, the gate insulating film and a gate electrode, by surrounding the blocking layer and the protective film comprising the lower layer and the upper layer of silicon nitride or silicon oxynitride, the contamination of the alkali metal and organic substances It has a structure to prevent. 一方有機発光素子はアルカリ金属を一部に含み、窒化シリコンまたは酸化窒化シリコンから成る保護膜と、窒化シリコンまたは炭素を主成分とする絶縁膜から成るガスバリア層とで囲まれ、外部から酸素やH 2 On the other hand the organic light emitting element includes a portion of the alkali metal, surrounded by a protective film made of silicon nitride or silicon oxide nitride, a gas barrier layer made of an insulating film mainly containing silicon nitride or carbon, oxygen or H from the outside 2
Oが浸入することを防ぐ構造を有している。 O has a structure that prevents intrusion.

【0144】このように、本発明のゲッタリング方法を適用することにより良好な結晶質半導体膜を形成することができ、このような半導体膜を用いてTFTを作製することにより、特性のよいTFTを作製することができる。 [0144] Thus, by applying the gettering process of the present invention can form a good crystalline semiconductor film, by manufacturing a TFT using such a semiconductor film, good TFT characteristics it can be prepared. また、本発明を適用して、駆動回路と画素部とで求められる特性の異なるTFTを作りわけることができ、 Further, by applying the present invention, it divided it can make a different TFT characteristics obtained by the driving circuit and the pixel portion,
良好な表示ができる発光装置を完成させることができる。 It can be completed light-emitting device capable of satisfactory display.

【0145】(実施例4)本実施例では、実施例3と異なる発光装置の作製工程の一例について図18を用いて説明する。 [0145] Example 4 In the present embodiment, an example of a manufacturing process of Example 3 differs from the light emitting device will be described with reference to FIG. 18.

【0146】本発明を適応して実施例3のように、第1 [0146] As in Example 3 by adapting the present invention, the first
の層間絶縁膜618を形成する。 Forming an interlayer insulating film 618. 続いて、第2の層間絶縁膜701を形成する。 Subsequently, a second interlayer insulating film 701. 第2の層間絶縁膜としては、無機絶縁物材料を1.0〜2.0μmの平均膜厚で形成すればよい。 As the second interlayer insulating film, an inorganic insulating material may be an average thickness of 1.0 to 2.0 [mu] m. 無機樹脂材料としては、酸化シリコン膜または酸化窒化シリコン膜を公知のスパッタ法またはプラズマCVD法を用いて形成すればよい。 The inorganic resin materials, may be formed a silicon oxide film or a silicon oxynitride film using a known sputtering method or a plasma CVD method. さらに窒化酸化シリコン膜を用いる場合は、プラズマCVD装置によって、原料ガスにSiH 4とN 2 Oを用いて、成膜条件は、 When further used a silicon nitride oxide film, a plasma CVD apparatus, using SiH 4 and N 2 O as material gas, film forming conditions,
圧力0.3torr、基板温度400℃、RF出力10 Pressure 0.3 torr, substrate temperature 400 ° C., RF output 10
0W、原料ガス流量はSiH 4は4sccm、N 2 Oは4 0 W, the raw material gas flow rate is SiH 4 4sccm, N 2 O 4
00sccmで形成すればよい。 It may be formed by 00sccm. また、第2の層間絶縁膜としてSOG膜を用いてもよい。 It may also be used SOG film as the second interlayer insulating film. さらに、第2の層間絶縁膜は、アクリル等の有機絶縁膜を用いて作製してもよい。 Further, the second interlayer insulating film may be produced by using an organic insulating film such as acryl.

【0147】なお、第2の層間絶縁膜を無機絶縁膜を用いて作製した場合は、第2の層間絶縁膜の表面をCMP [0147] In the case where the second interlayer insulating film prepared by using an inorganic insulating film, the surface of the second interlayer insulating film CMP
(Chemical Mechanical Polish:化学機械研磨)法と呼ばれる技術で層間絶縁膜を研磨し平坦化するのが好ましい。 Preferably polished to planarize the interlayer insulating film in the technique called: (Chemical Mechanical Polish chemical mechanical polishing) method. CMP法は、被加工物の表面を基準にし、それにならって表面を化学的または機械的に平坦化する手法である。 CMP method is a method based on the surface of the workpiece, chemically or mechanically planarizing the surface following the same. 一般的に定盤(Platen or Polishing Plate)の上に研磨布または研磨パッド(本明細書では、以下総称してパッド(Pad)と呼ぶ)を貼り付け、被加工物とパッドとの間にスラリーを供給しながら定盤と被加工物とを各々回転または揺動させて被研磨物の表面を化学・機械の複合作用により被加工物の表面を研磨する方法である。 (Herein collectively referred to as the pad (Pad) and referred hereinafter) generally platen (Platen or Polishing Plate) polishing cloth or a polishing pad on a paste, slurry between the workpiece and the pad a method of polishing a surface of the workpiece by the surface combined effect of chemical and mechanical surface plate while supplying the workpiece with each rotation or swing is caused by an object to be polished to. なお、CMP法による平坦化処理工程が終了した後に、第2の層間絶縁膜701の平均膜厚が1.0〜2. Incidentally, after the planarizing step by CMP is completed, the average thickness of the second interlayer insulating film 701 is 1.0 to 2.
0μm程度になるようにする。 Set to be about 0μm.

【0148】続いて、実施例3に従い、第3絶縁膜70 [0148 Then, according to Example 3, the third insulating film 70
2、第4絶縁膜703を形成する。 2, forming a fourth insulating film 703. 窒化シリコンまたは酸化窒化シリコンから成る第4絶縁膜703は、有機化合物層706に含まれるアルカリ金属や有機物の汚染からTFTの主要構成要素である半導体膜を保護する役割および、酸素や水分によって劣化する有機化合物層70 Fourth insulation film made of silicon nitride or silicon oxynitride 703 is degraded by roles and oxygen and moisture to protect the semiconductor film which is a main component of the TFT from contaminating alkali metal and organic substances contained in the organic compound layer 706 The organic compound layer 70
6を保護する役割を果たしている。 It plays a role to protect the 6.

【0149】次いで、第4絶縁膜703上に透明性導電膜を80〜120nmの厚さで形成し、エッチングすることによって陽極704を形成する。 [0149] Then, a transparent conductive film on the fourth insulating film 703 is formed with a thickness of 80 to 120 nm, to form the anode 704 by etching. なお、本実施形態では、透明電極として酸化インジウム・スズ(ITO) In the present embodiment, an indium tin oxide as a transparent electrode (ITO)
膜や酸化インジウムに2〜20[%]の酸化亜鉛(Zn Zinc oxide film and 2-20%] indium oxide (Zn
O)を混合した透明導電膜を用いる。 O) using a transparent conductive film obtained by mixing.

【0150】続いて、隔壁層705を形成するために、 [0150] Then, in order to form the partition layer 705,
レジスト、ポリイミド、ポリアミド、アクリル、BCB Resist, polyimide, polyamide, acryl, BCB
(ベンゾシクロブテン)、酸化珪素膜等の膜を形成する。 (Benzocyclobutene), forming a film such as silicon oxide film. 隔壁層は絶縁性を有する物質であれば、有機物と無機物のどちらでも良い。 If the partition wall layer is a material having an insulating property may be either organic and inorganic materials. なお、感光性アクリルを用いて隔壁層を形成する場合は、感光性アクリル膜をエッチングしてから180〜350℃で加熱処理を行うのが好ましい。 In the case of forming the partition wall layer using a photosensitive acrylic is preferably a photosensitive acrylic film after etching for performing heat treatment at 180 to 350 ° C.. また、非感光性アクリル膜を用いて形成する場合には、180〜350℃で加熱処理を行った後、エッチングして隔壁層705を形成するのが好ましい。 In the case of forming by using a non-photosensitive acrylic film, heat treatment is performed at 180 to 350 ° C., preferably to form a partition wall layer 705 is etched. また、 Also,
酸化珪素膜を用いる場合には、CVD法などによって成膜すればよい。 In the case of using a silicon oxide film may be deposited by CVD or the like.

【0151】次いで、陽極704および隔壁層705上に有機化合物層706、陰極707を蒸着法により形成する。 [0151] Then, the organic compound layer 706 on the anode 704 and the partition layer 705 is formed by the cathode 707 deposition. なお、本実施形態では発光素子の陰極としてMg In the present embodiment, Mg as a cathode of the light emitting element
Ag電極を用いるが、公知の他の材料であっても良い。 Using an Ag electrode, but may be other materials known.
なお、有機化合物層706は、発光層の他に正孔注入層、正孔輸送層、電子輸送層、電子注入層及びバッファー層といった複数の層を組み合わせて積層することにより形成されている。 Note that the organic compound layer 706, in addition to the hole injection layer of the light-emitting layer, a hole transport layer, an electron transport layer is formed by laminating a combination of a plurality of layers such as an electron injection layer and buffer layer. なお、有機化合物層706の詳細な構造は任意なものとする。 The detailed structure of the organic compound layer 706 is assumed optional.

【0152】このようにして陽極704、有機化合物層706および陰極707からなる有機発光素子708が形成される。 [0152] anode 704 In this way, the organic light emitting element 708 made of an organic compound layer 706 and the cathode 707 are formed.

【0153】続いて、実施例3に従い、第5絶縁膜70 [0153] Subsequently, according to Example 3, the fifth insulating film 70
9をDLC膜等の絶縁膜を形成する。 9 to form an insulating film of DLC film, or the like. このようにして、 In this way,
図18に示すような、隔壁層がテーパー形状の発光装置を作製することができる。 As shown in FIG. 18, it is possible to partition wall layer to produce a light-emitting device of the tapered shape.

【0154】以上のように、本発明のゲッタリング方法を適用することにより良好な結晶質半導体膜を形成することができ、このような半導体膜を用いてTFTを作製することにより、特性のよいTFTを作製することができる。 [0154] As described above, by applying the gettering process of the present invention can form a good crystalline semiconductor film, by manufacturing a TFT using such a semiconductor film, good properties it is possible to produce a TFT. また、本発明を適用して、駆動回路および画素部において、特性の異なるTFTを作りわけることができ、良好な表示ができる発光装置を完成させることができる。 Further, by applying the present invention, in the driving circuit and the pixel portion can be divided to make a different TFT characteristics, it is possible to complete the light emitting device capable of satisfactory display.

【0155】(実施例5)本実施例では、本発明を適用して作製されたTFTの信頼性および電気特性を測定した結果を示す。 [0155] In Example 5 This example shows the results of the reliability and electrical characteristics of the fabricated TFT was measured by applying the present invention.

【0156】図19(A)は、nチャネル型TFTの信頼性を測定した結果である。 [0156] Figure 19 (A) is a result of measuring the reliability of the n-channel type TFT.

【0157】本出願人は、信頼性の評価を10年保証電圧を調べることで評価している。 [0157] The present applicant has a reliability evaluation was evaluated by examining the 10-year guarantee voltage. なお、10年保証電圧とはTFTの移動度の最大値(μ FE(max) )が10% The maximum value of the mobility of the TFT and 10-year guarantee voltage (μ FE (max)) 10%
変動するまでの時間を寿命としたとき、ストレス電圧の逆数を片対数グラフにプロットして、得られる直線的な関係より、寿命が10年であるストレス電圧を推定して求めている。 When the time to change and life, the inverse of the stress voltage is plotted on semi-log plot, the straight line relationship obtained are determined by estimating the stress voltage lifetime is 10 years. 本発明を適用して作製されたTFT(駆動回路)に関して測定を行ったところ、図19(A)で示すように、10年保証電圧はLovの長さが1.0μmの時に17.7V、Lovの長さが1.7μmの時に19. Measurements with respect to the present invention applied to the fabricated TFT (driving circuit), as shown in FIG. 19 (A), 10 year guarantee voltage is 17.7V when the length of the Lov is 1.0 .mu.m, 19 the length of the Lov is at the time of 1.7μm.
0Vと高い信頼性を示した。 It showed the 0V and high reliability.

【0158】また、図19(B)に本発明を適用して作製されたTFTのId−Vg曲線を示す。 [0158] In addition, it shows the Id-Vg curve of TFT manufactured by applying the present invention in FIG. 19 (B). 測定は、ソース電圧(Vs)は0V、ドレイン電圧(Vd)は、1Vまたは14Vとして行った。 Measurements source voltage (Vs) to 0V, the drain voltage (Vd) was performed to 1V or 14 V. 実測値は、画素TFTはチャネル長(L)が4.5×2μm、チャネル幅(W)が3μ Measured value, the pixel TFT channel length (L) is 4.5 × 2 [mu] m, the channel width (W) is 3μ
mである。 A m.

【0159】画素TFTは、オフ電流(Ioff)が1pA [0159] pixel TFT, the off-state current (Ioff) is 1pA
以下に抑えられており、Vgが高い時のIoffの跳ね上がりが抑えられていた。 Has been reduced to below, Vg had jumps of Ioff is suppressed when high. また、電界効果移動度も100〜 In addition, 100 to be field-effect mobility
130(cm 2 /Vs)、S値0.174〜0.185 130 (cm 2 / Vs), S value from 0.174 to 0.185
(V/dec)という良好な特性を得ることができた。 (V / dec) could be obtained good characteristics of.

【0160】以上の結果により、本発明を適用することにより、信頼性が高く、求められる性能が得られるTF [0160] From the above results, by applying the present invention, high reliability, performance required to obtain TF
Tを工程数を増やさずに作りわけることができることがわかる。 T it can be seen that the split made without increasing the number of steps.

【0161】(実施例6)本発明を実施して形成されたCMOS回路や画素部はアクティブマトリクス型液晶ディスプレイ(液晶表示装置)に用いることができる。 [0161] (Embodiment 6) The present invention CMOS circuit and the pixel portion formed by implementing the can be used for an active matrix liquid crystal display (liquid crystal display). 即ち、それら液晶表示装置を表示部に組み込んだ電気器具全てに本発明を実施できる。 That is, the present invention can be applied to all electric appliances that incorporate a display unit thereof a liquid crystal display device.

【0162】その様な電気器具としては、ビデオカメラ、デジタルカメラ、プロジェクター(リア型またはフロント型)、ヘッドマウントディスプレイ(ゴーグル型ディスプレイ)、パーソナルコンピュータ、携帯情報端末(モバイルコンピュータ、携帯電話または電子書籍等)などが挙げられる。 [0162] As such electric appliances, video camera, digital camera, a projector (rear type or front type), a head-mounted display (goggle type display), a personal computer, a portable information terminal (mobile computer, mobile phone, or an electronic book etc.), and the like. それらの一例を図11、図12 Figure 11 An example of them, Fig. 12
及び図13に示す。 And FIG. 13.

【0163】図11(A)はパーソナルコンピュータであり、本体2001、画像入力部2002、表示部20 [0163] Figure 11 (A) is a personal computer which includes a main body 2001, an image input unit 2002, a display unit 20
03、キーボード2004等を含む。 03, including a keyboard 2004 and the like.

【0164】図11(B)はビデオカメラであり、本体2101、表示部2102、音声入力部2103、操作スイッチ2104、バッテリー2105、受像部210 [0164] FIG. 11 (B) shows a video camera including a main body 2101, a display portion 2102, an audio input portion 2103, operation switches 2104, a battery 2105, an image receiving portion 210
6等を含む。 Including the 6, and the like.

【0165】図11(C)はモバイルコンピュータ(モービルコンピュータ)であり、本体2201、カメラ部2202、受像部2203、操作スイッチ2204、表示部2205等を含む。 [0165] FIG. 11 (C) is a mobile computer, containing a main body 2201, a camera portion 2202, an image receiving portion 2203, operation switches 2204, a display portion 2205 and the like.

【0166】図11(D)はゴーグル型ディスプレイであり、本体2301、表示部2302、アーム部230 [0166] FIG. 11 (D) shows a goggle type display including a main body 2301, a display portion 2302, arm portion 230
3等を含む。 Including the 3, and the like.

【0167】図11(E)はプログラムを記録した記録媒体(以下、記録媒体と呼ぶ)を用いるプレーヤーであり、本体2401、表示部2402、スピーカ部240 [0167] FIG. 11 (E) recording medium (hereinafter, referred to as record medium) including a recorded program a player using a main body 2401, a display portion 2402, a speaker portion 240
3、記録媒体2404、操作スイッチ2405等を含む。 3, recording medium 2404, and operation switches 2405 and the like. なお、このプレーヤーは記録媒体としてDVD(D In addition, DVD as the player of the recording medium (D
igtial Versatile Disc)、CD igtial Versatile Disc), CD
等を用い、音楽鑑賞や映画鑑賞やゲームやインターネットを行うことができる。 Was used, it is possible to perform music appreciation, film appreciation, games, the Internet, or the like.

【0168】図11(F)はデジタルカメラであり、本体2501、表示部2502、接眼部2503、操作スイッチ2504、受像部(図示しない)等を含む。 [0168] FIG. 11 (F) is a digital camera including a main body 2501, a display portion 2502, an eyepiece portion 2503, operation switches 2504, an image receiving portion (not shown) or the like.

【0169】図12(A)はフロント型プロジェクターであり、投射装置2601、スクリーン2602等を含む。 [0169] Figure 12 (A) is a front type projector, a projection device 2601, a screen 2602 and the like.

【0170】図12(B)はリア型プロジェクターであり、本体2701、投射装置2702、ミラー270 [0170] and FIG. 12 (B) is a rear type projector including a main body 2701, a projection device 2702, a mirror 270
3、スクリーン2704等を含む。 3, including a screen 2704 and the like.

【0171】なお、図12(C)は、図12(A)及び図12(B)中における投射装置2601、2702の構造の一例を示した図である。 [0171] Incidentally, FIG. 12 (C) is a diagram showing an example of the structure of the projection apparatus 2601 and 2702 in FIG. 12 (A) and 12 in (B). 投射装置2601、27 Projector 2601,27
02は、光源光学系2801、ミラー2802、280 02, the light source optical system 2801, mirrors 2802,280
4〜2806、ダイクロイックミラー2803、プリズム2807、液晶表示装置2808、位相差板280 4-2806, dichroic mirror 2803, a prism 2807, a liquid crystal display device 2808, a phase difference plate 280
9、投射光学系2810で構成される。 9, and a projection optical system 2810. 投射光学系28 A projection optical system 28
10は、投射レンズを含む光学系で構成される。 10 is constituted by an optical system including a projection lens. 本実施例は三板式の例を示したが、特に限定されず、例えば単板式であってもよい。 This embodiment is an example of a three-plate type, but it is not limited to, for example, a single plate type may be used. また、図12(C)中において矢印で示した光路に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するためのフィルム、IRフィルム等の光学系を設けてもよい。 Further, FIG. 12 (C) a practitioner as appropriate in the light path indicated by an arrow in, and an optical lens, a film having a polarization function, a film for adjusting phase difference, be provided with an IR film good.

【0172】また、図12(D)は、図12(C)中における光源光学系2801の構造の一例を示した図である。 [0172] Further, FIG. 12 (D) is a diagram showing an example of the structure of the light source optical system 2801 in FIG. 12 (C) in. 本実施例では、光源光学系2801は、リフレクター2811、光源2812、レンズアレイ2813、2 In this embodiment, the light source optical system 2801 comprises a reflector 2811, light source 2812, lens arrays 2813,2
814、偏光変換素子2815、集光レンズ2816で構成される。 814, a polarization conversion element 2815 and a condenser lens 2816. なお、図12(D)に示した光源光学系は一例であって特に限定されない。 The light source optical system shown in FIG. 12 (D) is not particularly limited merely an example. 例えば、光源光学系に実施者が適宜、光学レンズや、偏光機能を有するフィルムや、位相差を調節するフィルム、IRフィルム等の光学系を設けてもよい。 For example, the operator light source optical system, an optical system such as an optical lens, a film having a polarization function, a film for adjusting the phase difference may be provided an IR film.

【0173】ただし、図12に示したプロジェクターにおいては、透過型の電気光学装置を用いた場合を示しており、反射型の液晶表示装置の適用例は図示していない。 [0173] However, according to the projectors shown in FIG. 12, there is shown a case of using a transmission type electro-optical device, an application example of the reflection type liquid crystal display device are not shown.

【0174】図13(A)は携帯電話であり、3001 [0174] FIG. 13 (A) is a mobile phone, 3001
は表示用パネル、3002は操作用パネルである。 The display panel, 3002 is an operation panel. 表示用パネル3001と操作用パネル3002とは接続部3 Connecting the display panel 3001 and the operation panel 3002 3
003において接続されている。 It is connected at 003. 接続部3003における、表示用パネル3001の表示部3004が設けられている面と操作用パネル3002の操作キー3006が設けられている面との角度θは、任意に変えることができる。 At the connecting portion 3003, an angle θ of an operation surface on which the key 3006 is provided in the display portion 3004 and the surface is provided an operation panel 3002 of the display panel 3001, it can be arbitrarily changed. さらに、音声出力部3005、操作キー301 In addition, the audio output unit 3005, operation keys 301
0、電源スイッチ3007、音声入力部3008、アンテナ3009を有している。 0, the power switch 3007, an audio input portion 3008, and an antenna 3009.

【0175】図13(B)は携帯書籍(電子書籍)であり、本体3101、表示部3102、3103、記憶媒体3104、操作スイッチ3105、アンテナ3106 [0175] FIG. 13 (B) is a portable book (electronic book) including a main body 3101, a display unit 3102,3103, storage medium 3104, operating switches 3105, an antenna 3106
等を含む。 And the like.

【0176】図13(C)はディスプレイであり、本体3201、支持台3202、表示部3203等を含む。 [0176] FIG. 13 (C) shows a display which includes a main body 3201, a support base 3202, and the like display unit 3203.

【0177】以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電気器具に適用することが可能である。 [0177] As described above, the application range of the present invention can be applied to very wide, appliances in all fields. また、本実施例の電気器具は実施形態1〜4、実施例1、2を組み合わせても実現することができる。 Furthermore, appliances of this embodiment can be realized by combining the embodiments 1 to 4, Examples 1 and 2.

【0178】 [0178]

【発明の効果】以上のように結晶化を促進する触媒元素を用いた低温での加熱処理により得られた結晶質半導体膜から触媒元素を除去する方法に関する第1の問題は、 The first problem relates to a method for removing a catalytic element from the crystalline semiconductor film obtained by the heat treatment at a low temperature using a catalyst element for promoting the crystallization as described above, according to the present invention is,
本発明の希ガス元素を用いたゲッタリング方法を用いることにより、効果的に触媒元素を半導体膜から除去または濃度の低減をすることができ、解決することができる。 By using the gettering method using a rare gas element of the present invention, can be effectively removed or reducing the concentration of the catalyst element from the semiconductor film, it can be solved. また、ゲッタリングに用いる希ガス元素は、半導体膜中において不活性であるため、TFTのしきい値電圧を変動させるなどの悪影響を及ぼすことがない。 Moreover, the rare gas elements used for gettering, since in the semiconductor film which is inert, does not adversely affect such as varying the threshold voltage of the TFT.

【0179】また、画素部や駆動回路の駆動条件にみあったTFTの構造を作り分けようとすると製造工程が複雑化するという第2の問題は、本発明によれば同一基板上にLDD構造の異なるnチャネル型TFTとpチャネル型TFTとを6枚のフォトマスクで形成することができるため、解決することができる。 [0179] The pixel portion and the manufacturing process when you Wakeyo make the structure of the TFT commensurate with the driving condition of the driver circuit is a second problem of complication, LDD structure on the same substrate according to the present invention since different n and channel TFT and p-channel type TFT can be formed in six photomasks, it can be solved. このようなアクティブマトリクス基板を用いて液晶表示装置や、同一基板上に発光層を有する表示装置を形成することができる。 Thus, a liquid crystal display device using an active matrix substrate, it is possible to form a display device having a light-emitting layer on the same substrate. フォトマスク数の低減は生産性の向上をもたらすが、本発明はそればかりでなく、上述のようにnチャネル型TF Reduction in the number of photomasks is results in improved productivity, the present invention not only it, n-channel type TF as described above
TのLDD構造を最適化することによりアクティブマトリクス基板の信頼性と動作特性を同時に向上させることができる。 It is possible to improve the reliability and operating characteristics of the active matrix substrate at the same time by optimizing the LDD structure of T.

【0180】さらに第1の問題を解決する第1の本発明および第2の問題を解決する第2の本発明を併せて適用すれば、第1の問題および第2の問題を同時に解決することができ、十分に触媒元素の濃度を低減した半導体膜を活性層に用いることでTFTの特性が向上し、本発明で開示された方法でこのTFTを作製することにより高い性能を有する半導体装置、液晶表示装置を実現することができる。 [0180] Further if the second together present invention applied to solve the first of the present invention and the second problem to solve the first problem, to solve the first problem and the second problem simultaneously can be sufficiently semiconductor film having a reduced concentration of the catalytic element to improve the characteristics of the TFT by using the active layer, a semiconductor device having high performance by manufacturing the TFT in the disclosed methods in the present invention, it is possible to realize a liquid crystal display device.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

【図1】 本発明の実施の形態の一例を示す図。 It illustrates an example embodiment of the present invention; FIG.

【図2】 本発明の実施の形態の一例を示す図。 It illustrates an example embodiment of the present invention; FIG.

【図3】 本発明の実施例を示す図。 It shows an embodiment of the present invention; FIG.

【図4】 本発明の実施例を示す図。 It shows an embodiment of the present invention; FIG.

【図5】 本発明の実施例を示す図。 It shows an embodiment of the present invention; FIG.

【図6】 本発明の実施例を示す図。 It shows an embodiment of the present invention; FIG.

【図7】 本発明の実施の形態の一例を示す図。 7 is a diagram showing an example of the embodiment of the present invention.

【図8】 本発明の実施の形態の一例を示す図。 8 is a diagram showing an example of the embodiment of the present invention.

【図9】 半導体膜中に含まれるArの濃度を測定した結果を示す図。 9 is a diagram showing a result of measuring the concentration of Ar contained in the semiconductor film.

【図10】 本発明を適用して作製した発光装置の一例を示す図。 It illustrates an example of a light-emitting device manufactured by applying the present invention; FIG.

【図11】 本発明を用いて作製された液晶表示装置を表示部に用いた電気器具の一例を示す図。 11 is a diagram showing an example of an electrical appliance used in the display portion of the liquid crystal display device manufactured using the present invention.

【図12】 本発明を用いて作製された液晶表示装置を表示部に用いた電気器具の一例を示す図。 It illustrates an example of an electrical appliance used in the display portion of the liquid crystal display device manufactured using the present invention; FIG.

【図13】 本発明を用いて作製された液晶表示装置を表示部に用いた電気器具の一例を示す図。 13 is a diagram showing an example of an electrical appliance used in the display portion of the liquid crystal display device manufactured using the present invention.

【図14】 本発明の実施の形態の一例を示す図。 14 illustrates an example of the embodiment of the present invention.

【図15】 本発明の実施例を示す図。 It shows an embodiment of the present invention; FIG.

【図16】 本発明の実施例を示す図。 It shows an embodiment of Figure 16 the present invention.

【図17】 本発明の実施の形態の一例を示す図。 17 illustrates an example of the embodiment of the present invention.

【図18】 本発明を適用して作製された発光装置の一例を示す図。 Figure 18 is a diagram showing an example of a light-emitting device manufactured by applying the present invention.

【図19】 本発明を適用して作製されたTFTの信頼性および特性を測定した結果を示す図。 FIG. 19 shows the results of the reliability and characteristics were determined for application to TFT manufactured the present invention.

【符号の説明】 DESCRIPTION OF SYMBOLS

401 第1のnチャネル型TFT 402 pチャネル型TFT 403 第2のnチャネル型TFT 1162、1165、1168 チャネル形成領域 1163、1169 第2の不純物領域 1164、1170 第3の不純物領域(ソース領域またはドレイン領域) 1166 第4の不純物領域 1167 第5の不純物領域 401 first n-channel type TFT 402 p-channel type TFT 403 second n-channel type TFT 1162,1165,1168 channel forming region 1163,1169 second impurity regions 1164,1170 third impurity regions (the source region or the drain of the region) 1166 fourth impurity regions 1167 fifth impurity region of the

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl. 7識別記号 FI テーマコート゛(参考) H01L 27/08 331 H01L 27/08 321E 27/092 29/78 627Z 29/786 613A 627G (72)発明者 中村 理 神奈川県厚木市長谷398番地 株式会社半 導体エネルギー研究所内 (72)発明者 梶原 誠之 神奈川県厚木市長谷398番地 株式会社半 導体エネルギー研究所内 (72)発明者 肥塚 純一 神奈川県厚木市長谷398番地 株式会社半 導体エネルギー研究所内 (72)発明者 高山 徹 神奈川県厚木市長谷398番地 株式会社半 導体エネルギー研究所内 Fターム(参考) 2H092 JA24 JA28 KA05 MA28 MA30 MA37 NA27 5F048 AC04 BA16 BC06 5F052 AA02 AA17 AA24 BA04 BA07 BB01 BB02 BB05 BB07 DA02 DA03 DB02 DB03 DB07 EA16 FA06 ────────────────────────────────────────────────── ─── front page continued (51) Int.Cl. 7 identifications FI theme coat Bu (reference) H01L 27/08 331 H01L 27/08 321E 27/092 29/78 627Z 29/786 613A 627G (72) inventor Makoto Nakamura Atsugi City, Kanagawa Prefecture Hase 398 address Corporation and a half conductor energy within the Institute (72) inventor Masayuki Kajiwara Atsugi City, Kanagawa Prefecture Hase 398 address Corporation and a half conductor energy within the Institute (72) inventor Koizuka Junichi Atsugi City, Kanagawa Prefecture Hase 398 address Corporation and a half conductor energy within the Institute (72) inventor Toru Takayama Atsugi City, Kanagawa Prefecture Hase 398 address Corporation semiconductors energy Laboratory in the F-term (reference) 2H092 JA24 JA28 KA05 MA28 MA30 MA37 NA27 5F048 AC04 BA16 BC06 5F052 AA02 AA17 AA24 BA04 BA07 BB01 BB02 BB05 BB07 DA02 DA03 DB02 DB03 DB07 EA16 FA06 FA19 JA01 5F110 AA06 AA16 BB02 BB04 CC02 CC06 DD01 DD02 DD03 DD05 DD13 DD14 DD15 DD17 EE01 EE02 EE03 EE04 EE06 EE09 EE14 EE23 EE28 EE44 EE45 FF02 FF03 FF04 FF09 FF12 FF28 FF30 FF36 GG01 GG02 GG13 GG25 GG32 GG33 GG34 GG43 GG45 GG47 GG52 HJ01 HJ04 HJ12 HJ13 HJ23 HL03 HL04 HL06 HL11 HM15 NN02 NN03 NN04 NN22 NN23 NN24 NN27 NN34 NN35 NN72 NN78 PP01 PP02 PP03 PP04 PP06 PP13 PP26 PP29 PP34 PP35 PP38 QQ04 QQ05 QQ11 QQ28 FA19 JA01 5F110 AA06 AA16 BB02 BB04 CC02 CC06 DD01 DD02 DD03 DD05 DD13 DD14 DD15 DD17 EE01 EE02 EE03 EE04 EE06 EE09 EE14 EE23 EE28 EE44 EE45 FF02 FF03 FF04 FF09 FF12 FF28 FF30 FF36 GG01 GG02 GG13 GG25 GG32 GG33 GG34 GG43 GG45 GG47 GG52 HJ01 HJ04 HJ12 HJ13 HJ23 HL03 HL04 HL06 HL11 HM15 NN02 NN03 NN04 NN22 NN23 NN24 NN27 NN34 NN35 NN72 NN78 PP01 PP02 PP03 PP04 PP06 PP13 PP26 PP29 PP34 PP35 PP38 QQ04 QQ05 QQ11 QQ28

Claims (26)

    【特許請求の範囲】 [The claims]
  1. 【請求項1】第1のnチャネル型TFTと第2のnチャネル型TFTとpチャネル型TFTとを同一基板上に備えた半導体装置であって、前記第1のnチャネル型TF 1. A and a first n-channel type TFT and a second n-channel type TFT and p-channel type TFT and a semiconductor device provided on the same substrate, the first n-channel type TF
    Tの半導体層に形成される第2の不純物領域と第3の不純物領域とはゲート電極の外側に設けられ、前記第2のnチャネル型TFTの半導体層に形成される第2の不純物領域はゲート電極と一部が重なるように設けられ、かつ、第3の不純物領域はゲート電極の外側に設けられ、 Second impurity regions and the third impurity region is provided on the outside of the gate electrode formed on the semiconductor layer T, then a second impurity region formed in the semiconductor layer of the second n-channel type TFT the gate electrode and the part is provided so as to overlap, and the third impurity region is provided outside the gate electrode,
    前記pチャネル型TFTの半導体層に形成される第4の不純物領域はゲート電極と一部が重なるように設けられ、かつ、第5の不純物領域はゲート電極の外側に設けられていることを特徴とする半導体装置。 Characterized in that said fourth impurity region formed in the semiconductor layer of the p-channel type TFT is to provided to partially overlap with the gate electrode, and the impurity region of the 5 is provided outside of the gate electrode the semiconductor device according to.
  2. 【請求項2】第1のnチャネル型TFTと第2のnチャネル型TFTとpチャネル型TFTとを同一基板上に備えた半導体装置であって、前記第1のnチャネル型TF 2. A and a first n-channel type TFT and a second n-channel type TFT and p-channel type TFT and a semiconductor device provided on the same substrate, the first n-channel type TF
    Tの半導体層に形成され、LDD領域となる第2の不純物領域と、ソースまたはドレイン領域となる第3の不純物領域とはゲート電極の外側に設けられ、前記第2のn Formed in the semiconductor layer T, then a second impurity region serving as the LDD region is provided on the outside of the gate electrode and the third impurity region to be a source or drain region, the second n
    チャネル型TFTの半導体層に形成され、LDD領域となる第2の不純物領域はゲート電極と一部が重なるように設けられ、かつ、ソースまたはドレイン領域となる第3の不純物領域はゲート電極の外側に設けられ、前記p Formed in a semiconductor layer of a channel TFT, and second impurity regions serving as the LDD region is provided so as to partially overlap with the gate electrode, and third impurity regions of the source or drain regions outside the gate electrode provided, the p
    チャネル型TFTの半導体層に形成され、LDD領域となる第4の不純物領域はゲート電極と一部が重なるように設けられ、かつ、ソースまたはドレイン領域となる第5の不純物領域はゲート電極の外側に設けられていることを特徴とする半導体装置。 Formed in a semiconductor layer of a channel TFT, and the fourth impurity region serving as the LDD region is provided so as to partially overlap with the gate electrode, and the impurity region of the 5 serving as the source or drain regions outside the gate electrode wherein a is provided on.
  3. 【請求項3】画素部に設けられる第1のnチャネル型T 3. A first n-channel type provided in a pixel portion T
    FTと、駆動回路に設けられる第2のnチャネル型TF And FT, the second n-channel type TF provided in the driver circuit
    Tとpチャネル型TFTとを同一基板上に備えた半導体装置であって、前記第1のnチャネル型TFTの半導体層に形成される第2の不純物領域と第3の不純物領域とはゲート電極の外側に設けられ、前記第2のnチャネル型TFTの半導体層に形成される第2の不純物領域はゲート電極と一部が重なるように設けられ、かつ、第3の不純物領域はゲート電極の外側に設けられ、前記pチャネル型TFTの半導体層に形成される第4の不純物領域はゲート電極と一部が重なるように設けられ、かつ、第5の不純物領域はゲート電極の外側に設けられていることを特徴とする半導体装置。 A T and a p-channel TFT and a semiconductor device provided on the same substrate, the first gate electrode and the second impurity regions and the third impurity region formed in the semiconductor layer of the n-channel type TFT of provided outside, a second impurity region formed in the semiconductor layer of the second n-channel type TFT is provided so as to partially overlap with the gate electrode, and third impurity regions of the gate electrode provided outside, the fourth impurity regions that are formed in the semiconductor layer of the p-channel type TFT is provided so as to partially overlap with the gate electrode, and the impurity region of the 5 provided outside of the gate electrode wherein a is.
  4. 【請求項4】画素部に設けられる第1のnチャネル型T 4. A first n-channel type provided in a pixel portion T
    FTと、駆動回路に設けられる第2のnチャネル型TF And FT, the second n-channel type TF provided in the driver circuit
    Tとpチャネル型TFTとを同一基板上に備えた半導体装置であって、前記第1のnチャネル型TFTの半導体層に形成され、LDD領域となる第2の不純物領域と、 A T and a p-channel TFT and a semiconductor device provided on the same substrate, are formed on the semiconductor layer of the first n-channel type TFT, and the second impurity regions serving as the LDD region,
    ソースまたはドレイン領域となる第3の不純物領域とはゲート電極の外側に設けられ、前記第2のnチャネル型TFTの半導体層に形成され、LDD領域となる第2の不純物領域はゲート電極と一部が重なるように設けられ、かつ、ソースまたはドレイン領域となる第3の不純物領域はゲート電極の外側に設けられ、前記pチャネル型TFTの半導体層に形成され、LDD領域となる第4 Provided outside the gate electrode and the third impurity region to be a source or drain region, it is formed on the semiconductor layer of the second n-channel TFT, and second impurity regions serving as the LDD region and the gate electrode one parts are provided so as to overlap, and the third impurity region to be a source or drain region is provided outside of the gate electrode, are formed on the semiconductor layer of the p-channel type TFT, and a fourth as the LDD region
    の不純物領域はゲート電極と一部が重なるように設けられ、かつ、ソースまたはドレイン領域となる第5の不純物領域はゲート電極の外側に設けられていることを特徴とする半導体装置。 The semiconductor device impurity regions of the provided to partially overlap with the gate electrode, and the impurity regions of the fifth to be the source or drain region, characterized in that provided outside of the gate electrode.
  5. 【請求項5】請求項1乃至請求項4のいずれか一において、前記第2のnチャネル型TFTがバッファ回路に設けられていることを特徴とする半導体装置。 5. A any one of claims 1 to 4, a semiconductor device wherein the second n-channel type TFT is characterized in that provided in the buffer circuit.
  6. 【請求項6】絶縁表面にシリコンを主成分とする非晶質半導体膜を形成する工程と、前記非晶質半導体膜に結晶化を促進する触媒元素を添加して、第1の加熱処理により結晶質半導体膜を形成する工程と、前記結晶質半導体膜上にバリア層を形成する工程と、前記バリア層上に希ガス元素を1×10 19 /cm 3 〜1×10 22 /cm 3の濃度で含んだ半導体膜を成膜する工程と、第2の加熱処理により前記触媒元素を前記半導体膜に移動させる工程と、前記半導体膜を除去する工程と、を有することを特徴とする半導体装置の作製方法。 Forming an amorphous semiconductor film containing silicon as its main component to 6. insulating surface, by adding a catalyst element that promotes crystallization to the amorphous semiconductor film, the first heat treatment forming a crystalline semiconductor film, the crystalline forming a barrier layer on the semiconductor film, a rare gas element 1 × 10 19 / cm 3 ~1 × 10 22 / cm 3 on the barrier layer a semiconductor device comprising the steps of forming a semiconductor film containing a concentration, a step of moving the catalyst element by a second heat treatment to the semiconductor film, a step of removing the semiconductor film, characterized in that it has a a method for manufacturing a.
  7. 【請求項7】絶縁表面にシリコンを主成分とする非晶質半導体膜を形成する工程と、前記非晶質半導体膜に結晶化を促進する触媒元素を添加して、第1の加熱処理により結晶質半導体膜を形成する工程と、前記結晶質半導体膜にレーザー光を照射する工程と、前記結晶質半導体膜上にバリア層を形成する工程と、前記バリア層上に希ガス元素を1×10 19 /cm 3 〜1×10 22 /cm 3の濃度で含んだ半導体膜を成膜する工程と、第2の加熱処理により前記触媒元素を前記半導体膜に移動させる工程と、 Forming an amorphous semiconductor film containing silicon as its main component to 7. insulating surface, by adding a catalyst element that promotes crystallization to the amorphous semiconductor film, the first heat treatment forming a crystalline semiconductor film, a step of irradiating laser light to the crystalline semiconductor film, forming a barrier layer on the crystalline semiconductor film, 1 × a rare gas element in the barrier layer a step of forming a semiconductor film containing a concentration of 10 19 / cm 3 ~1 × 10 22 / cm 3, a step of moving the catalyst element in the semiconductor film by the second heat treatment,
    前記半導体膜を除去する工程と、を有することを特徴とする半導体装置の作製方法。 The method for manufacturing a semiconductor device characterized by having the steps of removing the semiconductor film.
  8. 【請求項8】絶縁表面にシリコンを主成分とする非晶質半導体膜を形成する工程と、前記非晶質半導体膜に結晶化を促進する触媒元素を添加して、第1の加熱処理により結晶質半導体膜を形成する工程と、前記結晶質半導体膜上にバリア層を形成する工程と、前記バリア層上に希ガス元素を1×10 19 /cm 3 〜1×10 22 /cm 3の濃度で含んだ半導体膜を形成する工程と、第2の加熱処理により前記触媒元素を前記半導体膜に移動させる工程と、前記半導体膜を除去する工程と、前記結晶質半導体膜にレーザ光を照射する工程と、を有することを特徴とする半導体装置の作製方法。 Forming an amorphous semiconductor film containing silicon as its main component to 8. insulating surface, by adding a catalyst element that promotes crystallization to the amorphous semiconductor film, the first heat treatment forming a crystalline semiconductor film, the crystalline forming a barrier layer on the semiconductor film, a rare gas element 1 × 10 19 / cm 3 ~1 × 10 22 / cm 3 on the barrier layer irradiation forming a semiconductor film containing a concentration, a step of moving the catalyst element in the semiconductor film by the second heat treatment, removing the semiconductor film, the laser light to the crystalline semiconductor film the method for manufacturing a semiconductor device characterized by comprising the steps of, a.
  9. 【請求項9】絶縁表面にシリコンを主成分とする非晶質半導体膜を形成する工程と、前記非晶質半導体膜に結晶化を促進する触媒元素を添加する工程と、前記非晶質半導体膜上にバリア層を形成する工程と、前記バリア層上に希ガス元素を1×10 19 /cm 3 〜1×10 22 /cm 3 9. A process of forming an amorphous semiconductor film containing silicon as its main component on the insulating surface, a step of adding a catalyst element that promotes crystallization in the amorphous semiconductor film, the amorphous semiconductor forming a barrier layer on the film, a rare gas element in the barrier layer 1 × 10 19 / cm 3 ~1 × 10 22 / cm 3
    の濃度で含んだ半導体膜を形成する工程と、加熱処理により、前記非晶質半導体膜を結晶化させ結晶質半導体膜を形成すると共に前記触媒元素を前記半導体膜に移動させる工程と、前記半導体膜を除去する工程と、前記結晶質半導体膜にレーザ光を照射する工程と、を有することを特徴とする半導体装置の作製方法。 Forming a semiconductor film containing a concentration of, by heat treatment, a step of moving the catalyst element in the semiconductor film with the amorphous semiconductor film is crystallized to form a crystalline semiconductor film, the semiconductor the method for manufacturing a semiconductor device, characterized in that it comprises a step of removing the film, and a step of irradiating the laser light to the crystalline semiconductor film.
  10. 【請求項10】絶縁表面上に結晶化を促進する触媒元素を添加する工程と、前記絶縁表面にシリコンを主成分とする非晶質半導体膜を形成する工程と、前記非晶質半導体膜上にバリア層を形成する工程と、前記非晶質半導体膜上に希ガス元素を1×10 19 /cm 3 〜1×10 22 10. A step of adding a catalytic element which promotes crystallization on an insulating surface, forming an amorphous semiconductor film containing silicon as its main component on the insulating surface, the amorphous semiconductor film forming a barrier layer, the noble gas element on the amorphous semiconductor film 1 × 10 19 / cm 3 ~1 × 10 22 /
    cm 3の濃度で含んだ半導体膜を形成する工程と、加熱処理により、前記非晶質半導体膜を結晶化させ結晶質半導体膜を形成すると共に前記触媒元素を前記半導体膜に移動させる工程と、前記半導体膜を除去する工程と、前記結晶質半導体膜にレーザ光を照射する工程とを有することを特徴とする半導体装置の作製方法。 forming a semiconductor film containing a concentration of cm 3, by heat treatment, a step of moving the catalyst element in the semiconductor film with the amorphous semiconductor film is crystallized to form a crystalline semiconductor film, the method for manufacturing a semiconductor device, characterized in that it comprises a step of removing the semiconductor film, and a step of irradiating laser light to the crystalline semiconductor film.
  11. 【請求項11】絶縁表面上に結晶化を促進する触媒元素を添加する工程と、前記絶縁表面にシリコンを主成分とする非晶質半導体膜を形成する工程と、前記非晶質半導体膜上にバリア層を形成する工程と、前記非晶質半導体膜上に希ガス元素を1×10 19 /cm 3 〜1×10 22 11. A step of adding a catalytic element which promotes crystallization on an insulating surface, forming an amorphous semiconductor film containing silicon as its main component on the insulating surface, the amorphous semiconductor film forming a barrier layer, the noble gas element on the amorphous semiconductor film 1 × 10 19 / cm 3 ~1 × 10 22 /
    cm 3の濃度で含んだ半導体膜を形成する工程と、前記半導体膜に希ガス元素を添加する工程と、加熱処理により、前記非晶質半導体膜を結晶化させ結晶質半導体膜を形成すると共に前記触媒元素を前記半導体膜に移動させる工程と、前記半導体膜を除去する工程と、前記結晶質半導体膜にレーザ光を照射する工程とを有することを特徴とする半導体装置の作製方法。 forming a semiconductor film containing a concentration of cm 3, a step of adding a rare gas element in the semiconductor film by heat treatment, the amorphous semiconductor film to form a crystalline semiconductor film is crystallized the method for manufacturing a semiconductor device according to the step of moving the catalyst element in the semiconductor film, a step of removing the semiconductor film, characterized by a step of irradiating the laser light to the crystalline semiconductor film.
  12. 【請求項12】請求項6乃至請求項11のいずれか一において、前記バリア層はオゾン水により形成されたケミカルオキサイド膜であることを特徴とする半導体装置の作製方法。 12. Any one of the claims 6 to 11, a method for manufacturing a semiconductor device, characterized in that said barrier layer is a chemical oxide film formed by ozone water.
  13. 【請求項13】請求項6乃至請求項11のいずれか一において、前記バリア層はプラズマ処理により前記非晶質半導体膜の表面を酸化して形成されることを特徴とする半導体装置の作製方法。 13. The any one of claims 6 to 11, a method for manufacturing a semiconductor device, wherein the barrier layer is formed by oxidizing the surface of the amorphous semiconductor film by the plasma treatment .
  14. 【請求項14】請求項6乃至請求項11のいずれか一において、前記バリア層は酸素を含む雰囲気中で紫外線を照射してオゾンを発生させ前記非晶質半導体膜の表面を酸化して形成されることを特徴とする半導体装置の作製方法。 14. Any one of the claims 6 to 11, wherein the barrier layer by oxidizing the surface of the amorphous semiconductor film is irradiated with ultraviolet rays in an atmosphere containing oxygen to generate ozone formation the method for manufacturing a semiconductor device characterized in that it is.
  15. 【請求項15】請求項6乃至請求項11のいずれか一において、前記バリア層は膜圧1〜10nmで形成され、 15. Any one of the claims 6 to 11, wherein the barrier layer is formed of a film thickness 1 to 10 nm,
    多孔質膜であることを特徴とする半導体装置の作製方法。 The method for manufacturing a semiconductor device which is a porous membrane.
  16. 【請求項16】請求項6乃至請求項11のいずれか一において、前記希ガス元素はHe、Ne、Ar、Kr、X 16. Any one of the claims 6 to 11, wherein the rare gas element is the He, Ne, Ar, Kr, X
    eから選ばれた一種または複数種であることを特徴とする半導体装置の作製方法。 The method for manufacturing a semiconductor device which is a one or more kinds selected e. From
  17. 【請求項17】請求項6乃至請求項11のいずれか一において、前記第1の加熱処理は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプから選ばれた一種または複数種からの輻射により行うことを特徴とする半導体装置の作製方法。 17. any one of claims 6 to 11, wherein the first heat treatment, a halogen lamp, a metal halide lamp, a xenon arc lamp, a carbon arc lamp, high pressure sodium lamp, selected from high pressure mercury lamp the method for manufacturing a semiconductor device which is characterized in that the radiation from one or more species.
  18. 【請求項18】請求項6乃至請求項11のいずれか一において、前記第1の加熱処理は、電熱炉を用いて行われることを特徴とする半導体装置の作製方法。 18. Any one of the claims 6 to 11, wherein the first heat treatment, a method for manufacturing a semiconductor device, characterized in that it is carried out using an electric furnace.
  19. 【請求項19】請求項6乃至請求項11のいずれか一において、前記第2の加熱処理は、ハロゲンランプ、メタルハライドランプ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ランプから選ばれた一種または複数種からの輻射により行われることを特徴とする半導体装置の作製方法。 19. any one of claims 6 to 11, wherein the second heat treatment, a halogen lamp, a metal halide lamp, a xenon arc lamp, a carbon arc lamp, high pressure sodium lamp, selected from high pressure mercury lamp the method for manufacturing a semiconductor device, characterized in that it is carried out by radiation from one or more species.
  20. 【請求項20】請求項6乃至請求項11のいずれか一において、前記第2の加熱処理は、電熱炉を用いて行われることを特徴とする半導体装置の作製方法。 20. A any one of claims 6 to 11, wherein the second heat treatment, a method for manufacturing a semiconductor device, characterized in that it is carried out using an electric furnace.
  21. 【請求項21】請求項6乃至請求項11のいずれか一において、前記触媒元素はFe、Ni、Co、Ru、R 21. Any one of the claims 6 to 11, wherein the catalyst element Fe, Ni, Co, Ru, R
    h、Pd、Os、Ir、Pt、Cu、Auから選ばれた一種または複数種であることを特徴とする半導体装置の作製方法。 h, Pd, Os, Ir, Pt, Cu, a method for manufacturing a semiconductor device which is a one or more kinds selected from Au.
  22. 【請求項22】絶縁表面上に半導体層を形成する第1の工程と、前記半導体層上に絶縁膜を形成する第2の工程と、前記絶縁膜上に第1形状の導電層を形成する第3の工程と、前記第1形状の導電層から第2形状の導電層を形成する第4の工程と、前記第2形状の導電層をマスクとして前記半導体層に一導電型の不純物元素を添加して第1の不純物領域を形成する第5の工程と、前記第2形状の導電層をマスクとして前記半導体層の選択された領域に一導電型の不純物元素を添加して第2及び第3の不純物領域を形成する第6の工程と、前記第2形状の導電層をマスクとして前記半導体層の選択された領域に一導電型とは反対の不純物元素を添加して第4及び第5の不純物領域を形成する第7の工程とを有することを特徴とする半導体装置の 22. a first step of forming a semiconductor layer over an insulating surface, a second step of forming an insulating film on the semiconductor layer, a conductive layer of the first shape on the insulating film a third step, a fourth step of forming a conductive layer of the second shape conductive layers of the first shape, the impurity element imparting one conductivity type in the semiconductor layer and the second shape conductive layers as a mask a fifth step of forming a first impurity region by adding, second and by adding an impurity element of the second shape of the one conductivity type a conductive layer on selected regions of the semiconductor layer as a mask a sixth step of forming a third impurity region, wherein the one conductivity type in selected regions of the semiconductor layer and the second shape conductive layers as a mask by adding an opposite impurity element of the fourth and fifth a semiconductor device and having a seventh step of forming an impurity region of 製方法。 Manufacturing method.
  23. 【請求項23】絶縁表面上に半導体層を形成する第1の工程と、前記半導体層上に絶縁膜を形成する第2の工程と、前記絶縁膜上に第1形状の導電層を形成する第3の工程と、前記第1形状の導電層から第2形状の導電層を形成する第4の工程と、前記第2形状の導電層をマスクとして前記半導体層に第1のドーズ量で一導電型の不純物元素を添加して第1の不純物領域を形成する第5の工程と、前記第2形状の導電層をマスクとして前記半導体層の選択された領域に第2のドーズ量で一導電型の不純物元素を添加して第2及び第3の不純物領域を形成する第6の工程と、前記第2形状の導電層をマスクとして前記半導体層の選択された領域に一導電型とは反対の不純物元素を添加して第4及び第5の不純物領域を形成する第7の工程と、を 23. a first step of forming a semiconductor layer over an insulating surface, a second step of forming an insulating film on the semiconductor layer, a conductive layer of the first shape on the insulating film a third step and a fourth step of forming a conductive layer of the second shape conductive layers of the first shape, one first dose in the semiconductor layer a conductive layer of the second shape as a mask a fifth step of forming a first impurity region by adding an impurity element conductivity type, one conductivity with the second dose of the selected region of the semiconductor layer a conductive layer of the second shape as a mask Conversely a sixth step of forming a second and third impurity regions with an impurity element types, and the selected one conductivity type region of the semiconductor layer a conductive layer of the second shape as a mask a seventh step of by adding an impurity element forming a fourth and fifth impurity regions, the することを特徴とする半導体装置の作製方法。 The method for manufacturing a semiconductor device which is characterized in that.
  24. 【請求項24】請求項22または請求項23において、 24. The method of claim 22 or claim 23,
    前記一導電型の不純物はn型を付与する不純物であることを特徴とする半導体装置の作製方法。 The method for manufacturing a semiconductor device, wherein the one conductivity type impurity is an impurity which imparts n-type.
  25. 【請求項25】請求項22または請求項23において、 25. The method of claim 22 or claim 23,
    前記半導体層は、非晶質半導体膜に触媒元素を添加して第1の加熱処理をして作製された結晶質半導体膜からなり、前記結晶質半導体膜上にバリア層を形成する工程と、前記バリア層上に希ガス元素を1×10 19 〜1×1 The semiconductor layer includes the steps of comprises a first heat treatment the crystalline semiconductor film manufactured by by the addition of catalytic element to the amorphous semiconductor film, forming a barrier layer on the crystalline semiconductor film, the 1 × a rare gas element in the barrier layer 10 19 to 1 × 1
    22 /cm 3の濃度で含む半導体膜を形成する工程と、 Forming a semiconductor film containing a concentration of 0 22 / cm 3,
    第2の加熱処理により前記触媒元素を前記半導体膜に移動させる工程と、を有することを特徴とする半導体装置の作製方法。 The method for manufacturing a semiconductor device, characterized in that it comprises a step of moving the catalyst element in the semiconductor film by the second heat treatment, the.
  26. 【請求項26】請求項25において、前記希ガス元素は、He、Ne、Ar、Kr、Xeから選ばれた一種または複数種であることを特徴とする半導体装置の作製方法。 26. The method of claim 25, wherein the rare gas element, the He, Ne, Ar, Kr, a method for manufacturing a semiconductor device which is a one or more selected from Xe.
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